JP2007242864A - 半導体装置 - Google Patents

Abstract

【課題】放熱性を向上させた半導体装置。
【解決手段】半導体装置１０は、複数の配線を含む第１配線層２４及び第２配線層２６、第２主表面２０ｂ側に設けられている凹状の溝部２２を有しているシリコン基板２０と、シリコン基板の第１配線層に電気的に接続されているチップ外部端子３２を有する１個又は２個以上の半導体チップ３０と、シリコン基板の第１配線層に電気的に接続されている１個又は２個以上の周辺チップ４０とを具えている。
【選択図】図２

Description

この発明は半導体装置に関し、特に放熱性を向上させた半導体装置に関する。

近年の半導体装置のプロセス技術の進展により、プロセスルールの微細化、半導体装置の小型化が顕著である。また、半導体装置のさらなる高集積化、高出力化に対する要求はますます厳しくなるばかりである。

近年の半導体装置パッケージ（モジュール）においては、半導体チップの発熱及び半導体装置パッケージの放熱性の悪さに起因する動作不良、構造破壊といった不具合発生を防止するために、搭載されている半導体チップの放熱性をいかに向上させるかが課題となっている。

このような課題、特に半導体チップの発熱に起因する基板の反りを防止することを目的として、複数の電極を有する半導体チップと、半導体チップが載置されるとともに各々の電極と接続されるリードを有するガラス・エポキシ樹脂基板と、リードと電気的に接続された配線パターンに設けられる外部電極と、少なくとも半導体チップ及びガラス・エポキシ樹脂基板の一部を封止する樹脂とを有し、ガラス・エポキシ樹脂基板にはスリットが設けられている半導体装置が知られている（例えば、特許文献１参照。）。

また、熱膨張に起因する応力を緩和することにより、突起電極と接続端子とのクラックの発生を防止することを目的として、シリコン基板の下面の周辺部に複数の柱状の突起電極が設けられ、シリコン基板の上面において各辺の突起電極の内側に対応する部分に各一本の溝がシリコン基板の各辺に沿って、かつ各辺に隣接する２辺まで延びて設けられている構成が知られている（例えば、特許文献２参照。）。
特開平１１−１８６４３０号公報 特開２００１−１６８１３９号公報

このような構成を有する従来の半導体装置においては、発熱が顕著な半導体チップが搭載されている基板の特に下面側からの放熱性を確保することが困難となってきている。

すなわち、半導体チップの放熱性が十分でないために、電気的特性が悪化し、ひいては誤作動といった不具合を発生するおそれがある。

この発明は、上記課題に鑑みてなされたものである。上記課題を解決するにあたり、この発明の半導体装置は、下記のような構成を有している。

すなわち半導体装置は、第１主表面、当該第１主表面と対向する第２主表面を有しており、第１主表面上に設けられている第１絶縁膜、第１絶縁膜上に延在させて設けられている複数の配線を含む第１配線層、第２主表面上に設けられている第２絶縁膜、第２絶縁膜上に延在させて設けられている複数の配線を含む第２配線層、第１主表面から第２主表面に貫通して第１絶縁膜及び第２絶縁膜に開口しているスルーホール、スルーホールを埋め込んで第１配線層及び第２配線層を電気的に接続しているコンタクト、第２配線層に電気的に接続されている複数の基板外部端子、第２主表面側に設けられている凹状の溝部を有しているシリコン基板を具えている。

また、半導体装置は、表面、この表面と対向している裏面、この裏面側に設けられていて、シリコン基板の第１配線層に電気的に接続されているチップ外部端子を有する１個又は２個以上の半導体チップを具えている。

さらに、半導体装置は、シリコン基板の第１配線層に電気的に接続されている１個又は２個以上の周辺チップを具えている。

この発明の半導体装置の構成によれば、発熱が顕著な半導体チップが搭載されている基板の特に下面側の表面積を増大させることができる。よって下面側からの放熱性をより向上させることができる。従って、半導体チップの動作時に発生する熱に起因する不具合を効果的に防止することができる。

以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、これによりこの発明が特に限定されるものではない。また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の１つに過ぎず、従って、この発明は何らこれらに限定されない。

〔第１の実施の形態〕
図１及び図２を参照して、この発明の半導体装置の構成例１につき説明する。

図１（Ａ）はこの例の半導体装置を上面側から見た平面図であり、図１（Ｂ）はこの例の半導体装置を下面側から見た平面図である。

図２は図１（Ａ）のＩ−Ｉ’で示した一点鎖線に沿って、半導体装置を切断した切断面を示す模式的な図である。

図２に示すように、半導体装置（モジュール）１０は、基板２０を含んでいる。この基板２０は、好ましくは例えばシリコン基板とするのがよい。基板２０には、他にアルミといった金属基板、ガラス基板、ガラスエポキシ基板といった有機樹脂基板又はフレキシブルプリント基板等を適用してもよい。

基板２０は、第１主表面２０ａと、この第１主表面２０ａと対向する第２主表面２０ｂとを有している。この例では第１主表面２０ａと第２主表面２０ｂとはいずれも矩形（正方形）状である。

基板２０の第１主表面２０ａには、チップ搭載領域２０ａａが設定されている。

第１主表面２０ａ上には第１絶縁膜２１が設けられている。また、第２主表面２０ｂ上には第２絶縁膜２７が設けられている。

このチップ搭載領域２０ａａの周囲には複数のスルーホール２３が設けられている。このスルーホール２３は、第１主表面２０ａと第２主表面２０ｂとにわたって貫通し、かつ第１絶縁膜２１の表面２１ａ及び第２絶縁膜２７の表面２７ａに開口している。

スルーホール２３は、この例では正方形状の第１及び第２主表面２０ａ及び２０ｂの互いに対向する２辺の端縁に沿って、等間隔に設けられている。

このスルーホール２３は、導電性材料により埋め込まれてコンタクト２５とされている。コンタクト２５の頂面、すなわち第１主表面２０ａ側の第１頂面２５ａは、基板２０の第１主表面２０ａと実質的に同一の高さレベルにあって、表面２１ａから露出している。同様に、第２主表面２０ｂ側の第２頂面２５ｂは、第２主表面２０ｂと実質的に同一の高さレベルにあって、表面２７ａから露出している。

表面２１ａ上には第１配線層２４が設けられている。第１配線層２４はチップ搭載領域２０ａａ内に延在している複数の配線を含んでいる。

第１配線層２４には、例えば、一端がコンタクト２５の第１頂面２５ａに電気的に接続されていて他端が後述する周辺チップ４０といった搭載部品の端子に接続されている配線、一端が後述する周辺チップ４０といった搭載部品の端子に接続されていて他端が他の搭載部品の端子に電気的に接続されている配線を含んでいる。これら配線の末端部分領域は電極パッド（第１電極パッド）とされている。

なお、説明を容易にするために図示を省略してあるが、実際にはこれらの電極パッドを露出する表面絶縁膜が形成されている。

表面２７ａ上には第２配線層２６が設けられている。第２配線層２６は複数の配線を含んでいる。これらの配線はその一端がコンタクト２５の第２頂面２５ｂに電気的に接続されていて、第２主表面２０ｂ上に延在している。これら配線の他端は電極パッド（第２電極パッド）とされている。この例では第２配線層２６は、コンタクト２５の第２頂面２５ｂの直上に設けられている電極パッドとして構成してある。

この第２配線層２６には複数の基板外部端子２８が設けられている。この例では基板外部端子２８は半田ボールで構成してある。基板外部端子２８は、この例ではコンタクト２５の直上に配置されている。しかしながら、複数の基板外部端子２８は、第２主表面２０ｂ上に延在している第２配線層に接続して、任意の配列とすることができる。複数の基板外部端子２８は、例えば格子状に配置されるいわゆるＢＧＡの形態とすることもできる。

基板２０の第２主表面２０ｂ側には複数の溝部（スリット部）２２が設けられている。この溝部２２は、第２主表面２０ｂから基板２０の厚み内に至って彫りこまれた凹状の形状を有している。

図２に示すように、溝部２２の断面形状はこの例では内側面及び内底面からなる略長方形の内表面２２ａを有する構成としてあるが、内表面２２ａは半円形といった任意好適な形状とすることができる。

溝部２２は、平面的には直線状に１本又は２本以上が延在している。複数の溝部２２は、この例では互いに直交する格子状に設けられている。

溝部２２は、第１主表面２０ａのチップ搭載領域２０ａａに対向して相当する第２主表面２０ｂのチップ直下領域２０ｂａにも存在している。すなわち、溝部２２は、搭載される半導体チップ（詳細は後述する。）の直下にも延在することとなる。

この例では、溝部２２は、正方形状の第２主表面の各辺に直交する方向に延在して設けられている。すなわち、溝部２２はスルーホール２５、すなわち基板外部端子２８の配列に沿う方向及び直交する方向の２方向に延在している。基板外部端子２８の配列に沿う方向に延在する溝部２２は、対向する基板外部端子２８の２つの配列に挟まれた領域、すなわちチップ直下領域２０ｂａを含む領域に、互いに等間隔に離間して、この例では６本が設けられている。この場合の溝部２２の本数は任意好適なものとできる。例えば対向する２列の基板外部端子２８の配列間に、より幅広かつ単一の溝部２２を設けることもできる。

さらに、基板外部端子２８の配列に直交する方向に延在する溝部２２は、１つの基板外部端子２８の配列を構成する基板外部端子２８同士の間隙を通り、かつ互いに等間隔に対向する基板外部端子２８の２つの配列に挟まれた領域、すなわちチップ直下領域２０ｂａを含む領域に、互いに等間隔に離間して、この例では４本が設けられている。すなわち、この４本の溝部２２は、基板外部端子２８同士の間隙を、この例では両側に位置する基板外部端子２８それぞれから等距離離間するように設けられている。

溝部２２が第２主表面２０ｂに開口する幅ｗ１は、スルーホール２５の端縁同士の離間距離ｗ２より小さい範囲内であれば、任意好適なものとできる。

幅ｗ１は、例えばスルーホール２５同士のピッチ、すなわち基板外部端子２８同士のピッチが０．５ｍｍである場合には、好ましくは最大でも１００μｍ程度とするのがよい。

溝部２２の深さｄ１は、基板２０ひいては製造される半導体装置全体の剛性を勘案して、基板２０の厚みｄ２の１／３程度とするのがよい。例えば厚みｄ２が４００μｍから４５０μｍの場合には、好ましくは１００μｍから１５０μｍ程度の範囲内とすればよい。

ここで、溝部２２の具体的な形成工程について説明する。

溝部２２は、好ましくはいわゆるダイシング工程により、切削して形成するのがよい。この工程には従来使用されているダイシング装置を適用することができる。

従って、上述した溝部２２の幅ｗ１は、ダイシング装置のブレード幅により決定されることになる。従来のダイシング工程に使用されているブレードを用いた場合には、ｗ１が５０μｍから６０μｍ程度の溝部２２を形成することができる。例えば、ダイシング装置のブレード幅をより幅広とすれば、幅ｗ１をより大きくすることができる。

切削条件としては、例えばブレードの回転数を３００００ｒｐｍから４００００ｒｐｍとし、ダイシングステージの送りスピードを３０ｍｍ／秒から５０ｍｍ／秒として、上述したように基板２０の厚みｄ２の１／３程度まで、切削（ハーフカット）すればよい。

溝部２２の形成工程はこれに限定されず、任意好適な手段による切削、或いはエッチング工程等を適用することができる。例えばエッチング工程を採用すれば、溝部２２の延在形状を曲線状の領域を含む任意の形状とすることができる。

溝部２２は、この例ではいずれも同形状（延在形状、断面形状）、等幅かつ等深とされている。しかしながら、それぞれの溝部の深さ、延在長、形状は、互いに独立して、異なるものとすることができる。

半導体装置１０は、１個又は２個以上の半導体チップを具えている。図には１つの半導体チップ３０を具える例を示してある。半導体チップ３０は、表面３０ａ及びこの表面３０ａと対向している裏面３０ｂを有している。この裏面３０ｂ側には、複数のチップ外部端子３２が設けられている。これらチップ外部端子３２は、この例では正方形状の表面２０ａ及び裏面２０ｂの互いに対向する２辺の端縁に沿って、等間隔に設けられている。

半導体チップ３０は、チップ外部端子３２の配列が既に説明したスルーホール２５の配列に対して平行となるように、基板２０の第１主表面２０ａに搭載されている。

このとき、半導体チップ３０のチップ外部端子３２は、基板２０の第１配線層２４に電気的に接続されている。

半導体チップ３０は、いわゆるベアチップのみならず、チップサイズパッケージといった樹脂封止されている半導体チップであってもよい。

半導体装置１０は、１個又は２個以上の周辺チップを具えている。図には３つの周辺チップ４０を具える例を示してある。周辺チップ４０は、表面４０ａ及びこの表面４０ａと対向している裏面４０ｂを有している。この裏面４０ｂ側には、複数の外部接続用の端子４２が設けられている。この例では周辺チップ４０は２つの端子４２を有している。

これらの端子４２はそれぞれが独立して基板２０の第１配線層２４に電気的に接続されている。この例では周辺チップ４０の一方の端子が半導体チップ３０のチップ外部端子３２に接続されている配線２４の一端に接続されていて、他方の端子は一端がコンタクト２５に接続されている配線２４の他端側に接続されている。

周辺チップ４０は、例えばコンデンサ素子、抵抗素子、インダクタ素子といったいわゆる受動素子が想定されているが、これに限定されない。

このような構成とすれば、モジュールを構成する基板の特に下面側の表面積を顕著に増大させることができるため、この下面側からの放熱性をより向上させることができる。従って、半導体チップの動作時に発生する熱に起因する誤動作といった不具合を効果的に防止することができる。

〔第２の実施の形態〕
図３を参照して、この発明の半導体装置の構成例２につき説明する。

図３（Ａ）はこの例の半導体装置を下面側から見た平面図であり、図３（Ｂ）は図３（Ａ）のＩＩ−ＩＩ’で示した一点鎖線に沿って、半導体装置を切断した切断面を示す模式的な図である。なお、この例の半導体装置を上面側から見た図については第１の実施の形態の説明で用いた図１（Ａ）と同様であるので、図示を省略する。

この例の半導体装置は、第１の実施の形態で説明した半導体装置の構成に加えて、基板の２０の第２主表面２０ｂ側に、さらに放熱材５０を具えていることを特徴としている。すなわち、この例の半導体装置１０は、放熱材５０を除けば、第１の実施の形態で既に説明した半導体装置１０の構成と何ら変わるところがないため、第１の実施の形態と同一の構成については同一番号を付してその詳細な説明を省略する。

基板２０は、第１主表面２０ａと、この第１主表面２０ａと対向する第２主表面２０ｂとを有している。

この例では、放熱材５０は、溝部２２の内表面２２ａ、すなわち溝部２２の内側面及び内底面を含む第２絶縁膜２７の表面２７ａ上に設けられている。なお、図中、内表面２２ａを覆う放熱材５０の表面が画成する凹部をも溝部２２として示し説明する場合がある。

放熱材５０は、好ましくは例えば表面２７ａ及び内表面２２ａ上に隙間なく貼付されたシート状状部材とするのがよい。具体的には、市場にて入手可能なシート材であるいわゆる放熱シートを適用することができる。

貼付に際しては、第２配線層２６の一部分を露出させて、これを電極パッド（第２電極パッド）とする。

また、放熱材５０は、放熱性物質を含有する液状体を塗布及び乾燥して塗膜とした放熱層とすることもできる。このような放熱材５０としては、市販されている液状セラミックスである「セラックα（登録商標）」等を適用して好適である。

この場合にも、外部端子（基板外部端子）の設置が想定されている第２配線層２６の一部分を露出させて、電極パッド（第２電極パッド）とする。

シート材又は塗膜化された放熱層から露出する電極パッド上には基板外部端子２８が電気的に接続されて搭載されている。

このような構成とすれば、第１の実施の形態と比較して、放熱性をより高めることができる。従って、半導体装置の熱抵抗性をより向上させることができる。

（Ａ）は半導体装置を上面側から見た平面図であり、（Ｂ）は半導体装置を下面側から見た平面図である。 図１（Ａ）のＩ−Ｉ’で示した一点鎖線に沿って、半導体装置を切断した切断面を示す模式的な図である。 （Ａ）は半導体装置を下面側から見た平面図であり、（Ｂ）は（Ａ）のＩＩ−ＩＩ’で示した一点鎖線に沿って、半導体装置を切断した切断面を示す模式的な図である。

符号の説明

１０：半導体装置（モジュール）
２０：基板（シリコン基板）
２０ａ：第１主表面
２０ａａ：チップ搭載領域
２０ｂ：第２主表面
２０ｂａ：チップ直下領域
２１：第１絶縁膜
２１ａ、２７ａ：表面
２２：溝部（スリット部）
２２ａ：内表面（内側面及び内底面）
２３：スルーホール
２４：第１配線層（第１電極パッド）
２５：コンタクト
２５ａ：第１頂面
２５ｂ：第２頂面
２６：第２配線層（第２電極パッド）
２７：第２絶縁膜
２８：基板外部端子（基板半田ボール）
３０：半導体チップ
３０ａ：表面
３０ｂ：裏面
３２：チップ外部端子（チップ半田ボール）
４０：周辺チップ
４０ａ：表面
４０ｂ：裏面
４２：端子
５０：放熱材

Claims (8)

1. 第１主表面、当該第１主表面と対向する第２主表面を有しており、前記第１主表面上に設けられている第１絶縁膜、当該第１絶縁膜上に延在させて設けられている複数の配線を含む第１配線層、前記第２主表面上に設けられている第２絶縁膜、当該第２絶縁膜上に延在させて設けられている複数の配線を含む第２配線層、前記第１主表面から前記第２主表面に貫通して前記第１絶縁膜及び第２絶縁膜に開口しているスルーホール、当該スルーホールを埋め込んで前記第１配線層及び前記第２配線層を電気的に接続しているコンタクト、前記第２配線層に電気的に接続されている複数の基板外部端子、前記第２主表面側に設けられている凹状の溝部を有しているシリコン基板と、
   表面、当該表面と対向している裏面、当該裏面側に設けられていて、前記シリコン基板の前記第１配線層に電気的に接続されているチップ外部端子を有する１個又は２個以上の半導体チップと、
   前記シリコン基板の前記第１配線層に電気的に接続されている１個又は２個以上の周辺チップと
   を具えていることを特徴とする半導体装置。
2. 前記溝部は互いに直交する方向に延在して２本以上が直線状に設けられており、２本以上の前記溝部は互いに等幅かつ等深であって、かつ前記半導体チップの直下に相当するチップ直下領域を含む領域に設けられていることを特徴とする請求項１に記載の半導体装置。
3. ２本以上の前記溝部は、少なくとも１本が直線状に配列されている複数の前記基板外部端子に沿う方向に延在しており、前記溝部の幅は、前記チップ直下領域を挟んで対向している前記基板外部端子同士の間隔よりも小さいことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記溝部の深さは、最大でも前記シリコン基板の厚みの１／３に相当する深さであることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記周辺チップは、コンデンサ素子、抵抗素子及びインダクタ素子を含む群から選択される素子であることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記第２主表面及び前記溝部の内表面を覆っている放熱材をさらに具えていることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
7. 前記放熱材は、シート状部材であることを特徴とする請求項６に記載の半導体装置。
8. 前記放熱材は、液状体を塗布及び乾燥して塗膜とした放熱層であることを特徴とする請求項６に記載の半導体装置。

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