JP2007242719A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2007242719A JP2007242719A JP2006059935A JP2006059935A JP2007242719A JP 2007242719 A JP2007242719 A JP 2007242719A JP 2006059935 A JP2006059935 A JP 2006059935A JP 2006059935 A JP2006059935 A JP 2006059935A JP 2007242719 A JP2007242719 A JP 2007242719A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- semiconductor device
- channel mos
- mos transistor
- isolation trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
【解決手段】互いに絶縁分離されたn個(n≧2)のNチャネルMOSトランジスタ素子が、グランド(GND)電位と所定電位VEの間で、GND電位側を第1段、所定電位側を第n段として、順次直列接続されてなり、n個のNチャネルMOSトランジスタ素子が、埋め込み酸化膜を有するSOI構造半導体基板のSOI層に形成され、埋め込み酸化膜に達する第1絶縁分離トレンチにより、互いに絶縁分離されてなり、埋め込み酸化膜下の支持基板の電位Vsubが、当該半導体装置の動作中において、所定電位VEの0.8倍以下の電位に設定されてなる半導体装置とする。
【選択図】図2
Description
また、請求項5に記載のように、前記nが、12以下である場合には、前記埋め込み酸化膜下の支持基板が、当該半導体装置の動作中において、前記所定電位の0.25倍以下の電位に設定されてなることが好ましい。
これによって、図1の半導体装置11では、支持基板電位によらず、GND電位と所定電位の間の電圧が各NチャネルMOSトランジスタ素子(LDMOS11t)に均等に分配されて、全体として高い耐圧を確保することができる。
これによって、上記半導体装置では、支持基板電位によらず、GND電位と所定電位の間の電圧が各PチャネルMOSトランジスタ素子に均等に分配されて、全体として高い耐圧を確保することができる。特に、支持基板電位を所定電位の0.8倍以上に設定した上記半導体装置においては、図11(b)と図12のシミュレーション結果からわかるように、PチャネルMOSトランジスタの直列接続個数であるm(m≧2)が、6以下であることが好ましい。
11t MOSトランジスタ(LDMOS)
S ソース
D ドレイン
G ゲート
Z1 第1絶縁分離トレンチ
Z2 第2絶縁分離トレンチ
Fg,F1〜F6,Fh フィールド領域
VE 電源電位
Vsub 支持基板の電位
Rin 入力抵抗
Rout 出力抵抗
R 抵抗素子
1 SOI基板
1a SOI層
2 支持基板
3 埋め込み酸化膜
90,100 高電圧IC
Claims (25)
- 互いに絶縁分離されたn個(n≧2)のNチャネルMOSトランジスタ素子が、グランド(GND)電位と所定電位の間で、GND電位側を第1段、所定電位側を第n段として、順次直列接続されてなり、
前記第1段のNチャネルMOSトランジスタ素子におけるゲート端子を入力端子とし、
n個の抵抗素子および/または容量素子が、前記GND電位と前記所定電位の間で、GND電位側を第1段、所定電位側を第n段として、順次直列接続されてなり、
前記第1段のNチャネルMOSトランジスタ素子を除いた各段のNチャネルMOSトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子および/または容量素子の間の接続点に、それぞれ、順次接続されてなり、
前記第n段のNチャネルMOSトランジスタ素子における前記所定電位側の端子から、出力が取り出されてなる半導体装置であって、
前記n個のNチャネルMOSトランジスタ素子が、埋め込み酸化膜を有するSOI構造半導体基板のSOI層に形成され、
前記埋め込み酸化膜に達する第1絶縁分離トレンチにより、互いに絶縁分離されてなり、
前記埋め込み酸化膜下の支持基板が、当該半導体装置の動作中において、前記所定電位の0.8倍以下の電位に設定されてなることを特徴とする半導体装置。 - 前記n個のNチャネルMOSトランジスタ素子が、同じ耐圧を有してなることを特徴とする請求項1に記載の半導体装置。
- 前記NチャネルMOSトランジスタ素子の耐圧が、200V以下であることを特徴とする請求項1または2に記載の半導体装置。
- 前記nが、6以下であることを特徴とする請求項3に記載の半導体装置。
- 前記nが、12以下であり、
前記埋め込み酸化膜下の支持基板が、当該半導体装置の動作中において、前記所定電位の0.25倍以下の電位に設定されてなることを特徴とする請求項3に記載の半導体装置。 - 前記埋め込み酸化膜に達する第2絶縁分離トレンチが、(n+2)重に形成され、
前記(n+2)重の第2絶縁分離トレンチにより囲まれた(n+2)個の各SOI層からなるフィールド領域のうち、最内周の前記第2絶縁分離トレンチにより囲まれたフィールド領域の電位が、前記所定電位に固定され、
前記(n+2)重の第2絶縁分離トレンチにより囲まれた(n+2)個の各SOI層からなるフィールド領域のうち、最外周の前記第2絶縁分離トレンチにより囲まれたフィールド領域の電位が、GND電位に固定され、
前記最内周と前記最外周を除く第2絶縁分離トレンチにより囲まれたn個のSOI層からなる各フィールド領域に、前記第1絶縁分離トレンチにより絶縁分離されたNチャネルMOSトランジスタ素子が、それぞれ一個ずつ配置されてなることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。 - 前記支持基板の電位が、浮遊電位であり、
前記支持基板の電位が、略、前記最内周の第2絶縁分離トレンチにより囲まれたフィールド領域の占有面積と前記最外周の第2絶縁分離トレンチにより囲まれたフィールド領域の占有面積の比により設定されてなることを特徴とする請求項6に記載の半導体装置。 - 前記支持基板の電位が、浮遊電位であり、
前記支持基板の電位が、略、前記最内周の第2絶縁分離トレンチにより囲まれたフィールド領域の直下における前記埋め込み酸化膜の膜厚と前記最外周の第2絶縁分離トレンチにより囲まれたフィールド領域の直下における前記埋め込み酸化膜の膜厚の比により設定されてなることを特徴とする請求項6に記載の半導体装置。 - 互いに絶縁分離されたm個(m≧2)のPチャネルMOSトランジスタ素子が、所定電位とグランド(GND)電位の間で、所定電位側を第1段、GND電位側を第m段として、順次直列接続されてなり、
前記第1段のPチャネルMOSトランジスタ素子におけるゲート端子を入力端子とし、
m個の抵抗素子および/または容量素子が、前記所定電位と前記GND電位の間で、所定電位側を第1段、GND電位側を第m段として、順次直列接続されてなり、
前記第1段のPチャネルMOSトランジスタ素子を除いた各段のPチャネルMOSトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子および/または容量素子の間の接続点に、それぞれ、順次接続されてなり、
前記第m段のPチャネルMOSトランジスタ素子における前記GND電位側の端子から、出力が取り出されてなる半導体装置であって、
前記m個のPチャネルMOSトランジスタ素子が、埋め込み酸化膜を有するSOI構造半導体基板のSOI層に形成され、
前記埋め込み酸化膜に達する第3絶縁分離トレンチにより、互いに絶縁分離されてなり、
前記埋め込み酸化膜下の支持基板が、当該半導体装置の動作中において、前記所定電位の0.8倍以上の電位に設定されてなることを特徴とする半導体装置。 - 前記m個のPチャネルMOSトランジスタ素子が、同じ耐圧を有してなることを特徴とする請求項9に記載の半導体装置。
- 前記PチャネルMOSトランジスタ素子の耐圧が、200V以下であることを特徴とする請求項9または10に記載の半導体装置。
- 前記mが、6以下であることを特徴とする請求項11に記載の半導体装置。
- 前記埋め込み酸化膜に達する第4絶縁分離トレンチが、(m+2)重に形成され、
前記(m+2)重の第4絶縁分離トレンチにより囲まれた(m+2)個の各SOI層からなるフィールド領域のうち、最内周の前記第4絶縁分離トレンチにより囲まれたフィールド領域の電位が、前記所定電位に固定され、
前記(m+2)重の第4絶縁分離トレンチにより囲まれた(m+2)個の各SOI層からなるフィールド領域のうち、最外周の前記第4絶縁分離トレンチにより囲まれたフィールド領域の電位が、GND電位に固定され、
前記最内周と前記最外周を除く第4絶縁分離トレンチにより囲まれたm個のSOI層からなる各フィールド領域に、前記第3絶縁分離トレンチにより絶縁分離されたPチャネルMOSトランジスタ素子が、それぞれ一個ずつ配置されてなることを特徴とする請求項9乃至12のいずれか一項に記載の半導体装置。 - 前記支持基板の電位が、浮遊電位であり、
前記支持基板の電位が、略、前記最内周の第4絶縁分離トレンチにより囲まれたフィールド領域の占有面積と前記最外周の第4絶縁分離トレンチにより囲まれたフィールド領域の占有面積の比により設定されてなることを特徴とする請求項13に記載の半導体装置。 - 前記支持基板の電位が、浮遊電位であり、
前記支持基板の電位が、略、前記最内周の第4絶縁分離トレンチにより囲まれたフィールド領域の直下における前記埋め込み酸化膜の膜厚と前記最外周の第4絶縁分離トレンチにより囲まれたフィールド領域の直下における前記埋め込み酸化膜の膜厚の比により設定されてなることを特徴とする請求項13に記載の半導体装置。 - 互いに絶縁分離されたn個(n≧2)のNチャネルMOSトランジスタ素子が、グランド(GND)電位と所定電位の間で、GND電位側を第1段、所定電位側を第n段として、順次直列接続されてなり、
前記第1段のNチャネルMOSトランジスタ素子におけるゲート端子を入力端子とし、
n個の抵抗素子および/または容量素子が、前記GND電位と前記所定電位の間で、GND電位側を第1段、所定電位側を第n段として、順次直列接続されてなり、
前記第1段のNチャネルMOSトランジスタ素子を除いた各段のNチャネルMOSトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子および/または容量素子の間の接続点に、それぞれ、順次接続されてなり、
前記第n段のNチャネルMOSトランジスタ素子における前記所定電位側の端子から、出力が取り出されてなり、
互いに絶縁分離されたm個(m≧2)のPチャネルMOSトランジスタ素子が、前記所定電位とグランド(GND)電位の間で、所定電位側を第1段、GND電位側を第m段として、順次直列接続されてなり、
前記第1段のPチャネルMOSトランジスタ素子におけるゲート端子を入力端子とし、
m個の抵抗素子および/または容量素子が、前記所定電位と前記GND電位の間で、所定電位側を第1段、GND電位側を第m段として、順次直列接続されてなり、
前記第1段のPチャネルMOSトランジスタ素子を除いた各段のPチャネルMOSトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子および/または容量素子の間の接続点に、それぞれ、順次接続されてなり、
前記第m段のPチャネルMOSトランジスタ素子における前記GND電位側の端子から、出力が取り出されてなり、
前記n個のNチャネルMOSトランジスタ素子と前記m個のPチャネルMOSトランジスタ素子が、それぞれ、埋め込み酸化膜を有するSOI構造半導体基板のSOI層に形成され、
前記n個のNチャネルMOSトランジスタ素子が、前記埋め込み酸化膜に達する第1絶縁分離トレンチにより、互いに絶縁分離されてなり、
前記m個のPチャネルMOSトランジスタ素子が、前記埋め込み酸化膜に達する第3絶縁分離トレンチにより、互いに絶縁分離されてなり、
前記埋め込み酸化膜下の支持基板が、当該半導体装置の動作中において、前記所定電位の0.7倍以上、0.9倍以下の電位に設定されてなることを特徴とする半導体装置。 - 前記n個のNチャネルMOSトランジスタ素子が、同じ耐圧を有してなり、
前記m個のPチャネルMOSトランジスタ素子が、同じ耐圧を有してなることを特徴とする請求項16に記載の半導体装置。 - 前記NチャネルMOSトランジスタ素子と前記PチャネルMOSトランジスタ素子の耐圧が、200V以下であることを特徴とする請求項16または17に記載の半導体装置。
- 前記nと前記mが、6以下であり、
前記埋め込み酸化膜下の支持基板が、当該半導体装置の動作中において、前記所定電位の略0.8倍の電位に設定されてなることを特徴とする請求項18に記載の半導体装置。 - 前記埋め込み酸化膜に達する第2絶縁分離トレンチが、(n+2)重に形成され、
前記(n+2)重の第2絶縁分離トレンチにより囲まれた(n+2)個の各SOI層からなるフィールド領域のうち、最内周の前記第2絶縁分離トレンチにより囲まれたフィールド領域の電位が、前記所定電位に固定され、
前記(n+2)重の第2絶縁分離トレンチにより囲まれた(n+2)個の各OI層からなるフィールド領域のうち、最外周の前記第2絶縁分離トレンチにより囲まれたフィールド領域の電位が、GND電位に固定され、
前記最内周と前記最外周を除く第2絶縁分離トレンチにより囲まれたn個のSOI層からなる各フィールド領域に、前記第1絶縁分離トレンチにより絶縁分離されたNチャネルMOSトランジスタ素子が、それぞれ一個ずつ配置されてなり、
前記埋め込み酸化膜に達する第4絶縁分離トレンチが、(m+2)重に形成され、
前記(m+2)重の第4絶縁分離トレンチにより囲まれた(m+2)個の各SOI層からなるフィールド領域のうち、最内周の前記第4絶縁分離トレンチにより囲まれたフィールド領域の電位が、前記所定電位に固定され、
前記(m+2)重の第4絶縁分離トレンチにより囲まれた(m+2)個の各SOI層からなるフィールド領域のうち、最外周の前記第4絶縁分離トレンチにより囲まれたフィールド領域の電位が、GND電位に固定され、
前記最内周と前記最外周を除く第4絶縁分離トレンチにより囲まれたm個のSOI層からなる各フィールド領域に、前記第3絶縁分離トレンチにより絶縁分離されたPチャネルMOSトランジスタ素子が、それぞれ一個ずつ配置されてなることを特徴とする請求項16乃至19のいずれか一項に記載の半導体装置。 - 前記支持基板の電位が、浮遊電位であり、
前記支持基板の電位が、略、前記最内周の第2絶縁分離トレンチにより囲まれたフィールド領域の占有面積と前記最内周の第4絶縁分離トレンチにより囲まれたフィールド領域の占有面積の和と、前記最外周の第2絶縁分離トレンチにより囲まれたフィールド領域の占有面積と前記最外周の第4絶縁分離トレンチにより囲まれたフィールド領域の占有面積の和との比により設定されてなることを特徴とする請求項20に記載の半導体装置。 - 前記支持基板の電位が、浮遊電位であり、
前記支持基板の電位が、略、前記最内周の第2絶縁分離トレンチにより囲まれたフィールド領域の直下における前記埋め込み酸化膜の膜厚および前記最内周の第4絶縁分離トレンチにより囲まれたフィールド領域の直下における前記埋め込み酸化膜の膜厚と、前記最外周の第2絶縁分離トレンチにより囲まれたフィールド領域の直下における前記埋め込み酸化膜の膜厚および前記最外周の第4絶縁分離トレンチにより囲まれたフィールド領域の直下における前記埋め込み酸化膜の膜厚の比により設定されてなることを特徴とする請求項20に記載の半導体装置。 - 前記半導体装置が、
GND電位を基準とするGND基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、および前記GND電位と浮遊電位の間で入出力信号をレベルシフトさせるレベルシフト回路を有してなるインバータ駆動用の高電圧ICにおいて、
前記所定電位を浮遊電位として、前記レベルシフト回路に適用されることを特徴とする請求項1乃至22のいずれか一項に記載の半導体装置。 - 前記高電圧ICが、車載モータのインバータ駆動用の高電圧ICであることを特徴とする請求項23に記載の半導体装置。
- 前記高電圧ICが、車載エアコンのインバータ駆動用の高電圧ICであることを特徴とする請求項23に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006059935A JP4952004B2 (ja) | 2006-03-06 | 2006-03-06 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006059935A JP4952004B2 (ja) | 2006-03-06 | 2006-03-06 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007242719A true JP2007242719A (ja) | 2007-09-20 |
JP4952004B2 JP4952004B2 (ja) | 2012-06-13 |
Family
ID=38588003
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006059935A Expired - Fee Related JP4952004B2 (ja) | 2006-03-06 | 2006-03-06 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4952004B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009088413A (ja) * | 2007-10-02 | 2009-04-23 | Denso Corp | 高電圧ic |
WO2012093177A3 (en) * | 2011-01-07 | 2013-01-10 | Infineon Technologies Austria Ag | Semiconductor device arrangement with a first semiconductor device and with a plurality of second semi conductor devices |
US8455948B2 (en) | 2011-01-07 | 2013-06-04 | Infineon Technologies Austria Ag | Transistor arrangement with a first transistor and with a plurality of second transistors |
US8866253B2 (en) | 2012-01-31 | 2014-10-21 | Infineon Technologies Dresden Gmbh | Semiconductor arrangement with active drift zone |
US9400513B2 (en) | 2014-06-30 | 2016-07-26 | Infineon Technologies Austria Ag | Cascode circuit |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0879035A (ja) * | 1994-09-01 | 1996-03-22 | Origin Electric Co Ltd | 高電圧スイッチ回路 |
JPH11330383A (ja) * | 1998-05-20 | 1999-11-30 | Denso Corp | 半導体装置 |
JP2000059154A (ja) * | 1998-08-05 | 2000-02-25 | Nf Corp | 高耐圧増幅装置 |
JP2000223665A (ja) * | 1999-02-02 | 2000-08-11 | Denso Corp | 半導体装置 |
JP2001237381A (ja) * | 1999-12-13 | 2001-08-31 | Fuji Electric Co Ltd | 半導体装置 |
-
2006
- 2006-03-06 JP JP2006059935A patent/JP4952004B2/ja not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0879035A (ja) * | 1994-09-01 | 1996-03-22 | Origin Electric Co Ltd | 高電圧スイッチ回路 |
JPH11330383A (ja) * | 1998-05-20 | 1999-11-30 | Denso Corp | 半導体装置 |
JP2000059154A (ja) * | 1998-08-05 | 2000-02-25 | Nf Corp | 高耐圧増幅装置 |
JP2000223665A (ja) * | 1999-02-02 | 2000-08-11 | Denso Corp | 半導体装置 |
JP2001237381A (ja) * | 1999-12-13 | 2001-08-31 | Fuji Electric Co Ltd | 半導体装置 |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009088413A (ja) * | 2007-10-02 | 2009-04-23 | Denso Corp | 高電圧ic |
WO2012093177A3 (en) * | 2011-01-07 | 2013-01-10 | Infineon Technologies Austria Ag | Semiconductor device arrangement with a first semiconductor device and with a plurality of second semi conductor devices |
US8455948B2 (en) | 2011-01-07 | 2013-06-04 | Infineon Technologies Austria Ag | Transistor arrangement with a first transistor and with a plurality of second transistors |
US8569842B2 (en) | 2011-01-07 | 2013-10-29 | Infineon Technologies Austria Ag | Semiconductor device arrangement with a first semiconductor device and with a plurality of second semiconductor devices |
US8970262B2 (en) | 2011-01-07 | 2015-03-03 | Infineon Technologies Austria Ag | Semiconductor device arrangement with a first semiconductor device and with a plurality of second semiconductor devices |
US9431382B2 (en) | 2011-01-07 | 2016-08-30 | Infineon Technologies Austria Ag | Semiconductor device arrangement with a first semiconductor device and with a plurality of second semiconductor devices |
US9972619B2 (en) | 2011-01-07 | 2018-05-15 | Infineon Technologies Austria Ag | Semiconductor device arrangement with a first semiconductor device and with a plurality of second semiconductor devices |
US8866253B2 (en) | 2012-01-31 | 2014-10-21 | Infineon Technologies Dresden Gmbh | Semiconductor arrangement with active drift zone |
US9530764B2 (en) | 2012-01-31 | 2016-12-27 | Infineon Technologies Dresden Gmbh | Semiconductor arrangement with active drift zone |
US9400513B2 (en) | 2014-06-30 | 2016-07-26 | Infineon Technologies Austria Ag | Cascode circuit |
Also Published As
Publication number | Publication date |
---|---|
JP4952004B2 (ja) | 2012-06-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4706381B2 (ja) | 半導体装置 | |
US8269305B2 (en) | High-voltage semiconductor device | |
JP4844089B2 (ja) | 半導体装置 | |
JP5003043B2 (ja) | 半導体装置 | |
JP5269017B2 (ja) | 電力増幅器 | |
JP4952004B2 (ja) | 半導体装置 | |
US20060113571A1 (en) | Semiconductor structure for isolating integrated circuits of various operation voltages | |
JP4864344B2 (ja) | 半導体装置 | |
JP2009206284A (ja) | 半導体装置 | |
US7498653B2 (en) | Semiconductor structure for isolating integrated circuits of various operating voltages | |
JP2007281196A (ja) | 半導体装置 | |
JP5105060B2 (ja) | 半導体装置およびその製造方法 | |
KR100448915B1 (ko) | 고전압 출력회로의 풀업 트랜지스터 어레이 | |
JP2007103672A (ja) | 半導体装置 | |
JP2014056877A (ja) | 半導体装置およびそれを用いた半導体集積回路装置 | |
JP4983333B2 (ja) | 半導体装置 | |
US7341905B2 (en) | Method of making high-voltage bipolar/CMOS/DMOS (BCD) devices | |
JP4935164B2 (ja) | 半導体装置 | |
JP4972977B2 (ja) | 半導体装置 | |
US7745886B2 (en) | Semiconductor on insulator (SOI) switching circuit | |
JP2012028451A (ja) | 半導体集積回路装置 | |
JPWO2017212622A1 (ja) | 半導体回路及び半導体装置 | |
JP4967498B2 (ja) | 半導体装置 | |
US20120126334A1 (en) | Breakdown voltage improvement with a floating substrate | |
US8405156B2 (en) | Semiconductor device and manufacturing method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080714 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100629 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111129 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120126 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120214 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120227 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150323 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |