JP2007228546A - パルス発生回路およびこの回路を用いた電子装置、携帯電話機、パーソナルコンピュータ、ならびに、この回路を用いる情報伝送方法 - Google Patents
パルス発生回路およびこの回路を用いた電子装置、携帯電話機、パーソナルコンピュータ、ならびに、この回路を用いる情報伝送方法 Download PDFInfo
- Publication number
- JP2007228546A JP2007228546A JP2006172463A JP2006172463A JP2007228546A JP 2007228546 A JP2007228546 A JP 2007228546A JP 2006172463 A JP2006172463 A JP 2006172463A JP 2006172463 A JP2006172463 A JP 2006172463A JP 2007228546 A JP2007228546 A JP 2007228546A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- delay
- output
- stage
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000000034 method Methods 0.000 title claims abstract description 39
- 230000001413 cellular effect Effects 0.000 title description 2
- 230000008569 process Effects 0.000 claims abstract description 15
- 230000010355 oscillation Effects 0.000 claims description 79
- 239000000872 buffer Substances 0.000 claims description 64
- 230000005540 biological transmission Effects 0.000 claims description 62
- 230000007246 mechanism Effects 0.000 claims description 20
- 230000008878 coupling Effects 0.000 claims description 17
- 238000010168 coupling process Methods 0.000 claims description 17
- 238000005859 coupling reaction Methods 0.000 claims description 17
- 238000006073 displacement reaction Methods 0.000 claims description 10
- 230000008054 signal transmission Effects 0.000 claims description 8
- 230000007704 transition Effects 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 abstract description 13
- 230000006854 communication Effects 0.000 description 84
- 238000004891 communication Methods 0.000 description 84
- 238000010586 diagram Methods 0.000 description 28
- 239000004973 liquid crystal related substance Substances 0.000 description 19
- 230000001276 controlling effect Effects 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 13
- 230000003287 optical effect Effects 0.000 description 13
- 230000000694 effects Effects 0.000 description 7
- 238000001228 spectrum Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 5
- 230000007175 bidirectional communication Effects 0.000 description 4
- 238000003384 imaging method Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005672 electromagnetic field Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000002560 therapeutic procedure Methods 0.000 description 1
- 238000003079 width control Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/7163—Spread spectrum techniques using impulse radio
- H04B1/717—Pulse-related aspects
- H04B1/7174—Pulse generation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
- H03K2005/00032—Dc control of switching transistors
- H03K2005/00039—Dc control of switching transistors having four transistors serially
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
【課題】簡単な回路で低消費電力にて高周波数帯域のパルスを容易に発生することがで
き、しかも高価な半導体プロセスを使うことなく実現することができるパルス発生回路を
提供すること。
【解決手段】パルス発生回路を、所定段数縦続接続されたインバータ回路101〜109と、これらインバータ回路101〜109にあって1つのインバータ回路の入出力側に
1段置きに接続され、この接続された各段のインバータ回路102,104,106,108の遅延量に相当する時間幅のパルスを発生する複数のNAND回路110〜113と、
これらNAND回路110〜113の出力の論理和を取るNOR回路114とを備えて構
成する。
【選択図】図1
き、しかも高価な半導体プロセスを使うことなく実現することができるパルス発生回路を
提供すること。
【解決手段】パルス発生回路を、所定段数縦続接続されたインバータ回路101〜109と、これらインバータ回路101〜109にあって1つのインバータ回路の入出力側に
1段置きに接続され、この接続された各段のインバータ回路102,104,106,108の遅延量に相当する時間幅のパルスを発生する複数のNAND回路110〜113と、
これらNAND回路110〜113の出力の論理和を取るNOR回路114とを備えて構
成する。
【選択図】図1
Description
本発明はUWB(Ultra Wide Band)通信に適するパルスを発生回路およびこの回路を用いた電子装置ならびにこの回路を用いる情報伝送方法に関する。
UWB通信は非常に広い周波数帯域を利用して高速大容量のデータ通信を行う通信方式
である。広帯域の信号を利用する通信方式には従来のスペクトル拡散による方法や直交周
波数分割多重(OFDM)があるが、UWBは非常に短時間のパルスを利用したさらに広
帯域の通信方式であり、インパルスラジオ(IR)方式の通信とも呼ばれている。IR方
式では従来の変調によらない時間軸操作のみで変復調が可能であり回路の簡略化や低消費
電力化が期待できるとされている(特許文献1,2,3参照)。
である。広帯域の信号を利用する通信方式には従来のスペクトル拡散による方法や直交周
波数分割多重(OFDM)があるが、UWBは非常に短時間のパルスを利用したさらに広
帯域の通信方式であり、インパルスラジオ(IR)方式の通信とも呼ばれている。IR方
式では従来の変調によらない時間軸操作のみで変復調が可能であり回路の簡略化や低消費
電力化が期待できるとされている(特許文献1,2,3参照)。
ここで、IR方式に使用されるパルス波形について簡単に説明する。図16(a)に示す様なパルス幅PD、周期TPのパルス列は良く知られている通りで、そのパルス列の周波数スペクトルは、図16(b)に示すように、エンベロープがBW=1/PDの周波数で最初の零点を持つsinc関数である。
このようなパルスの場合はスペクトルが直流からBWまで広がるため使いづらく、図17(b)に示す様なスペクトルの中心周波数fが高いところにあるパルスが好まれる。
このようなパルスの場合はスペクトルが直流からBWまで広がるため使いづらく、図17(b)に示す様なスペクトルの中心周波数fが高いところにあるパルスが好まれる。
即ち、図17(a)の様なパルス波形であり、図17(a)のパルスを周波数f0=1/2PWの矩形波で乗算して周波数スペクトルを高いほうに移動したものである。但し、この波形は図17(a)に一転鎖線1701に示す様な直流(DC)成分を含み正確には同図(b)に示す様なスペクトルを持たない。UWB通信に理想的なパルス波形は他にもいろいろ考案されており、ここに示した波形とは異なっているが発生方法が簡単なために多用される。
図18(a)は図17(a)に示す様なパルスを発生するための従来の回路例である(非特許文献1)。
図18(a)は図17(a)に示す様なパルスを発生するための従来の回路例である(非特許文献1)。
図示のように、2つのインバータ1801,1802及び否定論理和回路(NOR)1803は、NOR1803のもう一方の入力Cが偽(L:ローレベル)となったとき3段のリングオシレータを構成する。即ち、図18(b)に示すタイム図のようにCがLの間だけ発振し、NOR1803とインバータ1701,1802の出力NR1,N1,N2はそれぞれ時間tずつ遅れて変化が伝播していく。ここで簡単のためにNOR1803及びインバータ1701,1802の立ち上がり時間、立下り時間はすべて等しいと仮定した。従ってこの回路で発生するパルス幅{図17(a)のPw}は3tとなる。即ち、回路を構成する素子の遅延時間の3倍が、発生可能な最も短いパルス幅となる。
US Pat. 6421389
Pub.No.:US2003/0108133A1
Pub.No.:US2001/0033576
A CMOS IMPULSE RADIO ULTRA−WIDEBAND TRANCEIVER FOR 1Mb/s DATA COMMUNICATION AND ±2.5cm RANGE FINDINGS T.Teradaet.al、 2005 Symposium on VLSI Circuits Digest of Technical Papers、pp.30−33
しかし、上述した従来のパルス発生回路によって、必要とする高い周波数帯域のパルス
を得ようとすると、十分な速度を持つ素子を使わなければならないが、現実にこのような素子を得ることは非常に困難であるか、または、不可能である。
また、一般に素子を高速で動作させようとすると消費電力が増大するため、従来のこのような回路で非常に短いパルスを得ようとすると消費電力の増大が避けられなかった。更に、消費電力の低減は、姿勢や位置に関して相対変位が許容されるように結合される形で分割された複数の筐体間、または同一筺体内におけるように極めて近距離での信号の授受を無線で行いたいといったような場合においても強く望まれるところである。
そこで、本発明の目的は、高周波数帯域のパルスを容易に発生することができ、且つ、構成が簡単で消費電力の少ないパルス発生回路、および、この回路を用いた電子装置、ならびに、この回路を用いる情報伝送方法を提供することである。
を得ようとすると、十分な速度を持つ素子を使わなければならないが、現実にこのような素子を得ることは非常に困難であるか、または、不可能である。
また、一般に素子を高速で動作させようとすると消費電力が増大するため、従来のこのような回路で非常に短いパルスを得ようとすると消費電力の増大が避けられなかった。更に、消費電力の低減は、姿勢や位置に関して相対変位が許容されるように結合される形で分割された複数の筐体間、または同一筺体内におけるように極めて近距離での信号の授受を無線で行いたいといったような場合においても強く望まれるところである。
そこで、本発明の目的は、高周波数帯域のパルスを容易に発生することができ、且つ、構成が簡単で消費電力の少ないパルス発生回路、および、この回路を用いた電子装置、ならびに、この回路を用いる情報伝送方法を提供することである。
上記課題を解決するべく、本願では次に列記するような技術を提案する。
本発明の一態様に係るパルス発生回路によれば、複数の遅延要素を所定のループを構成するように縦続接続し、該縦続接続の始端部に所定の入力パルスが供給されたときに、該複数の遅延要素間の結節部および該縦続接続の終端部の各部のうち所定の複数部に発現する信号に論理回路によって実効的な周波数逓倍処理を施して前記入力パルスよりも周波数の高い出力パルスを得るようにしたことを特徴とする。
本発明の一態様に係るパルス発生回路によれば、複数の遅延要素を所定のループを構成するように縦続接続し、該縦続接続の始端部に所定の入力パルスが供給されたときに、該複数の遅延要素間の結節部および該縦続接続の終端部の各部のうち所定の複数部に発現する信号に論理回路によって実効的な周波数逓倍処理を施して前記入力パルスよりも周波数の高い出力パルスを得るようにしたことを特徴とする。
このパルス発生回路では、所定のループを構成するように縦続接続された複数の遅延要素によって所定周波数のパルス出力が得られ、このパルス出力が複数の遅延要素間の結節部および該縦続接続の終端部の各部のうち所定の複数部に発現する信号に論理回路によって実効的な周波数逓倍処理が施されて、所望の、周波数の高い出力パルスが得られる。
また、本発明の一態様に係るパルス発生回路によれば、所定段数縦続接続された遅延回路と、該遅延回路の出力に接続され、該遅延回路の1段当たりの遅延量に相当する時間幅のパルスを発生する複数の第1の論理回路と、これら第1の論理回路の出力の論理和を取る第2の論理回路とを備えたことを特徴とする。
また、本発明の一態様に係るパルス発生回路によれば、所定段数縦続接続された遅延回路と、該遅延回路の出力に接続され、該遅延回路の1段当たりの遅延量に相当する時間幅のパルスを発生する複数の第1の論理回路と、これら第1の論理回路の出力の論理和を取る第2の論理回路とを備えたことを特徴とする。
これによって、論理回路により遅延回路の遅延量を複数、抽出して合成することができ
るので、遅延回路の遅延量まで発生パルスのパルス幅を狭くすることが可能である。従来
技術では遅延回路の遅延量の3倍が得られるもっとも狭いパルス幅だったのに対して大幅
な改善が可能である。遅延回路は半導体素子のバッファ回路等により構成でき、応答速度
の速い素子を使えばその素子の最速動作時の遅延時間までパルス幅を短くできる。
るので、遅延回路の遅延量まで発生パルスのパルス幅を狭くすることが可能である。従来
技術では遅延回路の遅延量の3倍が得られるもっとも狭いパルス幅だったのに対して大幅
な改善が可能である。遅延回路は半導体素子のバッファ回路等により構成でき、応答速度
の速い素子を使えばその素子の最速動作時の遅延時間までパルス幅を短くできる。
また、本発明の一態様に係るパルス発生回路によれば、遅延量が電気的に制御可能なバ
ッファ回路を所定段数縦続接続してなる遅延回路と、該遅延回路の出力に接続され、該遅
延回路の1段当たりの遅延量に相当する時間幅のパルスを発生する複数の第1の論理回路
と、これら第1の論理回路の出力の論理和を取る第2の論理回路と、前記遅延回路の遅延
量と基準の遅延量とを比較する比較回路と、この比較回路の出力によって前記バッファ回
路の遅延量を制御する回路とを備えたことを特徴とする。
これによって、遅延回路は簡単なバッファ回路の縦続接続で実現できるので実施は容易
である。しかもその遅延量は基準となる遅延量と比較されて制御されるので高い精度のパ
ルスの発生が可能である。特に半導体プロセスによるばらつきなどの製造上の課題も容易
に解決が可能となる。
ッファ回路を所定段数縦続接続してなる遅延回路と、該遅延回路の出力に接続され、該遅
延回路の1段当たりの遅延量に相当する時間幅のパルスを発生する複数の第1の論理回路
と、これら第1の論理回路の出力の論理和を取る第2の論理回路と、前記遅延回路の遅延
量と基準の遅延量とを比較する比較回路と、この比較回路の出力によって前記バッファ回
路の遅延量を制御する回路とを備えたことを特徴とする。
これによって、遅延回路は簡単なバッファ回路の縦続接続で実現できるので実施は容易
である。しかもその遅延量は基準となる遅延量と比較されて制御されるので高い精度のパ
ルスの発生が可能である。特に半導体プロセスによるばらつきなどの製造上の課題も容易
に解決が可能となる。
また、本発明の一態様に係るパルス発生回路によれば、遅延量が電気的に制御可能な第
1のバッファ回路を所定段数縦続接続してなる遅延回路と、該遅延回路の出力に接続され、該遅延回路の1段当たりの遅延量に相当する時間幅のパルスを発生する複数の第1の論理回路と、これら第1の論理回路の出力の論理和を取る第2の論理回路と、前記第1のバッファ回路と相似な電気特性を持つ第2のバッファ回路を有して成る発振回路と、この発振回路を含み当該発振回路の出力と基準周波数とを比較して当該発振回路の発振周波数が基準周波数に位相固定されるように前記第2のバッファ回路の遅延量を帰還制御する位相固定ループとを備え、前記第1のバッファ回路の遅延量が前記位相固定ループの帰還制御と同一に制御されることを特徴とする。
1のバッファ回路を所定段数縦続接続してなる遅延回路と、該遅延回路の出力に接続され、該遅延回路の1段当たりの遅延量に相当する時間幅のパルスを発生する複数の第1の論理回路と、これら第1の論理回路の出力の論理和を取る第2の論理回路と、前記第1のバッファ回路と相似な電気特性を持つ第2のバッファ回路を有して成る発振回路と、この発振回路を含み当該発振回路の出力と基準周波数とを比較して当該発振回路の発振周波数が基準周波数に位相固定されるように前記第2のバッファ回路の遅延量を帰還制御する位相固定ループとを備え、前記第1のバッファ回路の遅延量が前記位相固定ループの帰還制御と同一に制御されることを特徴とする。
これによって、遅延回路は簡単なバッファ回路の縦続接続で実現できるので実施は容易
である。しかもその遅延量は遅延回路を構成した素子と同等の素子を用いた発振回路の発
振周波数と基準となる周波数を比較し、その結果から制御されるので容易に高い精度のパ
ルスを発生することができる。特に半導体プロセスによるばらつきなどの製造上の課題も
容易に解決が可能となる。
である。しかもその遅延量は遅延回路を構成した素子と同等の素子を用いた発振回路の発
振周波数と基準となる周波数を比較し、その結果から制御されるので容易に高い精度のパ
ルスを発生することができる。特に半導体プロセスによるばらつきなどの製造上の課題も
容易に解決が可能となる。
また、本発明の一態様に係るパルス発生回路によれば、遅延量が電気的に制御可能なバ
ッファ回路を所定段数縦続接続してなる遅延回路と、該遅延回路の出力に接続され、該遅
延回路の1段当たりの遅延量に相当する時間幅のパルスを発生する複数の第1の論理回路
と、これら第1の論理回路の出力の論理和を取る第2の論理回路と、前記遅延回路の所定
段のバッファ回路の出力と当該遅延回路の入力と接続してリング発振回路を形成するスイ
ッチ手段と、そのリング発振回路を含む位相固定ループと、この位相固定ループが基準周
波数にロックした際の信号を前記バッファ回路の遅延量の制御信号として保持する手段と
を備え、前記第1及び第2の論理回路の作動タイミングを、前記位相固定ループが解除さ
れ、且つ前記バッファ回路の遅延量が前記位相固定ループのロック時の遅延量に等しくな
るように制御された時点としたことを特徴とする。
ッファ回路を所定段数縦続接続してなる遅延回路と、該遅延回路の出力に接続され、該遅
延回路の1段当たりの遅延量に相当する時間幅のパルスを発生する複数の第1の論理回路
と、これら第1の論理回路の出力の論理和を取る第2の論理回路と、前記遅延回路の所定
段のバッファ回路の出力と当該遅延回路の入力と接続してリング発振回路を形成するスイ
ッチ手段と、そのリング発振回路を含む位相固定ループと、この位相固定ループが基準周
波数にロックした際の信号を前記バッファ回路の遅延量の制御信号として保持する手段と
を備え、前記第1及び第2の論理回路の作動タイミングを、前記位相固定ループが解除さ
れ、且つ前記バッファ回路の遅延量が前記位相固定ループのロック時の遅延量に等しくな
るように制御された時点としたことを特徴とする。
これによって、パルス発生回路を構成するバッファ回路の遅延量を、該バッファ回路を
切り替えにより位相固定ループを構成し、ロック時の制御電圧を保持してパルス発生に利
用するので、正確なパルス発生が可能となる。
また、本発明の一態様に係るパルス発生回路によれば、複数段の遅延回路と1つのゲー
ト回路とをループ状に接続して成る発振回路と、この発振回路の各段の出力から当該各段
の遅延量に相当する時間幅のパルスを発生する複数の第1の論理回路と、これら第1の論
理回路の出力の論理和を取る第2の論理回路とを備えたことを特徴とする。
切り替えにより位相固定ループを構成し、ロック時の制御電圧を保持してパルス発生に利
用するので、正確なパルス発生が可能となる。
また、本発明の一態様に係るパルス発生回路によれば、複数段の遅延回路と1つのゲー
ト回路とをループ状に接続して成る発振回路と、この発振回路の各段の出力から当該各段
の遅延量に相当する時間幅のパルスを発生する複数の第1の論理回路と、これら第1の論
理回路の出力の論理和を取る第2の論理回路とを備えたことを特徴とする。
これによって、ゲート回路によってリング発振回路の発振を制御し、該発振回路が発振
している間、各段の遅延量に相当するパルス列を第1及び第2の論理回路によって抽出し
て細いパルス列を作り出すことが可能となる。しかも該発振回路が発振を持続している間、パルスを発生し続けることが出来るのでフィンガ数の多いパルス列を回路の素子数の増大なしに発生することが可能となる。
また、本発明の一態様に係るパルス発生回路によれば、前記遅延回路は、遅延量の制御
が可能であって当該遅延量は所定の値となるよう制御されることを特徴とする。
している間、各段の遅延量に相当するパルス列を第1及び第2の論理回路によって抽出し
て細いパルス列を作り出すことが可能となる。しかも該発振回路が発振を持続している間、パルスを発生し続けることが出来るのでフィンガ数の多いパルス列を回路の素子数の増大なしに発生することが可能となる。
また、本発明の一態様に係るパルス発生回路によれば、前記遅延回路は、遅延量の制御
が可能であって当該遅延量は所定の値となるよう制御されることを特徴とする。
これによって、遅延回路の遅延量は制御が可能であるので目的とする所定のパルス幅の
パルスを容易に得ることが可能となる。
また、本発明の一態様に係るパルス発生回路によれば、遅延量が電気的に制御可能な複
数のバッファ回路とゲート回路とをループ状に接続して成る発振回路と、この発振回路の
各段の出力から当該各段の遅延量に相当する時間幅のパルスを発生する複数の第1の論理
回路と、これら第1の論理回路の出力の論理和を取る第2の論理回路と、前記各段の遅延
量と基準の遅延量とを比較する比較回路と、この比較回路の出力によって前記バッファ回
路の遅延量を制御する回路とを備えたことを特徴とする。
パルスを容易に得ることが可能となる。
また、本発明の一態様に係るパルス発生回路によれば、遅延量が電気的に制御可能な複
数のバッファ回路とゲート回路とをループ状に接続して成る発振回路と、この発振回路の
各段の出力から当該各段の遅延量に相当する時間幅のパルスを発生する複数の第1の論理
回路と、これら第1の論理回路の出力の論理和を取る第2の論理回路と、前記各段の遅延
量と基準の遅延量とを比較する比較回路と、この比較回路の出力によって前記バッファ回
路の遅延量を制御する回路とを備えたことを特徴とする。
これによって、発振回路は簡単なバッファ回路の縦続接続で実現できるので実施は容易
である。しかもその遅延量は基準となる遅延時間と比較し制御されるので高い精度のパル
スの発生が可能である。特に半導体プロセスによるばらつきなどの製造上の課題も容易に
解決が可能となる。しかも該発振回路が発振を持続している間、パルスを発生し続けるこ
とが出来るのでフィンガ数の多いパルス列を回路の素子数の増大なしに発生することが可
能となる。
である。しかもその遅延量は基準となる遅延時間と比較し制御されるので高い精度のパル
スの発生が可能である。特に半導体プロセスによるばらつきなどの製造上の課題も容易に
解決が可能となる。しかも該発振回路が発振を持続している間、パルスを発生し続けるこ
とが出来るのでフィンガ数の多いパルス列を回路の素子数の増大なしに発生することが可
能となる。
また、本発明の一態様に係るパルス発生回路によれば、遅延量が電気的に制御可能な複
数の第1のバッファ回路とゲート回路とをループ状に接続して成る発振回路と、この発振
回路の各段の出力から当該各段の遅延量に相当する時間幅のパルスを発生する複数の第1
の論理回路と、これら第1の論理回路の出力の論理和を取る第2の論理回路と、前記第1
のバッファ回路と相似な電気特性を持つ第2のバッファ回路を有して成る発振回路と、こ
の発振回路を含み当該発振回路の出力と基準周波数とを比較して当該発振回路の発振周波
数が基準周波数に位相固定されるように前記第2のバッファ回路の遅延量を帰還制御する
位相固定ループとを備え、前記第1のバッファ回路の遅延量が前記位相固定ループの帰還
制御と同一に制御されることを特徴とする。
数の第1のバッファ回路とゲート回路とをループ状に接続して成る発振回路と、この発振
回路の各段の出力から当該各段の遅延量に相当する時間幅のパルスを発生する複数の第1
の論理回路と、これら第1の論理回路の出力の論理和を取る第2の論理回路と、前記第1
のバッファ回路と相似な電気特性を持つ第2のバッファ回路を有して成る発振回路と、こ
の発振回路を含み当該発振回路の出力と基準周波数とを比較して当該発振回路の発振周波
数が基準周波数に位相固定されるように前記第2のバッファ回路の遅延量を帰還制御する
位相固定ループとを備え、前記第1のバッファ回路の遅延量が前記位相固定ループの帰還
制御と同一に制御されることを特徴とする。
これによって、発振回路は簡単なバッファ回路の縦続接続で実現できるので実施は容易
である。しかもその遅延量は基準となる遅延時間と比較し制御されるので高い精度のパル
スの発生が可能である。特に半導体プロセスによるばらつきなどの製造上の課題も容易に
解決が可能となる。しかも該発振回路が発振を持続している間、パルスを発生し続けるこ
とが出来るのでフィンガ数の多いパルス列を回路の素子数の増大なしに発生することが可
能となる。
である。しかもその遅延量は基準となる遅延時間と比較し制御されるので高い精度のパル
スの発生が可能である。特に半導体プロセスによるばらつきなどの製造上の課題も容易に
解決が可能となる。しかも該発振回路が発振を持続している間、パルスを発生し続けるこ
とが出来るのでフィンガ数の多いパルス列を回路の素子数の増大なしに発生することが可
能となる。
また、本発明の一態様に係るパルス発生回路によれば、前記制御可能なバッファ回路は、CMOSインバータと、このCMOSインバータに流入する電流を制御する手段とからなることを特徴とする。
これによって、遅延時間の制御を簡単なMOS回路によって実現できるので実施は容易
である。
これによって、遅延時間の制御を簡単なMOS回路によって実現できるので実施は容易
である。
また、本発明の一態様に係るパルス発生回路によれば、前記制御可能なバッファ回路は、CMOS電流モードロジック回路を有して成るバッファ回路であり、このバッファ回路の流入電流の制御によって遅延量を可変することを特徴とする。
これによって、遅延回路はCMOS電流モードロジック回路で構成するので大幅な動作
電力の増大なしにCMOS回路の最高速度で動作させることができる。
これによって、遅延回路はCMOS電流モードロジック回路で構成するので大幅な動作
電力の増大なしにCMOS回路の最高速度で動作させることができる。
また、本発明の一態様に係るパルス発生回路によれば、前記第1及び第2の論理回路は、CMOS電流モードロジック回路を有して成ることを特徴とする。
これによって、論理回路はCMOS電流モードロジック回路で構成するので大幅な動作
電力の増大なしにCMOS回路の最高速度で動作させることができる。しかも、通常のUWB通信に利用することができる程度の低振幅の信号の発生も容易である。
これによって、論理回路はCMOS電流モードロジック回路で構成するので大幅な動作
電力の増大なしにCMOS回路の最高速度で動作させることができる。しかも、通常のUWB通信に利用することができる程度の低振幅の信号の発生も容易である。
更に、本発明の一態様に係るパルス発生回路は、縦続接続されたN+1段(Nは正の整数)の遅延回路と、前記遅延回路のi(iは2≦i≦Nの偶数)段目の出力Diおよび前記遅延回路のi−1段目の出力の否定論理XDi-1の論理積をとる第1の論理積回路と、前記遅延回路のi段目の出力Diの否定論理XDiおよび前記遅延回路のi+1段目の出力のDi+1の論理積をとる第2の論理積回路と、前記第1の論理積回路 出力が真のとき第1の電位レベルに前記第2の論理積回路出力が真のときに第2の電位レベルに接続しそれ以外のときは第3の電位レベルに接続するスイッチ手段とを備えたことを特徴とする。
本発明の上記構成によれば、縦続接続されたN+1段(Nは整数)の遅延回路のi段目
(2≦i≦N)の出力とそのひとつ前の出力の否定との論理積によって上記遅延回路の一
段あたりの遅延量に相当する幅のパルスを作り出しそのパルス幅期間毎に交互に第1の電
位レベルおよび第2の電位レベルに接続し、また上記論理積回路の出力が真でないときは
第3の電位レベルに接続されるのでDC成分を持たないパルスを発生することができる。
しかも回路は小信号を扱うアナログ回路を伴わないので簡単なCMOS半導体集積回路に
よる論理回路によって実現が可能であり低消費電力化や低コスト化が容易である。
(2≦i≦N)の出力とそのひとつ前の出力の否定との論理積によって上記遅延回路の一
段あたりの遅延量に相当する幅のパルスを作り出しそのパルス幅期間毎に交互に第1の電
位レベルおよび第2の電位レベルに接続し、また上記論理積回路の出力が真でないときは
第3の電位レベルに接続されるのでDC成分を持たないパルスを発生することができる。
しかも回路は小信号を扱うアナログ回路を伴わないので簡単なCMOS半導体集積回路に
よる論理回路によって実現が可能であり低消費電力化や低コスト化が容易である。
また、本発明の一態様に係るパルス発生回路は、前記遅延回路は、遅延量の制御が可能
であって当該遅延量は所定の値となるよう制御されることを特徴とする。
本発明の上記構成によれば、遅延回路は各段の遅延量を制御することができ、これによ
って目的とする所定のパルス幅のパルス列を得ることが可能となる。
また、本発明の一態様に係るパルス発生回路によれば、前記遅延回路は、N+1段のMOSインバータと前記インバータに流入する電源電流を制御する手段により構成され、電源電流の制御によって前記遅延回路の当該遅延量が所定の値となるよう制御されることを特徴とする。
であって当該遅延量は所定の値となるよう制御されることを特徴とする。
本発明の上記構成によれば、遅延回路は各段の遅延量を制御することができ、これによ
って目的とする所定のパルス幅のパルス列を得ることが可能となる。
また、本発明の一態様に係るパルス発生回路によれば、前記遅延回路は、N+1段のMOSインバータと前記インバータに流入する電源電流を制御する手段により構成され、電源電流の制御によって前記遅延回路の当該遅延量が所定の値となるよう制御されることを特徴とする。
本発明の上記構成によれば、遅延回路は簡単なMOSインバータによって構成でき、ま
たその遅延量は前記インバータに流入する電源電流の制御によって簡単に調整できるため
構成が簡単でかつ容易に当該遅延回路の遅延量を所定の値に設定することが可能である。
また、本発明の一態様に係るパルス発生回路は、前記第1または第2の論理積回路は出
力信号の遷移時間が重ならないように制御する手段を有することを特徴とする。
たその遅延量は前記インバータに流入する電源電流の制御によって簡単に調整できるため
構成が簡単でかつ容易に当該遅延回路の遅延量を所定の値に設定することが可能である。
また、本発明の一態様に係るパルス発生回路は、前記第1または第2の論理積回路は出
力信号の遷移時間が重ならないように制御する手段を有することを特徴とする。
本発明の上記構成によれば、論理積回路の出力信号の遷移時間が重ならないようにスイ
ッチ手段が制御されるので、前記第1、第2の電位レベル間を前記スイッチ手段により短
絡することが無くなり無駄な回路への流入電流,いわゆるショート電流を減らすことがで
き回路の低消費電力化に大きな効果がある。
また、本発明の一態様に係るパルス発生回路は、前記第1の論理積回路のうち遅延回路
の2段目の出力D2および前記遅延回路の1段目の出力の否定論理XD1の論理積をとる論理積回路と、前記第2の論理積回路のうち前記遅延回路のN段目の出力DNの否定論理XDNおよび前記遅延回路のN+1段目の出力のDN+1の論理積をとる論理積回路はその出力が真となる時間が他に比べて短くなるように設定する手段を備えることを特徴とする。
ッチ手段が制御されるので、前記第1、第2の電位レベル間を前記スイッチ手段により短
絡することが無くなり無駄な回路への流入電流,いわゆるショート電流を減らすことがで
き回路の低消費電力化に大きな効果がある。
また、本発明の一態様に係るパルス発生回路は、前記第1の論理積回路のうち遅延回路
の2段目の出力D2および前記遅延回路の1段目の出力の否定論理XD1の論理積をとる論理積回路と、前記第2の論理積回路のうち前記遅延回路のN段目の出力DNの否定論理XDNおよび前記遅延回路のN+1段目の出力のDN+1の論理積をとる論理積回路はその出力が真となる時間が他に比べて短くなるように設定する手段を備えることを特徴とする。
本発明の上記構成によれば、出力パルスの前縁および後縁において第1または第2の電
位レベルに接続される時間を短く設定できる。これによって、信号の出力回路の負荷、特
に容量性の負荷が重いときでも良好な信号波形を出力できるようになる。
また、本発明の一態様に係るパルス発生回路は、前記第1の論理積回路のうち遅延回路
の2段目の出力D2および前記遅延回路の1段目の出力の否定論理XD1の論理積をとる論理積回路と、前記第2の論理積回路のうち前記遅延回路のN段目の出力Dの否定論理XDNおよび前記遅延回路のN+1段目の出力のDN+1の論理積をとる論理積回路によって制御される前記スイッチ手段はその導通インピーダンスがその他のスイッチ手段に比べて大きく設定されていることを特徴とする。
位レベルに接続される時間を短く設定できる。これによって、信号の出力回路の負荷、特
に容量性の負荷が重いときでも良好な信号波形を出力できるようになる。
また、本発明の一態様に係るパルス発生回路は、前記第1の論理積回路のうち遅延回路
の2段目の出力D2および前記遅延回路の1段目の出力の否定論理XD1の論理積をとる論理積回路と、前記第2の論理積回路のうち前記遅延回路のN段目の出力Dの否定論理XDNおよび前記遅延回路のN+1段目の出力のDN+1の論理積をとる論理積回路によって制御される前記スイッチ手段はその導通インピーダンスがその他のスイッチ手段に比べて大きく設定されていることを特徴とする。
本発明の上記構成によれば発生パルスの前縁および後縁において、前記スイッチ手段が
導通するときその導通インピーダンスが他に比較し大きく設定されているために出力負荷
容量を充放電する速度を制御することが出来る。これによって出力パルスの歪を調整し良
好なパルス波形を得ることを可能とする。
また、本発明の一態様に係るパルス発生回路は、前記遅延回路の初段を省略し初段出力信号の替わりに前記遅延回路への入力信号を接続することを特徴とする。
導通するときその導通インピーダンスが他に比較し大きく設定されているために出力負荷
容量を充放電する速度を制御することが出来る。これによって出力パルスの歪を調整し良
好なパルス波形を得ることを可能とする。
また、本発明の一態様に係るパルス発生回路は、前記遅延回路の初段を省略し初段出力信号の替わりに前記遅延回路への入力信号を接続することを特徴とする。
本発明の上記構成によれば遅延回路の初段が省略できるので回路素子数を減らすことが
でき、わずかながらコスト的なメリットと消費電力を低減する効果がある。更に、本発明はCMOS集積回路による論理回路で構成することができるので動作電力の増大なしに簡単にしかもCMOS回路の最高速度で動作させることが構成でき、UWB通信に利用可能な高周波広帯域のパルスを容易に発生することが可能である。
でき、わずかながらコスト的なメリットと消費電力を低減する効果がある。更に、本発明はCMOS集積回路による論理回路で構成することができるので動作電力の増大なしに簡単にしかもCMOS回路の最高速度で動作させることが構成でき、UWB通信に利用可能な高周波広帯域のパルスを容易に発生することが可能である。
一方、本発明の一態様に係る電子装置は、姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された複数の筐体間での信号の授受を無線で行うための無線部を各該当する前記筐体に備え、且つ、前記無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されていることを特徴とする。
このような電子機器では、両筐体間での所要の情報の授受が無線によって行われ得るため結合機構部の簡素化が図られ、且つ、無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されているため、小型化が図られ、消費電力の低減効果も大きい。
このような電子機器では、両筐体間での所要の情報の授受が無線によって行われ得るため結合機構部の簡素化が図られ、且つ、無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されているため、小型化が図られ、消費電力の低減効果も大きい。
また、本発明の一態様に係る携帯電話機は、姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された第1の筐体および第2の筐体と、前記第1の筐体および第2の筐体間での信号の授受を無線で行うために前記第1の筐体および第2の筐体にそれぞれ設けられた各無線部とを備え、且つ、該当する前記無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されていることを特徴とする。
このような携帯電話機は、所謂クラムシェル型や回転型のものがこれに該当するが、両筐体間での所要の情報の授受が無線によって行われ得るため結合機構部の簡素化が図られ、且つ、無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されているため、小型化が図られ、消費電力の低減効果も大きい。
このような携帯電話機は、所謂クラムシェル型や回転型のものがこれに該当するが、両筐体間での所要の情報の授受が無線によって行われ得るため結合機構部の簡素化が図られ、且つ、無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されているため、小型化が図られ、消費電力の低減効果も大きい。
さらにまた、本発明の一態様に係るパーソナルコンピュータは、姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された第1の筐体および第2の筐体と、前記第1の筐体および第2の筐体間での信号の授受を無線で行うために前記第1の筐体および第2の筐体にそれぞれ設けられた各無線部とを備え、且つ、該当する前記無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されていることを特徴とする。
このようなパーソナルコンピュータでは、両筐体間での所要の情報の授受が無線によって行われ得るため結合機構部の簡素化が図られ、且つ、無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されているため、小型化が図られ、消費電力の低減効果も大きい。
また、本発明の一態様に係る電子装置は、同一筺体内に実装される複数の回路ブロックないし回路基板のうちの所定の相互間で無線により信号の授受を行うための少なくとも一対の無線部を具備し、且つ、該当する前記無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されていることを特徴とする。
また、本発明の一態様に係る電子装置は、同一筺体内に実装される複数の回路ブロックないし回路基板のうちの所定の相互間で無線により信号の授受を行うための少なくとも一対の無線部を具備し、且つ、該当する前記無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されていることを特徴とする。
このような電子装置では、複数の回路ブロックないし回路基板のうちの所定の相互間で信号の送受信を電磁波により無線化でき、信号は空間を伝播して伝わるためフレキシブル基板やコネクタなどを用いた配線の必要がなく、これらに起因するコスト高や信頼性低下の懸念が払拭される。
更にまた、本発明の一態様に係る情報伝送方法は、姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された複数の筐体間での信号の授受を無線で行う情報伝送方法であって、前記無線による信号の授受を、上記の種々の態様のうちの何れかのパルス発生回路を適用して行うことを特徴とする。
このような情報伝送方法では、両筐体間での所要の情報の授受が無線によって行われ得るため結合機構部の簡素化が図られ、且つ、無線部による信号の授受を、上記の種々の態様のうちの何れかのパルス発生回路を適用して行うため、消費電力の低減効果も大きい。
このような情報伝送方法では、両筐体間での所要の情報の授受が無線によって行われ得るため結合機構部の簡素化が図られ、且つ、無線部による信号の授受を、上記の種々の態様のうちの何れかのパルス発生回路を適用して行うため、消費電力の低減効果も大きい。
以下、本発明の実施形態について図面を参照しながら説明する。
(第1実施形態)
図1(a)は、本発明の第1実施形態に係るパルス発生回路の要部を示す回路図、(b)〜(d)はその動作を説明するためのタイム図である。但し、一例として図6(a)に示すパルス波形で時間PDの中に4個のパルスが含まれる場合(PD=8Pw)すなわちフィンガ数4のパルスで説明する。
(第1実施形態)
図1(a)は、本発明の第1実施形態に係るパルス発生回路の要部を示す回路図、(b)〜(d)はその動作を説明するためのタイム図である。但し、一例として図6(a)に示すパルス波形で時間PDの中に4個のパルスが含まれる場合(PD=8Pw)すなわちフィンガ数4のパルスで説明する。
図1(a)に示す符号101〜109は縦続接続されたインバータ回路である。それぞれの入出力端子にはD0〜D9のように端子名が付けられている。
入力端子D0が同図(b)に示すようにハイレベル(H)からローレベル(L)に変化すると、それぞれの出力はtずつの遅れを伴って伝播していく。
否定論理積(NAND)回路110〜113はそれぞれD1とD2、D3とD4、D5とD6、D7とD8が両方ともHのときに、同図(c)に示すように、端子ND1〜ND4からLを出力する。否定論理和(NOR)回路(負論理の否定論理和回路)114は、ND1〜ND4が一つでもLのとき、同図(d)に示すようにHを出力する。上述のようにして目的のパルス波形が得られる。
入力端子D0が同図(b)に示すようにハイレベル(H)からローレベル(L)に変化すると、それぞれの出力はtずつの遅れを伴って伝播していく。
否定論理積(NAND)回路110〜113はそれぞれD1とD2、D3とD4、D5とD6、D7とD8が両方ともHのときに、同図(c)に示すように、端子ND1〜ND4からLを出力する。否定論理和(NOR)回路(負論理の否定論理和回路)114は、ND1〜ND4が一つでもLのとき、同図(d)に示すようにHを出力する。上述のようにして目的のパルス波形が得られる。
尚、同図(d)では出力レベルは十分に振り切れていない。しかし、UWB通信に使用する信号強度は法律によって規制されており、通常の論理回路の十分に振り切れたレベルではその強度が強すぎる。そのような場合は別に減衰回路を挿入しパルスの信号レベルを弱めなければならない。このことから、十分に振り切れていない信号のほうがかえって都合が良い。
また、最後段のインバータ回路109の出力は使用されていないが、その前段までのイ
ンバータ回路101〜108に接続されるファンアウト(負荷)をそろえて各段の遅延量
を一定にするために入れてある。同様に最前段のインバータ回路101も否定論理積回路110に入力される信号がなるべく同一特性のインバータによって駆動されるように他と
同じ特性のインバータを使用したほうが良い。
ンバータ回路101〜108に接続されるファンアウト(負荷)をそろえて各段の遅延量
を一定にするために入れてある。同様に最前段のインバータ回路101も否定論理積回路110に入力される信号がなるべく同一特性のインバータによって駆動されるように他と
同じ特性のインバータを使用したほうが良い。
図6(a)に示す時間Tpに一回下降するような信号を端子D0に入力してやれば図6 (a)に示すような周期Tpのパルス列を得ることができる。
ここで否定論理積回路110〜113が出力するパルスのパルス幅は、インバータ回路
102,104,106,108の入力の立ち上がりから出力が立ち下がるまでの遅延時
間tdのみであり、従来の3tdに比較し3倍の効果がある。
ここで否定論理積回路110〜113が出力するパルスのパルス幅は、インバータ回路
102,104,106,108の入力の立ち上がりから出力が立ち下がるまでの遅延時
間tdのみであり、従来の3tdに比較し3倍の効果がある。
即ち、第1実施形態のパルス発生回路によれば、従来の回路では達成し得なかった高周
波成分を持つ短パルスを発生することができる。しかも、本パルス発生回路は、インバー
タ、NAND、NORの各回路を組合せた簡単な回路構成なので、簡便なCMOSプロセ
スによる半導体集積回路によってUWB通信システムの実現が可能になる。
波成分を持つ短パルスを発生することができる。しかも、本パルス発生回路は、インバー
タ、NAND、NORの各回路を組合せた簡単な回路構成なので、簡便なCMOSプロセ
スによる半導体集積回路によってUWB通信システムの実現が可能になる。
(第2実施形態)
図2は、本発明の第2実施形態に係るパルス発生回路の要部を示す回路図である。
202,203は遅延量の制御可能なインバータ回路であり、第1実施形態の遅延回路
を構成するインバータ回路101,102に相当する。同等の回路を必要段並べて使用す
る。図2では3段目以降は符番していない。このインバータ回路202は、PMOSトランジスタM3とNMOSトランジスタM1との組合せによって構成されている。
図2は、本発明の第2実施形態に係るパルス発生回路の要部を示す回路図である。
202,203は遅延量の制御可能なインバータ回路であり、第1実施形態の遅延回路
を構成するインバータ回路101,102に相当する。同等の回路を必要段並べて使用す
る。図2では3段目以降は符番していない。このインバータ回路202は、PMOSトランジスタM3とNMOSトランジスタM1との組合せによって構成されている。
それぞれのトランジスタM3,M1のソースには、PMOS,NMOSのトランジスタ
M4,M2が接続されており、このM4,M2によって、M3,M1によるインバータ回
路への流入電流量を制御することで、その遅延量を制御することが可能となっている。
トランジスタM2のゲートは制御電圧端子211に接続され、また、トランジスタM4のゲートはカレントミラー回路204を介して制御電圧端子211に接続されており、制御電圧端子211に印加された電圧をVDDから反転した電圧に接続する。
M4,M2が接続されており、このM4,M2によって、M3,M1によるインバータ回
路への流入電流量を制御することで、その遅延量を制御することが可能となっている。
トランジスタM2のゲートは制御電圧端子211に接続され、また、トランジスタM4のゲートはカレントミラー回路204を介して制御電圧端子211に接続されており、制御電圧端子211に印加された電圧をVDDから反転した電圧に接続する。
なお、このインバータ構成は、他の符番M5〜M8、M9〜M12、M13〜M16の
それぞれで示す回路においても同様である。
上述のようにして構成したインバータ回路を必要段数接続して遅延回路を構成する。図2のD0〜Dn(nは必要段数)は、図1のD0〜D9等に相当し、第1実施形態と同様にそれぞれ論理積回路へ接続され(図では省略)、目的のパルスを発生する。端子201はトリガ端子であり、図1のD0に相当しその端子201に入力されたパルスをもとにして目的のパルスが発生される。
それぞれで示す回路においても同様である。
上述のようにして構成したインバータ回路を必要段数接続して遅延回路を構成する。図2のD0〜Dn(nは必要段数)は、図1のD0〜D9等に相当し、第1実施形態と同様にそれぞれ論理積回路へ接続され(図では省略)、目的のパルスを発生する。端子201はトリガ端子であり、図1のD0に相当しその端子201に入力されたパルスをもとにして目的のパルスが発生される。
遅延回路の遅延量を制御するために、制御電圧端子211に印加する電圧は次に説明す
るように決めると精密に合わせ込むことができ、高精度のパルス幅のパルスを発生するこ
とが可能となる。
209はインバータ回路202,203と同じ電気的特性を持つインバータ回路で構成
したリング発振回路である。このリング発振回路209も、それを構成するインバータに
流入する電流を制御することによりその遅延量の制御が可能であり、これによって発振周
波数を変えることができる。即ち、端子212に加える電圧によりその発振周波数が変わ
る。
るように決めると精密に合わせ込むことができ、高精度のパルス幅のパルスを発生するこ
とが可能となる。
209はインバータ回路202,203と同じ電気的特性を持つインバータ回路で構成
したリング発振回路である。このリング発振回路209も、それを構成するインバータに
流入する電流を制御することによりその遅延量の制御が可能であり、これによって発振周
波数を変えることができる。即ち、端子212に加える電圧によりその発振周波数が変わ
る。
リング発振回路209の出力213は、位相比較回路206によって基準周波数端子210に印加された基準周波数と位相比較され、この位相差が出力される。チャージポンプ207は、位相比較回路206から出力される位相差信号に応じてローパスフィルタ208に電荷を出力する。ローパスフィルタ208の直流成分の出力は、リング発振回路209の制御電圧端子212に加えられる。従って、リング発振回路209、位相比較回路206、チャージポンプ207、ローパスフィルタ208は、位相固定ループ205を構成している。
制御電圧端子211の電圧は、常にリング発振回路209の出力213の発振周波数が、基準周波数端子210に加えられる基準周波数に一致するように制御される。この電圧を、遅延回路を構成するインバータ回路202,203等の遅延量制御にも使用することによりリング発振回路209のインバータ回路の遅延量と同じ遅延量にすることができる。リング発振回路209のインバータ回路と遅延回路であるインバータ回路203,203とは、電気的特性が等しく作られているのでその遅延量は一致する。
なお、第2実施形態では、リング発振回路209は、符番M19〜M32で示す3段の
遅延回路で構成した場合を図示しているが、必要に応じて、より多段の発振回路を構成す
ることによって発振周波数を下げ構成を容易にすることも出来る。また基準周波数の値に
適合するように、位相比較回路206とリング発振回路209との出力の間には分周回路
を挿入するのが普通である(図示せず)。
遅延回路で構成した場合を図示しているが、必要に応じて、より多段の発振回路を構成す
ることによって発振周波数を下げ構成を容易にすることも出来る。また基準周波数の値に
適合するように、位相比較回路206とリング発振回路209との出力の間には分周回路
を挿入するのが普通である(図示せず)。
このような第2実施形態のパルス発生回路によれば、目的パルスを精度良く作り出すこ
とが可能となる。これは、出力したいパルスのパルス幅を自由に設定できるばかりでなく、回路を構成する半導体集積回路のプロセスのばらつき等による様々な誤差要因も取り除くことが可能となって製造の歩留まりを上げることができ、また、製造が容易になって製造コストを下げることもできる。
とが可能となる。これは、出力したいパルスのパルス幅を自由に設定できるばかりでなく、回路を構成する半導体集積回路のプロセスのばらつき等による様々な誤差要因も取り除くことが可能となって製造の歩留まりを上げることができ、また、製造が容易になって製造コストを下げることもできる。
このような第2実施形態のパルス発生回路では、リング発振回路209のインバータ回
路と遅延回路のインバータ回路202,203とは、電気的特性が等しいことを前提に説
明したが、特性は同じでなくても相似であればそれによって製造ばらつき等の誤差要因を
取り除くことが可能である。また、位相固定ループ205の構成の仕方、例えばリング発
振回路209の出力と位相比較回路206との間に分周回路を挿入するなどの構成の変更
によって、基準周波数の変更や位相固定ループ205の設計自由度を増すことが可能とな
り、遅延回路の遅延量制御のための電圧発生回路の規模を少なくしその負荷を軽減するこ
とも可能となる。
路と遅延回路のインバータ回路202,203とは、電気的特性が等しいことを前提に説
明したが、特性は同じでなくても相似であればそれによって製造ばらつき等の誤差要因を
取り除くことが可能である。また、位相固定ループ205の構成の仕方、例えばリング発
振回路209の出力と位相比較回路206との間に分周回路を挿入するなどの構成の変更
によって、基準周波数の変更や位相固定ループ205の設計自由度を増すことが可能とな
り、遅延回路の遅延量制御のための電圧発生回路の規模を少なくしその負荷を軽減するこ
とも可能となる。
従って、第2実施形態のパルス発生回路は、簡単な回路で広く高い周波数成分を持つ高
精度のパルスを容易に発生することができる。しかも半導体集積回路の製造ばらつきなど
の様々な誤差要因も取り除くことが可能であり、製造も容易である。
精度のパルスを容易に発生することができる。しかも半導体集積回路の製造ばらつきなど
の様々な誤差要因も取り除くことが可能であり、製造も容易である。
(第3実施形態)
図3は、本発明の第3実施形態に係るパルス発生回路の要部を示す回路図である。
311〜314は電流モードロジック回路により構成したバッファ回路である。この内
部をバッファ回路311を例に説明すると、NMOSトランジスタ差動対M1,M2によ
り差動増幅回路が構成されている。NMOSトランジスタM3は、そのゲートに印加され
る制御電圧310に応じて回路電流を制限することによって遅延量を制御する。PMOS
トランジスタM4,M5は、出力側の負荷となりそのゲート印加電圧によって出力振幅を
制御する。バッファ回路311は電流モードロジック回路の特徴である差動信号によって
入出力が駆動される。
図3は、本発明の第3実施形態に係るパルス発生回路の要部を示す回路図である。
311〜314は電流モードロジック回路により構成したバッファ回路である。この内
部をバッファ回路311を例に説明すると、NMOSトランジスタ差動対M1,M2によ
り差動増幅回路が構成されている。NMOSトランジスタM3は、そのゲートに印加され
る制御電圧310に応じて回路電流を制限することによって遅延量を制御する。PMOS
トランジスタM4,M5は、出力側の負荷となりそのゲート印加電圧によって出力振幅を
制御する。バッファ回路311は電流モードロジック回路の特徴である差動信号によって
入出力が駆動される。
また、端子301はトリガ端子であり、第1実施形態の端子D0に相当し、ここに入力
されたパルスをもとにして目的のパルスが発生される。本実施形態ではトリガ信号は差動
ではなく通常のロジック信号の場合を例示しており、電流モードロジック回路に接続する
ために、インバータ回路U1によって差動信号D0を作り出している。
それぞれのバッファ回路311〜314は、差動の遅延信号D1〜Dnを発生する。こ
の回路311〜314では、D1はD0から直接作り出され、例えばD2がD1から作り
出されるのと条件が異なる。即ち、バッファ回路311のD1は、トリガ端子301に印
加されたトリガ信号とインバータ回路U1によって駆動されて作り出されるのに対して、
D2はD1の駆動によって作り出される。この差が気になる場合はD1の前にもう一段同
特性のバッファ回路を挿入すればよい。
されたパルスをもとにして目的のパルスが発生される。本実施形態ではトリガ信号は差動
ではなく通常のロジック信号の場合を例示しており、電流モードロジック回路に接続する
ために、インバータ回路U1によって差動信号D0を作り出している。
それぞれのバッファ回路311〜314は、差動の遅延信号D1〜Dnを発生する。こ
の回路311〜314では、D1はD0から直接作り出され、例えばD2がD1から作り
出されるのと条件が異なる。即ち、バッファ回路311のD1は、トリガ端子301に印
加されたトリガ信号とインバータ回路U1によって駆動されて作り出されるのに対して、
D2はD1の駆動によって作り出される。この差が気になる場合はD1の前にもう一段同
特性のバッファ回路を挿入すればよい。
D1〜Dnは論理回路へ送られ目的のパルスが作られる。315はD1とD2の論理積
をとる論理回路であり論理積ND1を出力する。ND1は第1実施形態と同様に他の論理
積回路の出力とともに論理和回路に送られて目的のパルスが作られる (これらの回路は図
示せず) 。
遅延回路の最終段のバッファ回路314の出力Dnは、比較回路307によって、遅延
回路の遅延量が端子305に入力される基準のパルスと比較される。即ち、端子301に
入力されたトリガ信号からDnが出力されるまでの時間と端子305に入力される基準パ
ルスのパルス幅とを比較回路307によって比較し、この結果を制御電圧発生回路308
に伝える。制御電圧発生回路308では、比較回路307の比較結果に基づき遅延回路の
遅延量を調整すべく制御電圧310を出力し、遅延回路を構成する各バッファ回路311〜314の電流制限トランジスタ(NMOSトランジスタ)のゲートに印加する。
をとる論理回路であり論理積ND1を出力する。ND1は第1実施形態と同様に他の論理
積回路の出力とともに論理和回路に送られて目的のパルスが作られる (これらの回路は図
示せず) 。
遅延回路の最終段のバッファ回路314の出力Dnは、比較回路307によって、遅延
回路の遅延量が端子305に入力される基準のパルスと比較される。即ち、端子301に
入力されたトリガ信号からDnが出力されるまでの時間と端子305に入力される基準パ
ルスのパルス幅とを比較回路307によって比較し、この結果を制御電圧発生回路308
に伝える。制御電圧発生回路308では、比較回路307の比較結果に基づき遅延回路の
遅延量を調整すべく制御電圧310を出力し、遅延回路を構成する各バッファ回路311〜314の電流制限トランジスタ(NMOSトランジスタ)のゲートに印加する。
同時に、各バッファ回路311〜314の流入電流が変化するとそれに伴い出力振幅も
変わってしまうので、制御電圧310の変化に伴って出力側の負荷トランジスタ(PMO
Sトランジスタ)のゲート電圧309も変化させて出力振幅が一定になるよう制御する。
この第3実施形態のパルス幅制御は、最初に発生するパルスは誤差が伴うが、2回目以
降は前回の結果を元に制御電圧を修正できるので正確なパルスを発生することが可能とな
る。UWB通信などの応用では、このような最初のパルスの不正確さはあまり問題になら
ない。本実施の形態のような簡単な構成で精度の高いパルスを発生できることは非常に効
果がある。
変わってしまうので、制御電圧310の変化に伴って出力側の負荷トランジスタ(PMO
Sトランジスタ)のゲート電圧309も変化させて出力振幅が一定になるよう制御する。
この第3実施形態のパルス幅制御は、最初に発生するパルスは誤差が伴うが、2回目以
降は前回の結果を元に制御電圧を修正できるので正確なパルスを発生することが可能とな
る。UWB通信などの応用では、このような最初のパルスの不正確さはあまり問題になら
ない。本実施の形態のような簡単な構成で精度の高いパルスを発生できることは非常に効
果がある。
また、高速動作が可能な電流モードロジックを使用しているので回路を構成する素子性
能の限界まで高い周波数で、しかも低消費電力で動作させることが可能である。
以上説明した第3実施形態のパルス発生回路によれば、簡単な回路で、高周波の精度の
高いパルスを発生することが可能となる。出力したいパルスのパルス幅を自由に設定でき
るばかりでなく、回路を構成する半導体集積回路のプロセスばらつきなどによる様々な誤
差要因も取り除くことができるので、製造が容易になり製造コストを下げることもできる。
能の限界まで高い周波数で、しかも低消費電力で動作させることが可能である。
以上説明した第3実施形態のパルス発生回路によれば、簡単な回路で、高周波の精度の
高いパルスを発生することが可能となる。出力したいパルスのパルス幅を自由に設定でき
るばかりでなく、回路を構成する半導体集積回路のプロセスばらつきなどによる様々な誤
差要因も取り除くことができるので、製造が容易になり製造コストを下げることもできる。
(第4実施形態)
図4は、本発明の第4実施形態に係るパルス発生回路の要部を示す回路図である。
上記の第2実施形態では遅延回路202,203,…とリング発振回路209とを別々
に持ったが、本実施の形態ではこれらを切り替えにより共用する例を述べる。図2と同じ
番号を付したブロックは第2実施形態と同じなので説明を省略する。
図4は、本発明の第4実施形態に係るパルス発生回路の要部を示す回路図である。
上記の第2実施形態では遅延回路202,203,…とリング発振回路209とを別々
に持ったが、本実施の形態ではこれらを切り替えにより共用する例を述べる。図2と同じ
番号を付したブロックは第2実施形態と同じなので説明を省略する。
端子401に与える信号によりパルス発生回路を校正モードとパルス発生モードに切り
替える。端子401に構成モードを指定する信号が与えられた場合、スイッチ403は、
遅延回路202の入力を遅延回路の所定段の出力に接続して所定段数のリング発振回路を
構成するようにスイッチングすると同時に、分周回路402(第2実施形態では図示ぜず)、位相比較回路206、チャージポンプ207、ローパスフィルタ208を活性化して位相固定ループを構成するようにスイッチングする。
位相固定ループが、基準周波数端子210に印加される基準周波数にロックすれば校正
は完了である。なお、校正モードのときは端子401に与える信号によってパルス発生の
ための論理回路を不活性にしておくことは言うまでも無い。
替える。端子401に構成モードを指定する信号が与えられた場合、スイッチ403は、
遅延回路202の入力を遅延回路の所定段の出力に接続して所定段数のリング発振回路を
構成するようにスイッチングすると同時に、分周回路402(第2実施形態では図示ぜず)、位相比較回路206、チャージポンプ207、ローパスフィルタ208を活性化して位相固定ループを構成するようにスイッチングする。
位相固定ループが、基準周波数端子210に印加される基準周波数にロックすれば校正
は完了である。なお、校正モードのときは端子401に与える信号によってパルス発生の
ための論理回路を不活性にしておくことは言うまでも無い。
端子401にパルス発生モードの指令信号が入力されると、スイッチ403はトリガ端
子201側に遅延回路202の入力を切り替えるようにスイッチングしてパルス発生の信
号を待つ。これと同時にパルス発生のための論理回路が活性化され、また位相固定ループ
が解除される。ローパスフィルタ208の出力は、位相固定ループがロックしていたとき
の値を保持する。遅延回路202,203,…は、位相固定ループを校正し、その位相固
定ループがロックしたときの制御電圧(制御端子211の電圧)で駆動されるため、その
遅延量は位相固定ループがロックされたときの固定量と同じになる。これによって、正確
なパルス幅のパルスを発生することが可能となる。
子201側に遅延回路202の入力を切り替えるようにスイッチングしてパルス発生の信
号を待つ。これと同時にパルス発生のための論理回路が活性化され、また位相固定ループ
が解除される。ローパスフィルタ208の出力は、位相固定ループがロックしていたとき
の値を保持する。遅延回路202,203,…は、位相固定ループを校正し、その位相固
定ループがロックしたときの制御電圧(制御端子211の電圧)で駆動されるため、その
遅延量は位相固定ループがロックされたときの固定量と同じになる。これによって、正確
なパルス幅のパルスを発生することが可能となる。
(第5実施形態)
図5(a)は、本発明の第5実施形態に係るパルス発生回路の要部を示す回路図、(b)は、その動作を示すタイム図である。
上記の第1〜第4実施形態のパルス発生回路では、トリガ端子にトリガ信号が印加され
ると、遅延回路と論理積回路の段数によって決まる所定のフィンガ数のパルスを発して停
止する。フィンガ数が大きくなるとそれに伴い必要とする回路の規模も大きくなる。本実
施の形態は、フィンガ数の多いパルスを発生する場合でも回路規模が増大しない例である。
図5(a)は、本発明の第5実施形態に係るパルス発生回路の要部を示す回路図、(b)は、その動作を示すタイム図である。
上記の第1〜第4実施形態のパルス発生回路では、トリガ端子にトリガ信号が印加され
ると、遅延回路と論理積回路の段数によって決まる所定のフィンガ数のパルスを発して停
止する。フィンガ数が大きくなるとそれに伴い必要とする回路の規模も大きくなる。本実
施の形態は、フィンガ数の多いパルスを発生する場合でも回路規模が増大しない例である。
図5(a)において、503は否定論理和(NOR)回路であり、トリガ端子508に
印加された信号Ciが偽(L)となったときにインバータと同一の動作を開始する。いまCiがLになったとすると、図5(b)に示すように、出力NR1はNOR503の遅延時間tdだけ遅れてHとなる。インバータ501,502は、その出力NOR503の出力NR1の変化に従って各インバータの遅延時間だけ遅れた信号を発し、NOR503とともにリング発振回路を構成して発振を開始する。
印加された信号Ciが偽(L)となったときにインバータと同一の動作を開始する。いまCiがLになったとすると、図5(b)に示すように、出力NR1はNOR503の遅延時間tdだけ遅れてHとなる。インバータ501,502は、その出力NOR503の出力NR1の変化に従って各インバータの遅延時間だけ遅れた信号を発し、NOR503とともにリング発振回路を構成して発振を開始する。
図5(b)のN1,N2は、それぞれインバータ501,502の出力を表す。簡単の
ために、以後インバータ501,502及びNOR503の遅延時間は等しいとして説明すると、リング発振回路の発振周期は図のN1,N2,NR1から分かるように6tdで
ある。
否定論理積(NAND)回路504,505,506は、それぞれNR1とN1,N1
とN2,N2とNR1の両方がHのときLを出力する。図5(b)でND1,ND2,ND3はそれぞれNAND回路504,505,506の出力信号を表す。
ために、以後インバータ501,502及びNOR503の遅延時間は等しいとして説明すると、リング発振回路の発振周期は図のN1,N2,NR1から分かるように6tdで
ある。
否定論理積(NAND)回路504,505,506は、それぞれNR1とN1,N1
とN2,N2とNR1の両方がHのときLを出力する。図5(b)でND1,ND2,ND3はそれぞれNAND回路504,505,506の出力信号を表す。
507は負論理の論理和(NOR)回路であり、NAND回路504,505,506
のうち一つでもLがあればHを出力端子509から出力する。図5(b)でNR2はNOR回路507の出力を示す。
同図から分かるように出力NR2は、CiがLの間、周期2tdのパルスを継続して発生する。この発生されるパルスの幅は従来の1/3の細いパルスになっていることがわかる。
のうち一つでもLがあればHを出力端子509から出力する。図5(b)でNR2はNOR回路507の出力を示す。
同図から分かるように出力NR2は、CiがLの間、周期2tdのパルスを継続して発生する。この発生されるパルスの幅は従来の1/3の細いパルスになっていることがわかる。
またパルスの発生が持続する期間(パルスのフィンガ数)は、Ciによって制御するこ
とができ、回路の素子数を増やすことなく従来の回路では発生できなかったような細いパ
ルスで、フィンガ数の多いパルス列の発生が可能となる。
この第5実施形態では3段のリング発振回路を用いた例で説明したが、リング発振回路
の段数は3以外の段数を取ることが可能である。その場合はNAND回路の数を段数に応
じて増やし、またNOR回路の入力本数をNAND回路の数に等しくする必要がある。こ
のようにした場合、回路の素子数は増えるが、リング発振回路の発振周波数は段数によっ
て下がるため回路の消費電流は殆ど変わらない。
とができ、回路の素子数を増やすことなく従来の回路では発生できなかったような細いパ
ルスで、フィンガ数の多いパルス列の発生が可能となる。
この第5実施形態では3段のリング発振回路を用いた例で説明したが、リング発振回路
の段数は3以外の段数を取ることが可能である。その場合はNAND回路の数を段数に応
じて増やし、またNOR回路の入力本数をNAND回路の数に等しくする必要がある。こ
のようにした場合、回路の素子数は増えるが、リング発振回路の発振周波数は段数によっ
て下がるため回路の消費電流は殆ど変わらない。
また、第5実施形態のパルス発生回路では、第2〜第4実施形態のように、リング発振
回路を同等の特性を持つ発振回路を含む位相固定ループと比較し、その発振周期の精度を
高めたり、電流モードロジック回路を用いてより細い周期のパルス列を発生したりするこ
とも可能となる。
回路を同等の特性を持つ発振回路を含む位相固定ループと比較し、その発振周期の精度を
高めたり、電流モードロジック回路を用いてより細い周期のパルス列を発生したりするこ
とも可能となる。
次に、第6実施形態以降の本発明の実施形態を説明する前に本発明で発生使用するパルス形状について説明する。
図6は本発明によって発生しようとするパルス形状を示す。同図(a)は図16(a)に示すパルス波形に周期2Pw(=1/f)の正弦波搬送波を乗算して得られる波形であ
る。
同様に同図(b)は図16(a)に示すパルス波形に周期2Pw(=1/f)の方形波搬送波を乗算して得られる波形である。同図(b)の波形のほうが二値のデジタル回路による実現が容易であるが、同図(a)の波形のほうが不要な側波が少なく都合が良い。ただし、(b)の波形はデジタル回路で容易に発生できるといっても周波数が高いため図に示すように角ばった波形生成は難しく自然に同図(a)に示す波形に近い波形が得られる。
図6は本発明によって発生しようとするパルス形状を示す。同図(a)は図16(a)に示すパルス波形に周期2Pw(=1/f)の正弦波搬送波を乗算して得られる波形であ
る。
同様に同図(b)は図16(a)に示すパルス波形に周期2Pw(=1/f)の方形波搬送波を乗算して得られる波形である。同図(b)の波形のほうが二値のデジタル回路による実現が容易であるが、同図(a)の波形のほうが不要な側波が少なく都合が良い。ただし、(b)の波形はデジタル回路で容易に発生できるといっても周波数が高いため図に示すように角ばった波形生成は難しく自然に同図(a)に示す波形に近い波形が得られる。
本明細書では、一例として以下の諸元の波形を発生する場合について説明するが本発明
はこの場合のみに限定されるものではない。
パルス間隔:Tp=5nsec
搬送波周波数:f=8GHz
搬送波パルス幅: Pw=62.6psec
パルス幅:PD=500psec
時間Pの中に含まれるパルス数: 4個(PD=8Pw)
以下、本発明の実施形態に係るパルス発生回路について図面を参照しながら説明する。
はこの場合のみに限定されるものではない。
パルス間隔:Tp=5nsec
搬送波周波数:f=8GHz
搬送波パルス幅: Pw=62.6psec
パルス幅:PD=500psec
時間Pの中に含まれるパルス数: 4個(PD=8Pw)
以下、本発明の実施形態に係るパルス発生回路について図面を参照しながら説明する。
(第6実施形態)
図7(a)は、本発明の第1実施形態に係るパルス発生回路の要部を示す回路図、(b)
はその構成要素である遅延回路の一実施例の内部を詳述する図、図3は動作を説明するた
めのタイム図である。
図7(a)は、本発明の第1実施形態に係るパルス発生回路の要部を示す回路図、(b)
はその構成要素である遅延回路の一実施例の内部を詳述する図、図3は動作を説明するた
めのタイム図である。
図7(a)において701〜709は9段のインバータを縦続接続し構成した遅延回路
である。インバータ各段内部の構成は図7(b)に示してあるが後で説明する。端子731に入力されたパルスD0は図8(a)〜(j)に示すように一段毎に時間tdづつ遅れてかつロジックが反転されながら遅延回路内を伝播し各段から出力される。すなわち入力端子731に印加される信号を正論理とするとi段目にはkを整数として
i=2k−1のとき XD2k-1
i=2kのとき D2k
が出力される。なお、Xは信号の否定論理をあらわし信号名に前置する。
である。インバータ各段内部の構成は図7(b)に示してあるが後で説明する。端子731に入力されたパルスD0は図8(a)〜(j)に示すように一段毎に時間tdづつ遅れてかつロジックが反転されながら遅延回路内を伝播し各段から出力される。すなわち入力端子731に印加される信号を正論理とするとi段目にはkを整数として
i=2k−1のとき XD2k-1
i=2kのとき D2k
が出力される。なお、Xは信号の否定論理をあらわし信号名に前置する。
NチャネルMOSトランジスタ713および712はそれぞれ遅延回路の1段目の出力
XD1と2段目の出力D2が高いときに導通してパルス出力端子730を第1の電位レベルV1に接続する。次に、PチャネルMOSトランジスタ210および211はそれぞれ遅延回路の2段目の出力D2と3段目の出力XD3が低い(すなわちD2の否定論理とD3の両方が高い(論理積が真の))ときに導通してパルス出力端子230を第2の電位レベルV2に接続する。
XD1と2段目の出力D2が高いときに導通してパルス出力端子730を第1の電位レベルV1に接続する。次に、PチャネルMOSトランジスタ210および211はそれぞれ遅延回路の2段目の出力D2と3段目の出力XD3が低い(すなわちD2の否定論理とD3の両方が高い(論理積が真の))ときに導通してパルス出力端子230を第2の電位レベルV2に接続する。
同様にNチャネルMOSトランジスタ716、717、720、721、724および
725はそれぞれ遅延回路の2k−1段目の出力XD2k-1と2k段目の出力D2kが高いとき、すなわちXD2k-1とD2kの論理積が真のときに導通してパルス出力端子230を第1の電位レベルV1に接続する。
次に、PチャネルMOSトランジスタ714,715,718,719,722および723はそれぞれ遅延回路の2k段目の出力D2kと2k+1段目の出力XD2k+1が低いとき、すなわちD2kの否定XD2kとXD2k+1の否定論理であるD2k+1の論理積が真のとき、に導通してパルス出力端子730を第2の電位レベルV2に接続する。
725はそれぞれ遅延回路の2k−1段目の出力XD2k-1と2k段目の出力D2kが高いとき、すなわちXD2k-1とD2kの論理積が真のときに導通してパルス出力端子230を第1の電位レベルV1に接続する。
次に、PチャネルMOSトランジスタ714,715,718,719,722および723はそれぞれ遅延回路の2k段目の出力D2kと2k+1段目の出力XD2k+1が低いとき、すなわちD2kの否定XD2kとXD2k+1の否定論理であるD2k+1の論理積が真のとき、に導通してパルス出力端子730を第2の電位レベルV2に接続する。
以上のような動作によって図8(k)に示すようなパルス波形を生成することができる。
ここで、第1および第2の電位レベルはそれぞれ回路を構成する集積回路の負側および正側の電源電位VSS、VDDを使用することが可能であるが他の任意の電位に設定しても良い。
ここで、第1および第2の電位レベルはそれぞれ回路を構成する集積回路の負側および正側の電源電位VSS、VDDを使用することが可能であるが他の任意の電位に設定しても良い。
PチャネルMOSトランジスタ727およびNチャネルMOSトランジスタ728はMOS抵抗であって、第1、第2の電位V1,V2を分割しMOSトランジスタ710〜725のスイッチ回路が上記第1、第2の電位V1,V2のいずれにも接続しないときに出力端子730の電位を設定する。通常はN,Pチャネルトランジスタの常数の対称性を保って、この電位がV1,V2の中間の値になるように設計する。
図7(b)は遅延回路を構成するインバータ701〜709の内部を示す図である。P
チャネルMOSトランジスタ741とNチャネルMOSトランジスタ742はインバータ
回路を構成し、端子744に入力された信号は遅延時間tdをともなって端子745から
反転され出力される。
PチャネルMOSトランジスタ240とNチャネルMOSトランジスタ243はそれぞれ上記インバータを構成するトランジスタのソースに直列に挿入され、それぞれ正側電源VDD端子746および負側電源VSS端子749に接続される。これらのトランジスタのゲート電位を制御することによりインバータに流入する電源電流を制御することができる。
チャネルMOSトランジスタ741とNチャネルMOSトランジスタ742はインバータ
回路を構成し、端子744に入力された信号は遅延時間tdをともなって端子745から
反転され出力される。
PチャネルMOSトランジスタ240とNチャネルMOSトランジスタ243はそれぞれ上記インバータを構成するトランジスタのソースに直列に挿入され、それぞれ正側電源VDD端子746および負側電源VSS端子749に接続される。これらのトランジスタのゲート電位を制御することによりインバータに流入する電源電流を制御することができる。
この制御によってインバータの動作速度の制御が可能となりtdをコントロールすることができる。目的の周波数スペクトルをもつパルスを発生するためにはPw=tdとなるように端子747,748の電圧を制御すればよい。これらの端子に掛かる電圧をVSS側から計ってそれぞれVpc、Vncとすると通常はVDD−Vpc=Vncとなるように設定すると対称性のよい出力信号が得られる。
また、トランジスタ740,743のどちらか一方は省略が可能である。ここに例示する遅延回路の遅延特性は負荷によって影響を受けるためにスイッチ回路への出力は適当なバッファ回路を経由して接続することも可能である。
上記のような構成をとることにより、回路のほとんどがデジタル2値回路で設計でき構
成が簡単である。しかも回路は相補的に動作し回路の静止時に、PまたはNチャネルトラ
ンジスタのどちらか一方は必ず非導通状態となるため回路に消費される電力はきわめて低
消費電力となる。
上記のような構成をとることにより、回路のほとんどがデジタル2値回路で設計でき構
成が簡単である。しかも回路は相補的に動作し回路の静止時に、PまたはNチャネルトラ
ンジスタのどちらか一方は必ず非導通状態となるため回路に消費される電力はきわめて低
消費電力となる。
更に、出力回路はMOSトランジスタ710〜725によって直接駆動されるため歪が少なくしかも大振幅大電力の信号を取り出すことが可能である。
なお、ブール束の公理によって、論理値の定義の仕方(低電位を論理真とするか、偽と
するか)等によって、論理積と論理和が入れ替わったりするが、これらの原理は同一の概
念であることは説明を要しないだろう。
なお、ブール束の公理によって、論理値の定義の仕方(低電位を論理真とするか、偽と
するか)等によって、論理積と論理和が入れ替わったりするが、これらの原理は同一の概
念であることは説明を要しないだろう。
(第7実施形態)
図9(a)に本発明の第7実施形態を示す。
図9(a)において901〜909は9段のインバータを縦続接続し構成した遅延回路である。インバータ各段内部の構成は図7(b)に示したものと同一であり、各段の出力も第1実施形態と同じである。
図9(a)に本発明の第7実施形態を示す。
図9(a)において901〜909は9段のインバータを縦続接続し構成した遅延回路である。インバータ各段内部の構成は図7(b)に示したものと同一であり、各段の出力も第1実施形態と同じである。
すなわち端子931に入力されたパルスD0は図8(a)(j)に示すように一段毎に時間tdづつ遅れてかつロジックが反転されながら遅延回路内を伝播し各段から出力される。すなわち入力端子431に印加される信号を正論理とするとi段目にはkを整数として
i=2k−1のとき XD2k-1
i=2kのとき D2k
が出力される。なお、Xは負論理をあらわし信号名に前置する。
i=2k−1のとき XD2k-1
i=2kのとき D2k
が出力される。なお、Xは負論理をあらわし信号名に前置する。
NチャネルMOSトランジスタ911はNOR回路913によって遅延回路の1段目の
出力XD1と2段目の出力D2が低いときに導通してパルス出力端子930を第1の電位レベルV1に接続する。次に、PチャネルMOSトランジスタ910はNAND回路912の働きによって遅延回路の2段目の出力D2と3段目の出力XD3が高いときに導通してパルス出力端子930を第2の電位レベルV2に接続する。
出力XD1と2段目の出力D2が低いときに導通してパルス出力端子930を第1の電位レベルV1に接続する。次に、PチャネルMOSトランジスタ910はNAND回路912の働きによって遅延回路の2段目の出力D2と3段目の出力XD3が高いときに導通してパルス出力端子930を第2の電位レベルV2に接続する。
同様にNチャネルMOSトランジスタ915、919および923はそれぞれ遅延回路
の2k−1段目の出力XD2k-1と2k段目の出力D2kが低いとき、すなわちXD2k-1とD2kの否定論理積が真のときに導通してパルス出力端子930を第1の電位レベルV1に接続する。
次に、PチャネルMOSトランジスタ914,918および922はそれぞれ遅延回路の2k段目の出力D2kと2k+1段目の出力XD2k+1が高いとき、すなわちD2kとXD2k+1の論理積が真のとき、に導通してパルス出力端子430を第2の電位レベルV2に接続する。
の2k−1段目の出力XD2k-1と2k段目の出力D2kが低いとき、すなわちXD2k-1とD2kの否定論理積が真のときに導通してパルス出力端子930を第1の電位レベルV1に接続する。
次に、PチャネルMOSトランジスタ914,918および922はそれぞれ遅延回路の2k段目の出力D2kと2k+1段目の出力XD2k+1が高いとき、すなわちD2kとXD2k+1の論理積が真のとき、に導通してパルス出力端子430を第2の電位レベルV2に接続する。
以上のような動作によって図8(l)に示すようなパルス波形を生成することができる。
第6実施形態では端子D0に印加される信号の立ち下りでパルスが出力されているが、
この第7実施形態では立ち上がりでパルスが出力される。これらはD0〜D9を負論理で見るか正論理に見るかの違いであってブール束の公理に従えば等価である。
第6実施形態では端子D0に印加される信号の立ち下りでパルスが出力されているが、
この第7実施形態では立ち上がりでパルスが出力される。これらはD0〜D9を負論理で見るか正論理に見るかの違いであってブール束の公理に従えば等価である。
以上のような構成によれば、第1実施形態に比較して、スイッチ回路を構成するトラン
ジスタ910,911,914,915,918,919,922,923は直接第1、
第2の電位レベルとパルス出力端子930を接続する。これに対し、第6実施形態では例えばトランジスタ711はトランジスタ710を介して前記第2の電位レベルに接続さ
れており、出力インピーダンスを低くしたいときに問題となる。この実施形態ではトラン
ジスタが直接V1,V2に接続されているので信号の出力インピーダンスを低くしたいと
きの設計が容易となる。
ジスタ910,911,914,915,918,919,922,923は直接第1、
第2の電位レベルとパルス出力端子930を接続する。これに対し、第6実施形態では例えばトランジスタ711はトランジスタ710を介して前記第2の電位レベルに接続さ
れており、出力インピーダンスを低くしたいときに問題となる。この実施形態ではトラン
ジスタが直接V1,V2に接続されているので信号の出力インピーダンスを低くしたいと
きの設計が容易となる。
更に、第6実施形態ではたとえばトランジスタ711と712あるいは710と717
は同一の信号D2またはXD3に接続されている。信号D2が高レベルから低レベルに変化するときはD2電位が電源の中間にありトランジスタ710および713はすでに導通しているためV1とV2を短絡することになり過大な電流いわゆるショート電流がスパイク状に流れる。
は同一の信号D2またはXD3に接続されている。信号D2が高レベルから低レベルに変化するときはD2電位が電源の中間にありトランジスタ710および713はすでに導通しているためV1とV2を短絡することになり過大な電流いわゆるショート電流がスパイク状に流れる。
同様に、信号XD3が変化するときすなわち低レベルから高レベルに変化するときXD3電位が電源の中間にありトランジスタ211および216はすでに導通しているためV1とV2を短絡することになり過大な電流がスパイク状に流れる回路の消費電流を増大させる結果となる。
この第7実施形態ではP,Nチャネルトランジスタのゲートは同一の信号で駆動されていないので、それらが同時に導通状態にならないように制御することが可能であり、ショート電流の影響を軽減することが可能である。そのためにはNAND回路912,916,920,924の出力の立ち下りを遅く、立ち上がりを早く、NOR回路913,917,921,925の出力の立ち上がりを遅く、立ち下りを早くすればよい。
この第7実施形態ではP,Nチャネルトランジスタのゲートは同一の信号で駆動されていないので、それらが同時に導通状態にならないように制御することが可能であり、ショート電流の影響を軽減することが可能である。そのためにはNAND回路912,916,920,924の出力の立ち下りを遅く、立ち上がりを早く、NOR回路913,917,921,925の出力の立ち上がりを遅く、立ち下りを早くすればよい。
NAND回路は、図9(b)に示すようにPチャネルトランジスタ941,942が並
列に正側の電源VDDに接続されており、またNチャネルトランジスタ943,944が
負側のVSSに直列に接続され構成される。またNOR回路は、図9(c)に示すように
Nチャネルトランジスタ948,947が並列に電源VSS接続されており、またPチャ
ネルトランジスタ945,946が電源VDDに直列に接続され構成される。
列に正側の電源VDDに接続されており、またNチャネルトランジスタ943,944が
負側のVSSに直列に接続され構成される。またNOR回路は、図9(c)に示すように
Nチャネルトランジスタ948,947が並列に電源VSS接続されており、またPチャ
ネルトランジスタ945,946が電源VDDに直列に接続され構成される。
トランジスタが直列に接続されるとインピーダンスが高くなるためNAND回路では立
ち下がりが遅く立ち上りが速くなる傾向が有り逆にNOR回路では立ち下りが速く立ち上
がりが遅くなる傾向がある。従って、この実施形態のような接続によりショート電流の軽減が可能となる。NAND回路またはNOR回路の並列のトランジスタを大きく、直列のトランジスタを小さく設計すれば、上記性質がさらに強調され効果も大きくなる。
ち下がりが遅く立ち上りが速くなる傾向が有り逆にNOR回路では立ち下りが速く立ち上
がりが遅くなる傾向がある。従って、この実施形態のような接続によりショート電流の軽減が可能となる。NAND回路またはNOR回路の並列のトランジスタを大きく、直列のトランジスタを小さく設計すれば、上記性質がさらに強調され効果も大きくなる。
(第8実施形態)
図10(a)に上記第1、第2実施形態で得られるパルス波形を模式的に示す。無負荷状態では1001のような波形が出力されるはずであるが出力負荷によって波形はなまり、軽負荷のときには1002のように、負荷が非常に重いときには1003のような波形になってしまう。特に0.18μCMOSプロセスで8GHz程度のパルス列を出力しようとすると1001や1002の波形は得られず1003のようになってしまう。
図10(a)に上記第1、第2実施形態で得られるパルス波形を模式的に示す。無負荷状態では1001のような波形が出力されるはずであるが出力負荷によって波形はなまり、軽負荷のときには1002のように、負荷が非常に重いときには1003のような波形になってしまう。特に0.18μCMOSプロセスで8GHz程度のパルス列を出力しようとすると1001や1002の波形は得られず1003のようになってしまう。
1003は負荷の容量によって無負荷時出力波形1001が積分された形となる。波形1001の正側の面積と負側の面積は等しいためその積分波形は図に示すように負側に偏った波形となる。この波形は目的とする波形ではなく欲しいのは図6に示すような両極性の波形であった。
この第8実施形態ではこのように重い負荷を駆動しても目的とする波形が歪無く出力できる回路を示す。この目的のためには同図(b)に示すように出力波形の前縁および後縁のパルスを細く設定し積分された波形が正負両方に均等になるようにすればよい。
この第8実施形態ではこのように重い負荷を駆動しても目的とする波形が歪無く出力できる回路を示す。この目的のためには同図(b)に示すように出力波形の前縁および後縁のパルスを細く設定し積分された波形が正負両方に均等になるようにすればよい。
以下この動作原理を第10図(b)に従って、より詳しく説明する。同図(b)では比較のために同図(a)に示した波形も描かれており、同じ番号が振ってある波形は上記説明と同じである。これらにつての説明は重複するので省略する。1006は上記に説明した出力波形の前後縁でその幅を縮めた波形である。このような波形が重い容量性負荷を駆動した場合、積分され1008のように正負両方に均等な波形が得られる。これが目的とする出力パルス波形となる。
波形1006のような前後縁を縮めた波形は第1、2実施形態の遅延回路の2段目および最終段の遅延量を少なく設定することにより実現できる。
うまい具合に遅延回路の最終段709または909につながるトランジスタ、またはゲートは1つであり他の出力よりファンアウト負荷が軽い。そのため、最終段の遅延量を減らすことは容易である。
うまい具合に遅延回路の最終段709または909につながるトランジスタ、またはゲートは1つであり他の出力よりファンアウト負荷が軽い。そのため、最終段の遅延量を減らすことは容易である。
同様に初段のインバータ701または901の負荷もファンアウトが1であり負荷は軽
いがパルス幅を狭くするためにはインバータ702または902の遅延量を減らさなけれ
ばならない。ここでインバータ701,901は単なるバッファでありこの段の遅延量は
出力される波形には関係しない。遅延量を減らすためには図10(c)に再掲する遅延回路のインバータセルのトランジスタ740および743のトランジスタを他の段に比べて大きくすることにより簡単に実現できる。
いがパルス幅を狭くするためにはインバータ702または902の遅延量を減らさなけれ
ばならない。ここでインバータ701,901は単なるバッファでありこの段の遅延量は
出力される波形には関係しない。遅延量を減らすためには図10(c)に再掲する遅延回路のインバータセルのトランジスタ740および743のトランジスタを他の段に比べて大きくすることにより簡単に実現できる。
また、図10(b)に示すようにパルス波形を出力波形の前縁のパルスを細く設定する他の方法は、図7または図9においてノード732,932に直列に信号遅延素子を挿入しても実現できる。これは図8において(b)のXD1の信号が前記遅延素子の働きによって前記第1の論理積回路に遅延をともなってすなわち同図タイム図において(b)の信号が右側に少しずれる形で伝送されるためである。
更に、出力パルス波形が容量性負荷によって、上記のように正負どちらかに偏ることを防ぐ、他の方法を図10(d)で説明する。すなわち、同図において、出力パルスの前後
縁において出力パルス1001が負荷容量を充放電する速度を他に比較して遅くしてやればよい。すなわち、前縁1004においては何も対策しない場合の波形1003に比べて放電の傾きを小さくなるように、また後縁1005では充電の傾きを波形1003に比べて小さくすればよい。このためにはこれら前後縁において導通されるスイッチングトランジスタ、図7(a)の712,713、722,723または図9(a)の911、922をその他のスイッチングトランジスタの導通インピーダンスに比較して大きくなるように設定、すなわちこれらのトランジスタのサイズ(チャネル幅)を小さくすればよい。
縁において出力パルス1001が負荷容量を充放電する速度を他に比較して遅くしてやればよい。すなわち、前縁1004においては何も対策しない場合の波形1003に比べて放電の傾きを小さくなるように、また後縁1005では充電の傾きを波形1003に比べて小さくすればよい。このためにはこれら前後縁において導通されるスイッチングトランジスタ、図7(a)の712,713、722,723または図9(a)の911、922をその他のスイッチングトランジスタの導通インピーダンスに比較して大きくなるように設定、すなわちこれらのトランジスタのサイズ(チャネル幅)を小さくすればよい。
更に、上記に述べたように第1、2の実施形態の遅延回路の初段インバータ701,901はバッファの働きしかしていない。したがってこの部分は省略が可能である。この場合、第1の論理積回路へは遅延回路初段の出力XD1のかわりに遅延回路の入力信号D0が接続される。
上記説明によるパルス発生回路では発生するパルスは、3.5サイクル分しかなく、図
6に示した目的のパルス(4サイクルのパルス列で構成される)とは若干異なる。残りの
半サイクルを追加するのは容易である。すなわち、遅延回路と第一の電位レベルに接続す
るスイッチトランジスタを追加して実現することが可能である。図7において遅延回路709の後ろにもう一つ遅延回路を置き遅延出力D10を作る。端子730と729の間に2つのNチャネルスイッチトランジスタを直列に挿入しそれぞれのトランジスタのゲートをXD9,D10に接続する。あるいは図9において遅延回路909の後ろにもう一つ遅延回路を置き遅延出力D10を作る。端子930と929の間にNチャネルスイッチトランジスタを直列に挿入しそのトランジスタのゲートをXD9,D10のNORで駆動する。
6に示した目的のパルス(4サイクルのパルス列で構成される)とは若干異なる。残りの
半サイクルを追加するのは容易である。すなわち、遅延回路と第一の電位レベルに接続す
るスイッチトランジスタを追加して実現することが可能である。図7において遅延回路709の後ろにもう一つ遅延回路を置き遅延出力D10を作る。端子730と729の間に2つのNチャネルスイッチトランジスタを直列に挿入しそれぞれのトランジスタのゲートをXD9,D10に接続する。あるいは図9において遅延回路909の後ろにもう一つ遅延回路を置き遅延出力D10を作る。端子930と929の間にNチャネルスイッチトランジスタを直列に挿入しそのトランジスタのゲートをXD9,D10のNORで駆動する。
このようにして図10(e)1010、または1012のように残り半サイクル分を追加する。波形1010は上記に述べたようにパルス幅を他に比べ小さくして負荷容量からの放電時間を調整し1011のような目的のパルス波形を得る。また波形1012は上記に述べたような方法、即ち、スイッチトランジスタの導通抵抗を大きくして負荷容量からの放電時間を調整し1013のような目的のパルス波形を得る。このようにして得られる波形はDC成分を持たない。また、スイッチングトランジスタのオン抵抗や遅延回路の遅延量のばらつき等による出力パルスのわずかな不平衡によるDC成分は定常状態において負荷容量に充放電される電荷量の総計が0でなければならないという要請から自動的に調整されてキャンセルされる。
以上述べたように、本発明によれば簡単な回路により重い容量性の負荷であっても歪の少ない短パルスを容易に発生できる。
以上述べたように、本発明によれば簡単な回路により重い容量性の負荷であっても歪の少ない短パルスを容易に発生できる。
(第9実施形態)
以上説明したパルス発生回路は、極めて小型で消費電力が少なく、且つ、UWB通信に用いるに理想的なパルス信号を得ることができるため、周囲に無用な影響を及ぼさず、且つ、他からの妨害を受け難い短距離の微小電力の通信への応用等も極めて有望である。
以上説明したパルス発生回路は、極めて小型で消費電力が少なく、且つ、UWB通信に用いるに理想的なパルス信号を得ることができるため、周囲に無用な影響を及ぼさず、且つ、他からの妨害を受け難い短距離の微小電力の通信への応用等も極めて有望である。
例えば、自在継ぎ手やヒンジなどのように、姿勢や位置に関して相対変位が許容されるように結合された二つ以上の筐体間での信号の授受を無線で行うような機構部(結合機構部)を含む装置に適用するにも好適である。
図11は図1乃至図10を参照して説明したパルス発生回路を適用して各個に電子回路が実装され機構部によって結合された二つの筐体間での信号の授受を無線通信で行うようにした本発明の実施形態としての電子装置の構成例を表すブロック図である。
図11は図1乃至図10を参照して説明したパルス発生回路を適用して各個に電子回路が実装され機構部によって結合された二つの筐体間での信号の授受を無線通信で行うようにした本発明の実施形態としての電子装置の構成例を表すブロック図である。
図11において、二つの筐体は、その一方である、送信部ブロック1112、および、同、他方である受信部ブロック1113として構成され、送信部ブロック1112から受信部ブロック1113へデータを送信する。送信部ブロック1112では、送信情報を生成ないし保有する回路要素1101から送信回路1102を介して、送信アンテナ1110から電磁波を放射する。
この実施形態では、送信回路1102内に、図1乃至図10を参照して説明したパルス発生回路を適用して送信アンテナ1110に伝送情報に相応して変調された送信電力を供給するための回路部が構成されている。
この送信アンテナ1110から放射された電磁波は空中の無線伝播路1108を通して伝播する。
この送信アンテナ1110から放射された電磁波は空中の無線伝播路1108を通して伝播する。
受信部ブロック1113には、無線伝播路1108通して伝播する送信情報を受信アンテナ1111および受信部1106を通して受信する回路要素1104が設けられている。尚、送信部ブロック1112および受信部ブロック1113間では、送信部ブロック1112にはインターフェース回路1103が、受信部ブロック1113にはインターフェース回路1105が各設けられ、両インターフェース回路1103、1105間を結ぶ有線路1107を介して一部の信号ないし電力の授受が行われ得るように構成されている。
この有線路にて低速の信号を伝送するのは容易であり、無線通信部の同期信号を伝送することができる。これによって、無線通信部では同期捕捉や追跡といった面倒な手続きや回路が不要となり回路の簡略化が可能となる。また、セキュリティ強化のための暗号鍵を送り任意に鍵を変更しながら無線通信を行うこともできる。
送信アンテナ1110から放射される電磁界は法律によって定められる上限を超えないように設定される。免許を要しない無線局として許容される放射レベルはEMIの規定よりもはるかに低いレベルであるが、通信距離が至近距離であるため、リンクバジェットを適当に設定することで十分な品質の通信路を確保できる。
送信アンテナ1110から放射される電磁界は法律によって定められる上限を超えないように設定される。免許を要しない無線局として許容される放射レベルはEMIの規定よりもはるかに低いレベルであるが、通信距離が至近距離であるため、リンクバジェットを適当に設定することで十分な品質の通信路を確保できる。
画像を含むデータのように高速伝送が必要な大量情報は信号線を介して伝えられるのでなく、無線により空間を伝播するため、信号線を使う必要がなくなり、それに伴うコネクタやヒンジ構造(結合機構部)における機構上の或いはまた電気的な更には製造上の種々の問題を一掃することができる。
また、従来の信号線による伝送では、高速化に伴い浮遊容量への充放電が多くなり、消
費電力が増加し、さらに信号線路から発射される不要放射電力が増加し、周囲の機器への
干渉対策が困難となるという欠点があった。また、信号線による伝送では、ロジックレベルが規定されているため、本質的に消費電力を減らすことができず、不要放射を減らすには、シールド強化などの対処療法しか方法がなかった。
また、従来の信号線による伝送では、高速化に伴い浮遊容量への充放電が多くなり、消
費電力が増加し、さらに信号線路から発射される不要放射電力が増加し、周囲の機器への
干渉対策が困難となるという欠点があった。また、信号線による伝送では、ロジックレベルが規定されているため、本質的に消費電力を減らすことができず、不要放射を減らすには、シールド強化などの対処療法しか方法がなかった。
これに対して、この実施形態ような構成によれば、同一システム内という至近距離において十分な通信品質を確保できれば良いので、送信アンテナ1110からの放射電力をこの値程度まで下げることができ、消費電力の増大が本質的に改善され、EMI対策が容易
となる。また、通信線路のインピーダンスマッチングのための終端に伴う消費電力の増大
や、部品配置、線路の引きまわし等の制約から解放される。
尚、図11の構成例では、便宜上、専ら送信部ブロック1112から受信部ブロック1113へデータを送信するが如くに説明したが、両ブロック間で双方向の通信を行うように構成され得ることは言うまでもない。
となる。また、通信線路のインピーダンスマッチングのための終端に伴う消費電力の増大
や、部品配置、線路の引きまわし等の制約から解放される。
尚、図11の構成例では、便宜上、専ら送信部ブロック1112から受信部ブロック1113へデータを送信するが如くに説明したが、両ブロック間で双方向の通信を行うように構成され得ることは言うまでもない。
(第10実施形態)
図12は、図11を参照して説明した無線通信をクラムシェル型携帯電話機に適用した例を表す図である。図12(a)はクラムシェル型携帯電話機を開いたときの状態を示す斜視図であり、図12は(b)は、同クラムシェル型携帯電話機を閉じたときの状態を示す斜視図である。
図12は、図11を参照して説明した無線通信をクラムシェル型携帯電話機に適用した例を表す図である。図12(a)はクラムシェル型携帯電話機を開いたときの状態を示す斜視図であり、図12は(b)は、同クラムシェル型携帯電話機を閉じたときの状態を示す斜視図である。
図12(a)および図12(b)において、第1筐体部1201の表面には、操作ボタン1204が配置されると共に、第1筐体部1201の下端にはマイク1205が設けられ、第1筐体部1201の上端には外部無線通信用アンテナ1206が取り付けられている。また、第2筐体部1202の表面(開いた状態で現れる面)には、表示体1208が設けられるとともに、第2筐体部1202の上端にはスピーカ1209が設けられている。
また、第2筐体部1202の裏面(閉じた状態での外面)には、表示体1211および撮像素子1212が設けられている。なお、上述の表示体1208および1211としては、例えば、液晶表示パネル、有機ELパネルまたはプラズマディスプレイパネルなどが適用される。また、撮像素子1212としては、CCDまたはCMOSセンサなどが適用される。
第1筐体部1201および第2筐体部1202には、第1筐体部1201と第2筐体部1202との間で内部無線通信を行う内部無線通信用アンテナ1207および1210がそれぞれ設けられている。図示のように、第1筐体部1201および第2筐体部1202結合機構部としてのヒンジ1203を介して連結され、第2筐体部1202をヒンジ1203を支点として回転させることにより、第2筐体部1202を第1筐体部1201上に折り畳むことができる。
上述のようにして、第2筐体部1202を第1筐体部1201上に閉じることにより、操作ボタン1204を第2筐体部1202にて保護することができ、携帯電話を持ち歩く時に操作ボタン1204が誤って操作されることを防止することができる。また、第2筐体部1202を第1筐体部1201から開くことにより、表示体1208を見ながら操作ボタン1204を操作したり、スピーカ1209およびマイク1205を使いながら通話したり、操作ボタン1204を操作しながら撮像を行ったりすることができる。
また、クラムシェル構造を用いることにより、第2筐体部1202のほぼ一面全体に表示体1208を配置することができ、携帯電話機としての携帯性を損なうことなく、表示体1208のサイズを拡大させることを可能として、視認性を向上させることができる。
上述の構成において、この携帯電話機では、第1筐体部1201に内部無線通信用アンテナ1207を、および、第2筐体部1202に内部無線通信用アンテナ1210をそれぞれ設けることにより、これらの内部無線通信用アンテナ1207および1210を用いた内部無線通信にて第1筐体部1201と第2筐体部1202との間のデータ伝送を行うように構成されていることを特徴としている。
上述の構成において、この携帯電話機では、第1筐体部1201に内部無線通信用アンテナ1207を、および、第2筐体部1202に内部無線通信用アンテナ1210をそれぞれ設けることにより、これらの内部無線通信用アンテナ1207および1210を用いた内部無線通信にて第1筐体部1201と第2筐体部1202との間のデータ伝送を行うように構成されていることを特徴としている。
即ち、図12の携帯電話機では、内部無線通信用アンテナ1207が図11の電子装置における送信アンテナ1110に相応し、内部無線通信用アンテナ1210が図11の電子装置における受信アンテナ1111に相応する。
図12の携帯電話機において、内部無線通信用アンテナ1207側(第1筐体部1201側)には、図11の電子装置における送信部1102に相応する回路部を含む送信部ブロック1112に相当する回路部が設けられている。
図12の携帯電話機において、内部無線通信用アンテナ1207側(第1筐体部1201側)には、図11の電子装置における送信部1102に相応する回路部を含む送信部ブロック1112に相当する回路部が設けられている。
また、同様に、図12の携帯電話機の内部無線通信用アンテナ1210側(第2筐体部1202側)には図11の電子装置における受信部1106に相応する回路部を含む受信部ブロック1113に相当する回路部が設けられている。
尚、図11の装置について既述の如く、送信側および受信側の想定は便宜上のものであって、双方向の通信を行うように装置を構成できる点は、図12においても該当するものであることは勿論である。
尚、図11の装置について既述の如く、送信側および受信側の想定は便宜上のものであって、双方向の通信を行うように装置を構成できる点は、図12においても該当するものであることは勿論である。
上述の構成により、例えば、外部無線通信用アンテナ1206を介して第1筐体部1201に取り込まれた画像データや音声データを、内部無線通信用アンテナ1207および1210を用いた内部無線通信によって第2筐体部1202に送り、表示体1208に画像を表示させたり、スピーカ1209から音声を出力させたりすることができる。
また、撮像素子1212によって撮像された撮像データを、内部無線通信用アンテナ1207および1210を用いた内部無線通信によって第2筐体部1202から第1筐体部1201に送り、外部無線通信用アンテナ1206を介して外部に送出させることができる。上述のように、第1筐体部1201と第2筐体部1202との間のデータ伝送を有線で行う必要がなくなり、多ピン化されたフレキシブル配線基板をヒンジ1203に通す必要がなくなる。
また、撮像素子1212によって撮像された撮像データを、内部無線通信用アンテナ1207および1210を用いた内部無線通信によって第2筐体部1202から第1筐体部1201に送り、外部無線通信用アンテナ1206を介して外部に送出させることができる。上述のように、第1筐体部1201と第2筐体部1202との間のデータ伝送を有線で行う必要がなくなり、多ピン化されたフレキシブル配線基板をヒンジ1203に通す必要がなくなる。
このため、ヒンジ1203の構造の複雑化を招来せず、従って、実装工程の煩雑化を回避することができ、コストアップを抑制しつつ、携帯電話の小型薄型化および信頼性の向上を図ることが可能となるとともに、携帯電話機としての携帯性を損なうことなく、携帯電話の大画面化および多機能化を図ることができる。
このように、機器内部においても信号伝送に無線通信を使用すると効果が大きいが、内部通信に本発明に基づくパルス発生回路を使用したパルス通信を用いると、与干渉性、耐干渉性に優れた無線通信が可能である。すなわち携帯電話機のように、別に機器本来の目的である通信回路を有するような電子機器においても、その本来の目的とする無線通信に対する影響や妨害、あるいは機器本来の目的とする無線通信から受ける影響や妨害を極小に抑制することができる。
このように、機器内部においても信号伝送に無線通信を使用すると効果が大きいが、内部通信に本発明に基づくパルス発生回路を使用したパルス通信を用いると、与干渉性、耐干渉性に優れた無線通信が可能である。すなわち携帯電話機のように、別に機器本来の目的である通信回路を有するような電子機器においても、その本来の目的とする無線通信に対する影響や妨害、あるいは機器本来の目的とする無線通信から受ける影響や妨害を極小に抑制することができる。
(第11実施形態)
図13は、図11を参照して説明した無線通信を回転式携帯電話機に適用した例を表す図である。図13において、第1筐体部1321の表面には、操作ボタン1324が配置されるとともに、第1筐体部1321の下端にはマイク1325が設けられ、第1筐体部1321の上端には外部無線通信用アンテナ1326が設けられている。また、第2筐体部1322の表面には、表示体1328が設けられると共に、第2筐体部1322の上端にはスピーカ1329が設けられている。
図13は、図11を参照して説明した無線通信を回転式携帯電話機に適用した例を表す図である。図13において、第1筐体部1321の表面には、操作ボタン1324が配置されるとともに、第1筐体部1321の下端にはマイク1325が設けられ、第1筐体部1321の上端には外部無線通信用アンテナ1326が設けられている。また、第2筐体部1322の表面には、表示体1328が設けられると共に、第2筐体部1322の上端にはスピーカ1329が設けられている。
また、第1筐体部1321には内部無線通信用アンテナ1327が、および、第2筐体部1322には内部無線通信用アンテナが1330がそれぞれ設けられ、第1筐体部1321と第2筐体部1322との間で内部無線通信を行うように構成されている。
第1筐体部1321と第2筐体部1322とは結合機構部としてのヒンジ1323を介して連結され、第2筐体部1322をヒンジ1323を支点として水平に回転させることにより、第2筐体部1322を第1筐体部1321上に重ねて配置したり、第2筐体部1322を第1筐体部1321からずらしたりすることができる。
第1筐体部1321と第2筐体部1322とは結合機構部としてのヒンジ1323を介して連結され、第2筐体部1322をヒンジ1323を支点として水平に回転させることにより、第2筐体部1322を第1筐体部1321上に重ねて配置したり、第2筐体部1322を第1筐体部1321からずらしたりすることができる。
上述のように、第2筐体部1322を第1筐体部1321上に重ねて配置することにより、操作ボタン1324を第2筐体部1322によって保護することができ、携帯電話機を持ち歩く時に操作ボタン1324が誤って操作されることを防止することができる。また、第2筐体部1322を水平に回転させて、第2筐体部1322を第1筐体部1321からずらすことにより、表示体1328を見ながら操作ボタン1324を操作したり、スピーカ1329およびマイク1325を使いながら通話したりすることができる。
図13の携帯電話機では、第1筐体部1321に内部無線通信用アンテナ1327を、および、第2筐体部1322に内部無線通信用アンテナ1330をそれぞれ設けることにより、これらの内部無線通信用アンテナ1327および1330を用いた内部無線通信にて第1筐体部1321と第2筐体部1322との間のデータ伝送を行うように構成されていることを特徴としている。
即ち、図13の携帯電話機では、内部無線通信用アンテナ1327が図11の電子装置における送信アンテナ1110に相応し、内部無線通信用アンテナ1330が図11の電子装置における受信アンテナ1111に相応する。
図13の携帯電話機において、内部無線通信用アンテナ1327側(第1筐体部1321側)には、図11の電子装置における送信部1102に相応する回路部を含む送信部ブロック1112に相当する回路部が設けられている。
図13の携帯電話機において、内部無線通信用アンテナ1327側(第1筐体部1321側)には、図11の電子装置における送信部1102に相応する回路部を含む送信部ブロック1112に相当する回路部が設けられている。
また、同様に、図13の携帯電話機の内部無線通信用アンテナ1330側(第2筐体部1322側)には図11の電子装置における受信部1106に相応する回路部を含む受信部ブロック1113に相当する回路部が設けられている。
尚、図11の装置について既述の如く、送信側および受信側の想定は便宜上のものであって、双方向の通信を行うように装置を構成できる点は、図13においても該当するものであることは勿論である。
上述の構成により、例えば、外部無線通信用アンテナ1326を介して第1筐体部1321に取り込まれた画像データや音声データを、内部無線通信用アンテナ1327および1330を用いた内部無線通信によって第2筐体部1322に送り、表示体1328に画像を表示させたり、スピーカ1329から音声を出力させたりすることができる。
尚、図11の装置について既述の如く、送信側および受信側の想定は便宜上のものであって、双方向の通信を行うように装置を構成できる点は、図13においても該当するものであることは勿論である。
上述の構成により、例えば、外部無線通信用アンテナ1326を介して第1筐体部1321に取り込まれた画像データや音声データを、内部無線通信用アンテナ1327および1330を用いた内部無線通信によって第2筐体部1322に送り、表示体1328に画像を表示させたり、スピーカ1329から音声を出力させたりすることができる。
上述のように、第1筐体部1321と第2筐体部1322との間のデータ伝送を有線で行う必要がなくなり、多ピン化されたフレキシブル配線基板をヒンジ1323に通す必要がなくなり、ヒンジ1323の構造の複雑化を抑制することが可能となるとともに、実装工程の煩雑化を回避することができ、コストアップを抑制しつつ、携帯電話の小型薄型化および信頼性の向上を図ることが可能となるとともに、携帯電話機としての携帯性を損なうことなく、携帯電話の大画面化および多機能化を図ることができる。
なお、上述ような無線通信の技術は、ビデオカメラ、PDA(Personal Digital Assistance)、ノート型パーソナルコンピュータなどに適用することもできる。
なお、上述ような無線通信の技術は、ビデオカメラ、PDA(Personal Digital Assistance)、ノート型パーソナルコンピュータなどに適用することもできる。
(第12実施形態)
図14は、図11を参照して説明した無線通信をノート型パーソナルコンピュータに適用した例を表す図である。図14において、本例のノート型パーソナルコンピュータは本体部1405と表示部1409に分けられ、結合機構部としてのヒンジ1407を介して一体化されている。本体部1405には、全体的な機能制御を受け持つ本体部基板1403、入力装置としてのキーボード1404、本体基板1403上の電子回路の制御によって表示データを生成する液晶コントローラ1408が設けられている。
図14は、図11を参照して説明した無線通信をノート型パーソナルコンピュータに適用した例を表す図である。図14において、本例のノート型パーソナルコンピュータは本体部1405と表示部1409に分けられ、結合機構部としてのヒンジ1407を介して一体化されている。本体部1405には、全体的な機能制御を受け持つ本体部基板1403、入力装置としてのキーボード1404、本体基板1403上の電子回路の制御によって表示データを生成する液晶コントローラ1408が設けられている。
また、表示部1409には、表示装置としての液晶表示体1406が設けられている。また、本体部1405および表示部1409には、互いに無線通信を行なうための送信アンテナ1412および受信アンテナ1410がそれぞれ設けられている。また、本体部1405および表示部1409は、互いに有線通信や電源供給を行なうための線路1411にて接続されている。この有線路にて低速の信号を伝送するのは容易であり、無線通信部の同期信号を伝送することができる。これによって、無線通信部では同期捕捉や追跡といった面倒な手続きや回路が不要となり回路の簡略化が可能となる。また、セキュリティ強化のための暗号鍵を送り任意に鍵を変更しながら無線通信を行うこともできる。
このノート型パーソナルコンピュータでは特に、液晶コントローラ1408が発生する表示データは送信部1412から送信アンテナ1412より電磁波(電波)に変換され空間を伝播する。送信アンテナ1412より送信された電磁波信号は受信アンテナ1410により受信され、受信部1402を介して液晶ドライバ1401に送られ、液晶表示体1406に表示される。
上述の構成において、送信アンテナ1412が図11の電子装置における送信アンテナ1110に相応し、受信アンテナ1410が図11の電子装置における受信アンテナ1111に相応する。
図14のノート型パーソナルコンピュータにおいて、送信アンテナ1400側(ノート型パーソナルコンピュータ本体部1405側)には、図11の電子装置における送信部1102に相応する回路部を含む送信部ブロック1112に相当する回路部が設けられている。
図14のノート型パーソナルコンピュータにおいて、送信アンテナ1400側(ノート型パーソナルコンピュータ本体部1405側)には、図11の電子装置における送信部1102に相応する回路部を含む送信部ブロック1112に相当する回路部が設けられている。
また、同様に、図14のノート型パーソナルコンピュータの受信アンテナ1410側(表示部1409側)には図11の電子装置における受信部1106に相応する回路部を含む受信部ブロック1113に相当する回路部が設けられている。
尚、図11の装置について既述の如く、送信側および受信側の想定は便宜上のものであって、双方向の通信を行うように装置を構成できる点は、図13においても該当するものであることは勿論である。
尚、図11の装置について既述の如く、送信側および受信側の想定は便宜上のものであって、双方向の通信を行うように装置を構成できる点は、図13においても該当するものであることは勿論である。
上述のノート型パーソナルコンピュータでは、本体部1405と表示部1409との間で、表示装置としての液晶表示体1406で表示するべき情報を無線通信によって伝送するため、ヒンジ1407を通さなくてはならない信号線の数を低減でき、構造の複雑化を抑制することが可能となるとともに、実装工程の煩雑化を回避することができ、コストアップを抑制しつつ、信頼性の向上を図ることが可能となる。
以上は、ノート型パーソナルコンピュータとしての実施形態について説明したが、同様の技術思想を、ノート型よりも小型の所謂モバイルタイプのコンピュータや既述のPDAその他の携帯情報端末装置にも適用できることは勿論である。
以上は、ノート型パーソナルコンピュータとしての実施形態について説明したが、同様の技術思想を、ノート型よりも小型の所謂モバイルタイプのコンピュータや既述のPDAその他の携帯情報端末装置にも適用できることは勿論である。
(第13実施形態)
図11ないし図14を参照して説明した実施形態では、図1乃至図10を参照して説明したパルス発生回路を適用して各個に電子回路が実装され機構部によって結合された二つの筐体間での信号の授受を無線通信で行うようにした構成を採るものであった。
しかしながら、本発明の技術思想は、このように二分された筐体間での信号の授受を無線通信で行うような形態に限定されるものではない。
図11ないし図14を参照して説明した実施形態では、図1乃至図10を参照して説明したパルス発生回路を適用して各個に電子回路が実装され機構部によって結合された二つの筐体間での信号の授受を無線通信で行うようにした構成を採るものであった。
しかしながら、本発明の技術思想は、このように二分された筐体間での信号の授受を無線通信で行うような形態に限定されるものではない。
即ち、同一の筐体内に、図11の送信部ブロック1112に相応する送信用の回路部と、受信部ブロックに相応する受信用の回路部とを備え、これら送信および受信用の両回路部間で図1乃至図10を参照して説明したパルス発生回路を適用して通信を行うような形態を採ることができる。次に、このような実施形態について例示し、本発明の技術思想について更に説明する。
図15は本発明による電子装置の実施例の一つである液晶プロジェクタの構成を示す図であり、図15(a)は液晶プロジェクタの要部を示す図、図15(b)は図15(a)の液晶プロジェクタ内の一つのライトバルブの詳細を表す図である。
図15は本発明による電子装置の実施例の一つである液晶プロジェクタの構成を示す図であり、図15(a)は液晶プロジェクタの要部を示す図、図15(b)は図15(a)の液晶プロジェクタ内の一つのライトバルブの詳細を表す図である。
図15(a)において、プロジェクタはその筐体1510の大部分を光学系が占める。すなわち、光源1501から発せられた光(白色光)は光学系1502(破線内)により三原色に分解される。ここで、光学系1502は主としてハーフミラーHMや光学フィルタおよびレンズLZにより構成される。それぞれの光は液晶によるライトバルブ1505、ライトバルブ1506、ライトバルブ1507により光変調された後、プリズムで構成される光学系1503により合成され、光学系1504により拡大投影される。
ライトバルブ1505、ライトバルブ1506、ライトバルブ1507を制御するための回路は基板1508、1509に搭載される。変調器1512はライトバルブ制御のための表示データ信号を変調し、電磁波として送信アンテナ1511から放射される。
図15(b)において、透過液晶による光シャッター1521を駆動する半導体集積回路による液晶ドライバ1522(通常複数個の半導体集積回路より構成される。)は、図15(a)の送信アンテナ1511から送信された表示データ信号を、受信アンテナ1523により受信し、該受信した信号を復調した信号によって、光シャッター1521を駆動する。
図15(b)において、透過液晶による光シャッター1521を駆動する半導体集積回路による液晶ドライバ1522(通常複数個の半導体集積回路より構成される。)は、図15(a)の送信アンテナ1511から送信された表示データ信号を、受信アンテナ1523により受信し、該受信した信号を復調した信号によって、光シャッター1521を駆動する。
一方、本例のプロジェクタでは、光シャッター1521や液晶ドライバ1522を駆動するための電力は、コネクタ1524を介して受け取ることができるように構成されている。
送信アンテナ1511から多重されて送信される電磁波による表示データ信号は、これら多重された信号を分離して各個に受信可能なように、符号拡散による方法や異なる電磁波の変調周波数を用いる方法あるいはタイムスロットを決めてアドレシングする方法などにより、特定の正規の受信回路ブロック(モジュール)が指定される。
送信アンテナ1511から多重されて送信される電磁波による表示データ信号は、これら多重された信号を分離して各個に受信可能なように、符号拡散による方法や異なる電磁波の変調周波数を用いる方法あるいはタイムスロットを決めてアドレシングする方法などにより、特定の正規の受信回路ブロック(モジュール)が指定される。
このようなアドレシング方法を取ることにより、送信アンテナ1511から送信された電磁波信号は3つあるライトバルブのうちの指定されたライトバルブに正しく伝えられる。アドレス指定はライトバルブ毎でもよいし、また、図15(b)に示すように一つのライトバルブに複数の液晶ドライバが搭載され、その各々に対してアドレス指定することも可能である。
以上、図15(a)および図15(b)を参照して説明した液晶プロジェクタとしての実施形態から容易に理解されるとおり、本実施形態の電子装置は、送信信号を電磁波信号に変換する電磁波変換部と、電磁波信号を無線送信する送信部とを備える送信用の回路部(図15の装置では、ライトバルブ制御のための表示データ信号を変調し、電磁波として送信アンテナ1511に供給する変調器1512および送信アンテナ1511等であって、図11の送信部ブロック1112に相応)と、前記電磁波信号を受信する受信部と受信した電磁波信号を前記送信信号に復元する電磁波復元部とを備える受信用の回路部(図15の装置では、受信アンテナ1523および該受信アンテナ1523により受信した信号を復調して光シャッター1521を駆動するための信号を得る回路部であって、図11の受信部ブロックに相応)とが、同一筐体内に収容されて構成されているものであるということができる。
上述の技術は、これを敷衍するに、同一筺体内に実装される複数の回路ブロックないし回路基板のうちの所定の相互間で無線により信号の授受を行うための少なくとも一対の無線部を具備し、且つ、該当する前記無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されている電子装置であることが明らかである。
上述の構成において、送信用の回路部および受信用の回路部は、それぞれ、回路基板或いは回路ブロックとしてモジュール化されて構成され得る。
上述の構成において、送信用の回路部および受信用の回路部は、それぞれ、回路基板或いは回路ブロックとしてモジュール化されて構成され得る。
そして、上記構成の電子装置では、信号の送受信を電磁波により無線化でき、信号は空間を伝播して伝わるためフレキシブル基板やコネクタなどを用いた配線の必要がなく、これらに起因するコスト高や信頼性低下の懸念が払拭される。
また、インピーダンスマッチングのための終端やデータ伝送速度の高速化に伴なう消費電力の増大といった問題も回避できる。更に、配線の引き回しや部品配置の制約がなくなり、電子装置のデザインや使い勝手を向上することができる。
また、インピーダンスマッチングのための終端やデータ伝送速度の高速化に伴なう消費電力の増大といった問題も回避できる。更に、配線の引き回しや部品配置の制約がなくなり、電子装置のデザインや使い勝手を向上することができる。
また信号伝送に使用される電磁波は同一筐体という至近距離で行われるため、この距離内での通信が確保できさえすれば良く、放射電磁波の強度を限界まで下げることが出来るのでEMI特性が本質的に改善され対策が容易になる。
特に、図15を参照して例示した液晶プロジェクタの場合では、従来、液晶プロジェクタ内では筐体体積の大部分を光学系が占め、光経路を避けて配線したり、光経路を避けて部品を配置したりする必要があり、更には、光源から発せられる熱が筐体内にこもるため、配線の熱対策も必要であった。ここに本発明を実施することによって、信号伝送が電磁波により空間伝送されるため、従来のこの種の困難さは著しく緩和される。
特に、図15を参照して例示した液晶プロジェクタの場合では、従来、液晶プロジェクタ内では筐体体積の大部分を光学系が占め、光経路を避けて配線したり、光経路を避けて部品を配置したりする必要があり、更には、光源から発せられる熱が筐体内にこもるため、配線の熱対策も必要であった。ここに本発明を実施することによって、信号伝送が電磁波により空間伝送されるため、従来のこの種の困難さは著しく緩和される。
本発明は短パルスを利用するUWB通信に利用すれば特にその効果が大きい。
101,102,103,104,105,106,107,108,109,202,203,501,502遅延回路を構成するインバータ回路、110,111,112,113,315,504,505,506 否定論理積回路、114,503,507 否定論理和回路、209 リング発振回路、206 位相比較回路、207 チャージポンプ、208 ローパスフィルタ、205 位相固定ループ、311,312,313,314遅延回路を構成するバッファ回路、307 遅延比較回路、403 スイッチ 701,702,703,704,705,706,707,708,709,901,902,903,904,905,906,907,908,909…遅延回路を構成するインバータ回路、710,711,712,713,714,715,716,717,718,719,720,721,722,723,724,725,910,911,914,915,918,919,922,923…スイッチを構成するトランジスタ,912,916,920,924…NAND回路、913,917,921,925…NOR回路、729,929第1の電位レベルを与えるノード、726,926第7の電位レベルを与えるノード
Claims (24)
- 複数の遅延要素を所定のループを構成するように縦続接続し、該縦続接続の始端部に所定の入力パルスが供給されたときに、該複数の遅延要素間の結節部および該縦続接続の終端部の各部のうち所定の複数部に発現する信号に論理回路によって実効的な周波数逓倍処理を施して前記入力パルスよりも周波数の高い出力パルスを得るようにしたことを特徴とするパルス発生回路。
- 所定段数縦続接続された遅延回路と、該遅延回路の出力に接続され、該遅延回路の1段
当たりの遅延量に相当する時間幅のパルスを発生する複数の第1の論理回路と、該複数の第1の論理回路の出力の論理和を得る第2の論理回路と、を備えたことを特徴とするパルス発生回路。 - 遅延量が電気的に制御可能なバッファ回路を所定段数縦続接続してなる遅延回路と、該
遅延回路の出力に接続され、該遅延回路の1段当たりの遅延量に相当する時間幅のパルス
を発生する複数の第1の論理回路と、該複数の第1の論理回路の出力の論理和を得る第2の論理回路と、前記遅延回路の遅延量と基準の遅延量とを比較する比較回路と、該比較回路の出力によって前記バッファ回路の遅延量を制御する回路と、を備えたことを特徴とするパルス発生回路。 - 遅延量が電気的に制御可能な第1のバッファ回路を所定段数縦続接続してなる遅延回路
と、該遅延回路の出力に接続され、該遅延回路の1段当たりの遅延量に相当する時間幅の
パルスを発生する複数の第1の論理回路と、該複数の第1の論理回路の出力の論理和を得る第2の論理回路と、前記第1のバッファ回路と相似な電気特性を持つ第2のバッファ回路を有して成る発振回路と、該発振回路を含み当該発振回路の出力と基準周波数とを比較して当該発振回路の発振周波数が基準周波数に位相固定されるように前記第2のバッファ回路の遅延量を帰還制御する位相固定ループとを備え、前記第1のバッファ回路の遅延量が前記位相固定ループの帰還制御と同一に制御されることを特徴とするパルス発生回路。 - 遅延量が電気的に制御可能なバッファ回路を所定段数縦続接続してなる遅延回路と、該
遅延回路の出力に接続され、該遅延回路の1段当たりの遅延量に相当する時間幅のパルス
を発生する複数の第1の論理回路と、該複数の第1の論理回路の出力の論理和を得る第2の論理回路と、前記遅延回路の所定段のバッファ回路の出力と当該遅延回路の入力と接続してリング発振回路を形成するスイッチ手段と、そのリング発振回路を含む位相固定ループと、該位相固定ループが基準周波数にロックした際の信号を前記バッファ回路の遅延量の制御信号として保持する手段とを備え、前記第1及び第2の論理回路の作動タイミングを、記位相固定ループが解除され、且つ前記バッファ回路の遅延量が前記位相固定ルー
プのロック時の遅延量に等しくなるように制御された時点としたことを特徴とするパルス
発生回路。 - 複数段の遅延回路と1つのゲート回路とをループ状に接続して成る発振回路と、該発
振回路の各段の出力から当該各段の遅延量に相当する時間幅のパルスを発生する複数の第
1の論理回路と、該複数の第1の論理回路の出力の論理和を得る第2の論理回路とを備えたことを特徴とするパルス発生回路。 - 前記遅延回路は、遅延量の制御が可能であって当該遅延量は所定の値となるよう制御さ
れ得るように構成されていることを特徴とする請求項2または6の何れか一項に記載のパルス発生回路。 - 遅延量が電気的に制御可能な複数のバッファ回路とゲート回路とをループ状に接続して成る発振回路と、該発振回路の各段の出力から当該各段の遅延量に相当する時間幅のパルスを発生する複数の第1の論理回路と、該複数の第1の論理回路の出力の論理和を得る第2の論理回路と、前記各段の遅延量と基準の遅延量とを比較する比較回路と、該比較回路の出力によって前記バッファ回路の遅延量を制御する回路とを備えたことを特徴とするパルス発生回路。
- 遅延量が電気的に制御可能な複数の第1のバッファ回路とゲート回路とをループ状に接続して成る発振回路と、該発振回路の各段の出力から当該各段の遅延量に相当する時間
幅のパルスを発生する複数の第1の論理回路と、該複数の第1の論理回路の出力の論理和を取る第2の論理回路と、前記第1のバッファ回路と相似な電気特性を持つ第2のバッファ回路を有して成る発振回路と、該発振回路を含み当該発振回路の出力と基準周波数とを比較して当該発振回路の発振周波数が基準周波数に位相固定されるように前記第2のバッファ回路の遅延量を帰還制御する位相固定ループとを備え、前記第1のバッファ回路の遅延量が前記位相固定ループの帰還制御と同一に制御されることを特徴とするパルス発生回路。 - 前記制御可能なバッファ回路は、CMOSインバータと、該CMOSインバータに流入する電流を制御する手段とからなることを特徴とする請求項3〜5、または請求項7〜9の何れか一項に記載のパルス発生回路。
- 前記制御可能なバッファ回路は、CMOS電流モードロジック回路を有して成るバッファ回路であり、該バッファ回路の流入電流の制御によって遅延量を可変することを特徴とする請求項3〜5の何れか一項に記載のパルス発生回路。
- 前記第1及び第2の論理回路は、CMOS電流モードロジック回路を有して成ることを特徴とする請求項2〜11の何れか一項に記載のパルス発生回路。
- 縦続接続されたN+1段(Nは正の整数)の遅延回路と、前記遅延回路のi(iは1≦i≦Nの偶数)段目の出力Diおよび前記遅延回路のi−1段目の出力の否定論理XDi-1の論理積を得る第1の論理積回路と、前記遅延回路のi段目の出力Diの否定論理XDiおよび前記遅延回路のi+1段目の出力のDi+1の論理積を得る第2の論理積回路と、前記 第1の論理積回路出力が真のとき第1の電位レベルに前記第2の論理積回路出力が真のときに第2の電位レベルに接続しそれ以外のときは第3の電位レベルに接続するスイッチ手段とを備えたことを特徴とするパルス発生回路。
- 前記遅延回路は、遅延量の制御が可能であって当該遅延量は所定の値となるよう制御されることを特徴とする請求項13に記載のパルス発生回路。
- 前記遅延回路は、N+1段のMOSインバータと前記MOSインバータに流入する電源電流を制御する手段により構成され、電源電流の制御によって前記遅延回路の当該遅延量が所定の値となるよう制御されることを特徴とする請求項13〜14の何れか一項に記載のパルス発生回路。
- 前記第1または第2の論理積回路は出力信号の遷移時間が重ならないように制御する手段を有することを特徴とする請求項13〜15の何れか一項に記載のパルス発生回路。
- 前記第1の論理積回路のうち遅延回路の2段目の出力D2および前記遅延回路の1段目 の出力の否定論理XD1の論理積を得る論理積回路と、前記第2の論理積回路のうち前記
遅延回路のN段目の出力DNの否定論理XDNおよび前記遅延回路のN+1段目の出力のDN+1の論理積を得る論理積回路はその出力が真となる時間が他に比べて短くなるように設定する手段を備えることを特徴とする請求項13〜16の何れか一項に記載のパルス発生回路。 - 前記第1の論理積回路のうち遅延回路の2段目の出力D2および前記遅延回路の1段目の出力の否定論理XD1の論理積を得る論理積回路と、前記第2の論理積回路のうち前記遅延回路のN段目の出力DNの否定論理XDNおよび前記遅延回路のN+1段目の出力のDN+1の論理積を得る論理積回路によって制御される前記スイッチ手段はその導通インピーダンスがその他のスイッチ手段に比べて大きく設定されていることを特徴とする請求項13〜17の何れか一項に記載のパルス発生回路。
- 前記遅延回路の初段を省略し初段出力信号の替わりに前記遅延回路への入力信号を接続することを特徴とする請求項13〜18の何れか一項に記載のパルス発生回路。
- 姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された複数の筐体間での信号の授受を無線で行うための無線部を各該当する前記筐体に備え、且つ、前記無線部は、請求項1〜19の何れか一項に記載のパルス発生回路を適用して構成されていることを特徴とする電子装置。
- 姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された第1の筐体および第2の筐体と、前記第1の筐体および第2の筐体間での信号の授受を無線で行うために前記第1の筐体および第2の筐体にそれぞれ設けられた各無線部とを備え、且つ、該当する前記無線部は、請求項1〜19の何れか一項に記載のパルス発生回路を適用して構成されていることを特徴とする携帯電話機。
- 姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された第1の筐体および第2の筐体と、前記第1の筐体および第2の筐体間での信号の授受を無線で行うために前記第1の筐体および第2の筐体にそれぞれ設けられた各無線部とを備え、且つ、該当する前記無線部は、請求項1〜19の何れか一項に記載のパルス発生回路を適用して構成されていることを特徴とするパーソナルコンピュータ。
- 同一筺体内に実装される複数の回路ブロックないし回路基板のうちの所定の相互間で無線により信号の授受を行うための少なくとも一対の無線部を具備し、且つ、該当する前記無線部は、請求項1〜19のいずれか一項に記載のパルス発生回路を適用して構成されことを特徴とする電子装置。
- 姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された複数の筐体間での信号の授受を無線で行う情報伝送方法であって、前記無線による信号の授受を、請求項1〜19の何れか一項に記載のパルス発生回路を適用して行うことを特徴とする情報伝送方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006172463A JP2007228546A (ja) | 2005-09-13 | 2006-06-22 | パルス発生回路およびこの回路を用いた電子装置、携帯電話機、パーソナルコンピュータ、ならびに、この回路を用いる情報伝送方法 |
EP06018964A EP1764920A2 (en) | 2005-09-13 | 2006-09-11 | Pulse generating circuit and corresponding electronic device, cellular phone set, personal computer, and information transmitting method using this circuit |
US11/531,031 US7449932B2 (en) | 2005-09-13 | 2006-09-12 | Pulse generating circuit, electronic device using this pulse generating circuit, cellular phone set, personal computer, and information transmitting method using this circuit |
US12/245,917 US20090058490A1 (en) | 2005-09-13 | 2008-10-06 | Pulse generating circuit, electronic device using this pulse generating circuit, cellular phone set, personal computer, and information transmitting method using this circuit |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005265359 | 2005-09-13 | ||
JP2006017495 | 2006-01-26 | ||
JP2006172463A JP2007228546A (ja) | 2005-09-13 | 2006-06-22 | パルス発生回路およびこの回路を用いた電子装置、携帯電話機、パーソナルコンピュータ、ならびに、この回路を用いる情報伝送方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007228546A true JP2007228546A (ja) | 2007-09-06 |
Family
ID=37507659
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006172463A Withdrawn JP2007228546A (ja) | 2005-09-13 | 2006-06-22 | パルス発生回路およびこの回路を用いた電子装置、携帯電話機、パーソナルコンピュータ、ならびに、この回路を用いる情報伝送方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US7449932B2 (ja) |
EP (1) | EP1764920A2 (ja) |
JP (1) | JP2007228546A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009100079A (ja) * | 2007-10-15 | 2009-05-07 | Seiko Epson Corp | パルス発生回路およびuwb通信装置 |
JP2009100080A (ja) * | 2007-10-15 | 2009-05-07 | Seiko Epson Corp | パルス発生回路およびuwb通信装置 |
EP2119652A2 (en) | 2007-05-28 | 2009-11-18 | Ricoh Company, Ltd. | Recording-medium feeding device |
US7855589B2 (en) | 2008-03-03 | 2010-12-21 | Seiko Epson Corporation | Pulse generator circuit and communication apparatus |
US10637451B2 (en) | 2018-08-21 | 2020-04-28 | Fujitsu Limited | Pulse position modulation circuit and transmission circuit |
JP2023044202A (ja) * | 2021-09-17 | 2023-03-30 | 株式会社豊田中央研究所 | センサ |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1833173A1 (en) * | 2006-03-06 | 2007-09-12 | Seiko Epson Corporation | Pulse generator and method of genrerating pulses, such as for template generation in impulse radio systems |
US7719338B2 (en) * | 2007-06-05 | 2010-05-18 | Seiko Epson Corporation | Pulse generating circuit and UWB communication system |
JP2009239895A (ja) * | 2008-03-03 | 2009-10-15 | Seiko Epson Corp | パルス発生回路及び通信装置 |
EP2211464A1 (de) * | 2009-01-26 | 2010-07-28 | Siemens Aktiengesellschaft | Kommunikationsschaltung und Kommunikationsverfahren |
GB201015729D0 (en) | 2010-09-20 | 2010-10-27 | Novelda As | Pulse generator |
GB201015730D0 (en) | 2010-09-20 | 2010-10-27 | Novelda As | Continuous time cross-correlator |
KR101744202B1 (ko) * | 2010-12-03 | 2017-06-09 | 울산과학기술원 | 펄스 생성기 및 펄스 생성 방법 |
US8797075B2 (en) * | 2012-06-25 | 2014-08-05 | Intel Corporation | Low power oversampling with reduced-architecture delay locked loop |
RU2580101C1 (ru) * | 2015-01-19 | 2016-04-10 | Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" - Госкорпорация "Росатом" | Корпус генератора импульсных напряжений |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10215153A (ja) * | 1997-01-30 | 1998-08-11 | Toshiba Corp | クロック逓倍回路及び半導体集積回路 |
JP2000341100A (ja) * | 1999-05-25 | 2000-12-08 | Nec Corp | 多相クロック信号発生回路、移相クロック信号発生回路及び逓倍クロック信号発生回路 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6037812A (en) * | 1998-05-18 | 2000-03-14 | National Semiconductor Corporation | Delay locked loop (DLL) based clock synthesis |
US6421389B1 (en) * | 1999-07-16 | 2002-07-16 | Time Domain Corporation | Baseband signal converter for a wideband impulse radio receiver |
US7027493B2 (en) * | 2000-01-19 | 2006-04-11 | Time Domain Corporation | System and method for medium wide band communications by impluse radio |
US20030108133A1 (en) * | 2001-10-11 | 2003-06-12 | Richards James L. | Apparatus and method for increasing received signal-to-noise ratio in a transmit reference ultra-wideband system |
-
2006
- 2006-06-22 JP JP2006172463A patent/JP2007228546A/ja not_active Withdrawn
- 2006-09-11 EP EP06018964A patent/EP1764920A2/en not_active Withdrawn
- 2006-09-12 US US11/531,031 patent/US7449932B2/en active Active
-
2008
- 2008-10-06 US US12/245,917 patent/US20090058490A1/en not_active Abandoned
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10215153A (ja) * | 1997-01-30 | 1998-08-11 | Toshiba Corp | クロック逓倍回路及び半導体集積回路 |
JP2000341100A (ja) * | 1999-05-25 | 2000-12-08 | Nec Corp | 多相クロック信号発生回路、移相クロック信号発生回路及び逓倍クロック信号発生回路 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2119652A2 (en) | 2007-05-28 | 2009-11-18 | Ricoh Company, Ltd. | Recording-medium feeding device |
JP2009100079A (ja) * | 2007-10-15 | 2009-05-07 | Seiko Epson Corp | パルス発生回路およびuwb通信装置 |
JP2009100080A (ja) * | 2007-10-15 | 2009-05-07 | Seiko Epson Corp | パルス発生回路およびuwb通信装置 |
US7855589B2 (en) | 2008-03-03 | 2010-12-21 | Seiko Epson Corporation | Pulse generator circuit and communication apparatus |
US10637451B2 (en) | 2018-08-21 | 2020-04-28 | Fujitsu Limited | Pulse position modulation circuit and transmission circuit |
JP2023044202A (ja) * | 2021-09-17 | 2023-03-30 | 株式会社豊田中央研究所 | センサ |
JP7491283B2 (ja) | 2021-09-17 | 2024-05-28 | 株式会社豊田中央研究所 | センサ |
Also Published As
Publication number | Publication date |
---|---|
US20070058769A1 (en) | 2007-03-15 |
EP1764920A2 (en) | 2007-03-21 |
US7449932B2 (en) | 2008-11-11 |
US20090058490A1 (en) | 2009-03-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2007228546A (ja) | パルス発生回路およびこの回路を用いた電子装置、携帯電話機、パーソナルコンピュータ、ならびに、この回路を用いる情報伝送方法 | |
US7616038B2 (en) | Clock modulation circuit for correcting duty ratio and spread spectrum clock generator including the same | |
WO2007037132A1 (ja) | パラレルシリアル変換回路およびそれを用いた電子機器 | |
KR100810008B1 (ko) | 전원 공급 시스템 및 직렬 통신 장치 | |
WO2003103144A1 (ja) | レベルシフト回路、表示装置および携帯端末 | |
US20170324414A1 (en) | Multi-stage frequency dividers and poly-phase signal generators | |
US7313212B2 (en) | Shift register having low power consumption and method of operation thereof | |
US7719338B2 (en) | Pulse generating circuit and UWB communication system | |
JP2004088784A (ja) | 差動相補形cmosラッチおよび同一型式を使用したディジタル直交局部発振器 | |
US7098711B2 (en) | Semiconductor device, receiver circuit, and frequency multiplier circuit | |
JP4179272B2 (ja) | 電子装置、信号伝送装置および無線通信端末 | |
US9448580B2 (en) | Methods and apparatus for generating clock signals based on duty code and period code | |
US6121906A (en) | Serial/parallel selective converter | |
US7960866B2 (en) | Pulse generation circuit and UWB communication device | |
KR100731449B1 (ko) | 펄스 발생 회로 및 이 회로를 이용한 전자 장치, 휴대전화기, 퍼스널 컴퓨터, 및, 이 회로를 이용한 정보 전송방법 | |
KR100679862B1 (ko) | 지연고정루프를 이용한 주파수 체배기 | |
WO2022017033A1 (zh) | 时钟信号产生电路、时钟信号产生方法及电子设备 | |
JP4992480B2 (ja) | パルス発生回路 | |
JP2009239895A (ja) | パルス発生回路及び通信装置 | |
JP2007274681A (ja) | パルス発生回路 | |
JP2008054079A (ja) | パルス発生回路およびこの回路を用いた電子装置ならびにこの回路を用いる情報伝送方法 | |
JP2007312321A (ja) | シリアル・パラレル変換用の半導体集積回路 | |
JP3979345B2 (ja) | 無線送信回路 | |
JP4687082B2 (ja) | 電子装置および無線通信端末 | |
JP2008182298A (ja) | パルス発生回路およびこの回路を用いた電子装置、携帯電話機、パーソナルコンピュータ、ならびに、この回路を用いる情報伝送方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090507 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110929 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111025 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20111212 |