JP2007220110A - 埋め込み型コンピュータシステムの各構成部材のための共通化インターフェース - Google Patents

Abstract

【課題】共通化インターフェースを介して、非揮発性メモリコントローラ、および揮発性メモリをアクセスするための方法および装置を提供する。
【解決手段】共通化インターフェースの共通化された各制御信号を介して、非揮発性メモリコントローラ、および揮発性メモリの一方を選択することを含み、上記共通化された各制御信号は、非揮発性メモリコントローラ、および揮発性メモリに対して出力される。本発明の方法は、さらに、上記共通化された各制御信号を介して、選択された非揮発性メモリコントローラ、および揮発性メモリの一方に対して、各コマンドを共通化インターフェースを介して出力することを含む。
【選択図】図１

Description

発明の詳細な説明

［技術分野］
本発明は、一般的には、コンピュータシステムに関し、特に、コンピュータシステムの各構成部材を接続するための改良されたシステムおよび方法に関するものである。

［背景技術］
携帯電話、ＰＤＡ、携帯型音楽プレイヤー、携帯型の電子機器などの、現代の数多くの電子デバイスは、通常、埋め込み型コンピュータシステムが組み入れられている。埋め込み型コンピュータシステムは、通常、コンピュータプロセッサ（以降、ホストとして記述）、非揮発性メモリ（ＮＡＮＤフラッシュメモリおよび／またはＲＯＭメモリといった））、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）といった揮発性メモリを含んでいる。上記ホストは、中央処理ユニット（ＣＰＵ）、デジタルシグナルプロセッサ（ＤＳＰ）、マイクロ制御ユニット（ＭＣＵ）、または、ダイレクトメモリアクセス（ＤＭＡ）といったデータ伝送デバイスを含んでもよい。

必要に応じて、非揮発性メモリコントローラ（例えば、ＮＡＮＤフラッシュメモリコントローラ）を、非揮発性メモリのアクセスでの使用のために設けてもよい。非揮発性メモリコントローラを設けることによって、非揮発性メモリの制御および管理の各タスクの負荷は、上記ホストから除かれ、上記非揮発性メモリコントローラに負担されるようにできるから、上記ホストの設計を簡素化でき、上記ホストが上記埋め込み型コンピュータシステムにて必要な他の処理を取り扱うことができるようになる。

ホスト、非揮発性メモリコントローラ、非揮発性メモリ、および揮発性メモリが、埋め込み型コンピュータシステムにおいて設けられている場合、埋め込み型コンピュータシステムでは、各構成部材は、それぞれ、他の各構成部材と接続するための１以上のインターフェースを備えていることが多い。埋め込み型コンピュータシステムにおいて、設計や実装のコストを低減し、かつ、上記埋め込み型コンピュータシステムの消費電力を削減するために、各構成部材の処理実行レベルを高く維持した状態にて、上記各インターフェースの接続のためのピン数をできれば減少させたいという要求がある。

したがって、現時点において、埋め込み型コンピュータシステムの、ホスト、非揮発性メモリコントローラ、および揮発性メモリを互いに接続するための改良されたシステムおよび方法が必要とされている。

［本発明の要旨］
本発明の各実施形態は、共通化インターフェースを介して、非揮発性メモリコントローラ、および揮発性メモリをアクセスするための方法および装置を提供する。一実施形態では、本発明の方法は、共通化インターフェースの共通化された各制御信号を介して、非揮発性メモリコントローラ、および揮発性メモリの一方を選択することを含み、上記共通化された各制御信号は、非揮発性メモリコントローラ、および揮発性メモリに対して出力される。本発明の方法は、また、上記共通化された各制御信号を介して、選択された非揮発性メモリコントローラ、および揮発性メモリの一方に対して、各コマンドを共通化インターフェースを介して出力することを含む。

［図面の簡単な説明］
本発明の上述した各特徴は、上述した要旨によって簡潔に理解され、また、本各実施形態や、添付された各図面の図示により参照されてもよい本発明の詳細な説明によってより詳細に理解されるであろう。しかし、添付した各図面は、本発明の典型的な各実施形態を図示するためだけのものであり、よって、本発明の権利範囲を限定するものではない。これにより、本発明は、同等な効果を発揮できる他の各実施形態も受け入れることが可能なものである。

図１は、本発明の一実施形態に係る、模範的なシステムを示すブロック図である。

図２Ａ−Ｃは、本発明の一実施形態に係る、システムの各モードを示すブロック図である。

図３は、本発明の一実施形態に係る、埋め込み型のシステムのための共通化インターフェースを示すブロック図である。

図４は、本発明の一実施形態に係る、共通化インターフェースを介して、上記ホストがメモリをアクセスする際に用いるためのプロセスを示すフロー図である。

図５は、本発明の一実施形態に係る、共通化インターフェースを介して、上記非揮発性メモリコントローラが揮発性メモリをアクセスする際に用いるためのプロセスを示すフロー図である。

図６は、本発明の一実施形態に係る、共通化インターフェースを介して、揮発性メモリへの同時アクセスを実行するためのハードウエアを示すブロック図である。

［本発明の好ましい実施形態の詳細な説明］
本発明の各実施形態は、一般的には、共通化インターフェースを介して、非揮発性メモリコントローラ、および揮発性メモリをアクセスするための方法および装置を提供する。一実施形態では、本発明の方法は、共通化インターフェースの共通化された各制御信号を介して、非揮発性メモリコントローラ、および揮発性メモリの一方を選択することを含み、上記共通化された各制御信号は、非揮発性メモリコントローラ、および揮発性メモリに対してそれぞれ出力される。

本発明の方法は、また、上記共通化された各制御信号を介して、選択された非揮発性メモリコントローラ、および揮発性メモリの一方に対して、各コマンドを出力することを含む。非揮発性メモリコントローラ、および揮発性メモリに対してそれぞれ出力される各制御信号を共通化することにより、非揮発性メモリコントローラと揮発性メモリとをインターフェース（接続）するために必要とされるピンの数を低減できるから、上記コンピュータシステムにおいて、複雑さや消費電力を低減できる。

本発明の各実施形態について、埋め込み型のコンピュータシステムに関して後述される。上記コンピュータシステムは、ホストプロセッサ、揮発性メモリ、および非揮発性メモリを含む。しかしながら、上記埋め込み型のコンピュータシステムは、必要に応じて、複数の各ホストプロセッサ、複数の各揮発性メモリ、および／または複数の各非揮発性メモリを含んでもよい。

上記揮発性メモリは、ＤＲＡＭやＳＲＡＭのどのタイプ、または他のタイプの揮発性メモリを含んでもよい。上記非揮発性メモリは、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、プログラマブルリード−オンリーメモリ（ＰＲＯＭ）、電気的に消去可能なプログラマブルリード−オンリーメモリ（ＥＥ−ＰＲＯＭ）、リード−オンリーメモリ（ＲＯＭ）のどのようなタイプも、または、他のどのようなタイプの非揮発性メモリを含んでもよい。

上記ホストプロセッサは、中央処理ユニット（ＣＰＵ）、デジタルシグナルプロセッサ（ＤＳＰ）、マイクロ制御ユニット（ＭＣＵ）、または、ダイレクトメモリアクセス（ＤＭＡ）といったデータ伝送デバイスを含む、どのようなタイプのプロセッサを含んでもよい。上記コンピュータシステムの個々のチップは、必要に応じて、複数の各タイプの各プロセッサおよび／または複数の各タイプの各メモリを含んでもよい。例えば、上記ホストは、ＣＰＵ、ＤＳＰおよびＳＲＡＭを含んでもよい。

上記非揮発性メモリは、必要に応じて、ＲＯＭおよびフラッシュメモリを含んでもよい。本発明の各実施形態にて使用可能な、他の模範的な組み合わせは、当業者にとって容易に理解されるべきものである。

［模範的な埋め込み型のコンピュータシステム］
図１は、本発明の一実施形態に係る、模範的なコンピュータシステム１００を示すブロック図である。図示されているように、上記コンピュータシステム１００は、ホスト１０２、揮発性メモリ１０４（例えば、ＤＲＡＭ、ＳＤＲＡＭ、ＤＤＲ−ＳＤＲＡＭ、ＬＰ−ＳＤＲＡＭ、および／または他の何れかのタイプの揮発性メモリ）、非揮発性メモリコントローラ１０６、および非揮発性メモリ１０８（例えば、ＲＯＭ、ＰＲＯＭ、ＥＥ−ＲＯＭ、ＮＡＮＤフラッシュメモリ、ＮＡＮフラッシュメモリ、および／または他の何れかのタイプの非揮発性メモリ）を含むことができる。

上記非揮発性メモリコントローラ１０６は、必要に応じて、ブートコードバッファ１２０、ＮＡＮＤマネージャ回路１２２、ＤＲＡＭインターフェース１２４、コントローラコードバッファ１２６、コントローラコア１２８、ＤＭＡ回路１３０、および非揮発性メモリインターフェース１３２を含んでもよい。

上記非揮発性メモリインターフェース１３２は、上記非揮発性メモリコントローラ１０６によって、各ブートコード、各コントローラコード、オペレーティングシステムコード、各アプリケーションコード、データ、および他の何れの情報も含む非揮発性メモリ１０８に記憶された情報をアクセスするために使用されてもよい。

同様に、上記ＤＲＡＭインターフェース１２４は、上記非揮発性メモリコントローラ１０６によって、上記揮発性メモリ１０４をアクセスするように使用されてもよい。後述するように、非揮発性メモリ１０８内の情報を、ブートコードバッファ１２０、コントローラコードバッファ１２６、および／または揮発性メモリ１０４にロードして、上記コンピュータシステム１００の始動のために使用されてもよい。

上記コントローラコア１２８は、例えば、コントローラコードバッファ１２６内に記憶された各コントローラコードを走らせることにより、コントローラの各動作を実行するために使用されてもよい。また、後述するように、上記ＤＭＡ回路１３０は、非揮発性メモリ１０８から揮発性メモリ１０４に情報を自動的にトランスファ（転送）するために利用されてもよい。

本発明の一実施形態では、共通化インターフェース１４０が、ホスト１０２によって、非揮発性メモリ１０８（例えば、非揮発性メモリコントローラ１０６を介して）および揮発性メモリ１０４をアクセスするために用いられている。図示されているように、上記共通化インターフェース１４０の部分は、揮発性メモリ１０４に対するシンクロナス（同期型）シリアルコネクション（例えば、高速コネクション、ＤＱ／ＤＱＳ１１０）を含むことができる。

上記共通化インターフェース１４０は、また、揮発性メモリ１０４および／または非揮発性メモリコントローラ１０６に対し、各制御信号および各アドレスビットを供給するための、共通化された各アドレス／制御ライン（ＡＤＲ／ＣＴＬ１１２）を含むことができる。また、後ほど詳述するように、他の各インターフェースコネクションが、さらに設けられてもよい。

非揮発性メモリコントローラ１０６および揮発性メモリ１０４をアクセスするための共通化インターフェース１４０を設けることによって、上記ホスト１０２と非揮発性メモリコントローラ１０６とを接続するための、別のピンを不要とすることができる。例えば、非揮発性メモリコントローラ１０６に接続されたアドレスおよび制御のための各ピンは、揮発性メモリ１０４にも接続することができる。

［共通化インターフェースを利用する動作の各モード］
本発明の一実施形態では、共通化インターフェース１４０は、複数の各モードの内の一つにてメモリアクセスを実行するために利用されてもよい。各図２Ａ〜２Ｃは、本発明の一実施形態に係る上記コンピュータシステム１００の動作の各モードをそれぞれ図示するものである。

図２Ａは、本発明の一実施形態に係る、ホスト１０２が揮発性メモリ１０４をアクセスする動作の第１モードを示すブロック図である。図示されているように、ホスト１０２は、共通化インターフェース１４０を介して、情報を、揮発性メモリ１０４に書き込み、揮発性メモリ１０４から読み出すことができる。ホスト１０２が揮発性メモリ１０４をアクセスする場合、上記ホスト１０２は、ホスト１０２が上記共通化インターフェース１４０において、マスター（例えば、設定された通信を始動し、制御する共通化インターフェース１４０の側にて）として機能していることを示す各信号を明示して主張することができる。

ホスト１０２が上記共通化インターフェース１４０において、マスターとして機能していることを示す各信号を明示して主張することによって、上記コンピュータシステム１００における、共通化インターフェース１４０に接続されている他の構成部材（例えば、非揮発性メモリコントローラ１０６）は、上記共通化インターフェース１４０を同時に制御することを試みることができなくなる。例えば、ホスト１０２は、揮発性メモリ１０４を選択するための、共通化されたアドレスおよび制御の各信号を利用し、上記揮発性メモリ１０４に対し各コマンドを出力し、かつ、上記揮発性メモリ１０４内のアドレスを選択することができる。本一実施形態では、ホスト１０２は、シンクロナスシリアルポート１１０（または、高速ポート）を利用して、上記揮発性メモリ１０４に対してデータをトランスファ（転送）し、上記揮発性メモリ１０４からデータをトランスファ（転送）することができる。上記第１モードにて利用される、模範的に例示される各信号の詳細については後述される。

図２Ｂは、本発明の一実施形態に係る、ホスト１０２が非揮発性メモリ１０８をアクセスする動作の第２モードを示すブロック図である。ホスト１０２が非揮発性メモリ１０８をアクセスする場合、ホスト１０２は、ホスト１０２が上記共通化インターフェース１４０において、マスターとして機能していることを示す各信号を明示して主張することができる。また、ホスト１０２は、非揮発性メモリコントローラ１０６を選択するための、共通化されたアドレスおよび制御の各信号を利用し、上記非揮発性メモリコントローラ１０６に対し各コマンドを出力し、かつ、上記非揮発性メモリ１０８内のアドレスを選択することができる。

上記共通化インターフェース１４０を介してホスト１０２により供給された上記各コマンドおよび／または各アドレスに対応して、上記非揮発性メモリコントローラ１０６は、例えば、非揮発性メモリインターフェース１３２を介して、非揮発性メモリ１０８内のアドレスにアクセスできる。本一実施形態では、ホスト１０２は、アシンクロナス（非同期型）パラレルポートを利用して、ホスト１０２と非揮発性メモリコントローラ１０６との間にてデータをやりとりできる。上記データは、非揮発性メモリコントローラ１０６により、上記非揮発性メモリ１０８に対して書き込むデータや、上記非揮発性メモリ１０８から読み出されるデータを含む。上記第２モードにて利用される、模範的に例示される各信号の詳細については後述される。

図２Ｃは、本発明の一実施形態に係る、非揮発性メモリコントローラ１０６が揮発性メモリ１０４をアクセスする動作である第３モードを示すブロック図である。非揮発性メモリコントローラ１０６が揮発性メモリ１０４をアクセスする場合、非揮発性メモリコントローラ１０６は、非揮発性メモリコントローラ１０６が上記共通化インターフェース１４０において、マスターとして機能していることを示す各信号を明示して主張することができる（それゆえ、ホスト１０２が同時に共通化インターフェース１４０を利用することを防止する）。

そのとき、非揮発性メモリコントローラ１０６は、揮発性メモリ１０４を選択するための、共通化されたアドレスおよび制御の各信号を利用し、上記揮発性メモリ１０４に対し各コマンドを出力し、かつ、上記揮発性メモリ１０４内のアドレスを選択することができる。本一実施形態では、非揮発性メモリコントローラ１０６は、アシンクロナスパラレルポートを利用して、非揮発性メモリコントローラ１０６と揮発性メモリ１０４の間にてデータをやりとりできる。

本一実施形態では、上記非揮発性メモリコントローラ１０６は、非揮発性メモリ１０８と揮発性メモリ１０４との間にてデータをトランスファできる。例えば、データを、非揮発性メモリ１０８から揮発性メモリ１０４にトランジスタする場合、非揮発性メモリコントローラ１０６は、非揮発性メモリインターフェース１３２を利用して、非揮発性メモリ１０８からデータを読み出すことができる。

その後、非揮発性メモリ１０８から読み出されたデータを、非揮発性メモリコントローラ１０６から、共通化インターフェース１４０を介して揮発性メモリ１０４に書き込むことができる。同様に、揮発性メモリ１０４から読み出されたデータを、共通化インターフェース１４０および非揮発性メモリコントローラ１０６を介して非揮発性メモリ１０８に書き込むことができる。

必要に応じて、非揮発性メモリコントローラ１０６は、非揮発性メモリ１０８と揮発性メモリ１０４との間での、ダイレクトメモリアクセス（ＤＭＡ）のトランスファを実行するために利用されてもよい。上記第３モードにて利用される、模範的に例示される各信号の詳細については後述される。

［模範的に例示される共通化インターフェース］
図３は、本発明の一実施形態に係る、埋め込み型のコンピュータシステム１００のための共通化インターフェース１４０を示すブロック図である。図示されているように、上記共通化インターフェース１４０は、共通化されたアドレスおよび制御のライン１１２、並びにシンクロナスシリアルコネクション１１０のための各コネクションを含むことができる。図示されているように、上記共通化インターフェース１４０は、ホスト１０２または、非揮発性メモリコントローラ１０６に対して接続されてもよい。

本一実施形態では、シンクロナスシリアルコネクション１１０のための各信号は、チップセレクト信号（ＣＳ＃、＃は、上記信号がアクティブ−ローであってもよいことを示す）、クロック信号（ＣＬＫ）、反転クロック信号（ＣＬＫ＃）、クロックイネーブル信号（ＣＫＥ）、データマスク信号（ＤＭｓ）、シリアルデータ信号（ＤＱ）、およびシリアルデータストローブ信号（ＤＱＳｓ）を含むことができる。

上記の共通化されたアドレスおよび制御の各信号１１２は、揮発性メモリ１０４をアクセスするために使用される揮発性メモリの各コネクション３２０、および非揮発性メモリコントローラ１０６を介して非揮発性メモリ１０８をアクセスするために使用される非揮発性メモリコントローラの各コネクション３２２を含むことができる。本一実施形態では、揮発性メモリの各コネクション３２０は、書き込み−イネーブル信号（ＷＥ＃）、列（カラム）−アドレスストローブ信号（ＣＡＳ＃）、行（ロウ）−アドレスストローブ信号（ＲＡＳ＃）、アドレスバス（Ａ［１５：０］）、およびバンク（bank）アドレスビット(ＢＡ［１］、ＢＡ［０］)を含むことができる。

図示されているように、揮発性メモリの各コネクション３２０は、非揮発性メモリコントローラの各コネクション３２２に接続されていてもよい。それぞれ、ＷＥ＃コネクションは、揮発性メモリの各コネクション３２０、および非揮発性メモリコントローラの各コネクション３２２との間にて共有化されてもよい。ＣＡＳ＃コネクションは、非揮発性メモリコントローラの各コネクション３２２のためのアドレスラッチ信号（ＡＬＥ）と共有化されてもよい。

ＲＡＳ＃信号は、非揮発性メモリコントローラの各コネクション３２２のための読み出し−イネーブル信号（ＲＥ＃）と共有化されてもよい。アドレスバス（Ａ［１５：０］）は、非揮発性メモリコントローラの各コネクション３２２のための、マルチプレックス化された入出力の各ピンＩＯ［１５：０］と共有化されてもよい。

ＢＡ［１］は、非揮発性メモリコントローラの各コネクション３２２のための、チップ−イネーブル信号と共有化されてもよい。ＢＡ［０］は、非揮発性メモリコントローラの各コネクション３２２のための、マスター−アクセス信号（ＭＡ＃）と共有化されてもよい。上記の対応する各共有化された各コネクション（模範的なホストのピン数と共に）については、下記の表１にも示されている。

本発明の一実施形態では、非揮発性メモリコントローラ１０６のためのチップ−イネーブル信号（ＣＥ＃）３０６は、上記共通化インターフェース１４０のチップ−イネーブル信号ＣＥ＃および上記チップセレクト信号ＣＳ＃から論理的に導き出すことができる。チップ−イネーブル信号ＣＥ＃およびチップセレクト信号ＣＳ＃からチップ−イネーブル信号（ＣＥ＃）３０６を導き出すことによって、非揮発性メモリコントローラ１０６は、ホスト１０２が、非揮発性メモリコントローラ１０６または揮発性メモリ１０４の何れを選択しているかを決定することができる。

チップ−イネーブル信号（ＣＥ＃）３０６が、チップ−イネーブル信号ＣＥ＃およびチップセレクト信号ＣＳ＃からを導き出されていない場合、非揮発性メモリコントローラ１０６は、非揮発性メモリコントローラ１０６が選択されていないときでも、上記の共通化されたアドレスおよび制御の各信号１１２に対し反応してもよい。例えば、チップ−イネーブル信号ＣＥ＃が、低い論理レベルに低下され、かつ、チップセレクト信号ＣＳ＃が、高い論理レベルに上昇されたとき（よって、揮発性メモリ１０４が非選択状態）、非揮発性メモリコントローラ１０６を選択した状態にできる（つまり、チップ−イネーブル信号ＣＥ＃の論理レベルを低下できる）。

上記選択回路は、チップセレクト信号ＣＳ＃を反転するＮＯＴゲート３０２、およびチップ−イネーブル信号ＣＥ＃および上記反転されたチップセレクト信号ＣＳ＃を論理的にオア（ＯＲ）するＯＲゲート３０４を含むことができる。本一実施形態では、上記選択回路は、ホスト１０２、揮発性メモリ１０４または非揮発性メモリコントローラ１０６とは別の回路として設けられてもよい。

必要に応じて、ホスト１０２、または非揮発性メモリコントローラ１０６は、チップ−イネーブル信号（ＣＥ＃）３０６を生成するチップの、予備のピンにおいて、入力または出力状態に必要な信号と共に上記チップ−イネーブル信号（ＣＥ＃）３０６を生成してもよい。上記共通化インターフェースのためのトランスファモードの選択の詳細な説明については、図４および図５に基づき後述される。

［上記共通化インターフェースにおける動作のモードの選択］
本発明の一実施形態では、ホスト１０２、および非揮発性メモリコントローラ１０６は、上記共通化インターフェース１４０のＣＳ＃、ＣＥ＃、およびＭＡ＃の各信号を用いて、上記共通化インターフェース１４０のマスターを選択し、かつ上記共通化インターフェース１４０を介して制御されるチップが何れであるかを選択するようになっている。

図４は、本発明の一実施形態に係る、共通化インターフェース１４０を介して、ホスト１０２がメモリをアクセスする際に用いるためのプロセス４００を示すフローチャートである。図示されているように、プロセス４００は、ステップ４０２にてスタートし、続いて、ステップ４０４にては、メモリ（例えば、揮発性メモリ１０４または非揮発性メモリ１０８）のアクセス要求を受け取る。上記要求は、外部デバイスから、またはホスト１０２によって実行されたインストラクションの結果として受け取ったものでもよい。

上記要求を受け取ったとき、ステップ４０６にて、ホスト１０２が、共通化インターフェース１４０のマスターであるか否かが決定される。上記決定は、例えば、非揮発性メモリコントローラ１０６による、ＭＡ＃ビット出力を調べることことによってなされてもよい。ＭＡ＃ビットのレベルが低い状態のとき、非揮発性メモリコントローラ１０６が、共通化インターフェース１４０のマスターとしてもよい。そのとき、上記ホスト１０２は、ＭＡ＃ビットのレベルが、非揮発性メモリコントローラ１０６により上げられ、つまり、上記非揮発性メモリコントローラ１０６がもはや共通化インターフェース１４０のマスターではないことを示すまで、待機するように設定してもよい。

いったん、ホスト１０２が、共通化インターフェース１４０のマスターになると、直ちに、ステップ４１０にて、上記アクセス要求が揮発性メモリ１０４に対するものか否かが決定される。もし、上記アクセス要求が揮発性メモリ１０４に対するものと決定されると、その後、ステップ４２０にて、ホスト１０２は、ＣＥ＃を高レベルに上げ、かつ、ＣＳ＃を低レベルに下げる。ＣＥ＃を上げることによって、非揮発性メモリコントローラ１０６は、ホスト１０２により非選択となる。ＣＳ＃を下げることにより、揮発性メモリ１０４は、ホスト１０２によって選択される。

その後、ステップ４２２にて、ホスト１０２は、例えば、共通化インターフェース１４０の共通化されたアドレスおよび制御の各信号１１２を介して、揮発性メモリ１０４に対し各アクセスコマンドを出力することができる。その次に、ステップ４２４にて、データアクセスは、揮発性メモリ１０４のポート（例えば、シンクロナスシリアルポートのための各コネクションを用いて）を介して実行される。

もし、上記アクセス要求が非揮発性メモリ１０８に対するものと決定されると、その後、ステップ４１２にて、ホスト１０２は、ＣＥ＃を低レベルに下げ、かつ、ＣＳ＃を高レベルに上げる。ＣＥ＃を下げることによって、非揮発性メモリコントローラ１０６は、ホスト１０２により選択される。ＣＳ＃を上げることにより、揮発性メモリ１０４は、ホスト１０２によって非選択となる。その後、ステップ４１４にて、ホスト１０２は、例えば、共通化インターフェース１４０の共通化されたアドレスおよび制御の各信号１１２を介して、非揮発性メモリコントローラ１０６に対し各アクセスコマンドを出力することができる。

その次に、ステップ４１６にて、データアクセスは、非揮発性メモリコントローラ１０６のポート（例えば、アシンクロナスパラレルポートのための、非揮発性メモリコントローラの各コネクションを用いて）を介して実行される。その後、上記プロセス４００は、ステップ４３０にて終了される。

非揮発性メモリコントローラ１０６が、共通化インターフェース１４０のマスターになった場合、上記非揮発性メモリコントローラ１０６は、非揮発性メモリ１０８と揮発性メモリ１０４との間にてデータアクセス実行することが可能となる。例えば、非揮発性メモリコントローラ１０６は、共通化インターフェース１４０を利用して、揮発性メモリ１０４からデータを読み出し、その後、非揮発性メモリインターフェース１３２を利用して、上記データを非揮発性メモリ１０８に書き込むことができる。

また、非揮発性メモリコントローラ１０６は、非揮発性メモリインターフェース１３２を利用して、データを非揮発性メモリ１０８から読み出し、その後、上記データを、共通化インターフェース１４０を介して揮発性メモリ１０４に書き込むこともできる。場合によっては、非揮発性メモリコントローラ１０６は、非揮発性メモリ１０８と揮発性メモリ１０４との間でのＤＭＡトランスファを実行することができる。

図５は、本発明の一実施形態に係る、共通化インターフェース１４０を介して、上記非揮発性メモリコントローラ１０６が揮発性メモリ１０４をアクセスする際に用いるためのプロセス５００を示すフローチャートである。

上記プロセス５００は、ステップ５０２にてスタートし、続いて、ステップ５０４にて、トランスファ（非揮発性メモリ１０８と揮発性メモリ１０４との間でのデータの）の実行要求を受け取る。ステップ５０６にて、非揮発性メモリコントローラ１０６は、ＣＳ＃のレベルをチェックし、もし、ＣＳ＃のレベルが、論理的に高いレベル（これは、ホスト１０２が共通化されたバスを使用していないことを暗示している）のとき、ＭＡ＃のレベルを下げる。ＭＡ＃のレベルを下げることは、それゆえ、非揮発性メモリコントローラ１０６が、共通化インターフェース１４０のマスターとなったことを示す。

非揮発性メモリコントローラ１０６が、共通化インターフェース１４０のマスターとなった後、非揮発性メモリコントローラ１０６は、非揮発性メモリ１０８（例えば、非揮発性メモリインターフェース１３２を利用して）から揮発性メモリ１０４へのトランスファを、共通化インターフェース１４０を介して実行できる（ステップ５０８）。

非揮発性メモリコントローラ１０６は、上記データのトランスファを、例えば、非揮発性メモリコントローラ１０６のアシンクロナスパラレルポートから、揮発性メモリ１０４のアシンクロナスパラレルポートへと実行できる。上記アシンクロナスポートについては、例えば、低速ポートと記述されてもよい。低速ポートと呼ばれるのは、アシンクロナスポートからのデータが、例えば、トランスファ信号を上げたり、下げたりすることにより、上記ポートへ、または上記ポートへアシンクロナスにトランスファされるので、データをトランスファするためにクロック信号を利用するシンクロナスポートより遅くなるからである。

非揮発性メモリコントローラ１０６が、上記トランスファを完了した後、ステップ５１０にて、上記非揮発性メモリコントローラ１０６は、ＭＡ＃のレベルを上げ、これにより、上記非揮発性メモリコントローラ１０６がもはや共通化インターフェース１４０のマスターではないことを示すことができる。その後、上記プロセス５００はステップ５１２にて終了する。

非揮発性メモリコントローラ１０６が、各コマンドおよびデータ（例えば、ホスト１０２からのアクセスコマンド）を受け取ること、並びに、各コマンドおよびデータ（例えば、揮発性メモリ１０４へのアクセスコマンド）を出力することの双方に使用可能であるので、非揮発性メモリコントローラ１０６における、共通化インターフェース１４０への各コネクションのいくつかは、入力−出力の各コネクション（例えば、入力および出力について択一的に入力または出力として機能する双方向性の各コネクション）にできる。

それゆえ、例えば、非揮発性メモリコントローラの各コネクション３２２のそれぞれは、入力−出力の各コネクションとすることができる。必要に応じて、非揮発性メモリコントローラの各コネクション３２２の一部を、双方向性（例えば、ＷＥ＃、ＡＬＥ、ＲＥ＃、およびＩＯ［１５：０］バスといった、揮発性メモリ１０４のアシンクロナスポートへのアクセスを制御するために必要とされる各ピン）にできる。

［共通化インターフェースを用いるＤＭＡトランスファの実行］
本発明の一実施形態によれば、共通化インターフェース１４０は、例えば、非揮発性メモリ１０８から揮発性メモリ１０４への、ＤＭＡトランスファを実行するために利用される。また、場合によっては、ＤＭＡトランスファは、揮発性メモリ１０４から、後述するように、非揮発性メモリコントローラ１０６内のバッファへと実行されてもよい。

揮発性メモリ１０４から、非揮発性メモリ１０８またはバッファへのコードおよび／またはデータをトランスファすることにより、場合によっては、上記コードおよび／またはデータは、例えば、ホスト１０２によって、より迅速にアクセスされる。これは、揮発性メモリ１０４のアクセスタイムが、非揮発性メモリ１０８のアクセスタイムより、通常、速いからである。

場合によっては、上記トランスファは、コードシャドーイングと呼ばれる。これは、トランスファされたデータが、揮発性メモリ１０４からアクセスされた状態でも、非揮発性メモリ１０８および揮発性メモリ１０４の双方に残すことができるからである。

ＤＭＡトランスファを実行するために共通化インターフェース１４０を利用する例としての一実施形態では、ホスト１０２が、共通化インターフェース１４０を利用して、例えば、非揮発性メモリ１０８内のある位置から、揮発性メモリ１０４内のある位置へＤＭＡトランスファを要求している非揮発性メモリコントローラ１０６への各ＤＭＡコマンドを出力することができる。各ＤＭＡコマンドは、それぞれ、例えば、非揮発性メモリ１０８内のソース位置、揮発性メモリ１０４内の目的位置、および、トランスファされるコードのサイズを含む。

非揮発性メモリコントローラ１０６が、ＤＭＡコマンドを受け取ったとき、非揮発性メモリコントローラ１０６は、共通化インターフェース１４０の制御を、例えば、ＭＡ＃の信号レベルを低くすることによって、引き受けることができる。その後、非揮発性メモリコントローラ１０６は、非揮発性メモリ１０８内のソース位置から、揮発性メモリ１０４内の目的位置へＤＭＡトランスファ（ＤＭＡ回路１３０を用いて）を実行できる。

ＤＭＡトランスファが完了した後、非揮発性メモリコントローラ１０６は、共通化インターフェース１４０の制御を引き渡し（例えば、ＭＡ＃の信号レベルを上げることによって）、ホスト１０２が揮発性メモリ１０４から、共通化インターフェース１４０を介して要求されたデータをアクセスすることが可能となる。

必要に応じて、非揮発性メモリコントローラ１０６は、非揮発性メモリ１０８から、非揮発性メモリコントローラ１０６内のバッファにＤＭＡトランスファを実行できるようになっていてもよい。

例えば、図１に基づき上述したように、非揮発性メモリコントローラ１０６は、ブートコードバッファ１２０およびコントローラコードバッファ１２６を有することができる。ブート動作（例えば、コンピュータシステム１００が電源オンまたはリセットの状態の後）の各手順の間、非揮発性メモリコントローラ１０６は、非揮発性メモリ１０８からブートコードバッファ１２０に、ブートコードを自動的にコピーするように設定されていてもよい。

その後、ホスト１０２は、共通化インターフェース１４０を介して、ブートコードバッファ１２０をアクセスして、上記コンピュータシステム１００のための初期化動作を実行するために上記ブートコードを使用することができる。また、非揮発性メモリコントローラ１０６は、非揮発性メモリ１０８からコントローラコードバッファ１２６に、各コントローラコードを自動的にコピーするように設定されていてもよい。その後、上記各コントローラコードは、コントローラコア１２８によって、コントローラの各動作を実行するために利用される。

［共通化インターフェースを用いる揮発性メモリへの同時アクセス］
本発明の一実施形態では、共通化インターフェース１４０は、揮発性メモリ１０４に対し、複数の各アクセスを、互いに同時に実行するために利用されるようになっていてもよい。揮発性メモリ１０４に対する複数の各アクセスが同時に可能となることによって、揮発性メモリ１０４の利用効率、メモリの実効性能(例えば、揮発性メモリ１０４から、または揮発性メモリ１０４へのデータの読み出しや書き込みの速度)を向上できる。

例えば、第１アクセスコマンドを、共通化インターフェース１４０の第１部分を介して揮発性メモリ１０４の第１バンクに対し出力でき、上記第１アクセスコマンドが実行されている間、第２アクセスコマンドを、共通化インターフェース１４０の第２部分を介して揮発性メモリ１０４の第２バンクに対し出力できる。

場合によっては、共通化インターフェース１４０の個々の各部分を介して、それぞれ、揮発性メモリ１０４の個々の各バンクに対し出力し、別々の各制御ハードウエアを利用する各コマンド（例えば、第１アクセスコマンドが読み出しコマンドで、第２アクセスコマンドが書き込みコマンドの場合や、上記両者が逆の場合など）を出力することによって、揮発性メモリ１０４の別々の部分（アクセスされる個々の各バンク）へのアクセス、揮発性メモリ１０４への同時の各アクセスが、首尾よく、例えば、共通化インターフェース１４０の各ライン間でのいかなる競合も無しに、および／または揮発性メモリ１０４の各ソース間でのいかなる競合も無しにて、実行される。

図６は、本発明の一実施形態に係る、共通化インターフェース１４０を介して、揮発性メモリ１０４への各アクセスを同時に実行するためのハードウエアを示すブロック図である。図示されているように、揮発性メモリ１０４は、シンクロナスポート６０２（いわゆる、高速ポート）、アレイアクセスデコード回路６０４、アドレスラッチ回路６０６、およびアシンクロナスポート６０８（いわゆる、低速ポート）を備えることができる。

前述したように、揮発性メモリ１０４のシンクロナスポート６０２は、非揮発性メモリコントローラ１０６のアシンクロナスポート６２０と接続されてもよい。シンクロナスポート６０２は、共通化インターフェース１４０のシンクロナスシリアルコネクション１１０と接続されてもよい。アレイアクセスデコード回路６０４は、何れのメモリアレイ６１６および何れのバンク（例えば、BANK 0, BANK 1, BANK 2, BANK 3 など）を、入力されたコマンドによりアクセスするかを決定するために使用される。

アドレスラッチ回路６０６は、アクセスされる各アドレス（例えば、ホスト１０２により供給されたアドレス、共通化インターフェース１４０の共通化されたアドレスおよび制御の各ライン１１２を介して共通化インターフェース１４０により供給されたアドレス）をラッチするために使用される。

揮発性メモリ１０４は、アドレスデコーダ６１０、シンクロナスアクセス回路６１２およびアシンクロナスアクセス回路６１４も備えることができる。アドレスデコーダ６１０は、アドレスラッチ回路６０６によりラッチされた各アドレスをデコードするために使用される。シンクロナスアクセス回路６１２は、シンクロナスポート６０２を介したデータアクセスを実行するために使用される。アシンクロナスアクセス回路６１４は、アシンクロナスポート６０８を介したデータアクセスを実行するために使用される。

揮発性メモリ１０４に対して複数の各アクセスを同時に実行する例として、揮発性メモリ１０４は、共通化インターフェース１４０を介したホスト１０２からの、第１の読み出しのコマンドのためのアドレスを受け取り、ラッチ（例えば、アドレスラッチ回路６０６を用いて）することができる。上記読み出しコマンドを受け取った後、上記読み出しコマンドは、デコード（例えば、アレイアクセスデコード回路６０４およびアドレスデコーダ６１０を用いて）される。

その後、上記読み出しコマンドは、実行されて、例えば、メモリアレイ６１６のバンク０から、シンクロナスアクセス回路６１２およびシンクロナスポート６０２を用いてデータを読み出し、ホスト１０２により読み出された上記データをトランスファすることができる。

上記読み出しコマンドが実行されている間、書き込みコマンド（例えば、非揮発性メモリ１０８から揮発性メモリ１０４へのデータを書き込むコマンド）を、共通化インターフェース１４０を介して、非揮発性メモリコントローラ１０６から受け取ることが可能である。揮発性メモリ１０４は、共通化インターフェース１４０を介してホスト１０２から第１の書き込みコマンドのためのアドレスを受け取り、ラッチ（例えば、アドレスラッチ回路６０６を用いて）することができる。

上記書き込みコマンドを受け取った後、上記書き込みコマンドは、デコード（例えば、アレイアドレスデコード回路６０４およびアドレスデコーダ６１０を用いて）される。上記書き込みコマンドは、揮発性メモリ１０４に書き込まれるデータをトランスファして、例えば、アシンクロナスアクセス回路６１４およびアシンクロナスポート６０８を用いてメモリアレイ６１６のバンク２に上記データを書き込むように実行される。

場合によっては、非揮発性メモリコントローラ１０６は、ホスト１０２が、同時実行のための各コマンドを出力する前に、それらのコマンドを出力できる。また、必要に応じて、非揮発性メモリコントローラ１０６は、ホスト１０２が書き込み動作を実行中に、書き込み動作を実行できるようにしてもよい。必要に応じ、揮発性メモリ１０４が、アクセスコマンドに加えて、リフレッシュコマンドや、揮発性メモリ１０４の登録されたモードを変更する各コマンドといった、他の各コマンドを出力し、同時に実行するようにしてもよい。

本発明に係る、上述したコンピュータシステムは、本発明の各実施形態にて示されているが、本発明の他の各実施形態についても、本願明細書の基本的な権利範囲や、前述の各請求の範囲により決定される本願発明の権利範囲から逸脱しない範囲内にて種々想定されるものである。

本発明の一実施形態に係る、模範的なコンピュータシステムを示すブロック図である。 本発明の一実施形態に係る、コンピュータシステムの一モードを示すブロック図である。 本発明の一実施形態に係る、コンピュータシステムの他のモードを示すブロック図である。 本発明の一実施形態に係る、コンピュータシステムのさらに他のモードを示すブロック図である。 本発明の一実施形態に係る、埋め込み型のコンピュータシステムのための共通化インターフェースを示すブロック図である。 本発明の一実施形態に係る、共通化インターフェースを介して、上記ホストがメモリをアクセスする際に用いるためのプロセスを示すフローチャートである。 本発明の一実施形態に係る、共通化インターフェースを介して、上記非揮発性メモリコントローラが揮発性メモリをアクセスする際に用いるためのプロセスを示すフローチャートである。 本発明の一実施形態に係る、共通化インターフェースを介して、揮発性メモリへの同時アクセスを実行するためのハードウエアを示すブロック図である。

Claims (32)

1. 共通化インターフェースを介して、非揮発性メモリコントローラ、および揮発性メモリをアクセスするための方法であって、
   上記非揮発性メモリコントローラ、および上記揮発性メモリに対して出力される上記共通化インターフェースの共通化された各制御信号を介して、上記非揮発性メモリコントローラ、および上記揮発性メモリの一方を選択し、
   上記共通化された各制御信号を介して、上記非揮発性メモリコントローラ、および上記揮発性メモリの選択された一方に対して、各コマンドを共通化インターフェースを介して出力することを含む方法。
2. さらに、上記非揮発性メモリコントローラ、および上記揮発性メモリの選択された一方からデータを受け取ることを含む、請求項１に記載の方法。
3. 上記非揮発性メモリコントローラを選択し、
   上記各コマンドを上記共通化インターフェースを介して上記非揮発性メモリコントローラに出力し、
   上記データを上記非揮発性メモリコントローラのアシンクロナスポートを介して受け取る、請求項２に記載の方法。
4. 上記揮発性メモリを選択し、
   上記各コマンドを上記共通化インターフェースを介して上記揮発性メモリに出力し、
   上記データを上記揮発性メモリのシンクロナスポートを介して受け取る、請求項２に記載の方法。
5. さらに、上記非揮発性メモリコントローラにより上げられるマスター信号を検出することを含み、
   上記マスター信号が、上記非揮発性メモリコントローラについて上記共通化インターフェースのマスターとして機能していることを示している間、上記非揮発性メモリコントローラは、非揮発性メモリと上記揮発性メモリとの間にてデータをトランスファする、請求項１に記載の方法。
6. 非揮発性メモリコントローラを介して非揮発性メモリをアクセスするための方法であって、
   非揮発性メモリインターフェースを介して非揮発性メモリに対してアクセスコマンドを出力し、
   上記非揮発性メモリインターフェースを介してデータを受け取り、
   共通化インターフェースの共通化された各制御信号を用いて上記受け取ったデータをトランスファすることを含み、
   上記共通化された各制御信号は、ホストプロセッサおよび揮発性メモリに出力され、
   上記受け取ったデータは、上記ホストプロセッサおよび上記揮発性メモリの一方にトランスファされる方法。
7. さらに、共通化インターフェースの共通化された各制御信号を介して受け取った選択信号を検出し、
   上記選択信号に対応して、共通化インターフェースの共通化された各制御信号を介して第１コマンドを受け取ることを含み、
   上記アクセスコマンドは、上記第１コマンドに対応して出力される、請求項６に記載の方法。
8. 上記第１コマンドは、ホストプロセッサにより出力され、
   上記受け取ったデータは、上記第１コマンドに対応して上記ホストプロセッサにトランスファされる、請求項７に記載の方法。
9. 上記受け取ったデータは、上記揮発性メモリのアシンクロナスポートを介して上記揮発性メモリにトランスファされる、請求項６に記載の方法。
10. さらに、上記受け取ったデータをトランスファする前に、上記共通化インターフェースの、上記共通化された各制御信号において、マスター信号を上げることを含み、
    上記マスター信号は、上記非揮発性メモリコントローラが、上記共通化インターフェースのマスターとして機能していることを示すものである、請求項９に記載の方法。
11. 上記トランスファは、上記ホストプロセッサからの第１コマンドに対応して実行されるダイレクトメモリアクセス（ＤＭＡ）トランスファである、請求項１０に記載の方法。
12. 揮発性メモリと、
    非揮発性メモリと、
    非揮発性メモリインターフェースを介して上記非揮発性メモリをアクセスするように設定された非揮発性メモリコントローラと、
    共通化された各制御信号を有する共通化インターフェースと、
    ホストプロセッサとを含み、
    上記共通化された各制御信号は、上記共通化インターフェースを介して、上記非揮発性メモリコントローラおよび上記揮発性メモリによって受け取られ、
    上記ホストプロセッサは、
    上記非揮発性メモリコントローラおよび上記揮発性メモリの一方を選択し、
    上記共通化インターフェースの上記共通化された各制御信号を介して、アクセスコマンドを、上記非揮発性メモリコントローラおよび上記揮発性メモリの選択された一方に出力に設定されているシステム。
13. 上記揮発性メモリは、
    上記揮発性メモリが上記ホストプロセッサにより選択されたか否かを決定し、
    もし、選択されている場合、上記共通化インターフェースの上記共通化された各制御信号を介して、各アクセスコマンドを受け取り、
    シンクロナスポートを介して上記ホストプロセッサに対し、データをトランスファするように設定されている、請求項１２に記載のシステム。
14. 上記非揮発性メモリコントローラは、さらに、
    上記非揮発性メモリコントローラが上記ホストプロセッサにより選択されたか否かを決定し、
    もし、選択されている場合、上記共通化インターフェースの上記共通化された各制御信号を介して、各アクセスコマンドを受け取り、
    上記各アクセスコマンドの受け取りに対応して、上記非揮発性メモリコントローラ内のデータをアクセスするように設定されている、請求項１２に記載のシステム。
15. 上記非揮発性メモリコントローラは、さらに、
    上記アクセスされたデータを、上記ホストプロセッサに対して、上記ホストプロセッサのアシンクロナスポートを介してトランスファするように設定されている、請求項１４に記載のシステム。
16. 上記非揮発性メモリコントローラは、さらに、上記各アクセスコマンドの受け取りに対応して、
    上記非揮発性メモリコントローラが、上記共通化インターフェースのマスターであることを示すマスター信号を上げ、
    上記非揮発性メモリから上記揮発性メモリのアシンクロナスポートを介して上記揮発性メモリへの、上記アクセスされたデータのＤＭＡトランスファを実行するように設定されている、請求項１４に記載のシステム。
17. 非揮発性メモリインターフェースと、
    非揮発性メモリおよび揮発性メモリに対し、ホストプロセッサにより出力される共通化された各制御信号を受け取るための共通化インターフェースと、
    回路とを含む非揮発性メモリコントローラであって、
    上記回路は、
    上記共通化された各制御信号が、上記非揮発性メモリコントローラを上記共通化インターフェースを介して選択したことを示すか否かを決定し、
    もし、選択しているとき、上記共通化インターフェースの共通化された各制御信号を介して各アクセスコマンドを受け取り、
    上記各アクセスコマンドの受け取りに対応して、上記非揮発性メモリインターフェースを介して、非揮発性メモリに対して各アクセスコマンドを出力し、
    上記非揮発性メモリインターフェースを介して上記非揮発性メモリから要求されたデータを受け取るように設定されている非揮発性メモリコントローラ。
18. 上記回路は、さらに、
    上記共通化インターフェースを介して、上記要求されたデータを上記ホストプロセッサに対しトランスファするように設定されている、請求項１７に記載の非揮発性メモリコントローラ。
19. 上記回路は、さらに、
    上記揮発性メモリのアシンクロナスポートを介して上記揮発性メモリに対して上記要求されたデータをトランスファするように設定されている、請求項１８に記載の非揮発性メモリコントローラ。
20. 上記回路は、さらに、
    上記要求されたデータを上記揮発性メモリに対しトランスファする前に、上記共通化インターフェースの、上記共通化された各制御信号において、マスター信号を上げ、
    上記マスター信号は、上記非揮発性メモリコントローラが、上記共通化インターフェースのマスターであることを示すものであるように設定されている、請求項１９に記載の非揮発性メモリコントローラ。
21. 共通化インターフェースを介して受け取られる共通化された各制御信号と、
    シンクロナスポートと、
    アシンクロナスポートと、
    回路とを含み、
    上記回路は、
    共通化インターフェースを介して第１の各コマンドを受け取り、
    上記共通化された各制御信号を介した上記第１の各コマンドを受け取りに対応して、上記アシンクロナスポートを介してデータをトランスファし、
    上記共通化された各制御信号を介して第２の各コマンドを受け取り、
    上記共通化された各制御信号を介した第２の各コマンドの受け取りに対応して、上記アシンクロナスポートを介してデータをトランスファするように設定されている揮発性メモリ。
22. 上記共通化された各制御信号が、上記揮発性メモリを選択していることを示すとき、上記第１および第２の各コマンドのみを受け取るように設定されている、請求項２１に記載の揮発性メモリ。
23. 上記第１および第２の各コマンドのための各アクセスを同時に実行するように設定されている、請求項２１に記載の揮発性メモリ。
24. 上記第１の各コマンドが、第１メモリバンクをアクセスし、上記第２の各コマンドが、第２メモリバンクをアクセスするとき、上記第１および第２の各コマンドのための各アクセスを同時に実行するように設定されている、請求項２３に記載の揮発性メモリ。
25. 記憶するための揮発性手段と、
    記憶するための非揮発性手段と、
    メモリインターフェーシングのための非揮発性手段を介して、上記記憶するための非揮発性手段をアクセスするように構成された制御するための手段と、
    共通化された各制御信号を有するインターフェーシングのための共通化手段と、
    処理のための手段とを含み、
    上記共通化された各制御信号は、上記制御するための手段、および上記インターフェーシングのための共通化手段を介した上記記憶するための揮発性手段により受け取られるものであり、
    上記処理のための手段は、
    上記制御するための手段、および上記記憶するための揮発性手段の一方を選択し、
    上記インターフェーシングのための共通化手段の上記共通化された各制御信号を介して、各アクセスコマンドを、上記制御するための手段、および上記記憶するための揮発性手段の選択された一方出力するように設定されているシステム。
26. 上記記憶するための揮発性手段は、
    上記記憶するための揮発性手段が、上記処理のための手段により選択されているか否かを決定し、
    もし、選択されているとき、上記インタフェーシングのための共通化手段の上記共通化された各制御信号を介して各アクセスコマンドを受け取り、
    上記処理するための手段に対し、トランスファのためのシンクロナス手段を介してデータをトランスファするように設定されている、請求項２５に記載のシステム。
27. 上記制御するための手段は、さらに、
    上記制御するための手段が、上記処理するための手段により選択されているか否かを決定し、
    もし、選択されているとき、上記インタフェーシングのための共通化手段の上記共通化された各制御信号を介して各アクセスコマンドを受け取り、
    上記各アクセスコマンドを受け取りに対応して、上記記憶するための非揮発性手段内のデータをアクセスするように設定されている、請求項２５に記載のシステム。
28. 上記制御するための手段は、さらに、
    上記処理するための手段のトランスファのアシンクロナス手段を介して、上記アクセスされたデータを、上記処理のための手段に対しトランスファするように設定されている、請求項２７に記載のシステム。
29. 上記制御するための手段は、さらに、上記各アクセスコマンドの受け取りに対応して、
    上記制御するための手段が、上記インタフェーシングのための共通化手段のマスターであることを示すマスター信号を上げ、
    上記記憶するための揮発性手段のトランスファするためのアシンクロナス手段を介して、上記アクセスされたデータを、上記記憶するための非揮発性手段から上記記憶するための揮発性手段に対するＤＭＡトランスファを実行するように設定されている、請求項２７に記載のシステム。
30. 共通化インターフェースを介して、非揮発性メモリコントローラおよび揮発性メモリをアクセスするための方法であって、
    上記共通化インターフェースにおける、上記非揮発性メモリコントローラおよび上記揮発性メモリに出力される、共通化された各制御信号を介して、上記非揮発性メモリコントローラおよび上記揮発性メモリの一方を選択し、
    上記非揮発性メモリコントローラおよび上記揮発性メモリの選択された一方からデータを受け取ることを含み、
    上記非揮発性メモリコントローラが選択されたとき、上記データは、上記非揮発性メモリコントローラの第１ポートを介して受け取られ、
    上記揮発性メモリが選択されたとき、上記データは、上記揮発性メモリの第２ポートを介して受け取られる方法。
31. 上記第１ポートは、低速ポートであり、上記第２ポートは、高速ポートであり、上記高速ポートは、上記低速ポートに対して、より速いデータのトランスファのレートを提供するものである、請求項３０に記載の方法。
32. 上記第１ポートは、アシンクロナスポートであり、上記第２ポートは、シンクロナスポートである、請求項３０に記載の方法。

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