TWI752838B - 電子裝置、記憶體系統及傳送方法 - Google Patents

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Abstract

本發明之實施方式提供一種於資料傳送中可傳送指令及位址之電子裝置、記憶體系統及傳送方法。 根據實施方式，電子裝置具備傳送第1控制信號之第1信號線、傳送第2控制信號之第2信號線、及傳送資料之第3信號線。電子裝置於使用第3信號線傳送資料期間使用第1信號線及第2信號線傳送指令及位址。

Description

電子裝置、記憶體系統及傳送方法
本發明之實施方式係關於一種進行資料傳送之電子裝置、記憶體系統及傳送方法。
作為使用非揮發性記憶體之儲存裝置之一例，有固態硬碟(Solid State Drive：以下稱為SSD)。SSD具備非揮發性記憶體(例如NAND(Not AND，反及)型快閃記憶體)及記憶體控制器。作為記憶體控制器與非揮發性記憶體之間的介面之一例，有切換介面(Toggle Interface)。
於切換介面中，指令(及位址)與資料係使用I/O(Input/Output，輸入/輸出)信號線來傳送。I/O信號線於指令(及位址)傳送與資料傳送中被共用。因此，於記憶體控制器與非揮發性記憶體之間，資料傳送中無法傳送指令(及位址)。同樣，指令(及位址)傳送中無法傳送資料。
於資料傳送中藉由主機發出讀取請求或寫入請求之情形時，要從記憶體控制器向非揮發性記憶體發出指令就必須等到資料傳送完成。該等待時間導致SSD之性能下降。
本發明之實施方式提供一種於資料傳送中可傳送指令及位址之電子裝置、記憶體系統及傳送方法。
實施方式之電子裝置具備：介面部，其可與第1至第3信號線連接；及控制部，其以經由介面部發送第1指令、第1位址、資料、及第2指令或第2位址中之一者之方式進行控制。控制部以如下方式進行控制，即，在使用第1信號線發送資料之前，於使用第2信號線發送第1控制信號期間使用第1信號線發送第1指令，於使用第3信號線發送第2控制信號期間使用第1信號線發送第1位址，於使用第1信號線發送資料期間，使用第2信號線及第3信號線至少發送第2指令或第2位址中之一者。
以下，參照圖式對實施方式進行說明。以下說明例示用於使實施方式之技術思想具體化之裝置或方法，實施方式之技術思想不限定於以下所說明之構成要素之構造、形狀、配置、材質等。業者易想到之變化當然亦包含於所揭示之範圍內。為了使說明更明確，圖式中有時針對實際之實施形態變更各要素之尺寸、厚度、平面尺寸或形狀等，並模式性示出。於複數個圖式中，有時包括彼此之尺寸之關係或比率不同之要素。於複數個圖式中，有時針對對應之要素標註相同之參照數字並省略重複說明。有時對若干要素標註複數種稱呼，但該等稱呼之例僅為示例，並不否定對該等要素標註其他稱呼。又，至於未標註複數種稱呼之要素，亦不否定標註其他稱呼。再者，以下說明中，「連接」不僅指直接連接，而且亦指經由其他要素進行連接。
以下，參照圖式對本實施方式詳細進行說明。
圖1係表示具有第1實施方式之電子裝置之記憶體系統之構成的一例之圖。記憶體系統具有主機12及SSD14。
主機12係以控制SSD14之方式構成之資訊處理裝置。主機12之例為個人電腦、伺服器電腦、移動終端、車載設備。
SSD14可經由纜線或網路連接於主機12，亦可內置於主機12。SSD14係具有記憶體控制器20及非揮發性記憶體40之半導體儲存元件。
作為非揮發性記憶體40之一例，有NAND型快閃記憶體(以下，簡稱為NAND記憶體)。作為非揮發性記憶體40，不限於NAND記憶體，亦可使用NOR(Not OR，反或)型快閃記憶體或其他類型之非揮發性記憶體。非揮發性記憶體40可為二維構造之記憶體，亦可為三維構造之記憶體。
NAND記憶體40具有複數個NAND晶片。例如，NAND記憶體40具有NAND晶片(0)42-0、NAND晶片(1)42-1、NAND晶片(2)42-2、NAND晶片(3)42-3這4個NAND晶片。NAND晶片42-0～42-3於無須加以區分時統稱為NAND晶片42。各NAND晶片42具有周邊電路44及複數個記憶體面。例如，各NAND晶片42具有記憶體面(0)46-0及記憶體面(1)46-1這2個記憶體面。記憶體面46-0、46-1於無須加以區分時統稱為記憶體面46。
SSD14可進而包含隨機存取記憶體，例如DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)36。DRAM36作為用於在主機12與NAND記憶體40之間傳送資料之緩衝器發揮功能。DRAM36之一部分記憶區域可用作寫入緩衝器、讀取緩衝器及指令緩衝器。寫入緩衝器暫時記憶要寫入NAND記憶體40中之資料。讀取緩衝器暫時記憶自NAND記憶體40讀出之資料。指令緩衝器暫時記憶自主機12接收到之指令直至該指令被執行。
記憶體控制器20可藉由SoC(System on a Chip，系統單晶片)之類的電路來實現。記憶體控制器20具有電性連接於NAND記憶體40之NAND介面(NAND I/F)電路32。NAND I/F電路32係以於CPU(Central Processing Unit，中央處理單元)24之控制下對NAND記憶體40進行控制之方式構成之控制器。因此，NAND I/F電路32亦被稱為NAND控制器。作為NAND I/F電路32之一例，有切換介面。
NAND I/F電路32及NAND記憶體40之連接稱為通道。通道數可為1個亦可為複數個。NAND記憶體40由1個或複數個NAND晶片構成。1個或複數個NAND晶片連接於1個通道。圖1表示NAND I/F電路32具有2個通道，一個通道上連接2個NAND晶片42-0、42-1，另一個通道上連接2個NAND晶片42-2、42-3之例。
記憶體控制器20可作為快閃轉換層(FTL)發揮功能，該快閃轉換層(FTL)以執行NAND記憶體40之資料管理及區塊管理之方式構成。由FTL執行之資料管理包括：(1)映射資訊之管理，該映射資訊表示邏輯位址與NAND記憶體40之物理位址之間的對應關係；及(2)用於隱藏NAND記憶體40之限制(例如，以頁為單位之讀取/寫入動作及以區塊為單位之抹除動作)之處理。
記憶體控制器20除了具有上述NAND I/F電路32以外，還具有主機介面(主機I/F)電路22、CPU24、DRAM介面(DRAM I/F)電路26、靜態RAM(Random Access Memory，隨機存取記憶體)(SRAM(Static Random Access Memory，靜態隨機存取記憶體))28、及編碼器/解碼器30。主機I/F電路22、CPU24、NAND I/F電路32、DRAM I/F電路26、SRAM28、及編碼器/解碼器30各部經由匯流排34相互連接。記憶體控制器20可為安裝有該等各部之1個積體電路。該等各部之一部分亦可配設於記憶體控制器20之外部。
主機I/F電路22執行與主機12之通訊。主機I/F電路22之例有SATA(Serial ATA(Advanced Technology Attachment，先進技術附件)，序列先進技術附件)、SAS(Serial Attached SCSI(Small Computer System Interface，小型電腦系統介面)，序列式小型電腦系統介面)、PCI Express(Peripheral Component Interconnection Express，快速周邊組件互連)(PCIe)(TM(商標))、及乙太網路(Ethernet)(TM(商標))。主機I/F電路22自主機12接收寫入指令、寫入資料及讀取指令之類的各種指令或資料。寫入指令包含邏輯位址(開始邏輯位址)及寫入資料之尺寸。寫入指令請求SSD14將寫入資料寫入與開始邏輯位址及尺寸對應之NAND記憶體40之記憶區域中。讀取指令包含邏輯位址(開始邏輯位址)及應讀取之資料之尺寸。讀取指令請求SSD14自與開始邏輯位址及尺寸對應之NAND記憶體40之記憶區域中讀出資料。
DRAM I/F電路26係以於CPU24之控制下對DRAM36進行控制之方式構成之介面電路。DRAM I/F電路26亦被稱為DRAM控制器。
編碼器/解碼器30為了進行讀取資料中之錯誤檢測及糾正，而進行資料之編碼及解碼。編碼器/解碼器30對寫入NAND記憶體40中之資料(寫入資料)進行編碼。編碼器/解碼器30對自NAND記憶體40中讀出之資料(讀取資料)進行解碼。解碼時，編碼器/解碼器30執行讀取資料中之錯誤檢測及糾正。
CPU24係以對主機I/F電路22、NAND I/F電路32、DRAM I/F電路26、SRAM28、及編碼器/解碼器30進行控制之方式構成之處理器。CPU24藉由響應SSD14之電源接通，將控制程式(稱為韌體)自NAND記憶體40或未圖示之ROM載入至DRAM36並執行韌體，而進行各種處理。
圖2表示各NAND晶片42之構成之一例。各NAND晶片42之周邊電路44具有輸入輸出電路102、邏輯控制電路104、晶片控制電路106、指令暫存器108、位址暫存器110、及待命/忙碌電路112。各NAND晶片42之各記憶體面46具有記憶胞陣列120、行解碼器122、資料暫存器124、感測放大器126、及列解碼器128。
將各NAND晶片42與NAND I/F電路32連接之各通道具有傳送I/O信號之I/O信號線DQ[7：0]及傳送控制信號之控制信號線。I/O信號包含指令、位址及資料。I/O信號線DQ[7：0]連接於輸入輸出電路102。
控制信號線包括晶片賦能信號線CEn、指令閂鎖賦能信號線CLE、位址閂鎖賦能信號線ALE、寫入賦能信號線WEn、讀取賦能信號線REn/RE、資料選通信號線DQS/DQSn、待命/忙碌信號線RY/BYn。各控制信號線傳送1位元之控制信號。I/O信號線DQ[7：0]傳送指令、位址及資料。指令閂鎖賦能信號線CLE傳送指令閂鎖賦能信號，該指令閂鎖賦能信號表示使用I/O信號線DQ[7：0]傳送之信號為指令。位址閂鎖賦能信號線ALE傳送位址閂鎖賦能信號，該位址閂鎖賦能信號表示使用I/O信號線DQ[7：0]傳送之信號為位址。晶片賦能信號線CEn、指令閂鎖賦能信號線CLE、位址閂鎖賦能信號線ALE及寫入賦能信號線WEn連接於邏輯控制電路104。讀取賦能信號線REn/RE及資料選通信號線DQS/DQSn連接於輸入輸出電路102。待命/忙碌信號線RY/BYn連接於待命/忙碌電路112。
信號線中傳送之信號包括高位準時有效(active)之高位準有效信號線(正邏輯信號)、及低位準時有效之低位準有效信號(負邏輯信號)。通常，負邏輯信號係對表示信號之符號標註上劃線或上橫線來表示，但於本說明書中，為便於標示，於符號後標註n來表示。例如，晶片賦能信號線CEn係指傳送NAND晶片42賦能時成為低位準，去能時成為高位準之負邏輯信號。又，將信號為有效位準稱為信號線「生效」，將信號為無效位準稱為信號線「失效」。當使傳送正邏輯信號之信號線生效時，信號位準成為高位準。當使負邏輯信號生效時，信號位準成為低位準。
通常，信號線傳送正邏輯信號或負邏輯信號中之任一信號，但讀取賦能信號線REn/RE及資料選通信號線DQS/DQSn傳送兩邏輯之互補信號。
I/O信號線DQ[7：0]係用於傳送資料、位址及各種指令之8位元信號線。NAND I/F電路32於使用I/O信號線DQ[7：0]傳送指令之情形時，使指令閂鎖賦能信號線生效。NAND I/F電路32於使用I/O信號線DQ[7：0]傳送位址之情形時，使位址閂鎖賦能信號線生效。NAND I/F電路32與寫入賦能信號線WEn之上升同步地，使用I/O信號線DQ[7：0]傳送指令及位址。
NAND I/F電路32與資料選通信號線DQS/DQSn之兩邊緣同步地，使用I/O信號線DQ[7：0]傳送寫入資料。周邊電路44與資料選通信號線DQS/DQSn之兩邊緣同步地，使用I/O信號線DQ[7：0]傳送讀取資料。
晶片控制電路106係基於經由邏輯控制電路104接收之各種控制信號進行狀態轉換之電路。晶片控制電路106對各NAND晶片42之動作進行控制。待命/忙碌電路112於晶片控制電路106之控制下使待命/忙碌信號線RY/BYn之狀態在待命狀態(RY)與忙碌狀態(BY)之間進行轉換。
輸入輸出電路102係用於在與NAND I/F電路32之間收發I/O信號之緩衝電路。基於來自邏輯控制電路104之指示由輸入輸出電路102鎖存之指令、位址及資料分別分配至指令暫存器108、位址暫存器110、及資料暫存器124中加以記憶。
記憶於位址暫存器110之位址包括晶片編號、列位址及行位址。晶片編號係用於區分各NAND晶片42之辨別資訊。晶片編號被提供給晶片控制電路106，列位址被提供給列解碼器128，行位址被提供給行解碼器122。再者，位址亦可包括用於區分記憶體面之記憶體面編號。於位址不包括記憶體面編號之情形時，可對每個記憶體面區分位址空間，從而能由位址辨別記憶體面。同樣，位址亦可不包括晶片編號。於此情形時，可對每個晶片區分位址空間，從而能由位址辨別晶片。
邏輯控制電路104受理控制信號之輸入。邏輯控制電路104基於受理後之控制信號，執行由輸入輸出電路102受理之I/O信號之記憶目的地暫存器的分配。邏輯控制電路104將受理後之控制信號傳送至晶片控制電路106。
各NAND晶片42之各記憶體面46之記憶胞陣列120具有複數個區塊。各區塊具有複數個頁。各頁具有連接於同一字元線之複數個記憶胞。區塊係將資料自NAND記憶體40中抹除之資料抹除動作(亦稱為區塊抹除)之單位。頁為資料寫入動作及資料讀出動作之單位。
行解碼器122及列解碼器128根據行位址及列位址指定出記憶胞陣列120之記憶胞。寫入動作時，資料暫存器124內之資料被寫入由行解碼器122及列解碼器128所指定之記憶胞中。讀取動作時，感測放大器從由行解碼器122及列解碼器128所指定之記憶胞中讀出資料。所讀出之資料被寫入資料暫存器124中。
接下來，對記憶體控制器20(之NAND I/F電路32)與NAND記憶體40(之周邊電路44)之間的切換介面之概要進行說明。
圖3係寫入動作時之信號波形之一例。於初始狀態下，晶片賦能信號線CEn為失效狀態，資料選通信號線DQS/DQSn為高阻抗(Hi-z)狀態，其他信號線之狀態無關緊要。圖3之斜線表示無關緊要之狀態。
NAND I/F電路32使晶片賦能信號線CEn及指令閂鎖賦能信號線CLE生效，使位址閂鎖賦能信號線ALE及讀取賦能信號線REn/RE失效，開始寫入賦能信號線WEn之週期性生效/失效。即，寫入賦能信號線WEn之位準週期性成為低位準與高位準。NAND I/F電路32與寫入賦能信號線WEn之上升(失效)同步地，使用I/O信號線DQ[7：0]向NAND晶片42依序傳送指令01h、80h。NAND晶片42之輸入輸出電路102與寫入賦能信號線WEn之上升同步地，依序鎖存使用I/O信號線DQ[7：0]依序輸入之指令01h、80h。
NAND記憶體40之寫入模式根據每個記憶胞可記錄多少位元資料而分為若干種寫入模式。寫入模式之例有每個記憶胞可記錄1位元資料之單階記憶胞(Single Level Cell)(SLC)寫入模式、每個記憶胞可記錄2位元資料之多階記憶胞(Multi Level Cell)(MLC)寫入模式、每個記憶胞可記錄3位元資料之三階記憶胞(Triple Level Cell)(TLC)寫入模式、每個記憶胞可記錄4位元資料之四階記憶胞(Quad Level Cell)(QLC)寫入模式。
此處，NAND記憶體40之寫入模式設為TLC寫入模式。作為3頁資料之下位頁資料、中位頁資料、及上位頁資料被寫入連接於同一字元線之複數個記憶胞中。但是，於1次寫入動作中，由於僅寫入1頁資料，故而指令01h、80h係寫入下位頁資料之寫入指令。
NAND I/F電路32於傳送指令80h之後，使指令閂鎖賦能信號線CLE失效，使位址閂鎖賦能信號線ALE生效。
NAND I/F電路32與寫入賦能信號線WEn之上升同步地，使用I/O信號線DQ[7：0]向NAND晶片42依序傳送2循環之行位址C1、C2及3循環之列位址R1、R2、R3。輸入輸出電路102與寫入賦能信號線WEn之上升同步地，依序鎖存使用I/O信號線DQ[7：0]依序輸入之行位址及列位址。
NAND I/F電路32於傳送列位址R3之後，藉由維持寫入賦能信號線WEn之失效狀態，來停止寫入賦能信號線WEn之週期性生效/失效。
NAND I/F電路32當從列位址R3之傳送開始經過t CDQSS，使位址閂鎖賦能信號線ALE失效。
NAND I/F電路32開始資料選通信號線DQS/DQSn之週期性失效/生效。NAND I/F電路32與資料選通信號線DQS/DQSn之上升及下降之兩邊緣同步地，使用I/O信號線DQ[7：0]向NAND晶片42依序傳送寫入資料。NAND晶片42之輸入輸出電路102與資料選通信號線DQS/DQSn之兩邊緣同步地，依序鎖存使用I/O信號線DQ[7：0]依序輸入之寫入資料，保存於內部。
NAND I/F電路32於寫入資料傳送完成後，停止資料選通信號線DQS/DQSn之週期性失效/生效。
NAND I/F電路32使指令閂鎖賦能信號線CLE生效，使寫入賦能信號線WEn僅生效/失效1週期。NAND I/F電路32與寫入賦能信號線WEn之上升(失效)同步地，使用I/O信號線DQ[7：0]向NAND晶片42傳送指令1Ah，該指令1Ah表示寫入動作結束，並表示開始向資料暫存器124傳送鎖存保存於輸入輸出電路102內之資料。輸入輸出電路102與寫入賦能信號線WEn之上升同步地，鎖存使用I/O信號線DQ[7：0]輸入之指令1Ah。NAND晶片42之輸入輸出電路102與寫入賦能信號線WEn之上升同步地，鎖存使用I/O信號線DQ[7：0]輸入之指令。
圖4係寫入模式為TLC寫入模式之NAND記憶體40之讀取動作時之信號波形之一例。讀取動作包含資料輸出準備動作及資料輸出動作，上述資料輸出準備動作係從由跟隨讀取資料指令之位址所指定之記憶胞中讀出資料，並將讀出之資料寫入NAND晶片42內之資料暫存器124中，上述資料輸出動作係藉由輸入輸出電路102向記憶體控制器20傳送資料暫存器124內之資料。
於初始狀態下，晶片賦能信號線CEn為失效狀態，資料選通信號線DQS/DQSn為高阻抗(Hi-z)狀態，其他信號線之狀態無關緊要。圖4之斜線表示無關緊要之狀態。
NAND I/F電路32使晶片賦能信號線CEn及指令閂鎖賦能信號線CLE生效，使位址閂鎖賦能信號線ALE及讀取賦能信號線REn/RE失效，維持資料選通信號線DQS/DQSn之高阻抗狀態。
NAND I/F電路32開始寫入賦能信號線WEn之週期性生效/失效。即，寫入賦能信號線WEn之位準週期性成為低位準與高位準。NAND I/F電路32與寫入賦能信號線WEn之上升(失效)同步地，使用I/O信號線DQ[7：0]向NAND晶片42依序傳送表示讀取資料指令之指令01h/02h/03h、00h。NAND晶片42之輸入輸出電路102與寫入賦能信號線WEn之上升同步地，依序鎖存使用I/O信號線DQ[7：0]依序輸入之指令01h/02h/03h、00h。
指令01h/02h/03h表示讀取下位頁、中位頁或上位頁之資料之指令。指令00h表示讀取之位址跟隨其後。
NAND I/F電路32於傳送指令00h之後，使指令閂鎖賦能信號線CLE失效，使位址閂鎖賦能信號線ALE生效。
NAND I/F電路32與寫入賦能信號線WEn之上升同步地，使用I/O信號線DQ[7：0]向NAND晶片42依序傳送2循環之行位址ADD及3循環之列位址ADD。輸入輸出電路102與寫入賦能信號線WEn之上升同步地，依序鎖存使用I/O信號線DQ[7：0]依序輸入之行位址及列位址。
NAND I/F電路32於傳送列位址ADD之後，使指令閂鎖賦能信號線CLE生效，使位址閂鎖賦能信號線ALE失效。
NAND I/F電路32與寫入賦能信號線WEn之上升同步地，使用I/O信號線DQ[7：0]向NAND晶片42傳送指令30h，該指令30h指示自即將讀取之前被輸入之位址之記憶胞陣列中讀取資料。輸入輸出電路102與寫入賦能信號線WEn之上升同步地，鎖存使用I/O信號線DQ[7：0]輸入之指令30h。
NAND晶片42當受理指令30h時，開始自記憶胞陣列中讀出資料。資料讀出所需之時間為圖4之時間tR。
NAND I/F電路32於傳送指令30h之後，在時間tR期間維持各信號線之狀態。
經過時間tR之後，NAND I/F 32使指令閂鎖賦能信號線CLE生效，維持位址閂鎖賦能信號線ALE之失效狀態。
NAND I/F電路32開始寫入賦能信號線WEn之週期性生效/失效。NAND I/F電路2與寫入賦能信號線WEn之上升(失效)同步地，使用I/O信號線DQ[7：0]向NAND晶片42傳送表示資料輸出指令開始之指令05h。NAND晶片42之輸入輸出電路102與寫入賦能信號線WEn之上升同步地，鎖存使用I/O信號線DQ[7：0]輸入之指令05h。
NAND I/F電路32於傳送指令05h之後，使指令閂鎖賦能信號線CLE失效，使位址閂鎖賦能信號線ALE生效。
NAND I/F電路32與寫入賦能信號線WEn之上升同步地，使用I/O信號線DQ[7：0]向NAND晶片42依序傳送2循環之行位址ADD及3循環之列位址ADD。輸入輸出電路102與寫入賦能信號線WEn之上升同步地，依序鎖存使用I/O信號線DQ[7：0]依序輸入之行位址及列位址。
NAND I/F電路32於傳送列位址ADD之後，使位址閂鎖賦能信號線ALE失效，使指令閂鎖賦能信號線CLE生效。
NAND I/F電路32與寫入賦能信號線WEn之上升同步地，使用I/O信號線DQ[7：0]向NAND晶片42傳送指示資料輸出動作開始之指令E0h。NAND晶片42之輸入輸出電路102與寫入賦能信號線WEn之上升同步地，鎖存使用I/O信號線DQ[7：0]輸入之指令E0h。輸入輸出電路102與寫入賦能信號線WEn之上升同步地，鎖存使用I/O信號線DQ[7：0]輸入之指令E0h。
NAND晶片42當受理指令E0h時，開始資料輸出之準備。
其後，NAND I/F電路32藉由使指令閂鎖賦能信號線CLE失效，維持寫入賦能信號線WEn之失效狀態，來停止寫入賦能信號線WEn之週期性生效/失效。
I/O信號線DQ[7：0]之傳送方向為雙向。上述指令之傳送中，I/O信號線DQ[7：0]之傳送方向係自記憶體控制器20(NAND I/F電路32)向NAND晶片42(輸入輸出電路102)之方向。NAND I/F電路32驅動I/O信號線DQ[7：0]以傳送指令，輸入輸出電路102接收指令。
NAND I/F電路32當從寫入賦能信號線WEn之週期性生效/失效之停止經過t WHR2，使讀取賦能信號REn/RE失效，將I/O信號線DQ[7：0]之傳送方向切換成自NAND晶片42向記憶體控制器20之方向。輸入輸出電路102當從寫入賦能信號線WEn之週期性生效/失效之停止經過t WHR2，將I/O信號線DQ[7：0]之傳送方向切換成自NAND晶片42向記憶體控制器20之方向。其後，輸入輸出電路102能夠驅動I/O信號線DQ[7：0]以傳送資料，NAND I/F電路32能夠接收資料。
當完成I/O信號線DQ[7：0]之傳送方向切換時，NAND I/F電路102開始讀取賦能信號線REn/RE之週期性生效/失效。最初之週期較第2週期以後之週期長。輸入輸出電路102與讀取賦能信號線REn/RE之週期性生效/失效連動(延遲固定時間tDQSRE)地開始資料選通信號線DQS/DQSn之週期性失效/生效，與資料選通信號線DQS/DQSn同步地使用I/O信號線DQ[7：0]向NAND I/F電路32傳送讀取資料。NAND I/F電路32與資料選通信號線DQS/DQSn同步地鎖存使用I/O信號線DQ[7：0]輸入之讀取資料。
讀取資料傳送完成後，NAND I/F電路32停止讀取賦能信號線REn/RE之週期性生效/失效。藉此，資料選通信號線DQS/DQSn之週期性生效/失效亦停止。NAND I/F電路32使指令閂鎖賦能信號線CLE失效。
於切換介面中，由於使用I/O信號線DQ傳送指令及資料，故而資料傳送中無法傳送指令。同樣，指令傳送中無法傳送資料。
再者，於記憶體控制器20之各通道上連接有複數個NAND晶片之情形時，亦無法對除了以在連接於同一通道之複數個NAND晶片中傳送之資料為對象之NAND晶片以外之NAND晶片傳送指令。
圖5表示寫入指令與讀取資料指令連續之情形時的信號波形之一例。省略了指令01h。圖5表示記憶體控制器20與NAND晶片42-0之間的信號波形。於完成了自記憶體控制器20向NAND晶片42-0傳送寫入指令之時刻t1，自主機12向SSD14傳送讀取請求。但是，NAND I/F電路32於其後使用I/O信號線DQ[7：0]向NAND晶片42-0傳送作為寫入指令對象之寫入資料，故無法立即傳送讀取資料指令。於完成經由I/O信號線DQ[7：0]向NAND晶片42-0傳送寫入資料之時刻t2以後，NAND I/F電路32才能使用I/O信號線DQ[7：0]向NAND晶片42-0傳送讀取資料指令。
於NAND記憶體40中，由於讀取及寫入係以頁為單位執行，故而傳送1次指令之後可傳送之資料最大量為該頁之尺寸。1頁之尺寸可為任意尺寸，例如對16千位元組附加ECC(Error Correction Code，糾錯碼)而為17,336位元組。該資料之傳送中係無法傳送指令期間。
無法傳送指令期間取決於切換介面之資料通訊速度。例如，於資料通訊速度為4.8 Gbps(每1秒4.8十億位元)之情形時，無法傳送指令時間為3.96 μ秒。於資料通訊速度為2.4 Gbps(每1秒2.4十億位元)之情形時，無法傳送指令時間為7.57 μ秒。於資料通訊速度為1.2 Gbps(每1秒1.2十億位元)之情形時，無法傳送指令時間為14.80 μ秒。
如圖4所示，讀取動作時NAND I/F電路32傳送讀取資料指令，讀取資料儲存於資料暫存器124中，當資料輸出之準備完成時，傳送資料輸出指令，接收自NAND晶片42之輸入輸出電路102傳送之讀取資料。自讀取資料指令傳送之完成到資料輸出指令之傳送的準備時間tR會導致NAND記憶體40之性能下降。
進而，若存在如上所述之無法傳送指令期間，則讀取資料指令之發出會更晚，導致NAND記憶體40之性能進一步下降。圖6係用於對讀取資料輸出用之準備時間tR與無法傳送指令期間進行說明之圖。
圖6表示寫入動作後執行讀取動作之情形時之I/O信號線DQ[7：0]之狀態。NAND I/F電路32在向NAND晶片42傳送寫入指令之後且傳送寫入資料之前，產生讀取請求。寫入資料之傳送中由於是無法傳送指令期間，故而成為指令傳送之等待時間。NAND I/F電路32當完成寫入資料傳送時，向NAND晶片42傳送讀取資料指令。而且，當經過準備時間tR時，NAND I/F電路32向NAND晶片42傳送資料輸出指令。其後，自NAND晶片42向NAND I/F電路32傳送讀取資料。
圖7係表示實施方式之切換介面之一例之波形圖。實施方式之切換介面於指令及位址之傳送上可選擇第1模式或第2模式。根據第1模式，執行與通常之切換介面相同之動作。即，NAND I/F電路32使指令閂鎖賦能信號線CLE或位址閂鎖賦能信號線ALE生效，與寫入賦能信號線WEn之上升同步地，使用I/O信號線DQ[7：0]向輸入輸出電路102傳送指令或位址。根據第2動作模式，使用指令閂鎖賦能信號線CLE及位址閂鎖賦能信號線ALE這2種信號線傳送指令及位址。
為通常之切換介面時，資料傳送中，指令閂鎖賦能信號線CLE與位址閂鎖賦能信號線ALE同為低位準(失效狀態)。因此，資料傳送中，可使用指令閂鎖賦能信號線CLE及位址閂鎖賦能信號線ALE這2種信號線並藉由第2模式傳送指令及位址。有時亦將第1模式稱為切換介面，將第2模式稱為雙線介面。
於在指令及位址之傳送上未明示選擇動作模式之情形時，選擇第1模式。因此如圖7所示，寫入指令與圖3所示之通常之切換介面之情形時同樣地進行傳送。圖7中省略了指令01h。
NAND I/F電路32使晶片賦能信號線CEn及寫入賦能信號線WEn生效。
NAND I/F電路32維持資料選通信號線DQS/DQSn之生效狀態。
NAND I/F電路32使指令閂鎖賦能信號線CLE生效，開始寫入賦能信號線WEn之週期性生效/失效。NAND I/F電路32與寫入賦能信號線WEn之上升(失效)同步地，使用I/O信號線DQ[7：0]向NAND晶片42傳送指令80h。
NAND I/F電路32於傳送指令80h之後，使指令閂鎖賦能信號線CLE失效，使位址閂鎖賦能信號線ALE生效。
NAND I/F電路32與寫入賦能信號線WEn之上升同步地，使用I/O信號線DQ[7：0]向NAND晶片42依序傳送2循環之行位址C1、C2及3循環之列位址R1、R2、R3。
NAND I/F電路32於傳送列位址R3之後，藉由維持寫入賦能信號線WEn之失效狀態，來停止寫入賦能信號線WEn之週期性生效/失效。
NAND I/F電路32使位址閂鎖賦能信號線ALE失效。
NAND I/F電路32使DQS/DQSn失效。
NAND I/F電路32開始DQS/DQSn之週期性失效/生效。NAND I/F電路32與資料選通信號線DQS/DQSn之上升及下降之兩邊緣同步地，使用I/O信號線DQ[7：0]向NAND晶片42依序傳送寫入資料。
寫入資料傳送前或傳送中，對除了當前傳送寫入資料之NAND晶片42以外之晶片或同一晶片之另一記憶體面產生讀取請求。於此情形時，與讀取請求相關之讀取資料指令、資料輸出指令及位址於第1模式下無法傳送，因此，NAND I/F電路32將動作模式自第1模式變更為第2模式(圖7中，稱為雙線模式進入(Entry))。NAND I/F電路32藉由先使位址閂鎖賦能信號線ALE生效，其後使指令閂鎖賦能信號線CLE生效，而向NAND晶片42(周邊電路44)傳達雙線模式進入。周邊電路44檢測到位址閂鎖賦能信號線ALE先生效，接著指令閂鎖賦能信號線CLE生效之雙線模式進入時將動作模式自第1模式變更為第2模式。
完成切換到第2動作模式之後，NAND I/F電路32於指令閂鎖賦能信號線CLE之下降(失效)中使用位址閂鎖賦能信號線ALE傳送1位元資料。NAND晶片42之周邊電路44之邏輯控制電路104於指令閂鎖賦能信號線CLE之下降(失效)中鎖存位址閂鎖賦能信號線ALE之資料，並將鎖存之資料提供至輸入輸出電路102。於輸入輸出電路在第2模式下進行動作之情形時，將由邏輯控制電路104提供之資料視為使用I/O信號線DQ[7：0]輸入之資料。
改變使用位址閂鎖賦能信號線ALE傳送之資料之位準(自低位準至高位準、自高位準至低位準)必須是在指令閂鎖賦能信號線CLE為高位準時進行。因此，NAND I/F電路32於變更要傳送之資料之位準前，使指令閂鎖賦能信號線CLE為高位準(生效)。如此，藉由雙線介面串列傳送資料。
儘管動作模式切換成第2模式，寫入賦能信號線WEn仍維持失效狀態。
於雙線介面中，指令閂鎖賦能信號線CLE作為時脈發揮功能。NAND I/F電路32基於由內置之振盪器產生之時脈，使指令閂鎖賦能信號線CLE週期性生效/失效。
當指令及位址傳送完成時，NAND I/F電路32將動作模式自第2動作模式變更為第1動作模式(圖7中，稱為雙線模式退出)。NAND I/F電路32藉由先使指令閂鎖賦能信號線CLE失效，其後使位址閂鎖賦能信號線ALE失效，而向NAND晶片42(周邊電路44)傳達雙線模式退出。假使最後傳送之位元為低位準(位址閂鎖賦能信號線ALE為失效狀態)，則NAND I/F電路32使位址閂鎖賦能信號線ALE生效一次，其後使位址閂鎖賦能信號線ALE失效。
周邊電路44先檢測到指令閂鎖賦能信號線CLE之失效，其後檢測到位址閂鎖賦能信號線ALE之失效時，判斷為雙線模式退出，將動作模式自第2動作模式變更為第1動作模式。雙線模式退出之時點可於寫入資料之傳送中。於寫入資料傳送中發生雙線模式退出，進而產生其他讀取請求之情形時，NAND I/F電路32可再將動作模式自第1模式變更為第2模式，藉由第2模式傳送指令及位址。
圖8表示實施方式之串列傳送之一例。圖8係藉由雙線介面串列傳送讀取資料指令之情形時之波形圖。
於切換介面中，所傳送之位元組是指令還是位址係根據指令閂鎖賦能信號線CLE為高位準還是位址閂鎖賦能信號線ALE為高位準來辨別。指令閂鎖賦能信號線CLE與位址閂鎖賦能信號線ALE之位準之組合為(CLE，ALE)＝(1，0)或(CLE，ALE)＝(0，1)這2種。
但是，在將指令閂鎖賦能信號線CLE及位址閂鎖賦能信號線ALE用於傳送之雙線介面中，無法進行該辨別。因此，必須另行傳送表示是(CLE，ALE)＝(1，0)還是(CLE，ALE)＝(0，1)之判別位元。因此，NAND I/F電路32對傳送位元組附加1位元之判別位元。判別位元可附加到傳送位元組之前後或傳送位元組內之任意位置，而圖8之例中，NAND I/F電路32將判別位元ca附加到傳送位元組之前。邏輯控制電路104於指令閂鎖賦能信號線CLE之下降邊緣鎖存位址閂鎖賦能信號線ALE，因此指令閂鎖賦能信號線CLE之下降邊緣與判別位元ca對應。判別位元ca＝0係(CLE，ALE)＝(1，0)，表示傳送位元組係指令，判別位元ca＝1係(CLE，ALE)＝(0，1)，表示傳送位元組係位址。
如圖4所示，讀取資料指令係指令00h至指令30h之7位元組。圖8中省略了指令01h/02h/03h。為了串列傳送7位元組之讀取資料指令，必須串列傳送63(＝(8＋1)×7)位元。剛進入雙線之後的位元組係ca＝0，故為指令00h。自下一位元組起之位元組係ca＝1，故為位址。最後之位元組係ca＝0，故為指令30h。
雙線介面之傳送速度依存於指令閂鎖賦能信號線CLE之生效/失效之頻率。當指令閂鎖賦能信號線CLE以100 MHz反覆生效/失效時，傳送1個讀取資料指令之時間為630 n秒＋雙線模式進入/退出時間。該時間於資料通訊速度為4.8 Gbps之切換介面中，充分小於1頁之資料傳送時間(無法傳送指令時間)之3.96 μ秒，因此，資料傳送中，可藉由雙線介面對指令與位址進行串列通訊，從而能夠提高SSD14之性能。
圖9表示記憶體控制器20上連接有4個NAND晶片42-0～42-3之狀態。若使用實施方式之雙線介面，則可於使用I/O信號線DQ[7：0]例如向NAND晶片42-2傳送寫入資料期間，在切換介面使用被固定之指令閂鎖賦能信號線CLE及位址閂鎖賦能信號線ALE向NAND晶片42-2或其他NAND晶片(42-0、42-2、42-3)傳送指令及位址。同樣，亦可於使用I/O信號線DQ[7：0]向任一NAND晶片42傳送指令及位址期間，使用指令閂鎖賦能信號線CLE及位址閂鎖賦能信號線ALE向任一NAND晶片42傳送資料。
作為實施方式，已針對在發出寫入指令後之寫入資料傳送中產生讀取請求之情形進行了說明，但實施方式同樣亦可應用於除此以外之情形。例如，於寫入資料傳送中產生另一寫入請求之情形時，讀取資料傳送中產生寫入請求之情形時及讀取資料傳送中產生另一讀取請求之情形時，均可應用實施方式。
再者，本發明不限定於上述實施方式之原樣，於實施階段可在不脫離其主旨之範圍內改變構成要素使其具體化。又，藉由適當組合上述實施方式中所揭示之複數個構成要素，可形成各種發明。例如，可自實施方式中示出之所有構成要素中省去若干構成要素。進而，亦可將涉及不同實施方式之構成要素適當組合。 [相關申請案]
本申請案享有以日本專利申請案2020-156371號(申請日：2020年9月17日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
12:主機 14:SSD 20:記憶體控制器 22:主機介面(主機I/F)電路 24:CPU 26:DRAM I/F電路 28:SRAM 30:編碼器/解碼器 32:NAND I/F電路 36:DRAM 40:非揮發性記憶體(NAND記憶體) 42-0:NAND晶片(0) 42-1:NAND晶片(1) 42-2:NAND晶片(2) 42-3:NAND晶片(3) 44:周邊電路 46-0:記憶體面(0) 46-1:記憶體面(1) 102:輸入輸出電路 104:邏輯控制電路 106:晶片控制電路 108:指令暫存器 110:位址暫存器 112:待命/忙碌電路 120:記憶胞陣列 122:行解碼器 124:資料暫存器 126:感測放大器 128:列解碼器 ALE:位址閂鎖賦能信號線 CEn:晶片賦能信號線 CLE:指令閂鎖賦能信號線 DQ[7：0]:I/O信號線 DQS/DQSn:資料選通信號線 REn/RE:讀取賦能信號線 RY/BYn:待命/忙碌信號線 WEn:寫入賦能信號線
圖1係表示具有第1實施方式之電子裝置之記憶體系統之構成的一例之圖。 圖2係表示各NAND晶片之構成之一例之圖。 圖3係表示寫入動作時之信號波形之一例之圖。 圖4係表示讀取動作時之信號波形之一例之圖。 圖5係表示寫入指令與讀取資料指令連續之情形時的信號波形之一例之圖。 圖6係表示寫入動作後執行讀取動作之情形時之資料指令連續時的時序之一例之圖。 圖7係表示實施方式之切換介面之一例之波形圖。 圖8係表示實施方式之串列傳送之一例之波形圖。 圖9係表示4個NAND晶片被積層而連接於記憶體控制器之狀態之圖。
ALE:位址閂鎖賦能信號線
CEn:晶片賦能信號線
CLE:指令閂鎖賦能信號線
DQ[7:0]:I/O信號線
DQS/DQSn:資料選通信號線
WEn:寫入賦能信號線

Claims (11)

  1. 一種電子裝置，其具備： 介面部，其可與第1至第3信號線連接；及 控制部，其進行控制使得經由上述介面部發送第1指令、第1位址、資料，及發送第2指令或第2位址中之一者；且 上述控制部進行控制使得： 在使用上述第1信號線發送上述資料之前， 於使用上述第2信號線發送第1控制信號之期間使用上述第1信號線發送上述第1指令，於使用上述第3信號線發送第2控制信號之期間使用上述第1信號線發送上述第1位址；且 在使用上述第1信號線發送上述資料之期間， 使用上述第2信號線及上述第3信號線至少發送上述第2指令或上述第2位址中之一者。
  2. 如請求項1之電子裝置，其中上述控制部係進行控制使得： 於上述第3信號線為生效(assert)的期間使上述第2信號線生效， 使上述第2信號線生效後，至少發送上述第2指令或上述第2位址中之一者。
  3. 如請求項2之電子裝置，其中上述控制部係進行控制使得： 使上述第2信號線生效之後，交替執行上述第2信號線之失效與生效， 基於上述第2信號線之生效與失效中之至少一者，發送上述第2指令或上述第2位址中之至少一者。
  4. 如請求項3之電子裝置，其中上述控制部係進行控制使得： 於發送上述第2指令或上述第2位址中之至少一者之期間中之上述第2信號線之生效期間改變上述第3信號線之位準。
  5. 如請求項1之電子裝置，其中上述控制部係： 進行控制使得：於使用上述第1信號線發送上述資料之期間且於上述第2指令或上述第2位址中之至少一者之發送完成後若上述第3信號線為失效狀態，則使上述第3信號線生效，使上述第3信號線生效後使上述第2信號線失效，使上述第2信號線失效後使上述第3信號線失效；且 進行控制使得：於使用上述第1信號線發送上述資料之期間且於上述第2指令或上述第2位址中之至少一者之發送完成後若上述第3信號線為生效狀態，則使上述第2信號線失效，上述第2信號線失效後使上述第3信號線失效。
  6. 一種記憶體系統，其具備： 非揮發性記憶體； 第1至第3信號線，其等與上述非揮發性記憶體連接；及 控制器；且 上述控制器具備： 介面部，其與上述第1至第3信號線連接；及 控制部，其進行控制使得經由上述介面部向上述非揮發性記憶體發送第1指令、第1位址、資料，及發送第2指令或第2位址中之一者；且 上述控制部係進行控制使得： 在使用上述第1信號線發送上述資料之前， 於使用上述第2信號線發送第1控制信號期間使用上述第1信號線發送上述第1指令，於使用上述第3信號線發送第2控制信號期間使用上述第1信號線發送上述第1位址；且 在使用上述第1信號線發送上述資料之期間， 使用上述第2信號線及上述第3信號線至少發送上述第2指令或上述第2位址中之一者。
  7. 如請求項6之記憶體系統，其中上述控制部係進行控制使得： 於上述第3信號線為生效之期間使上述第2信號線生效， 使上述第2信號線生效後，至少發送上述第2指令或上述第2位址中之一者。
  8. 如請求項7之記憶體系統，其中，上述控制部係進行控制使得： 使上述第2信號線生效後，交替執行上述第2信號線之失效與生效， 基於上述第2信號線之生效與失效中之至少一者，發送上述第2指令或上述第2位址中之至少一者。
  9. 如請求項8之記憶體系統，其中上述控制部係進行控制使得： 於發送上述第2指令或上述第2位址中之至少一者之期間中之上述第2信號線之生效期間改變上述第3信號線之位準。
  10. 如請求項6之記憶體系統，其中上述控制部係： 進行控制使得：於使用上述第1信號線發送上述資料之期間且於上述第2指令或上述第2位址中之至少一者之發送完成後若上述第3信號線為失效狀態，則使上述第3信號線生效，上述第3信號線生效後使上述第2信號線失效，上述第2信號線失效後使上述第3信號線失效；且 進行控制使得：於使用上述第1信號線發送上述資料期間且於上述第2指令或上述第2位址中之至少一者發送完成後若上述第3信號線為生效狀態，則使上述第2信號線失效，上述第2信號線失效後使上述第3信號線失效。
  11. 一種傳送方法， 其係於非揮發性記憶體與控制器之間傳送第1指令、第1位址、資料、及傳送第2指令或第2位址中之一者之方法，且 在使用第1信號線傳送上述資料之前， 於使用第2信號線傳送第1控制信號之期間使用上述第1信號線傳送上述第1指令， 於使用第3信號線傳送第2控制信號期間使用上述第1信號線傳送上述第1位址； 在使用上述第1信號線傳送上述資料之期間， 使用上述第2信號線及上述第3信號線至少傳送上述第2指令或上述第2位址中之一者。
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