JP2007214575A - 不揮発性メモリセルおよびその製造方法 - Google Patents
不揮発性メモリセルおよびその製造方法 Download PDFInfo
- Publication number
- JP2007214575A JP2007214575A JP2007030525A JP2007030525A JP2007214575A JP 2007214575 A JP2007214575 A JP 2007214575A JP 2007030525 A JP2007030525 A JP 2007030525A JP 2007030525 A JP2007030525 A JP 2007030525A JP 2007214575 A JP2007214575 A JP 2007214575A
- Authority
- JP
- Japan
- Prior art keywords
- region
- memory cell
- dopant
- conductivity type
- volatile memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000015654 memory Effects 0.000 title claims abstract description 96
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000002019 doping agent Substances 0.000 claims abstract description 82
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 238000002955 isolation Methods 0.000 claims abstract description 40
- 239000012212 insulator Substances 0.000 claims abstract description 31
- 239000004020 conductor Substances 0.000 claims abstract description 24
- 239000003990 capacitor Substances 0.000 claims description 25
- 238000010168 coupling process Methods 0.000 claims description 24
- 238000005859 coupling reaction Methods 0.000 claims description 24
- 230000008878 coupling Effects 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 19
- 230000005669 field effect Effects 0.000 claims description 9
- 125000006850 spacer group Chemical group 0.000 claims description 9
- 229910052785 arsenic Inorganic materials 0.000 claims description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims 1
- 238000007667 floating Methods 0.000 description 15
- 230000015556 catabolic process Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 238000000137 annealing Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- ALKWEXBKAHPJAQ-NAKRPEOUSA-N Asn-Leu-Asp-Asp Chemical group NC(=O)C[C@H](N)C(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](CC(O)=O)C(=O)N[C@@H](CC(O)=O)C(O)=O ALKWEXBKAHPJAQ-NAKRPEOUSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000011112 process operation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】不揮発性メモリセルとその製造方法が提供される。
【解決手段】不揮発性メモリセル（２００）は、第１の導電型の基板（２０２）と、基板（２０２）内の第２の導電型の第１のドーパント領域（２０４）と、第１のドーパント領域（２０４）内の第１の導電型の第２のドーパント領域（２０６）と、基板の第１の部分（２０２）、第１のドーパント領域（２０４）、および第２のドーパント領域（２０６）に重なる第１の分離領域（２１４Ｂ）と、基板の第２の部分（２０２）、第１のドーパント領域（２０４）、および第２のドーパント領域（２０６）に重なる第２の分離領域（２１４Ａ）と、第２のドーパント領域（２０６）よりも多量にドープされる接触領域（２０８）と、第１の分離領域（２１４Ｂ）および接触領域（２０８）の１部の上の第１のゲート絶縁体（２１２Ａ）と、第１のゲート絶縁体（２１２Ａ）上の第１のゲート導体（２１０Ａ）とを含む。
【選択図】図２Ａ
【解決手段】不揮発性メモリセル（２００）は、第１の導電型の基板（２０２）と、基板（２０２）内の第２の導電型の第１のドーパント領域（２０４）と、第１のドーパント領域（２０４）内の第１の導電型の第２のドーパント領域（２０６）と、基板の第１の部分（２０２）、第１のドーパント領域（２０４）、および第２のドーパント領域（２０６）に重なる第１の分離領域（２１４Ｂ）と、基板の第２の部分（２０２）、第１のドーパント領域（２０４）、および第２のドーパント領域（２０６）に重なる第２の分離領域（２１４Ａ）と、第２のドーパント領域（２０６）よりも多量にドープされる接触領域（２０８）と、第１の分離領域（２１４Ｂ）および接触領域（２０８）の１部の上の第１のゲート絶縁体（２１２Ａ）と、第１のゲート絶縁体（２１２Ａ）上の第１のゲート導体（２１０Ａ）とを含む。
【選択図】図２Ａ
Description
本発明は概してメモリセルに関する。特に、本発明は不揮発性メモリセルに適用される。
不揮発性メモリセル（たとえば、消去可能及びプログラム可能な読取り専用メモリ（ＥＰＲＯＭ）、電気的に消去可能及びプログラム可能な読取り専用メモリ（ＥＥＰＲＯＭ）、およびフラッシュメモリ）は揮発性メモリ（たとえば、読取り専用メモリ（ＲＡＭ））と異なり、電源なしに情報を保持することができる。不揮発性メモリは電力が失われてもデータを保持することができるので、携帯電話、ＭＰ３プレーヤ、デジタルカメラなどの電池式携帯電子機器の利用増加に伴い増加してきた。
ＥＰＲＯＭ、ＥＥＰＲＯＭ、およびフラッシュメモリはどれも、浮遊ゲート上の電荷を集める様々な方法が採用される浮遊ゲート技術を利用している。たとえば、二酸化ケイ素インタフェースにシリコンを載せるために、ファウラーノルドハイムトンネル（ＦＮＴ）またはチャネルホットエレクトロン（ＣＨＥ）を使用することができる。ＥＰＲＯＭ、ＥＥＰＲＯＭ、およびフラッシュメモリ間の違いは、データの消去方法にある。ＥＰＲＯＭは浮遊ゲートから脱出するのに十分なエネルギーを捕捉電子に与える大量の紫外線を浴びることによって消去される。したがって、ＥＰＲＯＭの消去には外部機器が必要であり、結果的に記憶されたデータが全部消去される。
対照的に、ＥＥＰＲＯＭおよびフラッシュメモリはＦＮＴを利用して、データを書き込むことも消去することもできる。しかし、フラッシュメモリは、ＥＥＰＲＯＭのように１度に１セルではなく、ひとまとまりで（たとえば、５１２バイト）データを消去する。その結果、フラッシュメモリはＥＰＲＯＭと違って全体を消去する必要がなく、消去のための外部紫外線機器を必要とせず、ＥＥＰＲＯＭよりも消去時間がずっと高速であるため、最も人気の高い形の不揮発性メモリの１つとなっている。
図１Ａは、電界効果トランジスタ（ＦＥＴ）１０２、結合コンデンサ１０４、およびダイオード１０６を有する従来の不揮発性メモリセル１００の回路図である。ＦＥＴ１０２は、ソース端子１０８およびドレイン端子１１０に結合される。制御端子１１２は、結合コンデンサ１０４およびダイオード１０６に結合される。また、ＦＥＴ１０２および結合コンデンサ１０４は互いに結合される。
図１Ｂおよび１Ｃは、不揮発性メモリセル１００内のＦＥＴ１０２および結合コンデンサ１０４の断面図である。図示されるように、ＦＥＴ１０２は、浮遊ゲート１１４Ａ、ゲート絶縁体１１６Ａ、Ｎ＋ソース領域１１８、Ｎ＋ドレイン領域１２０、Ｎ型低不純物ドレイン（ＮＬＤＤ）領域１２２、およびスペーサ１２４を備えるＮ型ＦＥＴである。ＦＥＴ１０２は、Ｐ基板１２８内のＰウェル１２６に形成される。ソース領域１１８およびドレイン領域１２０は、ソース端子１０８およびドレイン端子１１０にそれぞれ結合される。分離領域１３０は、ＦＥＴ１０２の周囲に形成される。
結合コンデンサ１０４は、ゲート絶縁体１１６Ｂによって分離されるＮウェル１３２および制御ゲート１１４Ｂを備えるＮ型結合コンデンサである。図１Ａ〜１Ｃでは、浮遊ゲート１１４Ａおよび制御ゲート１１４Ｂは、同じ導電トレースを用いて電気的に接続される。Ｎ＋接触領域１３４は、制御端子１１２を結合コンデンサ１０４に結合するための接触子としてＮウェル１３２に形成される。分離領域１３０も結合コンデンサ１０４の周囲に形成される。Ｐ基板１２８に結合コンデンサ１０４を形成する結果、ＰＮ接合（図１Ａではダイオード１０６として示される）がＰ基板１２８とＮウェル１３２間に形成される。不揮発性メモリセル１００に対して書き込み、読み出し、および消去を行うべく、例えばＦＮＴを用いて浮遊ゲート１１４Ａ上に電子を捕捉したり、浮遊ゲート１１４Ａから電子を除去したりするために、ソース端子１０８、ドレイン端子１１０、および制御端子１１２に様々な電圧が印加される。
米国特許出願公開第２００４／００８４７０５号明細書
米国特許第第６９４９７８４号明細書
米国特許第５０８１０５２号明細書
米国特許第６０２５６２５号明細書
米国特許第６０３１７７１号明細書
米国特許第６３２４０９７号明細書
米国特許第６６７４１１９号明細書
Stanley, Wolf, Ph. D., "SILICON PROCESSING FOR THE VLSI ERA", Vol. 2, Process Integration", Paper, LATTICE PRESS, 1990, pp. 431, 492, and 548
不揮発性メモリセル１００の１つの欠点は、ＦＥＴ１０２のボディに対する正電圧が制御端子１１２に印加されたとき、ゲート絶縁体１１６Ｂ下に空乏領域が形成されてＮウェル１３２まで延在することである。このために結合コンデンサ１０４の電荷が低減し、その結果、不揮発性メモリセル１００に書込を行うためにより高い印加電圧が必要とされる。
もう１つの欠点は、ソース領域１１８が基板１２８および浮遊ゲート１１４Ａに対して正にバイアスされるとき、消去中のＮＬＤＤ領域１２２の空乏がゲート絶縁体１１６Ａ全体に現れる電界を減少させることである。その結果、浮遊ゲート１１４Ａからソース領域１１８へのＦＮＴを実現して不揮発性メモリセル１００を消去するのに、より高い電圧をソース端子１０８に印加する必要がある。
さらに、印加電圧が上昇すると、ＦＥＴ１０２の降伏電圧（ＢＶ）を超える場合がある。ＢＶは、ボディとソース／ドレイン間の接合がアバランシェ効果の影響を受け（すなわち、接合間の電界が非常に高いため、衝撃イオン化を介して電流を導くとき）、ＦＥＴ１０２の降伏を導く際の電圧である。したがって、ソース領域１１８および／またはドレイン領域１２０は、より高い電圧に耐えるように特別に設計する必要がある。たとえば、（図１Ｂに示されるように）ソース領域１１８および／またはドレイン領域１２０を二重拡散し、ＬＤＤ領域１２２を付加しなければならない場合がある。しかし、特別に設計されるソースおよび／またはドレイン領域は不揮発性メモリセルの製造工程を複雑化するだけでなく、不揮発性メモリセルのプログラミングおよび消去時間を長くする。
不揮発性メモリセル１００の別の欠点は、ダイオード１０６に逆バイアスをかけるために、制御端子１１２が基板１２８よりも正を維持しなければならないことである。Ｎウェル１３２とＰ基板１２８間の接合に順バイアスがかかる場合、基板電流が流れて、不揮発性メモリセル１００の動作に影響を及ぼす。したがって、不揮発性メモリセル１００をプログラムするには、正の電圧のみを制御端子１１２に印加することができる。その結果、制御端子１１２が接地される、あるいは正に維持されるとき、不揮発性メモリセル１００を消去する制御端子１１２との必要な電位差を達成するため、大きな電圧をソース端子１０８またはドレイン端子１１０に印加しなければならない。このため、ソース領域１１８またはドレイン領域１２０もまた、大きな印加電圧に耐える、より大きな降伏電圧を有するように特別に設計される必要がある。
したがって、特別に設計されたソースおよび／またはドレイン領域や、高いプログラムおよび消去電圧を必要とせず、プログラミングおよび消去時間を向上させた不揮発性メモリセルが求められる。本発明はこのような必要性に応じる。
不揮発性メモリセルが提供される。不揮発性メモリセルは、第１の導電型の基板と、基板内の第２の導電型の第１のドーパント領域と、第１のドーパント領域内の第１の導電型の第２のドーパント領域と、基板の第１の部分、第１のドーパント領域、および第２のドーパント領域に重なる第１の分離領域と、基板の第２の部分、第１のドーパント領域、および第２のドーパント領域に重なる第２の分離領域と、第２のドーパント領域内の第１の導電型の接触領域であって、第１の分離領域と第２の分離領域との間に延在し、第２のドーパント領域より多量にドープされる接触領域と、第１の分離領域および接触領域の一部分の上の第１のゲート絶縁体と、第１のゲート絶縁体の上の第１のゲート導体とを含む。
不揮発性メモリセルの製造方法が提供される。その方法は、第１の導電型の基板を設けることと、基板内に第２の導電型の第１のドーパント領域を形成することと、第１のドーパント領域内に第１の導電型の第２のドーパント領域を形成することと、基板の第１の部分、第１のドーパント領域、および第２のドーパント領域上に第１の分離領域を成長させることと、基板の第２の部分、第１のドーパント領域、および第２のドーパント領域上に第２の分離領域を成長させることと、第１の分離領域と第２の分離領域との間に延在し、第２のドーパント領域より多量にドープされる第１の導電型の接触領域を第２のドーパント領域内に画定することと、ゲート酸化物層を堆積して、第１の分離領域および接触領域の一部分の上に第１のゲート絶縁体を形成することと、ゲート酸化物層上にゲート導電層を重ねて第１のゲート絶縁体上に第１のゲート導体を形成することとを含む。
本発明は、該してメモリセル、特に不揮発性メモリセルに関する。以下の説明は、当業者が本発明を構成し利用できるように記載されており、特許出願およびその要件の観点で提供される。本明細書に記載される好適な実施と一般的原則および特徴への種々の変形は、当業者に自明である。したがって、本発明は、示される実施に限定されず、本明細書に記載される原理および特徴と最大範囲に合致するものとする。
図２Ａは、本発明の実施形態による不揮発性メモリセル２００の全体図である。不揮発性メモリセル２００は、それぞれ線Ａ−Ａ’と線Ｂ−Ｂ’に沿った断面図である図２Ｂ〜２Ｃと合わせて記載される。
不揮発性メモリセル２００は、Ｐ基板２０２、Ｐ基板２０２内のＮウェル２０４、Ｎウェル２０４内のＰベース２０６、およびＰベース２０６内のＰ＋接触領域２０８を備える。本実施形態では、Ｐベース２０６はＮウェル２０４よりも多量にドープされ、Ｐ＋接触領域２０８はＰベース２０６よりもさらに多量にドープされる。不揮発性メモリセル２００には、Ｐ基板２０２内のＰウェル２１８、ソース領域２２０Ａおよびドレイン領域２２０Ｂ（図２Ｃに示される）を形成するＰウェル２１８（図２Ａに示される）内のｚＮ＋（すなわち、ヒ素のみ）領域２２０、およびスペーサ２２４が含まれる。
さらに、不揮発性メモリセル２００は、分離領域２１４Ａ〜２１４Ｄ（図２Ｂおよび２Ｃに示される）によって囲まれる領域を画定し、フィールド酸化物を用いて成長させ得る活性領域２２２Ａおよび２２２Ｂ（図２Ａに示される）を含む。図２Ｂに示されるように、Ｐ＋接触領域２０８は、分離領域２１４Ａと２１４Ｂ間の長さを延在する。不揮発性メモリセル２００はさらに、第１のゲート導体（すなわち、制御ゲート）２１０Ａおよび第２のゲート導体（すなわち、浮遊ゲート）２１０Ｂを形成するゲート導電層２１０を含む。ゲート導電層２１０は、制御ゲート２１０Ａの下の第１のゲート絶縁体２１２Ａと浮遊ゲート２１０Ｂの下の第２のゲート絶縁体２１２Ｂとを形成するゲート酸化物層２１２を介して、不揮発性メモリセル２００から絶縁される。
不揮発性メモリセル２００内の結合コンデンサは、Ｎウェル２０４に形成され、Ｐベース２０６、Ｐ＋接触領域２０８、第１のゲート絶縁体２１２Ａ、および制御ゲート２１０Ａを備える。不揮発性メモリセル２００内の電界効果トランジスタ（ＦＥＴ）は、Ｐウェル２１８に形成され、ｚＮ＋ソース領域２２０Ａ、ｚＮ＋ドレイン領域２２０Ｂ、第２のゲート絶縁体２１２Ｂ、および浮遊ゲート２１０Ｂを備える。結合コンデンサとＦＥＴは１つの導電トレース（すなわち、同一のポリシリコン層）の一部であり、結合コンデンサは制御端子２１６と電界効果トランジスタに電気的に結合される。１つの導電トレースであるため、不揮発性メモリセル２００を製造するのに必要なマスク数が低減される。また電界効果トランジスタは、ｚＮ＋ソース領域２２０ＡおよびｚＮ＋ドレイン領域２２０Ｂを介して、ソース端子２２６およびドレイン端子２２８にそれぞれ電気的に結合される。
不揮発性メモリセル２００はＮ型ウェルに埋め込まれたＰ型二重拡散結合コンデンサを備えるため、制御端子２１６を通じて印加される電圧は基板２０２に対して正負両方にすることができる。よって、不揮発性メモリセル２００のプログラミングと消去に必要な電圧を低減することができ、その結果、低不純物ドレイン（ＬＤＤ）領域や特別に設計されるソースおよび／またはドレイン領域はもはや必要でなくなり、製造が簡易化される。さらに、ＬＤＤ領域はソース／ドレイン領域への電子の移動及びソース／ドレイン領域からの電子の移動を阻害するため、ＬＤＤ領域を設けないことによって、不揮発性メモリセル２００のプログラミングおよび消去時間が向上する。
たとえば、ファウラーノルドハイムトンネル（ＦＮＴ）によってｚＮ＋ソース領域２２０Ａから浮遊ゲート２１０Ｂへ、またはその逆の電子の移動を引き起こさせるためにソース端子２２６と制御端子２１６との間に必要な電位差が１２Ｖであり、不揮発性メモリセル２００内の電界効果トランジスタの降伏電圧（ＢＶ）が１０Ｖである場合、ｚＮ＋ドレイン領域２２０Ｂを開放またはフローティングとしつつ、６Ｖをソース端子２２６に印加し、−６Ｖを制御端子２１６に印加することで、浮遊ゲート２１０Ｂから電子を除去することができる。
また、Ｐ＋接触領域２０８に加えてＰベース２０６はＮウェル２０４よりも多量にドープされているので、図１Ｃの不揮発性メモリセル１００内のゲート絶縁体１１６Ｂ下の空乏領域がＮウェル１３２にまで延在するようには、不揮発性メモリセル２００内のゲート絶縁体２１２Ａ下の空乏領域はＰベース２０６にまで延在しない。したがって、不揮発性メモリセル２００内の結合コンデンサの電荷は、図１Ｃの不揮発性メモリセル１００内の結合コンデンサ１０４ほど減少しない。
さらに、Ｎウェル２０４とＰベース２０６は逆にバイアスがかけられているため、Ｐ＋接触領域２０８とＰベース２０６の降伏電圧はＰ＋のみの領域の降伏電圧よりも高い。その結果、制御端子２１６の印加電圧は非常に高くなる可能性がある。
不揮発性メモリセル２００は、ヒ素のみのソース領域２２０およびドレイン領域２２０Ｂという利点も有する。ソース領域２２０Ａおよびドレイン領域２２０Ｂにヒ素のみを有することにより、急激なドーパントプロファイルに起因するホットエレクトロンが促進されて、不揮発性メモリセル２００のプログラミングと消去をスピードアップさせる。さらに、ソース領域２２０Ａおよびドレイン領域２２０Ｂは対称であるため、必要なマスク数が低減されるので、不揮発性メモリセル２００の製造が簡易化される。
図２Ａ〜２Ｃでは、不揮発性メモリセル２００Ｎウェルに埋め込まれるＮ型ＦＥＴおよびＰ型二重拡散結合コンデンサを含むように示されているが、他の実施形態では、不揮発性メモリセル２００はＰウェルに埋め込まれるＮ型二重拡散結合コンデンサを有するＰ型ＦＥＴ、Ｐウェルに埋め込まれるＮ型二重拡散結合コンデンサを有するＮ型ＦＥＴ、Ｎウェルに埋め込まれるＰ型二重拡散結合コンデンサを有するＰ型ＦＥＴなどを含むことができる。
また、不揮発性メモリセル２００の他の実施形態は、Ｎ＋接触領域内の追加の活性領域（図示せず）を有するＮウェル２０４のＮ＋接触領域（図示せず）を含むことができる。さらに、図２Ａ〜２Ｃの不揮発性メモリセル２００は接触子なしに示されているが、不揮発性メモリセル２００は活性領域２２２Ａおよび２２２Ｂに１つまたはそれ以上の接触子を含むことができると理解し得る。
さらに、Ｎウェル２０４、Ｐベース２０６、Ｐ＋接触領域２０８、および活性領域２２２Ａは他の実施では図２Ｄに示されるように、複数の不揮発性メモリセルが並列して配置されるように拡大されているが、Ｐ基板２０２、Ｎウェル２０４、Ｐベース２０６、Ｐ＋接触領域２０８、および活性領域２２２Ａはいずれも、ゲート導体２１０−１および２１０−２を収容するように拡張されている。また、２つのＰウェル２１８Ａおよび２１８Ｂ、２つのｚＮ＋領域２２０−１および２２０−２、および２つのその他の活性領域２２２Ｂおよび２２２Ｃがある。
図２Ｅは本発明の別の実施形態を示す。図２Ｅには、図２Ｄと異なり、３つの活性領域２２２Ａ〜２２２Ｃではなく、４つの活性領域２２２Ａ〜２２２Ｄが示されている。さらに、図２Ｄとは対照的に、図２Ｅでは活性領域２２２Ａ〜２２２Ｄが画定される前にＰベース２０６およびＰ＋接触領域２０８が形成される。したがって、分離領域２１４下での欠陥を持つ問題に対処するため、図２Ｅの実施形態では、ワード線の下でＰベース２０６およびＰ＋接触領域２０８を接続するのにホウ素領域２３０（ｐ型埋没物）が使用される。
図３は、本発明の一側面による不揮発性メモリセルを製造するためのプロセス３００を示す。３０２では、第１の導電型の基板が設けられる。３０４では、第２の導電型の第１のドーパント領域が形成される。第１のドーパント領域はパターン成形し、イオン注入後に焼鈍し（ａｎｎｅａｌ）を行うことによって形成することができる。第１の導電型はＰ型で、第２の導電型はＮ型、またはその逆も可能である。３０６では、第１の導電型の第２のドーパント領域が第１のドーパント領域に形成される。第２のドーパント領域もイオン注入後に焼鈍しを行うことによって形成することができ、第１のドーパント領域よりも多量にドープされうる。
３０８では、第１の分離領域が基板の第１の部分、第１のドーパント領域、および第２のドーパント領域上で成長させられる。３１０で、第２の分離領域が基板の第２の部分、第１のドーパント領域、および第２のドーパント領域上で成長させられる。第１のおよび第２の分離領域は、水分および酸素を含む雰囲気中で基板を熱処理し、基板上に厚いフィールド酸化物層を成長させることにより成長させることができる。
３１２では、第１の導電型の接触領域が、たとえば、イオン注入後の焼鈍しを用いて第２のドーパント領域内に画定される。接触領域は第１の分離領域と第２の分離領域との間に延在し、第２のドーパント領域よりも多量にドープされる。３１４では、ゲート酸化物層を堆積して、第１の分離領域と接触領域の一部分の上に第１のゲート絶縁体を形成する。ゲート酸化物層は、酸化プロセスを通じて形成することができる。次に、３１６では、ゲート導電層をゲート酸化物層に重ねて、第１のゲート絶縁体上に第１のゲート導体を形成する。ゲート導電層はポリシリコン層であってよく、第１のゲート導体はエッチングによりパターン成形されることができる。
図４は、本発明の別の実施による不揮発性メモリセルを製造するためのプロセス４００を示す。４０２では、第１の導電型の基板が設けられる。４０４では、第２の導電型の第１のドーパント領域が基板に形成される。４０６では、第１の導電型の第２のドーパント領域が第１のドーパント領域に形成される。本発明のいくつかの実施形態では、第２のドーパント領域が第１のドーパント領域よりも多量にドープされる。次に、４０８では、第１の導電型の第３のドーパント領域が基板に形成される。４１０では、第１の分離領域が基板の第１の部分、第１のドーパント領域、および第２のドーパント領域上で成長させられる。４１２では、第２の分離領域が基板の第２の部分、第１のドーパント領域、および第２のドーパント領域上で成長させられる。第１のおよび第２のドーパント領域は、フィールド酸化物を含むことができる。
４１４では、ゲート酸化物層を堆積して、第１の分離領域上に第１のゲート絶縁体と第３のドーパント領域上の第２のゲート絶縁体とを形成する。４１６では、ゲート導電層をゲート酸化物層に重ねて、第１のゲート絶縁体上の第１のゲート導体と第２のゲート絶縁体上の第２のゲート導体とを形成する。ゲート導電層はポリシリコン層であり、このポリシリコン層をエッチングしてパターン成形することにより、第１のゲート導体および第２のゲート導体を形成することができる。
４１８では、第１の導電型の接触領域が、第１の分離領域と第２の分離領域との間の第２のドーパント領域に画定される。次に、４２０および４２２で、第２の導電型のソース領域およびドレイン領域が第３のドーパント領域で画定される。接触領域、ソース領域、およびドレイン領域は、イオン注入後の焼鈍しを用いて画定することができる。
４２４では、複数のスペーサが作製される。スペーサは、スペーサ材の堆積後のドライエッチングにより作製することができる。本実施形態では、ソースおよびドレイン領域の画定後に複数のスペーサが作製される。スペーサの作製前にソースおよびドレイン領域を画定することにより、第２のゲート導体とソースおよびドレイン領域との間の距離が低減され、実質上、自動的に位置合わせされる。このため、不揮発性メモリセルのプログラムおよび消去時間が高速化される。
不揮発性メモリセルと不揮発性メモリセルの製造方法の種々の実施例について説明した。しかし、当業者であれば、実施に種々の改良を加えることは可能で、どのような変形も本発明の思想および範囲に属することが容易に理解し得る。たとえば、上記のプロセスフローは、特定な順番のプロセス動作を参照して説明した。しかし、上述のプロセス動作の多くの順番は、本発明の範囲と作用に影響を及ぼさずに変更することができる。したがって、当業者であれば、以下の特許請求の範囲の思想と範囲を逸脱せずに多数の改良を行うことができる。
Claims (20)
- 不揮発性メモリセル（２００）であって、
第１の導電型の基板（２０２）と、
基板（２０２）内の第２の導電型の第１のドーパント領域（２０４）と、
前記第１のドーパント領域（２０４）内の第１の導電型の第２のドーパント領域（２０６）と、
前記基板（２０２）の第１の部分、前記第１のドーパント領域（２０４）、および前記第２のドーパント領域（２０６）に重なる第１の分離領域（２１４Ｂ）と、
前記基板（２０２）の第２の部分、前記第１のドーパント領域（２０４）、および前記第２のドーパント領域（２０６）に重なる第２の分離領域（２１４Ａ）と、
前記第２のドーパント領域（２０６）内の第１の導電型の接触領域（２０８）であって、前記第１の分離領域（２１４Ｂ）と前記第２の分離領域（２１４Ａ）との間に延在し、前記第２のドーパント領域（２０６）よりも多量にドープされる接触領域（２０８）と、
前記第１の分離領域（２１４Ｂ）および前記接触領域（２０８）の一部分の上の第１のゲート絶縁体（２１２Ａ）と、
前記第１のゲート絶縁体（２１２Ａ）上の第１のゲート導体（２１０Ａ）と
を備える、不揮発性メモリセル（２００）。 - 前記基板（２０２）内の第１の導電型の第３のドーパント領域（２１８）と、
前記第３のドーパント領域（２１８）上の第２のゲート絶縁体（２１２Ｂ）と、
前記第２のゲート絶縁体（２１２Ｂ）上で、前記第１のゲート導体（２１０Ａ）に結合される第２のゲート導体（２１０Ｂ）と、
前記第３のドーパント領域（２１８）内の第２の導電型のソース領域（２２０Ａ）と、
前記第３のドーパント領域（２１８）内の第２の導電型のドレイン領域（２２０Ｂ）と
をさらに備える、請求項１に記載の不揮発性メモリセル（２００）。 - 前記第１のゲート導体（２１０Ａ）および前記第２のゲート導体（２１０Ｂ）が単一の導電トレースの一部を備える、請求項２に記載の不揮発性メモリセル（２００）。
- 前記ソース領域（２２０Ａ）および前記ドレイン領域（２２０Ｂ）が対称性を有する、請求項２に記載の不揮発性メモリセル（２００）。
- 前記ソース領域（２２０Ａ）および前記ドレイン領域（２２０Ｂ）がヒ素のみを有する、請求項２に記載の不揮発性メモリセル（２００）。
- 前記ソース領域（２２０Ａ）および前記ドレイン領域（２２０Ｂ）の画定後に作製された複数のスペーサ（２２４）をさらに備える、請求項２に記載の不揮発性メモリセル（２００）。
- 前記第１の導電型がＰ型で、前記第２の導電型がＮ型である、請求項１に記載の不揮発性メモリセル（２００）。
- 前記第２のドーパント領域（２０６）、前記接触領域（２０８）、前記第１のゲート絶縁体（２１２Ａ）、および前記第１のゲート導体（２１０Ａ）が結合コンデンサを形成している、請求項１に記載の不揮発性メモリセル（２００）。
- 不揮発性メモリセル（２００）を製造する方法であって、
第１の導電型の基板（２０２）を設けること、
前記基板（２０２）内に第２の導電型の第１のドーパント領域（２０４）を形成すること、
前記第１のドーパント領域（２０４）内に第１の導電型の第２のドーパント領域（２０６）を形成すること、
前記基板（２０２）の第１の部分、前記第１のドーパント領域（２０４）、および前記第２のドーパント領域（２０６）の上方に第１の分離領域（２１４Ｂ）を成長させること、
前記基板（２０２）の第２の部分、前記第１のドーパント領域（２０４）、および前記第２のドーパント領域（２０６）の上方に第２の分離領域（２１４Ａ）を成長させること、
前記第２のドーパント領域（２０６）内の第１の導電型の接触領域（２０８）であって、前記第１の分離領域（２１４Ｂ）と前記第２の分離領域（２１４Ａ）との間に延在し、前記第２のドーパント領域（２０６）よりも多量にドープされる接触領域（２０８）を画定すること、
ゲート酸化物層を堆積して、前記第１の分離領域（２１４Ｂ）および前記接触領域（２０８）の一部分の上に第１のゲート絶縁体（２１２Ａ）を形成すること、
前記ゲート酸化物層にゲート導電層を重ねて、前記第１のゲート絶縁体（２１２Ａ）の上に第１のゲート導体（２１０Ａ）を形成すること
を備える、方法。 - 前記基板（２０２）内に第１の導電型の第３のドーパント領域（２１８）を形成することであって、前記ゲート酸化物層の堆積によって前記第３のドーパント領域（２１８）上にさらに第２のゲート絶縁体（２１２Ｂ）を形成し、前記ゲート導電層の配置によって前記第２のゲート絶縁体（２１２Ｂ）上にさらに第２のゲート導体（２１０Ｂ）を形成し、前記第２のゲート導体（２１０Ｂ）は前記第１のゲート導体（２１０Ａ）に接続されている、第１の導電型の第３のドーパント領域（２１８）を形成すること、
前記第３のドーパント領域（２１８）内に第２の導電型のソース領域（２２０Ａ）を画定すること、
前記第３のドーパント領域（２１８）内に第２の導電型のドレイン領域（２２０Ｂ）を画定すること
をさらに備える、請求項９に記載の方法。 - 前記ソース領域（２２０Ａ）および前記ドレイン領域（２２０Ｂ）が対称性を有する、請求項１０に記載の方法。
- 前記ソース領域（２２０Ａ）および前記ドレイン領域（２２０Ｂ）がヒ素のみを有する、請求項１０に記載の方法。
- 前記ソース領域（２２０Ａ）および前記ドレイン領域（２２０Ｂ）の画定後に複数のスペーサ（２２４）を作製することをさらに備える、請求項１０に記載の方法。
- 前記第１の導電型がＰ型で、前記第２の導電型がＮ型である、請求項９に記載の方法。
- 前記第２のドーパント領域（２０６）、前記接触領域（２０８）、前記第１のゲート絶縁体（２１２Ａ）、および前記第１のゲート導体（２１０Ａ）はコンデンサを形成する、請求項９に記載の方法。
- 不揮発性メモリセル（２００）であって、
対称的なソースおよびドレイン領域（２２０Ａ、２２０Ｂ）を有する電界効果トランジスタと、
前記電界効果トランジスタに接続される埋込二重拡散型の結合コンデンサと、
を備える、不揮発性メモリセル（２００）。 - 前記電界効果トランジスタ内の前記ソースおよびドレイン領域（２２０Ａ、２２０Ｂ）がヒ素のみを有する、請求項１６に記載の不揮発性メモリセル（２００）。
- 前記電界効果トランジスタがＮ型である、請求項１６に記載の不揮発性メモリセル（２００）。
- 前記結合コンデンサがＮウェルに埋め込まれたＰ型二重拡散型の結合コンデンサである、請求項１６に記載の不揮発性メモリセル（２００）。
- 前記不揮発性メモリセル（２００）が単一ポリ不揮発性メモリセルである、請求項１６に記載の不揮発性メモリセル（２００）。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/351,520 US7348621B2 (en) | 2006-02-10 | 2006-02-10 | Non-volatile memory cells |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007214575A true JP2007214575A (ja) | 2007-08-23 |
Family
ID=37944751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007030525A Withdrawn JP2007214575A (ja) | 2006-02-10 | 2007-02-09 | 不揮発性メモリセルおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7348621B2 (ja) |
| EP (1) | EP1818974A3 (ja) |
| JP (1) | JP2007214575A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013012742A (ja) * | 2011-06-28 | 2013-01-17 | Jiaotong Univ | アプリケーション回路及び半導体デバイスの動作方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008300575A (ja) * | 2007-05-30 | 2008-12-11 | Oki Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| SG10201700467UA (en) | 2010-02-07 | 2017-02-27 | Zeno Semiconductor Inc | Semiconductor memory device having electrically floating body transistor, and having both volatile and non-volatile functionality and method |
| US9029932B2 (en) * | 2013-08-27 | 2015-05-12 | United Microelectronics Corp. | Programmable device with improved coupling ratio through trench capacitor and lightly doped drain formation |
| US8975679B1 (en) | 2013-09-10 | 2015-03-10 | Gembedded Tech Ltd. | Single-poly non-volatile memory cell |
| EP3933881A1 (en) | 2020-06-30 | 2022-01-05 | VEC Imaging GmbH & Co. KG | X-ray source with multiple grids |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2723147B2 (ja) | 1986-06-25 | 1998-03-09 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| DE69610062T2 (de) * | 1995-11-21 | 2001-05-03 | Programmable Microelectronics | Nichtflüchtige PMOS-Speicheranordnung mit einer einzigen Polysiliziumschicht |
| US6031771A (en) | 1996-10-28 | 2000-02-29 | Macronix International Co., Ltd. | Memory redundancy circuit using single polysilicon floating gate transistors as redundancy elements |
| JPH10223782A (ja) * | 1997-02-06 | 1998-08-21 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US5766994A (en) * | 1997-04-11 | 1998-06-16 | Vanguard International Semiconductor Corporation | Dynamic random access memory fabrication method having stacked capacitors with increased capacitance |
| US6025625A (en) | 1999-02-25 | 2000-02-15 | Worldwide Semiconductor Manufacturing Corporation | Single-poly EEPROM cell structure operations and array architecture |
| US6172392B1 (en) * | 1999-03-29 | 2001-01-09 | Vantis Corporation | Boron doped silicon capacitor plate |
| US6103573A (en) * | 1999-06-30 | 2000-08-15 | Sandisk Corporation | Processing techniques for making a dual floating gate EEPROM cell array |
| US6324097B1 (en) | 1999-08-26 | 2001-11-27 | Mosel Vitelic Inc. | Single poly non-volatile memory structure and its fabricating method |
| JP4859292B2 (ja) | 2001-07-02 | 2012-01-25 | 富士通セミコンダクター株式会社 | 半導体集積回路装置およびｎａｎｄ型不揮発性半導体装置 |
| US6630380B1 (en) * | 2002-09-30 | 2003-10-07 | Chartered Semiconductor Manufacturing Ltd | Method for making three-dimensional metal-insulator-metal capacitors for dynamic random access memory (DRAM) and ferroelectric random access memory (FERAM) |
| US6949784B2 (en) * | 2002-11-01 | 2005-09-27 | Micrel, Inc. | Zero-cost non-volatile memory cell with write and erase features |
-
2006
- 2006-02-10 US US11/351,520 patent/US7348621B2/en active Active
-
2007
- 2007-02-08 EP EP07101968A patent/EP1818974A3/en not_active Withdrawn
- 2007-02-09 JP JP2007030525A patent/JP2007214575A/ja not_active Withdrawn
-
2008
- 2008-01-18 US US12/016,904 patent/US7514318B2/en active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013012742A (ja) * | 2011-06-28 | 2013-01-17 | Jiaotong Univ | アプリケーション回路及び半導体デバイスの動作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080108192A1 (en) | 2008-05-08 |
| US20070187755A1 (en) | 2007-08-16 |
| EP1818974A2 (en) | 2007-08-15 |
| US7348621B2 (en) | 2008-03-25 |
| US7514318B2 (en) | 2009-04-07 |
| EP1818974A3 (en) | 2009-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5241485B2 (ja) | Ｓｏｃ用途のための高密度トレンチ・ベース不揮発性ランダム・アクセスｓｏｎｏｓメモリ・セルの構造及びこれを製造する方法 | |
| JP4663836B2 (ja) | 不揮発性メモリ素子及びその製造方法 | |
| JP2007300098A (ja) | Ｎｏｒフラッシュメモリ及び製造方法 | |
| JP2004221554A (ja) | 不揮発性半導体記憶装置 | |
| JP6652445B2 (ja) | 半導体装置の製造方法 | |
| JP2007214575A (ja) | 不揮発性メモリセルおよびその製造方法 | |
| KR100585097B1 (ko) | 이이피롬 소자 및 그 제조방법 | |
| US5933732A (en) | Nonvolatile devices with P-channel EEPROM devices as injector | |
| CN110739313B (zh) | 一种非易失性存储器单元、阵列及制备方法 | |
| JP3998098B2 (ja) | 半導体記憶装置 | |
| US7200046B2 (en) | Low power NROM memory devices | |
| JP6501588B2 (ja) | 半導体装置の製造方法 | |
| JPH02295169A (ja) | 不揮発性半導体記憶装置 | |
| JP2004266203A (ja) | 半導体装置及びその製造方法 | |
| KR100685880B1 (ko) | 플래쉬 이이피롬 셀 및 그 제조방법 | |
| JP2544570B2 (ja) | 半導体記憶装置の製造方法 | |
| KR20100030798A (ko) | 플래시 메모리 소자 및 그 제조방법 | |
| JP5434594B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP2009158633A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP3948535B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR100247225B1 (ko) | 불휘발성 메모리 장치의 제조 방법 | |
| KR100209338B1 (ko) | 불휘발성 반도체 메모리 장치의 제조방법 | |
| KR100186507B1 (ko) | 플래쉬 메모리 소자의 구조 및 제조방법 | |
| JP2009218546A (ja) | 不揮発性半導体記憶装置、不揮発性メモリアレイ、および不揮発性半導体記憶装置の製造方法 | |
| CN112786588A (zh) | 一次可编程存储单元及其制作方法和一次可编程存储器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090901 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20090901 |