KR20100030798A - 플래시 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

실시예에 따른 플래시 메모리 소자는, 소자분리막에 의하여 단위셀이 정의된 반도체 기판; 상기 반도체 기판 상에 형성된 게이트; 상기 게이트의 양측의 상기 반도체 기판의 얕은 영역에 형성된 LDD 영역; 상기 LDD 영역과 접속되고 상기 반도체 기판의 깊은 영역에 형성된 소스 및 드레인; 상기 게이트의 양측벽에 형성된 스페이서를 포함하며, 상기 스페이서는 제1 산화막 패턴, 질화막 패턴 및 제2 산화막 패턴으로 형성되고, 상기 반도체 기판은 실리콘 기판으로 형성되어, SONOS 구조를 가지는 것을 포함한다.
플래시 메모리 소자, OTP 소자

Description

플래시 메모리 소자 및 그 제조방법{Flash Memory Device and Method for Manufacturing thereof}
실시예는 플래시 메모리 소자에 관한 것으로서, 특히 OTP(One Time Peogrammable) 소자에 관한 것이다.
반도체 소자 중의 하나인 OTP(One Time Peogrammable) 소자는 비휘발성인 NVM(None Volatile Memory)의 종류로서, OTP에서 이이피롬(EEPROM)에서 플래시(Flash)로 진보되고 있다.
비휘발성 메모리 소자는 전원이 공급되지 않아도 데이터가 지워지지 않는 소자이며, 사용자의 필요에 의해 선택적으로 프로그램하기 위하여 사용되고 있다.
이중 플래시 메모리 소자(Flash memory device)는 프로그램(program)하고 리드(read)하는 동작을 여러번 수행할 수 있는 멀티 타임 프로그래머블(Multi Time Programmable:MTP)와, 프로그램하고 리드하는 동작을 한번만 수행하는 원 타임 프로그래머블(One Time Porgrammable:OTP)로 구분될 수 있다.
OTP 소자는 1개의 트랜지스터로 하나의 셀을 구성하는 것으로, 이레이즈(erase)를 UV(Ultra Violet)를 통하여 소거하기 때문에 칩(chip)내에 별도의 이 레이즈(erase)를 위한 회로 및 프로세스(process)구성이 불필요하다. 상기 OTP 소자는 1회의 프로그래밍이 가능하기 때문에 데이터를 변경할 수 없는 제품에 사용되고 있다. 예를 들어, OTP 소자는 컴퓨터를 제어하는 중앙처리장치(CPU)와 같이 가정용 설비, 리모콘(remote controller) 등과 같은 모든 전기, 전자 제품을 제어하는 마이크로 콘트롤러 유니트(micro controller unit:MCU)를 구성하는 핵심적인 소자이다.
이러한 OTP 소자는 비휘발성의 특징을 갖기 때문에 플래시 소자의 구조와 유사하게 적층 게이트(stacked gate) 구조를 갖는다. 즉, 적층게이트 구조는 셀 트랜지스터의 채널영역 위에 터널 산화막(tunnel oxide), 플로팅 게이트(floating gate), 게이트간 절연막 및 콘트롤 게이트(control gate) 전극이 순차적으로 적층된 구조로 이루어진다. 이러한 적층 게이트 구조를 가지는 상기 OTP 소자는 수단계의 공정을 요구되며, 또한 로직영역의 트랜지스터 형성을 위하여 별도의 공정이 요구된다.
또한, 적층 게이트 구조의 소자는 플로팅 게이트에 전하를 저장하기 때문에 플로팅 게이트에 미세한 결함이 발생되면 리텐션 타임(retention time)이 현저하게 떨어질 수 있다.
실시예에서는 로직영역과 동일한 구조의 ONO 스페이서의 질화막층에 의하여 열 전자(Hot electron)를 트랩할 수 있는 플래시 메모리 소자 및 그 제조방법을 제공한다.
실시예에 따른 플래시 메모리 소자는, 소자분리막에 의하여 단위셀이 정의된 반도체 기판; 상기 반도체 기판 상에 형성된 게이트; 상기 게이트의 양측의 상기 반도체 기판의 얕은 영역에 형성된 LDD 영역; 상기 LDD 영역과 접속되고 상기 반도체 기판의 깊은 영역에 형성된 소스 및 드레인; 상기 게이트의 양측벽에 형성된 스페이서를 포함하며, 상기 스페이서는 제1 산화막 패턴, 질화막 패턴 및 제2 산화막 패턴으로 형성되고, 상기 반도체 기판은 실리콘 기판으로 형성되어, SONOS 구조를 가지는 것을 포함한다.
실시예에 따른 플래시 메모리 소자의 제조방법은, 실리콘으로 형성된 반도체 기판에 소자분리막을 형성하는 단계; 상기 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트의 양측의 상기 반도체 기판의 얕은 영역에 LDD 영역을 형성하는 단계; 상기 게이트 양측벽에 제1 산화막 패턴, 질화막 패턴 및 제2 산화막 패턴을 포함하는 스페이서를 형성하는 단계; 및 상기 LDD 영역과 접속되고 상기 반도체 기판의 깊은 영역에 소스 및 드레인 을 형성하는 단계를 포함하고, 상기 반도체 기판, 제1 산화막 패턴, 질화막 패턴 및 제2 산화막 패턴은 SONOS구조를 가지는 것을 포함한다.
실시예에 따른 플래시 메모리 소자 및 그 제조방법은, 로직영역의 스페이서를 ONO 구조로 채용함으로써 SONOS 타입에서와 같이 질화막을 전하저장영역으로 사용함으로써 OTP 소자를 구현할 수 있다.
또한, 전하저장영역으로 질화막을 사용하기 때문에 공정상 결함에 대한 민감성이 상대적으로 감소될 수 있다.
또한, 로직영역의 형성시 셀영역에 OTP 소자가 동시에 형성되므로 공정을 단순화시켜 생산성을 향상시킬 수 있는 효과가 있다.
실시예에 따른 플래시 메모리 소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 5는 실시예에 따른 플래시 메모리 소자를 나타내는 단면도이다.
실시예에 따른 플래시 메모리 소자는, 소자분리막(20)에 의하여 단위셀이 정 의된 반도체 기판(10); 상기 반도체 기판(10) 상에 형성된 게이트(40); 상기 게이트(40)의 양측의 상기 반도체 기판(10)의 얕은 영역에 형성된 LDD 영역(50); 상기 LDD 영역(50)과 접속되고 상기 반도체 기판(10)의 깊은 영역에 형성된 소스(100) 및 드레인(110); 상기 게이트(40)의 양측벽에 형성된 스페이서(95)를 포함하며, 상기 스페이서(95)는 제1 산화막 패턴(65), 질화막 패턴(75) 및 제2 산화막 패턴(85)으로 형성되고, 상기 반도체 기판(10)은 실리콘으로 형성되어, SONOS 구조를 가지는 것을 포함한다.
예를 들어, 상기 OTP 소자가 엔모스(NMOS)일 경우 상기 게이트(40) 하부에는 피웰(P-well)이 형성되고, 상기 소스(100) 및 드레인(110)은 아세닉(Arsenic) 또는 인(Phosphorus)와 같은 n형 불순물로 형성될 수 있다.
상기 게이트(40) 및 드레인(110)에 바이어스 전압이 인가되면 상기 소스(100)에서 드레인(110)으로 이동하는 전자가 상기 드레인(110)에 대응하는 상기 질화막 패턴(75)으로 트랩되어 프로그램될 수 있다.
따라서, 상기 질화막 패턴(75)이 스택형 게이트 구조를 가지는 플래시 메모리 소자에서 플로팅게이트와 같이 전자를 트랩하는 역할을 하게 되어 OTP 소자로 사용될 수 잇다.
도 5의 도면 부호 중 미설명 도면부호는 이하 제조방법에서 설명하기로 한다
도 1 내지 도 5를 참조하여, 실시예에 따른 플래시 메모리 소자 및 그 제조방법을 제공한다. 실시예의 설명에 있어서 도면에는 OTP 소자의 단위 셀이 형성되는 것을 예로 하였으며 상기 OTP 소자가 형성될 때 로직영역의 트랜지스터가 동시 에 형성될 수 있다.
도 1을 참조하여, 상기 반도체 기판(10)에 소자분리막이 형성되어 단위 셀이 정의된다.
상기 반도체 기판(10)에 LOCOS 공정 또는 STI 공정 등에 의해서 소자분리막(20)이 형성되며 상기 소자분리막(20)에 의하여 액티브 영역이 정의된다.
상기 반도체 기판(10)의 액티브 영역에 엔모스(NMOS) 또는 피모스(PMOS)를 형성하기 위한 불순물 이온주입을 공정을 실시한다. 실시예에서는 엔모스 소자를 형성하기 위하여 상기 반도체 기판(10)에 피웰(P-WELL)(30)을 형성할 수 있다. 예를 들어, 상기 피웰(30)은 보론(boron)와 같은 3족 원소를 이온주입한 후 열처리 공정을 진행하여 형성될 수 있다.
다음으로 게이트를 형성하기 위하여 상기 반도체 기판(10) 상에 게이트 절연막 및 게이트 전도막을 증착한 후 패터닝하여 게이트(40)를 형성한다. 예를 들어, 상기 게이트 절연막은 산화막이고 상기 게이트 절연막은 폴리실리콘으로 형성될 수 있다.
도시되지는 않았지만, 상기 게이트(40)를 형성하기 전에 상기 반도체 기판(10)의 표면에 불순물을 얕게 주입하여 채널영역을 형성할 수 있다.
도 2를 참조하여, 상기 게이트(40) 양측의 반도체 기판(10)의 얕은 영역에 LDD(Lightly Doped Draim) 영역(50)이 형성된다.
상기 LDD 영역(50)은 상기 게이트(40)를 이온주입 마스크로 사용한 저농도 도펀트의 이온주입을 이용하여 형성될 수 있다. 예를 들어, 상기 LDD 영역(50)은 핫 캐리어(Hot Carrier)인 전자(electron)를 형성하기 위하여 상기 반도체 기판(10)의 얕은 영역으로 아세닉(Arsenic) 또는 인(Phosphorus)과 같은 5족 원소를 이온주입하여 형성할 수 있다.
예를 들어, 상기 LDD 영역(50)에 주입되는 불순물 아세닉(As)으로서 에너지는 15~25keV로 주입되고 도즈량은 2×1014~5×1014 ion/㎠으로 주입될 수 있다. 도시되지는 않았지만, 로직영역의 트랜지스터의 LDD 영역에 주입되는 불순물은 아세닉(As)으로서 에너지는 30~60keV로 주입되고 도즈량은 1×1013~1×1014 ion/㎠으로 주입될 수 있다. 즉, OTP 소자의 단위 셀에 해당하는 상기 LDD 영역(50)의 불순물 농도가 로직영역의 LDD(미도시)보다 높은 불순물 농도를 가짐으로써 임플란트 정션엔지니어링이 높아질 수 있다.
도 3을 참조하여, 상기 게이트(40)를 분리 및 보호하기 위하여 스페이서막(90)이 형성된다.
상기 스페이서막(90)은 제1 산화막(Oxide)(60), 질화막(Nitride)(70) 및 제2 산화막(Oxide)(80)을 순차적으로 상기 게이트(40)가 형성된 반도체 기판(10) 상으로 증착하여 형성될 수 있다. 즉, 상기 스페이서막(90)은 ONO 구조를 가지도록 형성될 수 있다.
도 4를 참조하여, 상기 게이트(40)의 측벽에 스페이서(95)가 형성된다. 상기 스페이서(95)는 상기 스페이서막(90)에 대한 전면식각공정을 진행함으로써 형성될 수 있다.
따라서, 상기 스페이서(95)는 제1 산화막 패턴(65), 질화막 패턴(75) 및 제2 산화막 패턴(85)으로 형성될 수 있다.
상기 반도체 기판(10) 상에 산화막-질화막-산화막의 구조를 가지는 스페이서(85)가 형성되므로 상기 반도체 기판(10)과 상기 스페이서(95)는 SONOS 구조와 유사한 구조를 가질 수 있게 된다.
상기 반도체 기판(10)은 실리콘 기판이고, 상기 스페이서(95)는 산화막, 질화막 및 산화막의 구조를 가지므로 상기 스페이서(95)의 질화막 패턴(75)은 SONOS 구조의 메모리 소자에서 전하를 저장하는 질화막층의 역할을 하게 될수 있다.
즉, 실시예에서는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 구조로 로직영역과 동일한 공정으로 질화막을 플래시 메모리 소자의 플로팅 게이트로 이용할 수 있다. 이는 드레인과 게이트의 전압조건을 이용해서 드레인 영역의 스페이서 중 질화막에 전자를 주입하여 동작할 수 있는 것이다.
따라서, 상기 스페이서(95)의 질화막 패턴(75)이 전자를 트랩할 수 있는 역할을 하게 되므로 실시예는 OPT 소자로 사용할 수 있게 된다.
도 5를 참조하여, 상기 게이트(40) 양측에 상기 LDD 영역(50)과 접속되는 소스(100) 및 드레인 영역(110)이 형성된다. 상기 소스(100) 및 드레인 영역(110)은 상기 게이트(40) 및 스페이서(95)를 마스크로 하여 상기 반도체 기판(100)의 깊은 영역에 고농도의 불순물을 주입하여 형성될 수 있다. 예를 들어, 상기 소스(100) 및 드레인 영역(110)은 상기 반도체 기판(10)의 깊은 영역으로 아세닉(Arsenic) 또는 인(Phosphorus)과 같은 5족 원소를 이온주입하여 형성할 수 있다.
상기 소스(100) 및 드레인(110) 영역에 도펀트로 5족 원소인 아세닉(Arsenic) 또는 인(Phosphorus)가 도펀트로 사용되므로 EHP(Electron Hole Pair)가 과도하게 만들어질 수 있는 임플란트 정션(Implant Junction)을 구현할 수 있다.
특히, 실시예에 따른 OTP 소자는 LDD 영역(50)과 반도체 기판(10)의 도핑레벨 차이가 높게 형성됨으로써 전계의 세기가 높아질 수 있다.
도시되지는 않았지만, 상기 셀영역의 트랜지스터 형성시 로직영역의 트랜지스터가 동시에 형성될 수 있다.
도 6은 도 5에 도시된 OTP 소자의 A영역을 확대한 도면이다.
도 6을 참조하여, OTP 소자를 프로그램(program)할 때 전자가 트랩되는 과정을 설명한다.
GIDL(Gate Induced Drain Lowering)이 충분히 형성될 수 있도록 게이트(40) 및 드레인(110)에 양전압(Positive Voltate)을 인가한다. 예를 들어, 바이어스 조건은 상기 게이트(40)에는 4~7V의 전압이 인가되고 드레인(110)에는 3-5V의 전압이 인가되어 소스(100)와 반도체 기판(10)을 그라운드 시킬 수 있다. 예를 들어, 로직영역은 3.3 V의 로직제품류일 수 있다.
상기 게이트(40)에 바이어스 전압을 인가한 상태에서 드레인(110)에 바이어스 전압을 인가하게 되면 핀치 오프(Pinch off)가 되면서 소스(100)에서 드레인(110)에 이르는 채널을 따라 전계가 발생되고 전계에 의하여 전자(e)들은 채널을 따라 소스(100)에서 드레인(110)으로 흐르게 된다.
상기 전자(e)들은 채널을 따라 흐르게 되고 강한 전기장(E-field)으로 인하여 E-H-P(Electron Hole Pair)가 형성된다. 이때, 상기 채널을 따라 흐르는 전자(e)들은 상기 드레인(110)의 바이어스가 약할 때는 ⑤ 패스(path)을 통하여 드레인(110)으로 나가게 되지만, 드레인(110)의 바이어스가 증가하게 되면 전자는 큰 에너지를 얻게 되어 ③ 패스(path)을 통하여 상기 질화막 패턴(75)에 트랩될 수 있게 된다. 전자(e)들은 채널길이를 따라 이동하면서 에너지를 얻게 되고, 특히 드레인(110) 근처의 채널영역은 전자(e)들이 큰 에너지를 얻을 수 있는 영역으로서, 상기 드레인(110)의 바이어스가 증가하게 되면 전자(e)들은 전하 트랩층으로 들어가기 충분한 '열적(Hot)' 상태가 되어 열전자(Hot electron)가 될 수 있게 된다. 이러한 프로그램 방식을 핫 캐리어 인젝션(Hot carrier Injection)이라고 부른다.
따라서, 열 전자(e)들은 드레인 영역에 대응하고 절연성 물질로 이루어진 상기 질화막 패턴(75)으로 트랩되고 그 안에 저장되어 프로그램(program)할 수 있게 된다. 또한, 리드(read)방법은 포워드 리드(Forward read) 및 리버스 리드(Reverse read) 모두 가능할 수 있다.
상기와 같이 형성된 OTP 소자는 기존의 SONOS 또는 스택형 게이트 구조와 같은 복잡한 공정의 필요없이 로직회로와 동일한 공정에 의하여 형성되는 것이므로 공정을 단순화시킬 수 있다.
실시예에 따른 OTP 소자는 임플란트 정션 엔지니어링(Implant Junction Engineering)를 통해 구현이 가능하다. 즉, 상기 임플란트 정션 엔지니어링은 OTP 소자의 드레인 영역인 n+영역의 도핑농도를 증가시키는 것으로, 상기 임플란트 정 션 엔지니어링에 의하여 상기 반도체 기판인 p영역의 도핑레벨 차이로 인한 전계의 세기가 증가되어 OTP 소자의 프로그래밍 효율을 증가시킬 수 있게 된다. 또한, 상기 OTP 소자의 드레인 영역에는 로직 영역보다 하이 바이어스가 인가됨으로써 OTP 소자의 프로그래밍 효율을 증가시킬 수도 잇다.
또한, OTP 소자에서의 HCI 특성 및 절연특성을 유지할 수 있다.
이상과 같이 본 발명에 따른 플래시 메모리 소자 및 그 제조방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사항 범위 내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
도 1 내지 도 5는 실시예에 따른 플래시 메모리 소자의 제조공정을 나타내는 단면도이다.
도 6은 실시예에 따른 플래시 메모리 소자의 동작을 나타내기 위하여 도 5의 A영역을 확대한 도면이다.

Claims (7)

  1. 소자분리막에 의하여 단위셀이 정의된 반도체 기판;
    상기 반도체 기판 상에 형성된 게이트;
    상기 게이트의 양측의 상기 반도체 기판의 얕은 영역에 형성된 LDD 영역;
    상기 LDD 영역과 접속되고 상기 반도체 기판의 깊은 영역에 형성된 소스 및 드레인;
    상기 게이트의 양측벽에 형성된 스페이서를 포함하며,
    상기 스페이서는 제1 산화막 패턴, 질화막 패턴 및 제2 산화막 패턴으로 형성되고, 상기 반도체 기판은 실리콘 기판으로 형성되어, SONOS 구조를 가지는 것을특징으로 하는 플래시 메모리 소자.
  2. 제1항에 있어서,
    상기 게이트 및 드레인에 바이어스 전압이 인가되면 상기 소스에서 드레인으로 이동하는 전자가 상기 드레인에 대응하는 상기 질화막 패턴으로 트랩되어 프로그램되는 것을 특징으로 하는 플래시 메모리 소자.
  3. 제1항에 있어서,
    상기 소스 및 드레인은 아세닉(Arsenic) 또는 인(Phosphorus)와 같은 n형 불순물로 형성된 것을 특징으로 하는 플래시 메모리 소자.
  4. 실리콘으로 형성된 반도체 기판에 소자분리막을 형성하는 단계;
    상기 반도체 기판 상에 게이트를 형성하는 단계;
    상기 게이트의 양측의 상기 반도체 기판의 얕은 영역에 LDD 영역을 형성하는 단계;
    상기 게이트 양측벽에 제1 산화막 패턴, 질화막 패턴 및 제2 산화막 패턴을 포함하는 스페이서를 형성하는 단계; 및
    상기 LDD 영역과 접속되고 상기 반도체 기판의 깊은 영역에 소스 및 드레인 을 형성하는 단계를 포함하고,
    상기 반도체 기판, 제1 산화막 패턴, 질화막 패턴 및 제2 산화막 패턴은 SONOS구조를 가지는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  5. 제4항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 게이트를 포함하는 반도체 기판 상에 제1 산화막, 질화막 및 제2 산화막을 순차적으로 형성하는 단계; 및
    상기 제1 산화막, 질화막 및 제2 산화막에 대한 전면 식각공정을 진행하여 제1 산화막 패턴, 질화막 패턴 및 제2 산화막 패턴을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  6. 제4항에 있어서,
    상기 소스 및 드레인을 형성하는 단계는,
    상기 게이트 및 스페이서를 마스크로 사용하여 상기 반도체 기판의 깊은 영역에 아세닉(Arsenic) 또는 인(Phosphorus)와 같은 n형 도펀트를 이온주입하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  7. 제4항에 있어서,
    상기 소자분리막을 형성한 후 단위셀에 해당하는 반도체 기판에 피웰(P-well)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
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