JP2007213075A - 薄膜トランジスタ基板の製造方法、薄膜トランジスタ基板、及びそれを有する表示パネル - Google Patents

Abstract

【課題】表示品質を向上させることができる薄膜トランジスタ基板、それの製造方法及びそれを有する表示装置を提供する。
【解決手段】基板５１０と、基板上５１０に配置され、ゲートライン、前記ゲートラインと連結されたゲート電極１３０、及び伝導体パターン１４０を含むゲート配線と、前記ゲート配線をカバーするゲート絶縁膜５２０と、ゲート絶縁膜５２０上に配置される活性パターン２１０と、活性パターン２１０上に配置され前記ゲートラインと交差されるデータライン３１０、ゲート電極１３０上に位置するソース電極３２０、及びドレイン電極３３０を含むデータ配線と、前記データ配線をカバーする保護膜５３０と、基板５１０と前記ゲート絶縁膜５３０上に配置される画素電極４１０と、を含んで構成される薄膜トランジスタ基板。
【選択図】図２

Description

本発明は液晶表示装置用薄膜トランジスタ基板の製造方法、液晶表示装置用薄膜トランジスタ基板及びそれを有する表示パネルに関する。

液晶表示装置のうちの中でも主に使用されるものは、スイッチング素子として薄膜トランジスタ（ＴＦＴ）を有するものであり、この薄膜トランジスタが形成されている基板には、互いに交差してマトリックス状に画素を画定する複数のゲート線とデータラインが形成され、それぞれの画素には画素電極が形成されている。

液晶表示装置を駆動する際、任意の画素電極はデータラインを介して伝達される画像信号が薄膜トランジスタを通じて一度印加された後、次の信号が印加されるまで浮遊状態にあるが、データラインには他の行の画像信号が継続して印加される。従って、データラインを通じて伝達される画像信号の電圧が浮遊状態にある任意の画素電極の電位を変動させ、それにより液晶表示装置には所望しない画像が示される。このような現象は画素電極とデータラインとの配置関係で発生する結合静電容量が大きいほど顕著に発生する。

このような結合静電容量を減少させるため、データラインの左右下部に伝導体パターンを形成する。この伝導体パターンは、画素電極と伝導体パターンとの間、データラインと伝導体パターンとの間で電場（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）を発生させる。そして、これらを通じて形成される静電容量を用いて画素電極とデータラインの結合静電容量を減少させる構造を使用する。画素電極とデータラインの結合静電容量が減少することにより、画素電極とデータ線を近接して配置させることができ、この結果、光を透過させるための開口部が増加することができるようになり透過率も向上されることができる。

このような構造のためには、画素電極と伝導体パターンとが同一層に形成されてはいけないが、３個のマスクを用いて薄膜トランジスタ基板を形成する方法としては、画素電極が伝導体パターンと同一層に形成されるので１枚のマスクをさらに使用しなければならない。マスクの増加は単純にマスク１枚の費用だけではなく、薄膜蒸着、洗浄フォトレジストコーティング、露光、現象、エッチング、ストリップという複数の工程を増加させ、これにより、製造コストが増加したり、製品不良が増加したりしてしまうという問題がある。

本発明は、前記問題を解決するために成されたものであって、本発明は品質を向上させ、生産性を向上させて製造コストを削減することができる薄膜トランジスタ基板、その製造方法、前記薄膜トランジスタ基板備えた表示パネルを提供する。

前記目的を達成するための本発明に係る薄膜トランジスタ基板は、基板、ゲート配線、ゲート絶縁膜、活性パターン、データ配線、保護膜、画素電極を含む。前記ゲート配線は前記基板上に配置され、ゲートライン、前記ゲートラインと連結されたゲート電極及び伝導体パターンを含む。前記ゲート絶縁膜は前記ゲート配線をカバーする。前記活性パターンは前記ゲート絶縁膜上に配置される。前記データ配線は前記活性パターン上に配置され前記ゲートラインと交差されるデータライン、前記ゲート電極上に位置するソース電極及びドレイン電極を含む。前記保護膜は前記データ配線をカバーする。前記画素電極は前記基板と前記ゲート絶縁膜上に配置される。

前記画素電極の第１物質は前記伝導体パターン上に配置されたゲート絶縁膜上に配置され、第２部分は第１部分より相対的に低い位置を有し基板上に配置される。または、前記画素電極の一部は、前記伝導体パターンと同一層に配置され、残りの一部は前記ゲート絶縁膜上に配置される。前記伝導体パターンは第１幅を有し、前記データラインに沿って配置される。この場合、前記伝導体パターンは、前記データラインと前記画素電極との間に配置される。前記画素電極境界線のうちデータラインに隣接した画素電極の境界線は前記伝導体パターンの境界線のうち画素電極に近い境界線と同一線上にあるかデータラインにさらに隣接することができる。

また、前記目的を達成するための本発明に係る表示パネルは、ゲート配線、前記ゲート配線と同一の平面に配置された伝導体パターン、前記ゲート配線及び伝導体パターンをカバーするゲート絶縁膜、前記ゲート絶縁膜上に配置される活性パターン、前記活性パターン上に配置され前記ゲートラインと交差されるデータライン、前記ゲート電極上に位置するソース電極及びドレイン電極を含むデータ配線、前記データ配線をカバーする保護膜、及び一部は前記伝導体パターンと同一の第１層に配置され、一部は前記第１層と異なる層に配置される画素電極を含むことを特徴とする第１基板と、前記第１基板と対向する第２基板と、前記第１基板と前記第２基板との間に配置される液晶層と、を含むことを特徴とする。

また、前記目的を達成するための本発明に係る薄膜トランジスタ基板の製造方法は、基板上にゲートライン、前記ゲートラインと連結されたゲート電極、及び伝導体パターンを含むゲート配線を形成する段階と、前記ゲート配線をカバーするゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上に配置され、前記ゲート電極と重畳される活性パターン及び前記活性パターン上に配置され前記ゲートラインと交差されるデータライン、前記ゲート電極上に位置するソース電極及びドレイン電極を含むデータ配線を形成する段階と、前記データ配線をカバーする保護膜を形成する段階と、前記基板と前記ゲート絶縁膜上に配置される画素電極を形成する段階と、を含むことを特徴とする。

前記画素電極を形成する段階は、前記保護膜上に形成されたフォトレジスト薄膜を差等露光して互いに異なる厚さを有するフォトレジストパターンを形成する段階と、前記互いに異なる厚さを有するフォトレジストパターンを用いて、前記フォトレジストパターンが形成されていない部分を除去して前記基板の一部を露出させる段階と、前記互いに異なる厚さを有するフォトレジストパターンを均一に除去してフォトレジストパターンの一部は残して、前記保護膜の一部は露出させる段階と、前記保護膜の一部を除去して、前記ゲート絶縁膜の一部を露出させる段階と、前記露出された基板、露出されたゲート絶縁膜及び残されているフォトレジストパターン上に画素電極を形成する段階と、前記フォトレジストパターンを除去して前記フォトレジストパターン上に形成された画素電極を除去する段階と、を含むことを特徴とする。

本発明によれば、ゲート配線及び同一の物質からなる伝導体パターンをデータラインと画素電極との間の下部に配置する。前記伝導体パターンは画素電極と電場を形成して静電容量を有する。この結果、画素電極とデータラインとの間の結合静電容量を減少させることができ、表示品質を向上させることができる。

以下、添付図面を参照して、本発明の好ましい一実施形態をより詳細に説明する。

図１は、本発明の一実施形態による液晶表示装置用薄膜トランジスタ基板の平面図である。図２は図１のＩ−Ｉ’線に対する断面図である。

図１及び図２を参照すると、本発明の一実施形態による薄膜トランジスタ基板１０００は、基板５１０、ゲート配線（ゲートライン１１０、ストレージパターン１２０、ゲート電極１３０、及び伝導体パターン１４０）、データ配線（データライン３１０、ソース電極３２０、及びドレイン電極３３０）、活性パターン２１０、及び画素電極４１０を含む。また、本実施形態による薄膜トランジスタ基板１０００は、ゲート絶縁膜５２０及び保護膜５３０をさらに含む。

基板５１０は、光が透過されることができる透明性を有する物質から形成される。例えば、絶縁基板５１０はガラスを含む。

前記ゲート配線は基板５１０上に配置され、第１方向Ｄ１に延長されて形成される。前記データ配線は基板５１０上で第１方向Ｄ１に垂直な第２方向Ｄ２に延長されて形成される。

前記ゲート配線はゲートライン１１０、ストレージパターン１２０、ゲート電極１３０及び伝導体パターン１４０を含む。ストレージパターン１２０は独立配線方式で形成されることもできる。ゲート電極１３０はゲートライン１１０から第２方向Ｄ２に延長されて形成される。

伝導体パターン１４０は、第２方向Ｄ２に延長されて配置される。即ち、後述するデータライン３１０に沿って配置される。ストレージパターン１２０は所定の電圧の印加を受け、画素電極４１０に印加された信号電圧を一定時間保持させるように画素電極４１０とキャパシタを形成する。伝導体パターン１４０はストレージパターン１２０と連結されることができる。例えば、伝導体パターン１４０はデータライン３１０と重畳されなくてもよい。

伝導体パターン１４０は、ストレージパターン１２０と電気的に連結されることができる。また、伝導体パターン１４０は隣接した画素領域の伝導体パターンとオーバパス１４５を介して電気的に連結されることができる。オーバパス１４５は透明性を有する導電性物質から形成することができ、伝導体パターン１４０と接続ホールＣＨを介して電気的に連結されることができる。

伝導体パターン１４０は、一対に形成されることができる。具体的には、一対の伝導体パターン１４０は、データライン３１０を間に置いてそれぞれデータラインに隣接して第２方向Ｄ２に延長されることができる。また、一対の伝導体パターン１４０は、データライン３１０に対して互いに対称的になるように形成されることができる。

前記データ配線は、データライン３１０、ソース電極３２０、及びドレイン電極３３０を含む。データライン３１０は、ゲートライン１１０と互いに絶縁されて交差するように配置される。画素領域ＰＡは、ゲートライン１１０とデータライン３１０によって画定される。

活性パターン２１０は、ゲート電極１３０とデータライン３１０上とで互いに重畳されるように配置される。活性パターン２１０は、半導体パターン２１１及び半導体パターン２１１上に積層されたオーミックコンタクト（ｏｈｍｉｃ ｃｏｎｔａｃｔ）パターン２１２からなる。例えば、半導体パターン２１１は非晶質シリコン（以下、「ａ−Ｓｉ」という）からなる。オーミックコンタクトパターン２１２はｎ型不純物が高濃度でドーピングされた非晶質シリコン（ｎ＋ａ−Ｓｉ）を含む。オーミックコンタクトパターン２１２は半導体パターン２１１を部分的に露出するように中央部が除去される。

ゲート電極１３０、ソース電極３２０、及びドレイン電極３３０は、薄膜トランジスタ（以下、「ＴＦＴ」という）を構成する。前記ＴＦＴは、画素領域ＰＡに配置される。ドレイン電極３３０とソース電極３２０とは互いに離隔されて形成され、ドレイン電極３３０は画素電極４１０と電気的に連結される。具体的には、ドレイン電極３３０の側面が画素電極４１０と接触して配置されることができる。従って、ゲートライン１１０から印加されたゲート信号に応答してスイッチング動作され、これにより、データライン３１０から印加されたデータ信号を画素電極４１０に出力する。

ゲート絶縁膜５２０はゲート配線をカバーするように基板５１０上に形成される。ゲート絶縁膜５２０は、例えば、シリコン窒化膜またはシリコン酸化膜から形成される。

保護膜５３０は、前記ＴＦＴ及び前記データ配線をカバーするように基板５１０上に配置される。この際、保護膜５３０は前記ＴＦＴのドレイン電極３３０の一部を露出するように形成される。

画素電極４１０は、伝導体パターン１４０と同一層に配置されることもでき、ゲート絶縁膜５２０の少なくとも一部をカバーすることができる。即ち、画素電極４１０は伝導体パターン１４０と離隔され、伝導体パターン１４０上のゲート絶縁膜５２０上に配置される。このとき、画素電極４１０は、延長されて基板５１０上に配置されることができる。

画素電極４１０は光が透過することができる透明性を有する導電性物質から形成される。画素電極４１０は、例えば、インジウム亜鉛酸化物ＩＺＯ、インジウム錫酸化物ＩＴＯ、またはアモルファスインジウム錫酸化物（ａ−ＩＴＯ）から形成されることができる。

上述した本発明による薄膜トランジスタ基板１０００を形成するためには全部で３枚のマスクが用いられる。即ち、前記ゲート配線を形成するためのマスクを１枚、活性パターン２１０及び前記データ配線を形成するためのマスクを１枚、保護膜５３０のためのマスクを１枚の計３枚が用いられる。そして、画素電極４１０は、保護膜５３０を形成するとき使用するフォトレジストをリフトオフして形成される。リフトオフについての説明は後述する。

図３〜図７は、図２に示された薄膜トランジスタの製造工程を段階的に示したものである。

図３は、基板５１０に第１金属膜を形成し、所定のパターンを有する第１マスクを用いて前記ゲート配線を形成した断面図である。第１金属膜はクロムなどからなる。前記第１金属膜を基板５１０に蒸着する。この際、スパッタリングなどの方法が用いられる。そして、蒸着された第１金属膜上にフォトレジストを配置し、ゲート配線パターンを有する第１マスクを用いて露光した後、現像し、蒸着された第１金属膜を除去し、フォトレジストを除去するという工程で前記ゲート配線をパターニングする。なお、以下の説明では、マスクを用いてパターンを形成することは前記工程と同様であるので同一の説明は省略する。

図４はゲート配線を基板５１０上に形成した後、ゲート絶縁膜５１０、活性層２２０、とデータ配線３１０、３２０、及び３３０のための第２金属膜３００及びフォトレジスト６００を配置した断面図である。活性層２２０は、半導体層２３０及びオーミックコンタクト層２４０を含む。

図５はフォトレジスト６００上に二番目のマスク７００を配置した後露光し現象した後の断面図である。図５を参照すると、マスク７００はフォトレジスト６００を差等露光するためにスリット７２０を含む。スリット７２０を通じて光が回折を起こしてスリット７２０下部のフォトレジストは不十分露光される。スリット７２０の下部のフォトレジストは不十分露光されて露光された部位の厚さと露光されていない部位の厚さとの間の厚さを有する。その結果、露光後のフォトレジスト６０５は厚さ偏差を有する。即ち、スリット下部のフォトレジストの厚さは相対的に露光されていない部分より薄い。

図５及び図６を参照すると、残留するフォトレジスト６０５をマスクとして第２金属膜３００と活性層２２０をエッチングし、フォトレジスト６０５をエッチバックした後の状態である。即ち、相対的に厚さの薄いフォトレジストが除去されソース及びドレイン電極３２０、３３０を作るに使用されるフォトレジストパターン６００のみが残される。

図７はＴＦＴ基板５１０上に保護膜５３０を配置した後の断面図である。

図６の状態でソース電極３２０及びドレイン電極３３０をエッチングした後、フォトレジストを除去する。続いて、ソース電極３２０及びドレイン電極３３０をマスクとしてｎ型不純物が高濃度でドーピングされた非晶質シリコン層を部分的に露出するようにエッチバックすると薄膜トランジスタが完成される。その後、保護膜５３０をＴＦＴ基板５１０上部に形成する。保護膜５３０は、例えば、シリコン窒化物を含み、プラズマ化学気相蒸着法（ＰＥＣＶＤ）で蒸着される。

その後、三番目マスクを用いて保護膜５３０の一部を除去し、画素電極４１０を配置する。この過程は再度詳細に説明する。結果的に図２のようなＴＦＴ基板１０００が完成される。なお、ＴＦＴ基板１０００は、本実施形態のような構造に限定されず、目的に応じて適宜変更し、種々の構造を有することができる。

図８及び図９は図１のＩＩ−ＩＩ'に対する断面図としてそれぞれ互いに異なる実施形態を示す。

図８を参照すると、画素電極４１０の一部は、伝導体パターン１４０上のゲート絶縁膜５２０上に配置され、残りの部分は延長されて基板５１０上に配置される。伝導体パターン１４０は、データライン３１０を中心に両側に配置される。望ましくは、伝導体パターン１４０はデータライン３１０を中心に対称的に配置され、データライン３１０と重畳されないように形成される。これとは異なり、データライン３１０の両側の境界線と伝導体パターン１４０の境界線とは同一線上にあるか、またはデータライン３１０の両側境界線の内側にさらに下がるように形成されることができる。また、画素電極４１０のデータライン３１０側の境界線は伝導体パターン１４０の画素電極４１０側の境界線と同一線上にあるか、またはデータライン方向にさらに下がるように形成されることができる。

伝導体パターン１４０は、光を遮断する光遮断膜の機能を有することもできる。この際、データライン３１０やゲート線２１０の周辺で光が漏れることを伝導体パターン１４０が遮断することができるので、カラーフィルタ基板（図示せず）上に形成するブラックマトリックスの幅を従来に比べて大幅に減少させることができる。

データライン３１０と画素電極４１０との間に、配線や近接する金属物などによって発生する静電容量（寄生容量）が存在しそれに起因する電圧変動分の微細な差異が画面上では輝度の違いによって現れ、特に、低階調ほど酷く、外見上縦線の形態に示される。伝導体パターン１４０の配置によってこのような問題を解決する。上述した場合、伝導体パターン１４０と画素電極４１０とは第１静電容量Ｃ１を有するようになる。これは、画素電極４１０とデータライン３１０との間の第２静電容量Ｃ２を減少させる機能を有する。

第１静電容量Ｃ１に対応する画素電極４１０と伝導体パターン１４０との間の距離は、第２静電容量Ｃ２に対応する画素電極４１０とデータライン３１０との間の距離よりも短い。静電容量は極板間距離に反比例するので、第１静電容量Ｃ１は、第２静電容量Ｃ２よりも大きい。第２静電容量が変化したとしても、結合静電容量の変化は、第１静電容量Ｃ１に比べて相対的に小さいので、スティッチ不良（ｓｔｉｔｃｈ ｄｅｆｅｃｔ）を防ぐことができる。

伝導体パターン１４０は、多様に配置されることができる。伝導体パターン１４０はストレージパターン１２０と電気的に連結されることができ、これとは異なり、伝導体パターン１４０は電気的に独立して浮遊した状態で基板５１０上に配置されることができる。また、伝導体パターン１４０はデータライン３１０と画素電極４１０との間の下部に配置される。例えば、伝導体パターン１４０の幅はデータライン３１０と画素電極４１０との離隔距離と同一であるかさらに大きく形成されることができる。また、伝導体パターン１４０は、データライン３１０を基準にして両側に配置される。

図９を参照すると、相対的に薄い厚さを有するゲート絶縁膜５２０上に画素電極４１０が配置されたことを除いては図８を同じである。図８は画素電極４１０が基板５１０上に配置されることに比べて、図９では画素電極４１０が相対的に薄い厚さを有するゲート絶縁膜５２０上に配置される。これはゲート絶縁膜５２０を全部エッチングせず基板上に残留させる場合である。

図１０は、ハーフトーン（ｈａｌｆ−ｔｏｎｅ ｍａｓｋ）マスクを用いた場合における本発明の他の実施形態を例示したものである。具体的には、図１０は保護膜５３０上にフォトレジスト６１０を配置し、遮光部８１０とスリット８２０を有するマスク８００をフォトレジスト６１０上に配置して露光した後に現象した断面図である。ハーフトーンマスクを用いて露光することによって不完全露光部分６１１は不露光部分６１２に比べて薄い厚さを有する。

図１１はハーフトーン（ｈａｌｆ−ｔｏｎｅ ｍａｓｋ）マスクを用いた場合における本発明のさらに他の実施形態を例示したものである。具体的には、図１１は保護膜５３０上にフォトレジスト６１０を配置し光吸収−透過部９００ａを有するマスク９００を前記フォトレジスト６１０上に配置し差等露光をした後に現象した断面図である。光吸収透過部９００ａ下部に配置されるフォトレジストは相対的に少ない光量に露出されるようになる。従って、ハーフトーンマスクを用いて露光することによって不完全露光部分６１１は不露光部分６１２に比べて薄い厚さを有する。

図１２〜図１５は画素電極を形成する工程を段階的に示した図面である。

図１２はフォトレジストパターン６１０をマスクとして、ゲート絶縁膜５２０と保護膜５３０の一部を除去した後の断面図である。この際、ゲート絶縁膜５２０が基板５１０上に均一な高さを有して残されることができる。

図１３はフォトレジストパターン６１０をエッチバックした後の断面図である。エッチバックする方法ではプラズマを用いたアッシング工程を用いることができる。フォトレジストパターン６１０はハーフトーンマスクを用いた露光によってその厚さが偏差を有するようになる。一定の厚さ、即ち、不完全露光された部分に対応する厚さ分だけ一律的に除去する。従って、エッチバックによって、不完全露光された部分６１１は除去され、不露光された部分は相対的に薄い厚さに保護膜５３０上に存在する。それにより、保護膜５３０の一部が露出される。

図１４は、保護膜５３０、ゲート絶縁膜５２０をエッチングする段階である。この場合、保護膜５３０上に配置されたフォトレジスト６２０の境界線より残された保護膜５３０の境界線が内側に下がるようにエッチングすることが望ましい。即ち、アンダカットが存在するようにすることが望ましい。

アンダカットを作るために次のような方法を使用することができる。保護膜５３０は湿式エッチングによって等方性エッチングされる。従って、保護膜５３０が湿式エッチングによって等方性エッチングされることで、フォトレジストパターン６２０の境界より多くエッチングされたアンダカットが発生される。

これとは異なり、フォトレジストパターン６２０によって保護膜５３０をパターニングするとき、保護膜５３０は乾式エッチングによって異方性エッチングされた後、保護膜５３０は湿式エッチングによって等方性エッチングされ、アンダカットが形成されることができる。

アンダカットは、後に画素電極４１０を配置しリフトオフを通じて除去する過程でより精密な細工のためである。ゲート絶縁膜５２０の境界は図１４のように所定の傾きを有し基板５１０まで続いている。これとは異なり、ゲート絶縁膜５２０は一定の高さを有し基板５１０上に残留することができる。

図１５は、透明導電層４１０を配置する工程を示したものでである。アンダカットによってフォトレジスト６２０上に蒸着される透明導電層４１１とゲート絶縁膜５２０上に蒸着される透明導電層４１２が不連続となることが望ましい。透明導電層４１０を蒸着させた後、リフトオフ工程によってフォトレジスト６２０とフォトレジスト６２０上の透明導電層４１１とを除去する。

リフトオフというのは、蒸着しようとする薄膜を蒸着する以前にフォトレジストパターニングしその上に薄膜を蒸着した後フォトレジストと共に薄膜を除去することでパターンを形成させる方法のことである。リフトオフ工程によりエッチング工程なしに画素電極４１０をパターニングすることができるようになる。フォトレジストを除去する過程では、フォトレジスト上に蒸着された薄膜は除去されフォトレジスト上に蒸着されていない薄膜のみが残されることになる。リフトオフ工程によりエッチング工程なしに画素電極４１０をパターニングすることができるようになる。リフトオフ工程を終えた後、図８や図９に示された薄膜トランジスタ基板が完成される。

以上、詳細に説明によると、ゲート配線と同一の物質からなる伝導体パターンをデータラインと画素電極との間の下部に配置する。前記伝導体パターンは画素電極とフィルドを形成して静電容量を有志これは画素電極とデータラインとの間の結合静電容量を減少させることができ、表示品質を向上させることができる。

以上、本発明の実施形態によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を逸脱することなく、本発明を修正または変更することができる。

本発明の実施形態による液晶表示装置用薄膜トランジスタ基板の平面図である。 図１のＩ−Ｉ‘に対する断面図である。 図２に示された薄膜トランジスタの製造工程を示した断面図である。 図２に示された薄膜トランジスタの製造工程を示した断面図である。 図２に示された薄膜トランジスタの製造工程を示した断面図である。 図２に示された薄膜トランジスタの製造工程を示した断面図である。 図２に示された薄膜トランジスタの製造工程を示した断面図である。 図１のＩＩ−ＩＩ’線に対する断面図である。 図１のＩＩ−ＩＩ’線に対する断面図である。 マスクの一実施形態である。 マスクの他の実施形態である。 画素電極を形成する工程を示した図面である。 画素電極を形成する工程を示した図面である。 画素電極を形成する工程を示した図面である。 画素電極を形成する工程を示した図面である。

符号の説明

１１０ ゲートライン、
１３０ ゲート電極、
１４０ 伝導体パターン、
３１０ データライン、
４１０ 画素電極、
５２０ ゲート絶縁膜、
５３０ 保護膜。

Claims (24)

1. 基板と、
   前記基板上に配置され、ゲートライン、前記ゲートラインと連結されたゲート電極、及び伝導体パターンを含むゲート配線と、
   前記ゲート配線をカバーするゲート絶縁膜と、
   前記ゲート絶縁膜上に配置される活性パターンと、
   前記活性パターン上に配置され前記ゲートラインと交差されるデータライン、前記ゲート電極上に位置するソース電極、及びドレイン電極を含むデータ配線と、
   前記データ配線をカバーする保護膜と、
   前記基板と前記ゲート絶縁膜上に配置される画素電極と、
   を含むことを特徴とする薄膜トランジスタ基板。
2. 前記画素電極の第１の部分は前記伝導体パターン上に配置されたゲート絶縁膜上に配置され、前記画素電極の第２の部分は前記基板上に配置されることを特徴とする請求項１記載の薄膜トランジスタ基板。
3. 前記画素電極の一部は、前記伝導体パターンと同一の層に配置され、残りの一部は前記ゲート絶縁膜上に配置されることを特徴とする請求項１記載の薄膜トランジスタ基板。
4. 前記伝導体パターンは第１の幅を有し、前記データラインに沿って配置されることを特徴とする請求項３記載の薄膜トランジスタ基板。
5. 前記伝導体パターンは、前記データラインと前記画素電極との間に配置されることを特徴とする請求項４記載の薄膜トランジスタ基板。
6. 前記伝導体パターンの第１の幅は、前記画素電極と前記データラインとの間の距離よりも大きいことを特徴とする請求項５記載の薄膜トランジスタ基板。
7. 前記画素電極の境界線のうちの前記データラインに隣接した境界線は、前記伝導体パターンの境界線のうちの前記画素電極に近い境界線と同一線上にあることを特徴とする請求項５記載の薄膜トランジスタ基板。
8. 前記画素電極の境界線のうちの前記データラインに隣接した画素電極の境界線は、前記伝導体パターンの境界線のうちの前記画素電極に近い境界線よりもデータラインにさらに近接していることを特徴とする請求項５記載の薄膜トランジスタ基板。
9. 前記伝導体パターンは、前記データライン両側に配置されることを特徴とする請求項４記載の薄膜トランジスタ基板。
10. 前記伝導体パターンは、前記データラインを中心に対称を成すことを特徴とする請求項９記載の薄膜トランジスタ基板。
11. 前記伝導体パターンと電気的に連結されたストレージパターンをさらに含むことを特徴とする請求項３記載の薄膜トランジスタ基板。
12. 前記伝導体パターンは、互いに離隔して配置された複数個の伝導体パターンを含むことを特徴とする請求項３記載の薄膜トランジスタ基板。
13. 前記伝導体パターンは、電気的に絶縁された複数個の伝導体パターンを含むことを特徴とする請求項３記載の薄膜トランジスタ基板。
14. ゲート配線、前記ゲート配線と同一の平面に配置された伝導体パターン、前記ゲート配線及び伝導体パターンをカバーするゲート絶縁膜、前記ゲート絶縁膜上に配置される活性パターン、前記活性パターン上に配置され前記ゲートラインと交差されるデータライン、前記ゲート電極上に位置するソース電極とドレイン電極とを含むデータ配線、前記データ配線をカバーする保護膜、及び一の部分が前記伝導体パターンと同一の第１層に配置され、他の部分は前記第１層と異なる層に配置される画素電極を含んで構成される第１基板と、
    前記第１基板と対向して配置される第２基板と、
    前記第１基板と前記第２基板との間に配置される液晶層と、
    を含むことを特徴とする表示パネル。
15. 前記画素電極の一の部分は前記伝導体パターン上に配置された前記ゲート絶縁膜に配置され、他の部分は前記伝導体パターンと同一の層に配置されることを特徴とする請求項１４記載の表示パネル。
16. 前記伝導体パターンは、前記データラインに沿って前記データライン両側に配置されることを特徴とする請求項１５記載の表示パネル。
17. 基板上にゲートラインと、前記ゲートラインと連結されたゲート電極及び伝導体パターンを含むゲート配線と、を形成する段階と、
    前記ゲート配線をカバーするゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜上に配置され、前記ゲート電極と重畳される活性パターンと、前記活性パターン上に配置され前記ゲートラインと交差されるデータラインと、前記ゲート電極上に位置するソース電極及びドレイン電極を含むデータ配線と、を形成する段階と、
    前記データ配線をカバーする保護膜を形成する段階と、
    前記基板と前記ゲート絶縁膜上に配置される画素電極を形成する段階と、
    を含むことを特徴とする薄膜トランジスタ基板の製造方法。
18. 前記画素電極の一の部分は、前記伝導体パターンと同一の第１層に形成され、他の部分は前記第１層より上部に位置する層に形成することをと請求項１７記載の薄膜トランジスタ基板の製造方法。
19. 前記伝導体パターンは、前記データラインに沿って配置され、前記画素電極と前記データラインとの間に配置されていることを特徴とする請求項１８記載の薄膜トランジスタの製造方法。
20. 前記画素電極を形成する段階は、
    前記保護膜上にフォトレジスト薄膜を形成する段階と、
    前記保護膜上に形成されたフォトレジスト薄膜を部分的に露光して互いに異なる厚さを有するフォトレジストパターンを形成する段階と、
    前記互いに異なる厚さを有するフォトレジストパターンを用いて、前記フォトレジストパターンが形成されていない部分を除去して前記基板の一部を露出させる段階と、
    前記互いに異なる厚さを有するフォトレジストパターンを均一に除去してフォトレジストパターンの一部は残して、前記保護膜の一部は露出させる段階と、
    前記保護膜の一部を除去して、前記ゲート絶縁膜の一部を露出させる段階と、
    前記露出された基板、露出されたゲート絶縁膜、及び残されているフォトレジストパターン上に画素電極を形成する段階と、
    前記フォトレジストパターンを除去して前記フォトレジストパターン上に形成された画素電極を除去する段階と、
    を含むことを特徴とする請求項１７記載の薄膜トランジスタ基板の製造方法。
21. 前記互いに異なる厚さを有するフォトレジストパターンを均一に除去してフォトレジストパターンの一部は残して、前記保護膜の一部は露出させる段階はアッシング工程であることを特徴とする請求項２０記載の薄膜トランジスタ基板の製造方法。
22. 前記保護膜の一部を除去して前記ゲート絶縁膜の一部を露出させる段階は、前記フォトレジストパターンの下部に配置された前記保護膜がアンダーカットを有するように前記保護膜の一部を除去することを特徴とする請求項２０記載の薄膜トランジスタ基板の製造方法。
23. 前記フォトレジストパターンを形成する段階における前記部分的に露光する方法は、スリットを含むマスクを用いる方法であることを特徴とする請求項２０記載の薄膜トランジスタ基板の製造方法。
24. 前記フォトレジストパターンを形成する段階における前記部分的に露光する方法は、半露光するための光吸収透過部を含むマスクを用いる方法であることを特徴とする請求項２０記載の薄膜トランジスタ基板の製造方法。

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