JP2007206233A - インターフェース - Google Patents
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Abstract
【課題】低消費電力化が可能なインターフェース部を提供する。
【解決手段】飛び越し走査時に飛び越した走査ラインなどにデータ並べ替えブロック17により画像データを並べ替えて画像データを一部のトランスミッタ部12に集中させる。トランスミッタ部12の動作状態を切り替える制御ブロック31が、伝送するデータ量が所定量よりも多いトランスミッタ部12を高速モードとし、伝送するデータ量が所定量以下で、かつ、0よりも多いトランスミッタ部12を低速モードとし、伝送するデータ量が0のトランスミッタ部12をスリープモードとする。伝送するデータ量が少ないトランスミッタ部12および伝送するデータ量が0のトランスミッタ部12での消費電力を抑制して、低消費電力化が可能になる。
【選択図】図1
【解決手段】飛び越し走査時に飛び越した走査ラインなどにデータ並べ替えブロック17により画像データを並べ替えて画像データを一部のトランスミッタ部12に集中させる。トランスミッタ部12の動作状態を切り替える制御ブロック31が、伝送するデータ量が所定量よりも多いトランスミッタ部12を高速モードとし、伝送するデータ量が所定量以下で、かつ、0よりも多いトランスミッタ部12を低速モードとし、伝送するデータ量が0のトランスミッタ部12をスリープモードとする。伝送するデータ量が少ないトランスミッタ部12および伝送するデータ量が0のトランスミッタ部12での消費電力を抑制して、低消費電力化が可能になる。
【選択図】図1
Description
本発明は、画像表示装置に画像を表示させる画像信号を飛び越し走査可能なインターフェースに関する。
液晶表示装置などの画像表示装置と、この画像表示装置を駆動するグラフィックチップを内蔵するパーソナルコンピュータPCなどとを有するグラフィックシステムにおける消費電力を削減する一つの手段として、例えばグラフィックチップから表示装置へのデータを転送する際に全走査ラインを順に転送する順次走査に代えて、数ライン置きに転送する飛び越し走査がある。
このような飛び越し走査は、例えばテレビなどにおいてはよく知られた技術であり、これと同様にして例えば1ライン置き、あるいは2ライン置きにデータを送受信することにより回路の周波数すなわち回路の状態の変化数を低減でき、表示装置の回路での低消費電力化が可能になる。
具体的に、例えば3ラインに1回の飛び越し走査をする場合には、データの転送量が1/3になるので、CMOS(Complementary Metal Oxide Semiconductor)回路の変化の回数も1/3になり、COMS回路の低消費電力化に効果がある。
しかしながら、このような方法は、CMOS回路の消費電力が主に負荷容量の充放電によることに基づいているから、CMOS回路においては有効であるものの、近年の液晶表示装置やプラズマディスプレイなどの画像表示装置としてのフラットパネルディスプレイに用いられる、例えばLVDS(Low Voltage Differential Signaling)などの高速シリアルインターフェースでは有効ではない。
すなわち、この種の高速シリアルインターフェースでは、出力側に送信手段として差動動作型のアナログ回路が用いられており、このアナログ回路に常時電流が流れているから、通常のCMOS回路で用いられる定常電流を下げるなどの低消費電力化対策が容易ではない。
また、入力側の伝送手段の電圧が400mVと低く設定されているから、この伝送手段での容量の充放電による消費電力の割合が元々低くなっている。したがって、この伝送手段へと入力される画像信号の周波数を削減したとしても、このような高速シリアルインターフェースのトランスミッタ部においては、出力部のスイッチング素子のオンとオフとの切り替え回数に依存せずに電流Iが電源VDD側から接地側へと流れるから、この画像信号の周波数の低減による消費電力の低減効果がほとんど見込めない(例えば、特許文献1参照。)。
特開2002−108293号公報
また、一般に高速にデータを転送するためにはレシーバ部の入力信号のスルーレートを上げる必要があるため、トランスミッタ部の電流を大きくする必要があるから、I×VDDにより決まる消費電力がインターフェース部での消費電力の大部分を占めており、信号電圧を下げたり、信号周波数を下げたりする従来のCMOSでの消費電力低減法は、回路全体としての低消費電力化に対して効果をもたない。
同様に、レシーバ部の入力部も差動アンプを用いるので、トランスミッタ部と同様に一定の電流が常時流れることになり、同様に通常のCMOSの低消費電力化の手段は効果が少ない。また、差動アンプの反応速度を向上するためには、この電流値を上げる必要があるため、この入力部の消費電力がレシーバ部の消費電力に占める割合が大きくなっており、この部分の消費電力を低減することがレシーバ部の低消費電力化に有効である。
さらに、データが転送されない期間にはインターフェース回路部分を停止することも考えられるものの、PLLクロック回路の応答時間が遅く、また、伝送路のDCバランスの問題があり、高速にインターフェースを停止することは容易でない。
本発明は、このような点に鑑みなされたもので、低消費電力化が可能なインターフェースを提供することを目的とする。
本発明は、画像表示装置に画像を表示させる画像信号を飛び越し走査可能な走査手段と、この走査手段で飛び越し走査された画像信号を並べ替え可能なデータ並べ替え手段と、このデータ並べ替え手段により並べ替えられた画像信号を伝送する複数チャンネルの送信手段と、この送信手段から伝送される画像信号を受信して前記画像表示装置側に出力する複数チャンネルの受信手段と、前記送信手段と前記受信手段との少なくともいずれかの動作状態を切り替える動作切替手段とを具備し、前記データ並べ替え手段は、少なくとも同一チャンネル内および異なるチャンネル間のいずれかで画像信号を並べ替え可能であり、前記送信手段と前記受信手段との少なくともいずれかは、画像信号を所定処理する処理モードと、この処理モードよりも低い電力で画像信号を所定処理する低速処理モードと、これら画像信号の所定処理を停止させる停止モードとを有し、前記動作切替手段は、所定処理する画像信号量が所定量よりも多いチャンネルを処理モードとし、所定処理する画像信号量が前記所定量以下で、かつ、0よりも多いチャンネルを低速処理モードとし、所定処理する画像信号量が0のチャンネルを停止モードとするものである。
そして、走査手段により飛び越し走査の際に飛び越された走査ラインなどにデータ並べ替え手段により画像信号を並べ替えて画像信号を一部のチャンネルに集中させ、送信手段と受信手段との少なくともいずれかの動作状態を切り替える動作切替手段により、所定処理する画像信号量が所定量よりも多いチャンネルを処理モードとし、所定処理する画像信号量が所定量以下で、かつ、0よりも多いチャンネルを低速処理モードとし、所定処理する画像信号量が0のチャンネルを停止モードとする。
本発明によれば、所定処理する画像信号量が少ないチャンネルあるいは所定処理する画像信号量が0のチャンネルでの消費電力を抑制して、低消費電力化が可能になる。
以下、本発明の一実施の形態のインターフェースの構成を図1ないし図4を参照して説明する。
図4にグラフィックシステムを示し、この図4において、1はコンピュータであり、このコンピュータ1は、画像表示装置としての液晶表示装置であるLCDパネル2と、インターフェースとしてのインターフェース部3を介して電気的に接続されている。
そして、コンピュータ1には、出力側がインターフェース部3の入力側に電気的に接続された図示しないグラフィックチップを内蔵している。
LCDパネル2は、液晶表示が可能であるとともに、マトリクス状に配設されたスイッチング素子としての薄膜トランジスタ(TFT)を用いた表示器としての画像表示装置である。そして、このLCDパネル2は、四角形状の表示領域5の側縁および端縁に沿って、ドライバ回路としてのゲートドライバ6およびソースドライバ7が設けられている。これらゲートドライバ6およびソースドライバ7は、それぞれ薄膜トランジスタのゲート電極およびソース電極と電気的に接続され、各薄膜トランジスタの動作を制御可能となっている。さらに、LCDパネル2には、ゲートドライバ6およびソースドライバ7の制御タイミングを切り替えるとともに、これらゲートドライバ6およびソースドライバ7に、インターフェース部3を介してコンピュータ1のグラフィックチップから送信された画像データを所定のタイミングで出力するタイミングコントローラ8が搭載されている。
そして、インターフェース部3は、LCDパネル2の表示領域に所定の画像を表示させる液晶表示装置用のLVDS(Low Voltage Differential Signaling)などの高速シリアルインターフェースである。また、このインターフェース部3の入力側すなわちコンピュータ1側には、図1に示すように、グラフィックチップの一部をなす画像表示信号発信手段としての描画エンジンである画像データ出力回路11が搭載されている。さらに、このインターフェース部3は、画像データ出力回路11から出力された画像データをLCDパネル2側へと伝送する送信手段としてのバッファ部である複数チャンネルのトランスミッタ部12a〜12d(以下、これらトランスミッタ部12a〜12dのいずれか、あるいは全てをトランスミッタ部12とすることがある)を備え、このトランスミッタ部12のそれぞれには、このトランスミッタ部12から伝送された画像データを受信する受信手段としての複数チャンネルのレシーバ部13a〜13d(以下、これらレシーバ部13a〜13dのいずれか、あるいは全てをレシーバ部13とすることがある)が電気的に接続されている。なお、図1において、レシーバ部13は便宜的にオペアンプとして示す。
画像データ出力回路11は、コンピュータ1側から出力された画像信号としての画像データSを記憶する画像メモリ15を備えている。また、図1に示すように、画像メモリ15の出力側には、この画像メモリ15に記憶されている画像データSを読み出す信号読み出し手段としての出力ブロック16と、画像メモリ15に記憶されている画像データSを読み出すデータ並べ替え手段としてのデータ並べ替えブロック17とが電気的にそれぞれ接続されている。さらに、これら出力ブロック16とデータ並べ替えブロック17とには、これら出力ブロック16とデータ並べ替えブロック17とのいずれかの出力を選択する信号選択手段としてのデータセレクタ18が電気的に接続されている。そして、このデータセレクタ18は、画像データSが判別手段としての判別ブロック19により動作を制御されている。
出力ブロック16は、図3(a)に示すように、水平同期信号(H)のローレベル出力に対応してデータを送信しない、いわゆる水平ブランキング期間Tと、水平同期信号(H)のハイレベル出力に対応して画像データを全てのラインで走査する期間とを交互に有し、読み取った画像データを一時的に記憶し、トランスミッタ部12の各チャンネルに対して予め設定されたデータフォーマットに合わせて出力データSA(図1)として出力するものである。
データ並べ替えブロック17は、図3(b)に示すように、水平同期信号(H)のローレベル出力に対応してデータを送信しない、いわゆる水平ブランキング期間Tと、水平同期信号(H)のハイレベル出力に対応して画像データを2ライン置きすなわち3ライン毎に飛び越し走査する期間とを有し、出力ブロック16と同様に、読み取った画像データを一時的に記憶し、トランスミッタ部12の各チャンネルに対して予め設定されたデータフォーマットに合わせて図3(c)および図3(d)に示すように所定の方法で並べ替えて出力データSI(図1)として出力するものである。すなわち、データ並べ替えブロック17は、走査手段の機能を有している。
判別ブロック19は、画像データSが動画であるか静止画であるかを判別し、この判別に対応して出力ブロック16からの出力データSAとデータ並べ替えブロック17からの出力データSIとのいずれかを、データセレクタ18を介して選択し、出力画像データSOとしてトランスミッタ部12側へと出力させるものである。また、この判別ブロック19は、伝送するデータ量が0である状態のトランスミッタ部12、データ量が所定量よりも少なく0よりも多い状態のトランスミッタ部12、および、伝送するデータ量が所定量以上の状態のトランスミッタ部12を、それぞれの状態の継続期間も含めて記憶可能であり、この記憶した各トランスミッタ部12の状態および継続時間に基づいて、各トランスミッタ部12の動作の切替信号を出力可能となっている。
トランスミッタ部12は、電源電流を定電流にする電源電流調整手段としての電源電流調整回路21と、この電源電流調整回路21から定電流が供給されるチャンネルであるトランスミッタ22と、トランスミッタ部12の動作を制御する制御部23とをそれぞれ備えている。なお、図1においては、トランスミッタ部12aのみを詳細に図示し、他のトランスミッタ部12b〜12dについては、同様の構成であるので省略している。また、本実施の形態において、インターフェース部3はトランスミッタ部12の1チャンネル当たり4逓倍にシリアル化するので、1チャンネル当たり7ビット、合計28ビットのデータを送信可能となっている。すなわち、1画素当たり画像データSのRGB各8ビット(合計24ビット)と、同期信号や制御信号とを各チャンネルに割り当てて伝送している。
トランスミッタ22は、複数、例えば4個のスイッチング素子であるMOSトランジスタ25,26,27,28を有している。
そして、MOSトランジスタ25の一方の電極であるソース電極25Sは、電源電流調整回路21の出力側に電気的に接続されている。また、このMOSトランジスタ25の他方の電極であるドレイン電極25Dは、MOSトランジスタ26の一方の電極であるソース電極26Sに電気的に接続されている。そして、このMOSトランジスタ26の他方の電極であるドレイン電極26Dは、接地されて基準電位とされている。
さらに、MOSトランジスタ27の一方の電極であるソース電極27Sは、MOSトランジスタ25のソース電極25Sに電気的に接続されているとともに、電源電流調整回路21の出力側に電気的に接続されている。また、このMOSトランジスタ27の他方の電極であるドレイン電極27Dは、MOSトランジスタ28の一方の電極であるソース電極28Sに電気的に接続されている。そして、このMOSトランジスタ28の他方の電極であるドレイン電極28Dは、MOSトランジスタ26のドレイン電極26Dに電気的に接続されているとともに、このMOSトランジスタ26のドレイン電極26Dとともに接地されて基準電位とされている。
また、これら各MOSトランジスタ25,26,27,28の制御電極であるゲート電極25G,26G,27G,28Gには、画像データ出力回路11のデータセレクタ18の出力側が電気的に接続されている。
したがって、これらMOSトランジスタ25,26,27,28のそれぞれは、データセレクタ18から出力される出力画像データSOに応じてオンオフが制御されている。すなわち、これらMOSトランジスタ25,26,27,28は、データセレクタ18にてMOSトランジスタ25およびMOSトランジスタ28と、MOSトランジスタ26およびMOSトランジスタ27とを所定の周期でオンオフを反転することで、図中の実線および破線に示すように信号を交互に逆相にする。
制御部23は、動作切替手段としての制御ブロック31と、この制御ブロック31と電気的に接続されたデジタルブロック32と、これら制御ブロック31とデジタルブロック32とに電気的に接続された電力制御ブロック33とを備えている。
制御ブロック31は、判別ブロック19からの出力を受けて電源電流調整回路21の電流値I1を制御することで、トランスミッタ22や図示しないPLL(Phase Locked Loop)クロック回路などのアナログ部を制御するものである。
デジタルブロック32は、トランスミッタ部12のアナログ部以外のデジタル回路である。
電力制御ブロック33は、制御ブロック31と同様に、判別ブロック19からの出力を受けてデジタルブロック32などのデジタル部の消費電力を制御するものである。
一方、各レシーバ部13は、インターフェース部3の出力側であるLCDパネル2側に設けられた差動アンプであり、図2に示すように、差動対をなすトランジスタ35,36を備えている。なお、図2においては、レシーバ部13aのみを詳細に図示し、他のレシーバ部13b〜13dについては、同様の構成であるので省略している。
トランジスタ35,36のコレクタ電極35C,36Cは、それぞれ抵抗37,38を介して電源に接続され、これらトランジスタ35,36のエミッタ電極35E,36Eは、互いに電気的に接続されているとともに定電流回路39に電気的に接続され、また、これらトランジスタ35,36のベース電極35B,36Bは、それぞれ差動信号線41と差動信号線42とに電気的に接続されている。
ここで、差動信号線41は、それぞれ各トランスミッタ部12のMOSトランジスタ25のドレイン電極25Dと、MOSトランジスタ26のソース電極26Sとの間に電気的に接続されている。同様に、差動信号線42は、それぞれ各トランスミッタ部12のMOSトランジスタ27のドレイン電極27Dと、MOSトランジスタ28のソース電極28Sとの間に電気的に接続されている。そして、差動信号線41,42間には、抵抗44が電気的に取り付けられている。
さらに、各レシーバ部13には、トランジスタ36のコレクタ電極36Cと抵抗34との間に、動作切替手段としてのレシーバコントロール部46が電気的に接続され、このレシーバコントロール部46は、定電流回路39の電流値I2を制御することでレシーバ部13の動作を切り替えるものである。また、このレシーバコントロール部46は、レシーバ部13にて受信したシリアル信号をパラレル信号に変換するシリアルパラレル変換回路47、および、このシリアルパラレル変換回路47にてパラレル信号に変換された画像データを処理するロジック回路48を介して、LCDパネル2のタイミングコントローラ8(図4)に電気的に接続されている。
そして、レシーバコントロール部46には、判別ブロック19(図1)により、各トランスミッタ部12の制御ブロック31での動作モードの切替信号が予め伝送されている。なお、この切替信号は、例えばコンピュータ1(図4)側である画像データ出力回路11側から独立に信号線を用いて伝送、LVDSのデータ線にて水平あるいは垂直ブランキング期間に伝送、あるいは、垂直同期信号や水平同期信号のパルス幅を用いて伝送したりする。
また、シリアルパラレル変換回路47には、データ並べ替えブロック17(図1)におけるデータの並べ替え方法に関する情報が予め設定されており、この伝送された情報に従って、並べ替えられた画像データSを再度復元可能となっている。
そして、トランスミッタ部12およびレシーバ部13は、複数の動作モード、すなわち、データを高速に送信、あるいは受信する処理モードとしての高速モードと、高速モードよりも低いクロック周波数と伝送帯域とにより、高速モードよりも低い消費電力でデータを低速に送信、あるいは受信する低速処理モードとしての低速モードと、トランスミッタ部12、あるいはレシーバ部13を停止させる停止モードとしてのスリープモードとを有している。
次に、上記一実施の形態の作用効果を説明する。
まず、コンピュータ1のグラフィックチップから出力された画像データSが画像データ出力回路11の画像メモリ15に記憶され、この画像メモリ15に記憶された画像データSが出力ブロック16にて図3(a)に示すように全てのトランスミッタ部12にて順次走査されて読み出され、一時的に記憶される。
同様に、画像メモリ15に記憶された画像データSは、データ並べ替えブロック17に飛び越し走査されて読み出され、所定の方法で並べ替えられて一時的に記憶される。
ここで、データ並べ替えブロック17は、例えば図3(b)および図3(c)に示すように、トランスミッタ部12b,12cの画像データD1,D2を、トランスミッタ部12dの飛び越し走査されたラインに並べ替えるとともに、トランスミッタ部12aの画像データD3を、トランスミッタ部12cに並べ替えて、トランスミッタ部12aとトランスミッタ部12bとで伝送されるデータ量を1垂直期間に亘って0にする。
さらに、図3(d)に示すように、トランスミッタ部12aからトランスミッタ部12cに並べ替えられた画像データD3を、トランスミッタ部12c内で並べ替えて、他の画像データD3と連続するようにする。
次いで、判別ブロック19が、画像データSが動画であるか静止画であるかを判断し、画像データSが動画であると判断した場合にはデータセレクタ18を介して出力ブロック16からの出力データSAを選択し、画像データSが静止画であると判断した場合にはデータセレクタ18を介してデータ並べ替えブロック17からの出力データSIを選択して、出力画像データSOとして出力する。
また、この判別ブロック19では、伝送するデータ量が0である状態のトランスミッタ部12、データ量が所定量よりも少なく0よりも多い状態のトランスミッタ部12、および、伝送するデータ量が所定量以上の状態のトランスミッタ部12を、それぞれの状態の継続期間も含めて記憶する。
データセレクタ18により選択された出力画像データSOは、各トランスミッタ部12のデジタルブロック32へと出力される。
このとき、判別ブロック19からの切替信号により、各トランスミッタ部12の制御ブロック31が電源電流調整回路21での電流値I1を制御し、各トランスミッタ部12から送信されるデータ量に応じて、トランスミッタ部12を高速モード、低速モード、あるいはスリープモードとする。
具体的に、画像データSが静止画である際には、図3(d)に示すように、送信するデータ量が0となったトランスミッタ部12a,12bはスリープモードとなり、トランスミッタ部12cは低速モードで駆動され、トランスミッタ部12dが高速モードで駆動される。
同様に、判別ブロック19からの切替信号により、電力制御ブロック33がデジタルブロック32の動作を制御することで、デジタルブロック32での消費電力を低減する。
さらに、インターフェース部3の各レシーバ部13では、対応する各トランスミッタ部12から伝送された出力画像データSOが受信される。このとき、判別ブロック19にて記憶した各トランスミッタ部12の動作モードおよびその継続時間に対応して各レシーバ部13の動作モードおよび継続時間が設定される。
すなわち、レシーバコントロール部46により定電流回路39の電流値I2を制御して各レシーバ部13の動作モードを設定する。本実施の形態では、レシーバ部13a,13bをスリープモードとし、レシーバ部13cを低速モードとし、レシーバ部13dを高速モードとする。
この後、シリアルパラレル変換回路47において、画像データ出力回路11側から予め伝送された情報に基づいて、トランスミッタ部12から出力された出力画像データSOから画像データSを復元するとともに、復元されたシリアルの画像データSをパラレル信号に変換する。
そして、復元された画像データSは、シリアルパラレル変換回路47にてパラレル信号に変換された後、ロジック回路48を経由してタイミングコントローラ8へと出力され、このタイミングコントローラ8により所定のタイミングでゲートドライバ6およびソースドライバ7へと出力され、これらゲートドライバ6およびソースドライバ7によりLCDパネル2の所定の薄膜トランジスタが駆動されて画像データSに対応した画像がLCDパネル2の表示領域5に表示される。
上述したように、上記一実施の形態によれば、飛び越し走査時に飛び越された走査ラインなどにデータ並べ替えブロック17により画像データを並べ替えて画像データを一部のトランスミッタ部12に集中させ、かつ、トランスミッタ部12の動作状態を切り替える制御ブロック31が、トランスミッタ部12で一定期間に伝送するデータ量を検出し、このデータ量が所定量よりも多いトランスミッタ部12を高速モードとし、このデータ量が所定量以下で、かつ、0よりも多いトランスミッタ部12を、消費電力が高速モードよりも少ない低速モードとし、このデータ量が0のトランスミッタ部12を停止させるスリープモードとするなど、伝送するデータ量に応じてトランスミッタ部12の動作モードを動的に切り替えることで、伝送するデータ量が少ないトランスミッタ部12および伝送するデータ量が0のトランスミッタ部12での消費電力を抑制して、インターフェース部3の低消費電力化が効果的に可能になる。
また、レシーバ部13においても、上記トランスミッタ部12と同様に、レシーバコントロール部46が、処理するデータ量に応じてレシーバ部13の動作モードを動的に切り替えることで、処理するデータ量が少ないレシーバ部13および処理するデータ量が0のレシーバ部13での消費電力を抑制して、インターフェース部3の消費電力をより低減できる。
しかも、1垂直期間に亘ってトランスミッタ部12を確実に空けることができるので、PLLクロック回路の応答時間が比較的遅く、また伝送路のDCバランスの問題があってトランスミッタ部12の動作の停止および開始を高速に切り替えることが容易でないインターフェース部3においても、トランスミッタ部12の動作を停止したり開始したりするための切り替えの時間を充分に取ることができ、画像の静止画および動画の切り替えに応じてトランスミッタ部12の動作を動的に停止、あるいは開始できる。
さらに、並べ替えブロック17では、同一のトランスミッタ部12内で離間された画像データを並べ替えてデータを連続させることにより、トランスミッタ部12の開始および停止の時間的な余裕を拡げることができ、トランスミッタ部12の動作を停止したり開始したりするための切り替えの時間を確保できる。
そして、トランスミッタ部12の低速モード時にはクロック周波数を低減することにより、このクロック周波数に関連するデジタルブロック32などの消費電力をも低減できる。
なお、上記一実施の形態において、トランスミッタ部12とレシーバ部13とのいずれか一方のみの動作モードを、処理するデータ量に対応して切り替えても、上記一実施の形態と同様の作用効果を奏することができる。
また、低速モードは、伝送帯域およびクロック周波数が異なる2種類を設けて、トランスミッタ部12、あるいはレシーバ部13をより細かく制御することで消費電力の抑制にさらに効果的となる。
さらに、上記一実施の形態では、高速シリアルインターフェースをLVDSとして説明したが、例えばTMDS(Transition Minimized Differential Signaling)など、他のシリアルインターフェースにも適用できる。
そして、並べ替えブロック17での画像データの並べ替えの方法は、トランスミッタ部12を効率よく低消費電力化できる方法であれば、上記の方法以外でも任意に設定できる。
また、例えば1ライン置きすなわち2ライン毎など、上記一実施の形態と異なる間隔で飛び越し走査することも可能である。
さらに、画像表示装置としては、LCDパネル2を用いたが、例えば有機EL表示装置などにも適用できる。
2 画像表示装置としてのLCDパネル
3 インターフェースとしてのインターフェース部
12 送信手段としてのトランスミッタ部
13 受信手段としてのレシーバ部
17 走査手段の機能を有するデータ並べ替え手段としてのデータ並べ替えブロック
31 動作切替手段としての制御ブロック
46 動作切替手段としてのレシーバコントロール部
3 インターフェースとしてのインターフェース部
12 送信手段としてのトランスミッタ部
13 受信手段としてのレシーバ部
17 走査手段の機能を有するデータ並べ替え手段としてのデータ並べ替えブロック
31 動作切替手段としての制御ブロック
46 動作切替手段としてのレシーバコントロール部
Claims (2)
- 画像表示装置に画像を表示させる画像信号を飛び越し走査可能な走査手段と、
この走査手段で飛び越し走査された画像信号を並べ替え可能なデータ並べ替え手段と、
このデータ並べ替え手段により並べ替えられた画像信号を伝送する複数チャンネルの送信手段と、
この送信手段から伝送される画像信号を受信して前記画像表示装置側に出力する複数チャンネルの受信手段と、
前記送信手段と前記受信手段との少なくともいずれかの動作状態を切り替える動作切替手段とを具備し、
前記データ並べ替え手段は、少なくとも同一チャンネル内および異なるチャンネル間のいずれかで画像信号を並べ替え可能であり、
前記送信手段と前記受信手段との少なくともいずれかは、画像信号を所定処理する処理モードと、この処理モードよりも低い電力で画像信号を所定処理する低速処理モードと、これら画像信号の所定処理を停止させる停止モードとを有し、
前記動作切替手段は、所定処理する画像信号量が所定量よりも多いチャンネルを処理モードとし、所定処理する画像信号量が前記所定量以下で、かつ、0よりも多いチャンネルを低速処理モードとし、所定処理する画像信号量が0のチャンネルを停止モードとする
ことを特徴としたインターフェース。 - データ並べ替え手段は、同一チャンネル内で離間されている画像信号をこの同一チャンネル内で連続するように並べ替え可能である
ことを特徴とした請求項1記載のインターフェース。
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JP (1) | JP2007206233A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018507440A (ja) * | 2015-03-18 | 2018-03-15 | アップル インコーポレイテッド | 高速ディスプレイインターフェース |
-
2006
- 2006-01-31 JP JP2006023182A patent/JP2007206233A/ja active Pending
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JP2018507440A (ja) * | 2015-03-18 | 2018-03-15 | アップル インコーポレイテッド | 高速ディスプレイインターフェース |
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