JP2007196859A - 車両制御装置 - Google Patents

Abstract

【課題】本発明の目的は、ＰＷＭパルス信号の分解能を低下させること無くマイクロコントローラとドライバＩＣとをシリアル通信にて接続するとともに，制御アプリケーションソフトを容易に開発できるようにする車両制御装置を提供することである。
【解決手段】演算手段と記憶手段と通信手段とを有する演算処理装置と，信号入力手段または信号出力手段と通信手段とを有する入出力装置とを有し，前記演算処理装置と前記入出力装置とをシリアル通信路で接続した車両制御装置において，前記入出力装置は，信号入力または信号出力のイベントを検知して前記演算処理装置に通知するイベント管理手段を備え，前記演算処理装置は，前記演算手段からの要求と前記イベント管理手段からのイベント通知に基づいて，前記通信手段を介して前記信号入力手段または前記信号出力手段と前記記憶手段のデータを交換する入出力管理手段を備える。
【選択図】図１

Description

本発明は、車両の駆動、操舵、制動を電子制御により行う車両制御装置に関するものである。

近年、燃費・排気ガス低減や安全性向上を目指して自動車の電子制御化が急速に拡大している。このため自動車には、エンジン、変速機、ブレーキ、ステアリングといった車両制御の他、エアバックやドア、ミラーなどの制御にもコントローラが使われており、１台の自動車に多数のコントローラが搭載されている。これらのコントローラは基本的に様々なセンサから制御対象の状態を検知するとともに、操作スイッチから運転者の指示情報を検知し、それらの状態情報や指示情報に基づいて電磁弁やモータなどのアクチュエータを制御する。センサが出力する出力信号としてはアナログ信号とパルス信号があり、このためコントローラにはアナログ信号の電圧をデジタル値に変換するＡ／Ｄコンバータやパルス信号の周期などをデジタル値に変換するタイマを備えている。また、電磁弁やモータなどのアクチュエータはＰＷＭなどのパルス信号によって制御するため、コントローラにはパルス信号を出力するタイマを備えている。さらに、操作スイッチの情報を取り込んだり、電磁弁の簡単なＯＮ／ＯＦＦ制御を行うためにデジタル信号の入出力を行う汎用入出力ポートを備えている。そのため、一般的なコントローラには、中央演算処理装置（ＣＰＵ）やメモリに加え、Ａ／Ｄコンバータ、タイマ、汎用入出力ポートなどを同一チップに集積したマイクロコントローラが使用される。マイクロコントローラを使用する効果として主に部品点数の削減とそれに伴う基板設計の容易化が挙げられる。しかしながら、Ａ／Ｄコンバータ、タイマ、汎用入出力ポートなどは複数の信号を接続できるように多数の信号ピンが割当てられており、このため年々微細化が進んでチップの集積度が向上しても、マイクロコントローラのチップサイズやパッケージを小さくできないという課題がある。

そこで、マイクロコントローラ、Ａ／Ｄコンバータ、ドライバＩＣとをシリアル通信で接続してマイクロコントローラのピン数を削減する方法が考えられている（非特許文献１）。この方法によれば、アクチュエータを駆動する複数のＰＷＭパルス信号を生成する手段をドライバＩＣに備え、マイクロコントローラのタイマによって生成された複数のＰＷＭパルス信号のＯＮ／ＯＦＦ指令をシリアル通信でドライバＩＣに送信し、ドライバＩＣでＰＷＭパルス信号を生成する。これにより、マイクロコントローラのタイマからＰＷＭパルス信号を出力するための多数の信号ピンが不要になる。

「Ｎｅｗ Ｓｅｒｉａｌ Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ Ｌｉｎｋｓ − Ｍｉｃｒｏ−Ｌｉｎｋ−Ｉｎｔｅｒｆａｃｅ Ａｎｄ Ｍｉｃｒｏ−Ｓｅｃｏｎｄ−Ｃｈａｎｅｌ」ＳＡＥ−２００３−０１−０１１２

しかしながら、上記の方法ではシリアル通信を介して複数のＰＷＭパルス信号のＯＮ／ＯＦＦ指令を時系列で繰り返り転送するため、信号数が増えるとＰＷＭパルスの分解能が低下するという問題がある。本発明は、このような問題を解決するためになされたものであり、ＰＷＭパルス信号の分解能を低下させること無くマイクロコントローラとドライバＩＣとをシリアル通信にて接続するとともに、マイクロコントローラへの依存度を低減して制御アプリケーションソフトを容易に開発できるようにすることを目的としたものである。

前記課題を解決するために、本発明の車両制御装置は、演算手段と記憶手段と通信手段とを有する演算処理装置と、信号入力手段または信号出力手段と通信手段とを有する入出力装置とを有し、前記演算処理装置と前記入出力装置とをシリアル通信路で接続し、前記入出力装置は、信号入力または信号出力のイベントを検知して前記演算処理装置に通知するイベント管理手段を備え、前記演算処理装置は、前記演算手段からの要求と前記イベント管理手段からのイベント通知に基づいて、前記通信手段を介して前記信号入力手段または前記信号出力手段と前記記憶手段のデータを交換する入出力管理手段を備えている。これにより、前記演算処理装置は演算手段を用いることなく前記入出力装置とデータを交換することができる。

また、本発明の車両制御装置において、前記入出力管理手段は、前記演算手段からの要求または前記イベント管理手段からのイベント通知に基づいて、前記信号入力手段が外部から検知した情報を前記記憶手段に転送し、または、前記記憶手段に格納された信号出力指令を前記信号出力手段に転送し、前記演算手段は前記記憶手段に格納された前記信号入力手段の情報を読み出し、または、前記信号出力手段に対する信号出力指令を前記記憶手段に書き込む。これにより、前記演算手段は前記記憶手段にアクセスするだけで、前記入出力装置とデータの交換ができる。

また、本発明の車両制御装置において、前記演算処理装置はさらにデータ転送手段を有し、前記入出力管理手段は、前記通信手段を介して前記記憶手段と前記入出力装置とのデータ転送に関する指令を前記データ転送手段に与える。これにより、前記演算処理装置の前記記憶手段と前記入出力装置のデータ転送を自動的に行うことができる。

また、本発明の車両制御装置の入出力装置は、信号入力手段または信号出力手段と通信手段とを有し、車両制御装置の演算処理装置にシリアル通信路で接続されており、信号入力または信号出力のイベントを検知し通信手段を介して前記演算処理装置に通知するイベント管理手段を備えている。これにより、車両制御装置の中央演算処理装置における処理を信号入力または信号出力のイベントと同期させることができる。

また、本発明の車両制御装置の入出力装置は、イベント管理手段が、イベントを、割込み信号とイベント識別信号を車両制御装置の演算処理装置に出力することにより通知する。これにより、車両制御装置の演算処理装置はイベントの種類に応じた処理を実行することができる。

また、本発明の車両制御装置の入出力装置は、イベント管理手段が、イベントごとに優先度を設定し、該優先度に従って前記イベントを車両制御装置の演算処理装置に通知する。これにより、イベントの優先度に応じて車両制御装置の演算処理装置にイベント発生を通知することができる。

本発明は、車両制御装置において、演算処理装置と入出力装置とをシリアル通信路で接続することにより、演算処理装置のピン数を削減することができ、入出力装置にイベント管理手段を備え、入出力装置の制御レジスタのコピーを演算処理装置の記憶手段上に実現することにより、アプリケーションソフトは入出力装置にアクセスすることなく通常のメモリアクセスで入出力の操作および読み出しが可能になるので、ＰＷＭパルス信号の分解能を低下させること無く演算処理装置と入出力装置とをシリアル通信路にて接続することができ、しかも、制御アプリケーションソフトを容易に開発できる。さらに、演算処理装置に入出力管理手段を備えることにより、演算手段の入出力処理が不要になり、演算手段の負荷を軽減できる。

以下、図面に基づき、本発明の車両制御装置の実施形態について説明する。
図１は、本発明における車両制御装置の第１の基本構成を示すブロック図である。本車両制御装置は、マイクロコントローラ１と、ドライバＩＣ４を有して構成される。なお、マイクロコントローラ１とドライバＩＣ４は同一の基板に実装してもよいし、それぞれ個別の基板に実装してそれらを同一の筐体に格納してもよいし、それぞれ個別の基板に実装してそれらを個別の筐体に格納してもよい。

マイクロコントローラ１は、プログラムを実行する中央演算処理装置（ＣＰＵ）１０と、プログラムおよびデータを格納するメモリ１１と、割込み制御ユニット（ＩＮＴＣ）１３と、ダイレクトメモリ転送制御ユニット（ＤＭＡＣ）１４と、バスブリッジ１５と、信号計測ユニット１７と、シリアルインタフェースユニット（ＳＩＵ）１８と、汎用入出力ポート（ＧＰＩＯ）１９とを有し、ＣＰＵ１０、メモリ１１、ＤＭＡＣ１４はＣＰＵバス１２に接続され、ＩＮＴＣ１３、ＤＭＡＣ１４、信号計測ユニット１７、ＳＩＵ１８、ＧＰＩＯ１９は周辺バス１６に接続され、ＣＰＵバス１２と周辺バス１６はバスブリッジ１５を介してデータの授受を行う。なお、マイクロコントローラ１は、図示していないＡ／Ｄ変換器、ウォッチドッグタイマなどを有してもよい。

割込み制御ユニット（ＩＮＴＣ）１３は、マイクロコントローラ内のユニットや外部のドライバＩＣなどからの割込み要求を受けて、ＣＰＵ１０に割込み信号を出力する。また、ＩＮＴＣ１３は図示していない割込み要因レジスタを備え、割込み要求を受けるとそれに該当する要因フラグをセットする。ＣＰＵ１０はこの割込み要因レジスタを読み出すことによって割り込みを要求したユニットを認識することができる。

ダイレクトメモリ転送制御ユニット（ＤＭＡＣ）１４は、図示していない転送元アドレスレジスタ、転送先アドレスレジスタ、転送データ長などを設定することにより、ＣＰＵ１０が介在することなく、メモリ１１とマイクロコントローラ内のユニットとのデータ転送を実行するものである。ＤＭＡＣ１４は、データ転送完了時に割込み要求信号１４１を出力してＣＰＵ１０にデータ転送完了を通知する。

信号計測ユニット１７は、外部の各種センサから入力されるパルス信号６の周期や周波数を計測するものであり、図示していない計測データレジスタに逐次計測結果を書き込む。ＣＰＵ１０は、この計測データレジスタから計測結果を読み出すことができる。信号計測ユニット１７は、計測データレジスタを更新した時に割込み要求信号１７１を出力してＣＰＵ１０に計測データ更新を通知する。

シリアルインタフェースユニット（ＳＩＵ）１８は、外部のドライバＩＣなどとの間でシリアル線３を介してデータの送信および受信を行うものであり、図示していない送信データレジスタ、受信データレジスタ、送信完了フラグや受信完了フラグを含む状態レジスタなどを備える。ＳＩＵ１８は、データ送信またはデータ受信が完了した時に割込み要求信号１８１を出力してＣＰＵ１０にデータ送受信の完了を通知する。また、ＳＩＵ１８は、ＤＭＡＣ１４と連動して動作することができる。データ送信の場合には、送信データレジスタが空になった時にＤＭＡＣ１４にＤＭＡ転送要求信号１８２を出力し、ＤＭＡＣ１４はメモリからＳＩＵ１８の送信データレジスタへのデータ転送を実行する。データ受信の場合には、受信データレジスタに受信データが格納された時にＤＭＡＣ１４にＤＭＡ転送要求信号１８２を出力し、ＤＭＡＣ１４はＳＩＵ１８の受信データレジスタからメモリへのデータ転送を実行する。

汎用入出力ポート（ＧＰＩＯ）１９は、１つ以上のデジタル入力信号の状態（HighまたはLow）をレジスタから読み出したり、１つ以上のデジタル出力信号の状態（HighまたはLow）をレジスタへ書込んで設定するものである。

ドライバＩＣ４は、イベント管理部４０と、シリアルインタフェースユニット（ＳＩＵ）４１と、駆動制御部４２と、駆動回路４３とを有して構成される。

イベント管理部４０は、駆動制御部４２からのイベント通知４２２や駆動回路４３からのイベント通知４３２を受けてマイクロコントローラ１に対して割込み信号４０１とイベントＩＤ４０２を出力する。

ＳＩＵ４１は、シリアル信号線３を介してマイクロコントローラ１のＳＩＵ１８と接続され、マイクロコントローラ１とドライバＩＣ４のシリアル通信を行う。

駆動制御部４２は、駆動回路４３を制御する制御パルス信号４２３を生成する。
駆動回路４３は、制御対象となるアクチュエータへの駆動信号５を生成する。

図２は、駆動制御部４２を示すブロック図である。
駆動制御部４２は、制御パルス信号４２３が３チャネルの場合、チャネル毎に駆動制御回路（４２５ａ，４２５ｂ，４２５ｃ）を有している。駆動制御回路４２５ａは、制御レジスタ４２５１ａと、タイマ４２５２ａと、コンペアマッチ回路４２５３ａを有している。制御レジスタ４２５１ａは、出力イネーブルフラグ（ＥＮ）、モードフラグ（ＭＤ）、イベント通知イネーブルフラグ（ＥＥ）、アウトプットコンペア１（Ｔ１）、アウトプットコンペア２（Ｔ２）で構成される。ＥＮはタイマ４２５２ａの起動／停止を制御するものであり、０で停止、１で起動となる。ＭＤはタイマ４２５２ａの動作モードを設定するものであり、０でシングルモード、１で連続モードとなる。ＥＥはコンペアマッチが発生した時にイベント発生信号４２２を出力するかどうかを設定するものであり、０で非出力、１で出力となる。Ｔ１およびＴ２は、出力する制御パルス信号４２３の立ち下がり時間と立ち上がり時間を設定するものであり、本実施例ではＴ１を立ち下がり時間、Ｔ２を立ち上がり時間とする。

タイマ４２５２ａは制御パルス信号４２３を生成するための基準時間を発生するためのものである。制御レジスタ４２５１ａのＭＤがシングルモードに設定されている場合は、同レジスタのＥＮに１がセットされた時にタイマ値のインクリメントを開始し、タイマ値がＴ２の値と一致した時にタイマ値を０にクリアしてインクリメントを停止する。また、制御レジスタ４２５１ａのＭＤが連続モードに設定されている場合は、同レジスタのＥＮに１がセットされた時にタイマ値のインクリメントを開始し、タイマ値がＴ２の値と一致した時にタイマ値を０にクリアしてインクリメントを再開する動作を繰り返す。

コンペアマッチ回路４２５３ａは、タイマ４２５２ａのタイマ値と制御レジスタ４２５１ａのＴ１およびＴ２の値を比較し、タイマ値がＴ１と一致した時に制御パルス信号４２３をHighからLowに変化させ、タイマ値がＴ２と一致した時には制御パルス信号４２３をLowからHighに変化させる。

図３は、イベント管理部４０を示すブロック図である。
イベント管理部４０は、駆動制御部４２および駆動回路４３からのイベント通知をマイクロコントローラに通知する優先度を設定する優先度設定テーブル４０６と、優先度設定テーブル４０６に基づいて駆動制御部４２および駆動回路４３からのイベント通知を調停し、マイクロコントローラ１に通知するイベント通知調停部４０７と、駆動制御部４２および駆動回路４３からのイベント発生信号４２２，４３２をキューイングするイベントキュー４０３，４０４を備える。

優先度設定テーブル４０６はマイクロコントローラ１のＣＰＵ１０よりシリアル通信を介して設定することができる。

イベント通知調停部４０７は、優先度設定テーブル４０６を参照してイベントキュー４０３，４０４にキューイングされたイベントの中から優先度の最も高いイベントを選択し、マイクロコントローラ１に割込み要求信号４０１とイベントＩＤ４０２を出力する。マイクロコントローラ１は、割込み要求信号４０１をＩＮＴＣ１３で受信するとともに、ＧＰＩＯ１９を介してイベントＩＤ４０２を受信する。またマイクロコントローラ１は、ＧＰＩＯ１９を介してイベント通知受理信号１９１を出力する。イベント通知調停部４０７は、イベント通知受理信号１９１を受信すると、新たなイベント通知の調停を実行する。

イベントキュー４０３，４０４は駆動制御部４２および駆動回路４３のチャネル毎に用意されるＦＩＦＯバッファである。

図４は、駆動制御部４２およびイベント管理部４０の動作を示すタイムチャートである。ここではタイマ４２５２ａの動作モードをシングルモードとする。

タイマ４２５２ａは、制御レジスタ４２５１ａのＥＮに１がセットされた時にタイマ値のインクリメントを開始し、タイマ値がＴ２の値と一致した時にタイマ値を０にクリアしてインクリメントを停止する。

コンペアマッチ回路４２５３ａは、タイマ４２５２ａのタイマ値と制御レジスタ４２５１ａのＴ１およびＴ２の値を比較し、タイマ値がＴ１と一致した時に制御パルス信号４２３をHighからLowに変化させ、タイマ値がＴ２と一致した時には制御パルス信号４２３をLowからHighに変化させる。また、タイマ値がＴ２と一致した時にイベント発生信号４２２を出力する。

イベントキュー４０３は、発生したイベントをキューイングする。
イベント通知調停部４０７は、イベントキュー４０３からイベントを選択し、マイクロコントローラ１に割込み要求信号４０１とイベントＩＤ４０２を出力する。マイクロコントローラ１は、割込み要求信号４０１をＩＮＴＣ１３で受信するとともに、ＧＰＩＯ１９を介してイベントＩＤを受信する。

ＩＮＴＣ１３は、割込み要求信号４０１を受信すると、ＣＰＵ１０に対して割込みを発生し、ＣＰＵ１０は、割込み処理の中でＧＰＩＯ１９を介してイベント通知受理信号１９１を出力する。イベント通知調停部４０７は、イベント通知受理信号１９１を受信すると、割込み要求信号４０１とイベントＩＤ４０２の出力を完了し、新たなイベント通知の調停を実行する。

図５は、駆動制御部４２およびイベント管理部４０の動作を示すタイムチャートである。ここではタイマ４２５２ａの動作モードを連続モードとしている。基本的な動作は図４に示したシングルモードと同じであり、タイマ４２５２ａのタイマ値がＴ２の値と一致した時にタイマ値を０にクリアしてインクリメントを再開する点が異なる。

図６は、マイクロコントローラ１の信号計測ユニット１７を示すブロック図である。
信号計測ユニット１７は、センサなどからのパルス信号６が３チャネルの場合、チャネル毎に信号計測回路（１７５ａ，１７５ｂ，１７５ｃ）を有している。
信号計測回路１７５ａは、制御レジスタ１７５１ａと、タイマ１７５２ａと、インプットキャプチャ回路１７５３ａを有している。制御レジスタ１７５１ａは、計測イネーブルフラグ（ＥＮ）、モードフラグ（ＭＤ）、イベント通知イネーブルフラグ（ＥＥ）、インプットキャプチャ１（Ｔ１）、インプットキャプチャ２（Ｔ２）で構成される。ＥＮは信号計測の実行／非実行を設定するものであり、０で非実行、１で実行となる。ＭＤはタイマ１７５２ａの動作モードを設定するものであり、０でシングルモード、１でフリーランモードとなる。ＥＥはインプットキャプチャ時に割込み要求信号１７１を出力するかどうかを設定するものであり、０で非出力、１で出力となる。Ｔ１は、パルス信号６の立ち下がり時のタイマ値を格納するものであり、Ｔ２は、パルス信号６の立ち上がり時のタイマ値を格納するものである。

インプットキャプチャ回路１７５３ａは、制御レジスタ１７５１ａのＥＮが実行、ＭＤがシングルモードに設定されている場合、パルス信号６の立ち下がりでタイマ値をＴ１に格納し、パルス信号６の立ち上がりでタイマ値をＴ２に格納した後にタイマ値を０にクリアしてインクリメントを再開する動作を繰り返す。また、制御レジスタ１７５１ａのＥＮが実行、ＭＤがフリーランモードに設定されている場合、パルス信号６の立ち下がりでタイマ値をＴ１に格納し、パルス信号６の立ち上がりでタイマ値をＴ２に格納する動作を繰り返す。なお、フリーランモードではタイマ１７５２ａがオーバフローするまでタイマ値を０にクリアしない。また、インプットキャプチャ回路１７５３ａは、ＥＥが割込み要求信号出力に設定されている場合には、パルス信号６の立ち上がりでタイマ値をＴ２に格納した時に割込み要求信号１７１を出力する。

図７は、信号計測ユニット１７の動作を示すタイムチャートである。ここでは動作モードをシングルモードとする。

インプットキャプチャ回路１７５３ａは、パルス信号６の立ち下がりでタイマ値をＴ１に格納し、パルス信号６の立ち上がりでタイマ値をＴ２に格納した後にタイマ１７５２ａのタイマ値を０にクリアしてインクリメントを再開させる。また、パルス信号６の立ち上がりで割込み要求信号１７１を出力する。

図８は、メモリ１１に格納された出力テーブル１１３を示す図である。
出力テーブル１１３は、ドライバＩＣ４の駆動制御部４２にある制御レジスタ４２５１ｘ（ｘは１、２、・・・、ｎ）のコピーであり、出力処理１１１によって出力テーブル１１３の制御レジスタ値を制御レジスタ４２５１ｘに書き込むことにより、ＣＰＵ１０で動作するアプリケーションソフトは出力テーブル１１３を書き換えるだけでドライバＩＣ４の駆動信号５を操作できる。

図９は、ＣＰＵ１０が実行する出力処理１１１を示すフローチャートである。
出力処理１１１は、先ず出力テーブル１１３の対象チャネルの制御レジスタ値を設定し（９１０）、次にメモリ１１からＳＩＵ１８の送信データレジスタに対象チャネルの制御レジスタ値をＤＭＡ転送するようＤＭＡＣ１４の転送元アドレスレジスタ、転送先アドレスレジスタ、転送データ長などを設定して（９２０）、ＤＭＡＣ１４のＤＭＡ転送を起動し（９３０）。その後、ＤＭＡＣ１４の転送終了フラグおよびＳＩＵ１８のシリアル送信終了フラグをポーリングしてＤＭＡ転送およびシリアル送信の終了後に処理を終了する（９４０、９５０）。

上記した第１の基本構成では、ＣＰＵ１０が実行する出力処理１１１によって信号入力手段または信号出力手段である駆動制御部４２と記憶手段であるメモリ１１とのデータの入出力管理を行っている。

図１０は、本発明における車両制御装置の第２の基本構成を示すブロック図である。本車両制御装置は図１に示した第１の実施例と基本的に同じであるが、マイクロコントローラ１にＩ／Ｏ管理ユニット２０を備えた点が異なる。なお、マイクロコントローラ１は、図示していないＡ／Ｄ変換器、ウォッチドッグタイマ、汎用入出力ポート（ＧＰＩＯ）などを有してもよい。

Ｉ／Ｏ管理ユニット２０は、ドライバＩＣ４のイベント管理部４０が出力するイベントＩＤ４０２やＣＰＵ１０からの要求に基づいてシリアル通信を介したＩ／Ｏを管理するものである。

図１１は、Ｉ／Ｏ管理ユニット２０を示すブロック図である。
Ｉ／Ｏ管理ユニット２０は、イベントＩＤ４０２を受信してどのイベントが発生したかを識別するイベント識別回路２０３と、データ転送要求レジスタ２０６と、イベント識別回路２０３の識別結果およびデータ転送要求レジスタ２０６の設定に応じてＤＭＡＣ１４とＳＩＵ１８を用いてメモリ１１とドライバＩＣ４との間のデータ転送を実現する制御回路２０４と、データ転送の対象となるメモリ１１のアドレスを設定する転送アドレスレジスタ２０７と、転送対象となるアドレスを転送アドレスレジスタ２０７から読み出して一時的に格納するアドレスバッファ２０８と、周辺バス１６のデータ転送を制御するバスコントローラ２０５を備える。

転送アドレスレジスタ２０７は、複数のアドレスを設定することができ、ドライバＩＣ４から通知されるイベントとデータ転送要求レジスタ２０６が有する１つ以上のデータ転送要求フラグに割り付けられている。

制御回路２０４は、イベント識別回路２０３がドライバＩＣ４のイベントを識別するか、ＣＰＵ１０によってデータ転送要求レジスタ２０６のデータ転送要求フラグがセットされると、そのイベントまたはデータ転送要求フラグに対応つけられた転送アドレスレジスタ２０７のアドレスをアドレスバッファ２０８に格納し、バスコントローラ２０５を介してＤＭＡＣ１４の転送元アドレスレジスタに書込み、そしてＤＭＡＣ１４によるＤＭＡ転送を起動してＳＩＵ１８を介したデータ転送によりメモリ１１の出力テーブル１１３にある対象チャネルの制御レジスタ値をドライバＩＣ４の駆動制御部４２にある制御レジスタ４２５１ｘ（ｘは１、２、・・・、ｎ）に書き込む。これにより、ＣＰＵ１０で動作するアプリケーションソフトは出力テーブル１１３を書き換えるだけでドライバＩＣ４の駆動信号５を操作でき、さらに、ＣＰＵ１０による出力処理が不要になる。

図１２は、Ｉ／Ｏ管理ユニット２０が実行する出力処理を示すフローチャートである。
先ず、イベント識別回路２０３がドライバＩＣ４のイベントを識別するか、ＣＰＵ１０によってデータ転送要求レジスタ２０６のデータ転送要求フラグがセットされたことを検知し（１２１０）、次に検知したイベントまたはデータ転送要求フラグに対応つけられた転送アドレスレジスタ２０７のアドレスをアドレスバッファ２０８に格納し（１２２０）、次にバスコントローラ２０５を介してＤＭＡＣ１４の転送元アドレスレジスタに書込み（１２３０）、そしてＤＭＡＣ１４によるＤＭＡ転送を起動してメモリ１１の出力テーブル１１３にある対象チャネルの制御レジスタ値をドライバＩＣ４の駆動制御部４２にある制御レジスタ４２５１ｘ（ｘは１、２、・・・、ｎ）に書き込む（１２４０）。その後、ＤＭＡＣ１４の転送終了フラグおよびＳＩＵ１８のシリアル送信終了フラグをポーリングしてＤＭＡ転送およびシリアル送信の終了後に処理を終了する（１２５０、１２６０）。

図１３は、本発明における車両制御装置の第３の基本構成を示すブロック図である。本車両制御装置は図１０に示した第２の実施例と基本的に同じであるが、ドライバＩＣ４に信号計測部４４を備えた点が異なる。なお、マイクロコントローラ１は、図示していないＡ／Ｄ変換器、ウォッチドッグタイマ、汎用入出力ポート（ＧＰＩＯ）、信号計測ユニットなどを有してもよい。

図１４は、イベント管理部４０を示すブロック図である。本イベント管理部４０は、図３に示したものと基本的に同じであるが、信号計測部４４からのイベント発生信号４４２をキューイングするイベントキュー４０８を追加した点が異なる。

図１５は、信号計測部４４を示すブロック図である。本信号計測部４４は、図６に示した信号計測ユニット１７と基本的に同じであるが、割込み要求信号の代わりにイベント発生信号４４２を出力する点が異なる。

図１６は、メモリ１１に格納された出力テーブル１１３および入力テーブル１１４を示す図である。

出力テーブル１１３は、ドライバＩＣ４の駆動制御部４２にある制御レジスタ４２５１ｘ（ｘは１、２、・・・、ｎ）のコピーであり、Ｉ／Ｏ管理ユニット２０によって出力テーブル１１３の制御レジスタ値を制御レジスタ４２５１ｘに書き込むことにより、ＣＰＵ１０で動作するアプリケーションソフトは出力テーブル１１３を書き換えるだけでドライバＩＣ４の駆動信号５を操作できる。

入力テーブル１１４は、ドライバＩＣ４の信号計測部４４にある制御レジスタ４４５１ｘ（ｘは１、２、・・・、ｎ）のコピーであり、Ｉ／Ｏ管理ユニット２０によって制御レジスタ４４５１ｘの制御レジスタ値を入力テーブル１１４に書き込むことにより、ＣＰＵ１０で動作するアプリケーションソフトは入力テーブル１１４から計測結果を読み出すことができ、さらに、ＣＰＵ１０による入力処理が不要になる。

以上の実施例によれば、マイクロコントローラとドライバＩＣをシリアル通信路で接続した車両制御装置において、ドライバＩＣにイベント管理手段を備え、ドライバＩＣの制御レジスタのコピーをマイクロコントローラのメモリ上に実現することにより、アプリケーションソフトはドライバＩＣにアクセスすることなく通常のメモリアクセスでＩ／Ｏの操作および読み出しが可能になる。さらに、マイクロコントローラにＩ／Ｏ管理手段を備えることにより、ＣＰＵの入出力処理が不要になり、ＣＰＵの負荷を削減できる。

本発明における車両制御装置の第１の基本構成を示すブロック図。 駆動制御部４２を示すブロック図。 イベント管理部４０を示すブロック図。 駆動制御部４２およびイベント管理部４０の動作を示すタイムチャート。 駆動制御部４２およびイベント管理部４０の動作を示すタイムチャート。 信号計測ユニット１７を示すブロック図。 信号計測ユニット１７の動作を示すタイムチャート。 メモリ１１に格納された出力テーブル１１３を示す図。 ＣＰＵ１０が実行する出力処理１１１を示すフローチャート。 本発明における車両制御装置の第２の基本構成を示すブロック図。 Ｉ／Ｏ管理ユニット２０を示すブロック図。 Ｉ／Ｏ管理ユニット２０が実行する出力処理を示すフローチャート。 本発明における車両制御装置の第３の基本構成を示すブロック図。 イベント管理部４０を示すブロック図。 信号計測部４４を示すブロック図。 メモリ１１に格納された出力テーブル１１３および入力テーブル１１４を示す図。

符号の説明

１…マイクロコントローラ、３…シリアル線、４…ドライバＩＣ、１０…中央演算処理装置（ＣＰＵ）、１１…メモリ、１２…ＣＰＵバス、１３…割込み制御ユニット（ＩＮＴＣ）、１４…ダイレクトメモリ転送制御ユニット（ＤＭＡＣ）、１５…バスブリッジ，１６…周辺バス，１７…信号計測ユニット，１８…シリアルインタフェースユニット（ＳＩＵ），１９…汎用入出力ポート（ＧＰＩＯ），４０…イベント管理部，４１…シリアルインタフェースユニット（ＳＩＵ），４２…駆動制御部，４３…駆動回路

Claims (6)

1. 演算手段と記憶手段と通信手段とを有する演算処理装置と、信号入力手段または信号出力手段と通信手段とを有する入出力装置とを有し、前記演算処理装置と前記入出力装置とをシリアル通信路で接続した車両制御装置において、
   前記入出力装置は、信号入力または信号出力のイベントを検知して前記演算処理装置に通知するイベント管理手段を備え、
   前記演算処理装置は、前記演算手段からの要求と前記イベント管理手段からのイベント通知に基づいて、前記通信手段を介して前記信号入力手段または前記信号出力手段と前記記憶手段のデータを交換する入出力管理手段を備えることを特徴とする車両制御装置。
2. 前記入出力管理手段は、前記演算手段からの要求または前記イベント管理手段からのイベント通知に基づいて、前記信号入力手段が外部から検知した情報を前記記憶手段に転送し、または、前記記憶手段に格納された信号出力指令を前記信号出力手段に転送し、
   前記演算手段は前記記憶手段に格納された前記信号入力手段の情報を読み出し、または、前記信号出力手段に対する信号出力指令を前記記憶手段に書き込むことを特徴とする請求項１に記載の車両制御装置。
3. 前記演算処理装置はデータ転送手段を有しており、
   前記入出力管理手段は、前記通信手段を介して前記記憶手段と前記入出力装置とのデータ転送に関する指令を前記データ転送手段に与えることを特徴とする請求項１に記載の車両制御装置。
4. 信号入力手段または信号出力手段と通信手段とを有し、車両制御装置の演算処理装置にシリアル通信路で接続される入出力装置において、信号入力または信号出力のイベントを検知し通信手段を介して前記演算処理装置に通知するイベント管理手段を備えることを特徴とする車両制御装置の入出力装置。
5. 前記イベント管理手段は、前記イベントを、割込み信号とイベント識別信号を前記演算処理装置に出力することにより通知することを特徴とする請求項４に記載の車両制御装置の入出力装置。
6. 前記イベント管理手段は、前記イベントごとに優先度を設定し、該優先度に従って前記イベントを通知することを特徴とする請求項４または５に記載の車両制御装置の入出力装置。

Images