JP2007194799A - Operational amplifier - Google Patents
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Abstract
Description
本発明は、高速動作状態における大振幅入力時のバッファ回路保護を図った演算増幅器に関するものである。 The present invention relates to an operational amplifier designed to protect a buffer circuit when a large amplitude is input in a high-speed operation state.
図2に従来の演算増幅器の構成例を示す。Q1,Q2,Q7〜Q9,Q12,Q13,Q15はNPNトランジスタ、Q3〜Q6,Q10,Q11,Q14,Q16はPNPトランジスタ、R1〜R4,R7,R8,R13,R14は抵抗、Ccは位相補償用のコンデンサ、DA1〜DA8,D1〜D10はダイオード、I1〜I3は電流源、B1,B2はバイアス源である。 FIG. 2 shows a configuration example of a conventional operational amplifier. Q1, Q2, Q7 to Q9, Q12, Q13 and Q15 are NPN transistors, Q3 to Q6, Q10, Q11, Q14 and Q16 are PNP transistors, R1 to R4, R7, R8, R13 and R14 are resistors, and Cc is phase compensation. Capacitors DA1 to DA8, D1 to D10 are diodes, I1 to I3 are current sources, and B1 and B2 are bias sources.
ここで、トランジスタQ1〜Q4、抵抗R1〜R4、ダイオードDA1〜DA8、バイアス源B1、および電流源I1は差動増幅回路10を構成する。また、トランジスタQ5〜Q8、抵抗R7,R8、ダイオードD1,D2、コンデンサCc、およびバイアス源B2は中間増幅回路20を構成する。トランジスタQ9〜Q16、電流源I2,I3、ダイオードD3〜D10、抵抗R13,R14はバッファ回路30Aを構成する。
Here, the transistors Q1 to Q4, the resistors R1 to R4, the diodes DA1 to DA8, the bias source B1, and the current source I1 constitute a
差動増幅回路10は、その反転入力端子IN−と正転入力端子IN+の間に、ダイオードDA1〜DA4の直列回路とダイオードDA5〜DA8の直列回路が逆並列となるように接続され、これにより入力保護回路11が構成されている。この差動増幅回路10の差動入力耐圧電圧VMAXは、差動増幅回路10の正転入力端子IN+からみて、トランジスタQ2のベース・エミッタ間電圧VBE2、抵抗R2,R1に電流源I1からのバイアスス電流I1/2が流れることによって発生する電圧降下VR2,VR1、およびトランジスタQ1のべ−ス・エミッタ間逆耐圧電圧VEB1から求められ、下の式に示すとおりとなる。
VMAX=VBE2+VR2+VR1+VEB1 (1)
In the
VMAX = VBE2 + VR2 + VR1 + VEB1 (1)
一方、この図2の演算増幅器を、その反転入力端子IN−と出力端子OUTを接続して、図3に示すようなボルテージホロワを構成したとき、その正転入力端子IN+に低電圧がVL、高電圧がVHのパルス信号S1が入力電圧VIN+として入力されると、出力端子OUTの電圧VOUTは帰還がかかっているため、反転入力端子IN−の電圧をVIN−とすると、VOUT=VIN−となる。この結果、入力端子IN−とIN+の間に印加される入力端子間電圧差VERRは、次式のとおりとなる。
VERR=(VIN+)−(VIN−)
=(VIN+)−VOUT (2)
On the other hand, when the operational amplifier of FIG. 2 is connected to the inverting input terminal IN− and the output terminal OUT to form a voltage follower as shown in FIG. 3, a low voltage is applied to the normal input terminal IN +. When the pulse signal S1 having a high voltage VH is input as the input voltage VIN +, the voltage VOUT at the output terminal OUT is fed back. Therefore, when the voltage at the inverting input terminal IN− is VIN−, VOUT = VIN−. It becomes. As a result, the voltage difference VERR between the input terminals applied between the input terminals IN− and IN + is as follows.
VERR = (VIN +) − (VIN−)
= (VIN +)-VOUT (2)
この入力端子間電圧差VERRは直流からパルスまであらゆる電圧信号に当てはまる変数である。演算増幅器が破壊されないためには下式を保つ必要がある。
VERR≦VMAX (3)
低速動作時には図4に示す(VIN+が破線、VIN−が実線)ように(3)式が満足できるが、高速動作時には電圧VOUTの遅れが大きくなるため、(3)式を満足できなくなり、入力端子間電圧差VERRが差動入力耐圧電圧VMAXを超えるケースが存在する。
This input terminal voltage difference VERR is a variable that applies to all voltage signals from DC to pulse. In order for the operational amplifier not to be destroyed, the following equation must be maintained.
VERR ≦ VMAX (3)
As shown in Fig. 4 (VIN + is a broken line and VIN- is a solid line) during low-speed operation, equation (3) can be satisfied, but during high-speed operation, the delay of voltage VOUT increases, so equation (3) cannot be satisfied and input There is a case where the voltage difference VERR between terminals exceeds the differential input withstand voltage VMAX.
そこで、従来ではこれを回避するために、反転入力端子IN−と正転入力端子IN+の間に、前記した入力保護回路11が接続されている。ダイオードDA1〜DA8の順方向電圧をVDA1〜VDA8とすると、差動入力規制電圧VIDは、
VID=VDA1+VDA2+VDA3+VDA4
+VDA5+VDA6+VDA7+VDA8 (4)
で表すことができる。この差動入力規制電圧VIDは、差動入力耐圧電圧VMAXに対して、
VMAX≧VID (5)
に設定されている。このように入力保護回路11を挿入することによって、図5に示すように、反転入力電圧VIN−と正転入力電圧VIN+との入力端子間電圧差VERRが、差動入力耐圧電圧VMAXを超えないようにすることができ、次式を満足することができる。
VERR≦VID (6)
Therefore, conventionally, in order to avoid this, the above-described
VID = VDA1 + VDA2 + VDA3 + VDA4
+ VDA5 + VDA6 + VDA7 + VDA8 (4)
It can be expressed as This differential input regulation voltage VID is different from the differential input withstand voltage VMAX.
VMAX ≧ VID (5)
Is set to By inserting the
VERR ≦ VID (6)
ところで、図2に示した演算増幅器の正常動作では、正転入力電圧VIN+が立ち上がるとき、内部のノードPの電圧VPは、あるスルーレートSRの傾きを維持しながら上昇する。このスルーレートSRは、電流源I1とコンデンサCcによって決定され、
SR=I1/Cc (7)
で表される。演算増幅器の出力電圧VOUTは、このノードPの電圧VPの電位がバッファ回路30Aを経由して伝達されているので、低速動作時では、そのまま同電位で上記スルーレートの傾きで上昇する。よって、
VOUT=VP (8)
となる(図4)。
In the normal operation of the operational amplifier shown in FIG. 2, when the normal input voltage VIN + rises, the voltage VP at the internal node P rises while maintaining a certain slope of the slew rate SR. This slew rate SR is determined by the current source I1 and the capacitor Cc.
SR = I1 / Cc (7)
It is represented by Since the output voltage VOUT of the operational amplifier is transmitted through the
VOUT = VP (8)
(FIG. 4).
しかしながら、正転入力電圧VIN+が高速で立ち上がるとき、前記した入力保護回路11が動作して、VOUT=VIN−が保たれる。このとき、ノードPにおいては、本来のスルーレートSRを維持して電圧VPが変化しているので、ノードPと出力端子OUTとは帰還ループが切れた状態となって、前記した(8)式は満足されなくなり、そのノードPと出力端子OUTとの間において、
VV0=VOUT−VP (9)
の電圧が発生する。この電圧VV0は、トランジスタQ9〜Q14のベース・エミッタ間の接合に対して逆電圧となるタイミングを与えることになり、その電圧VV0の値が大きくなると、ベース・エミッタ逆耐圧を超える電圧が印加されることになる。特に、図5の時刻t2ではその電圧VV0が最大値V01となるため、トランジスタQ14が出力端子OUTから大きな電流を引き込む方向に動作している。これは、トランジスタQ14のエミッタ接合に過大な電流が流れることを意味し、そのトランジスタQ14の破損につながる。
However, when the normal input voltage VIN + rises at a high speed, the
VV0 = VOUT-VP (9)
Is generated. This voltage VV0 gives a reverse voltage timing to the junction between the base and emitter of the transistors Q9 to Q14. When the voltage VV0 increases, a voltage exceeding the base-emitter reverse breakdown voltage is applied. Will be. In particular, at time t2 in FIG. 5, the voltage VV0 reaches the maximum value V01, so that the transistor Q14 operates in a direction to draw a large current from the output terminal OUT. This means that an excessive current flows through the emitter junction of the transistor Q14, which leads to damage of the transistor Q14.
以上のようなことから、図2の演算増幅器では、電圧VV0の発生防止対策として、ダイオードD5〜D8をトランジスタQ11〜Q14のベース・エミッタ間に逆方向に接続して、ノードPへの環流経路が作成されるようなバッファ保護回路を構成している。また、過大電流の制限用として、トランジスタQ15,Q16のトランジスタによる電流制限回路(例えば、特許文献1参照)を挿入している。
ところが、図2に示した演算増幅器では、バッファ回路30Aの内部段数増大に伴い、ダイオードの数が増大するほか、バッファ保護回路が動作するためには電圧VV0が合計ダイオード分の大きな値に達する必要がある。また、バッファ保護回路のダイオードの数の分だけ電圧を上昇させる遅延時間が発生し、その間、電流制限回路は動作し続けることになる。しかし、この間の動作に関する安定性の設計は、短時間の急変を扱うので不可能に近いので、この時間は短い方がよい。
However, in the operational amplifier shown in FIG. 2, the number of diodes increases as the number of internal stages of the
本発明の目的は、バッファ保護動作に必要な電圧を低くして短時間に保護動作が行われ、且つ電流制限は従来通り動作させ、さらに素子数の削減を図った演算増幅器を提供することである。 An object of the present invention is to provide an operational amplifier in which a protection operation is performed in a short time by reducing a voltage necessary for a buffer protection operation, and the current limit is operated as before, and the number of elements is reduced. is there.
上記目的を達成するために、請求項1にかかる発明は、差動入力端子間に差動入力規制電圧を設定する入力保護回路が接続された差動増幅回路と、該差動増幅回路の出力信号を増幅する中間増幅回路と、該中間増幅回路の出力信号を増幅するバッファ回路と、該バッファ回路の保護動作を行うバッファ保護回路を備えた演算増幅器であって、前記中間増幅回路が、前記差動増幅回路の差動出力信号に応じて差動的にオン状態となるPNPの第1のトランジスタおよびNPNの第2のトランジスタと、前記第1のトランジスタによって充電され第2のトランジスタによって放電される位相補償用のコンデンサとを備え、前記バッファ回路が、前記コンデンサの電圧を転移するクロスオーバ歪み防止回路と、該クロスオーバ歪み防止回路の出力側に共通接続点が出力端子となる2個の抵抗を介してプッシュプル接続されたNPNの第3のトランジスタおよびPNPの第4のトランジスタとを備え、前記バッファ保護回路が、前記第3のトランジスタのエミッタにベースが接続され、エミッタが前記出力端子に接続され、コレクタが前記コンデンサに接続されたNPNの第5のトランジスタと、前記第4のトランジスタのエミッタにベースが接続され、エミッタが前記出力端子に接続され、コレクタが前記コンデンサに接続されたPNPの第6のトランジスタとを備える、ことを特徴とする。
請求項2にかかる発明は、請求項1に記載の発明において、前記中間増幅回路は、前記第1のトランジスタのコレクタと前記第2のトランジスタのコレクタとの間に第1および第2のダイオードが順方向接続され、該第1のダイオードと前記第2のトランジスタの共通接続点に前記コンデンサが接続され、前記第1のダイオードと前記第1のトランジスタのコレクタとの共通接続点に前記第5のトランジスタのコレクタが接続され、前記第2のダイオードと前記第2のトランジスタのコレクタとの共通接続点に前記第6のトランジスタのコレクタが接続されている、ことを特徴とする。
請求項3にかかる発明は、請求項2に記載の発明において、前記中間増幅回路の前記クロスオーバ歪み防止回路は、前記第1のトランジスタのコレクタにベースが接続されたPNPの第7のトランジスタと、該第7のトランジスタのエミッタにベースが接続され、エミッタが前記第3のトランジスタのベースに接続されたNPNの第8のトランジスタと、前記第2のトランジスタのコレクタにベースが接続されたNPNの第9のトランジスタと、該第9のトランジスタのエミッタにベースが接続され、エミッタが前記第4のトランジスタのベースに接続されたPNPの第10のトランジスタとを備えることを特徴とする。
In order to achieve the above object, the invention according to
The invention according to claim 2 is the invention according to
According to a third aspect of the present invention, in the second aspect of the present invention, the crossover distortion prevention circuit of the intermediate amplifier circuit includes a PNP seventh transistor having a base connected to a collector of the first transistor. , An NPN eighth transistor having a base connected to the emitter of the seventh transistor, an emitter connected to the base of the third transistor, and an NPN having a base connected to the collector of the second transistor. A ninth transistor, and a PNP tenth transistor having a base connected to the emitter of the ninth transistor and an emitter connected to the base of the fourth transistor.
本発明によれば、保護動作に必要な電圧はバッファ保護回路の第5、第6のトランジスタのベース・コレクタ間のダイオード、あるいはこれにコンデンサに接続されたダイオードの順方向電圧を加算した電圧であり、電圧VV0の低い段階で保護動作が開始するので、短時間に保護が行われる。また、且つ電流制限は従来通り動作し、さらに必要な素子は2個のトランジスタのみであり、これがバッファ保護動作と電流制限動作に共用されるので、素子数が大幅に削減される。 According to the present invention, the voltage necessary for the protection operation is a voltage obtained by adding the forward voltage of the diode between the base and collector of the fifth and sixth transistors of the buffer protection circuit or the diode connected to the capacitor. In addition, since the protection operation starts at a stage where the voltage VV0 is low, the protection is performed in a short time. In addition, the current limit operates as usual, and only two transistors are necessary. This is shared by the buffer protection operation and the current limit operation, so that the number of elements is greatly reduced.
以下、本発明の演算増幅器の実施例について説明する。図1はその実施例の演算増幅器の構成例を示す図である。Q1,Q2,Q7〜Q9,Q12,Q13,QA1はNPNトランジスタ、Q3〜Q6,Q10,Q11,Q14,QA2はPNPトランジスタ、R1〜R4,R7,R8,R13,R14は抵抗、Ccは位相補償用のコンデンサ、DA1〜DA8,D1〜D10はダイオード、I1〜I3は電流源、B1,B2はバイアス源である。 Hereinafter, embodiments of the operational amplifier of the present invention will be described. FIG. 1 is a diagram showing a configuration example of an operational amplifier according to the embodiment. Q1, Q2, Q7-Q9, Q12, Q13, QA1 are NPN transistors, Q3-Q6, Q10, Q11, Q14, QA2 are PNP transistors, R1-R4, R7, R8, R13, R14 are resistors, and Cc is phase compensation Capacitors DA1 to DA8, D1 to D10 are diodes, I1 to I3 are current sources, and B1 and B2 are bias sources.
ここで、トランジスタQ1〜Q4、抵抗R1〜R4、ダイオードDA1〜DA8、バイアス源B1、および電流源I1は差動増幅回路10を構成する。また、トランジスタQ5〜Q8、抵抗R7,R8、ダイオードD1,D2、コンデンサCc、およびバイアス源B2は中間増幅回路20を構成する。また、トランジスタQ9〜Q14,QA1,QA2、電流源I2,I3、ダイオードD3,D4、抵抗R13,R14はバッファ回路30を構成し、そのうちトランジスタQA1,QA2はバッファ保護回路を構成し、トランジスタQ9〜Q12、ダイオードD3,D4はクロスオーバ歪み防止回路を構成する。なお、中間増幅回路20のダイオードD1,D2もクロスオーバ歪み防止回路を構成する。
Here, the transistors Q1 to Q4, the resistors R1 to R4, the diodes DA1 to DA8, the bias source B1, and the current source I1 constitute a
特許請求の範囲との関係では、第1のトランジスタはQ6、第2のトランジスタはQ8、第3のトランジスタはQ13、第4のトランジスタはQ14、第5のトランジスタはQA1、第6のトランジスタはQA2、第7のトランジスタはQ10、第8のトランジスタはQ12、第9のトランジスタはQ9、第10のトランジスタはQ11である。 In relation to the claims, the first transistor is Q6, the second transistor is Q8, the third transistor is Q13, the fourth transistor is Q14, the fifth transistor is QA1, and the sixth transistor is QA2. The seventh transistor is Q10, the eighth transistor is Q12, the ninth transistor is Q9, and the tenth transistor is Q11.
差動増幅回路10は、その反転入力端子IN−と正転入力端子IN+の間に、ダイオードDA1〜DA4の直列回路とダイオードDA5〜DA8の直列回路が逆並列となるように接続され、これにより入力保護回路11が構成され、この差動増幅回路10の差動入力耐圧電圧VMAXと差動入力規制電圧VIDは、前記した(5)式を満足する。
In the
さて、ここでも、前述の図3に示したように、演算増幅器の反転入力端子IN−と出力端子OUTを接続してボルテージホロワを構成し、正転入力端子IN+に低電圧VL、高電圧VHのパルス信号が入力された時の動作を説明する。 Now, as shown in FIG. 3, the voltage follower is configured by connecting the inverting input terminal IN− and the output terminal OUT of the operational amplifier, and the low voltage VL and the high voltage are applied to the normal rotation input terminal IN +. The operation when a VH pulse signal is input will be described.
動作開始時は、正転入力端子IN+と反転入力端子IN−は同電位VLである。この後に、正転入力端子IN+に電位VHの電圧が印加されると、トランジスタQ2がオン状態、トランジスタQ1がオフ状態となり、この結果トランジスタQ6がオン状態、Q5がオフ状態になり、トランジスタQ7,Q8がオフ状態になる。このため、ノードPの電圧VPが高電位VHに向けて上昇し、そのときの傾きであるスルーレートSRは前記した(7)式で表される。入力電圧VIN+に対して出力電圧VOUTが遅延することにより、入出力間電位差、つまり入力端子間電圧差VERRが生じる(図4)。このときは前記した(8)式を満足する。 At the start of the operation, the normal input terminal IN + and the inverted input terminal IN− are at the same potential VL. Thereafter, when the voltage VH is applied to the non-inverting input terminal IN +, the transistor Q2 is turned on and the transistor Q1 is turned off. As a result, the transistor Q6 is turned on and Q5 is turned off. Q8 turns off. For this reason, the voltage VP at the node P rises toward the high potential VH, and the slew rate SR, which is the slope at that time, is expressed by the above equation (7). By delaying the output voltage VOUT with respect to the input voltage VIN +, a potential difference between input and output, that is, a voltage difference VERR between input terminals is generated (FIG. 4). At this time, the above equation (8) is satisfied.
以上の動作は入力電圧VIN+の立上りが緩やかな場合であるが、より急峻な立上りの高速動作時には、入力端子間電圧差VERRが差動入力規制電圧VIDに達して入力保護回路11が動作するので、反転入力端子IN−が入力信号源によって直接駆動されることになり、出力電圧VOUTは入力電圧VIN+に対して電圧VERRの差分を保ちながら変化する電圧となる。このため、ノードPと出力端子OUTとは帰還ループが切れた状態となって、前記した(8)式は満足されなくなり、出力端子OUTの電流は増大し、バッファ回路30の各トランジスタQ9〜Q14のベース・エミッタ間には、ノードPの電圧VPが低く出力端子OUTの電圧VOUTが高い(9)式に示す逆電圧VV0が印加する。
The above operation is a case where the rise of the input voltage VIN + is gradual. However, at the time of a higher speed operation with a steep rise, the input terminal voltage difference VERR reaches the differential input regulation voltage VID and the
しかし、本実施例では、トランジスタQA1,QA2からなるバッファ保護回路を接続しているので、ノードPと出力端子OUTの間に前記した逆電圧VV0が生じると、トランジスタQA1のベース・コレクタで構成されるダイオードがオンし、ノードPと出力端子OUTの間を、そのトランジスタQA1のベース・コレクタ間ダイオードとダイオードD1による電圧2VBE(=V02)でクランプする(図6)。このため、トランジスタQ12,Q13のベース・エミッタ間接合を逆電圧印加による破壊から防止できる。また、逆電圧VV0の発生と同時に帰還ループが切れ、このときバッファ回路30ではトランジスタQ11がオンしているので、トランジスタQ14がオンして大きな電流を引き込むが、抵抗R14でこの電流が電圧に変換され、トランジスタQA2がオンし、トランジスタQ14へ流入する電流を分流してその制限を行うと同時に、トランジスタQA2のコレクタ電流がトランジスタQ9のベース電流として流れ、トランジスタQ9のベースのインピーダンスによりノードPの電圧VPを出力端子OUTに対して、前記したV02の電位差となるよう上昇させる。
However, in this embodiment, since the buffer protection circuit composed of the transistors QA1 and QA2 is connected, when the above-described reverse voltage VV0 is generated between the node P and the output terminal OUT, the transistor QA1 is constituted by the base and collector. And the diode between the node P and the output terminal OUT is clamped with a voltage 2VBE (= V02) by the diode between the base and collector of the transistor QA1 and the diode D1 (FIG. 6). For this reason, the base-emitter junction of the transistors Q12 and Q13 can be prevented from being destroyed by application of a reverse voltage. At the same time as the reverse voltage VV0 is generated, the feedback loop is cut. At this time, since the transistor Q11 is turned on in the
入力電圧VIN+の立下り時において逆電圧が発生したときは、トランジスタQA2が上記トランジスタQA1と同様な動作を行う。図7に図1の演算増幅器において、トランジスタQA1,QA2が無いときボルテージホロワで動作させたときの高速動作時の入出力特性のシミュレーション結果を、図8にトランジスタQA1,QA2があるときの入出力特性のシミュレーション結果を示した。 When a reverse voltage is generated when the input voltage VIN + falls, the transistor QA2 performs the same operation as the transistor QA1. FIG. 7 shows a simulation result of input / output characteristics during high-speed operation when the operational amplifier shown in FIG. 1 is operated with a voltage follower when the transistors QA1 and QA2 are not provided, and FIG. 8 shows the input when the transistors QA1 and QA2 are provided. The simulation results of output characteristics are given.
なお、以上は1つの実施例であり、種々変形が可能である。例えば、バッファ回路30のトランジスタQ9〜Q14、電流源I2,I3からなるクロスオーバ歪み防止回路は、これを更に複数段設けることもできる。
The above is one embodiment, and various modifications are possible. For example, the crossover distortion prevention circuit including the transistors Q9 to Q14 of the
10:差動増幅回路、11:入力保護回路
20:中間増幅回路
30,30A:バッファ回路
10: differential amplifier circuit, 11: input protection circuit, 20: intermediate amplifier circuit, 30A: buffer circuit
Claims (3)
前記中間増幅回路が、前記差動増幅回路の差動出力信号に応じて差動的にオン状態となるPNPの第1のトランジスタおよびNPNの第2のトランジスタと、前記第1のトランジスタによって充電され第2のトランジスタによって放電される位相補償用のコンデンサとを備え、
前記バッファ回路が、前記コンデンサの電圧を転移するクロスオーバ歪み防止回路と、該クロスオーバ歪み防止回路の出力側に共通接続点が出力端子となる2個の抵抗を介してプッシュプル接続されたNPNの第3のトランジスタおよびPNPの第4のトランジスタとを備え、
前記バッファ保護回路が、前記第3のトランジスタのエミッタにベースが接続され、エミッタが前記出力端子に接続され、コレクタが前記コンデンサに接続されたNPNの第5のトランジスタと、前記第4のトランジスタのエミッタにベースが接続され、エミッタが前記出力端子に接続され、コレクタが前記コンデンサに接続されたPNPの第6のトランジスタとを備える、
ことを特徴とする演算増幅器。 A differential amplifier circuit in which an input protection circuit for setting a differential input regulation voltage is connected between the differential input terminals, an intermediate amplifier circuit for amplifying an output signal of the differential amplifier circuit, and an output signal of the intermediate amplifier circuit An operational amplifier including a buffer circuit that amplifies the buffer circuit and a buffer protection circuit that performs a protection operation of the buffer circuit,
The intermediate amplifier circuit is charged by the first transistor and the first transistor of the PNP and the second transistor of the NPN that are differentially turned on in response to the differential output signal of the differential amplifier circuit. A capacitor for phase compensation discharged by the second transistor,
An NPN in which the buffer circuit is push-pull connected via a crossover distortion prevention circuit that transfers the voltage of the capacitor and two resistors whose common connection point is an output terminal on the output side of the crossover distortion prevention circuit A third transistor and a PNP fourth transistor,
The buffer protection circuit includes an NPN fifth transistor having a base connected to an emitter of the third transistor, an emitter connected to the output terminal, and a collector connected to the capacitor; A PNP sixth transistor having a base connected to the emitter, an emitter connected to the output terminal, and a collector connected to the capacitor;
An operational amplifier characterized by that.
前記中間増幅回路は、前記第1のトランジスタのコレクタと前記第2のトランジスタのコレクタとの間に第1および第2のダイオードが順方向接続され、該第1のダイオードと前記第2のトランジスタの共通接続点に前記コンデンサが接続され、前記第1のダイオードと前記第1のトランジスタのコレクタとの共通接続点に前記第5のトランジスタのコレクタが接続され、前記第2のダイオードと前記第2のトランジスタのコレクタとの共通接続点に前記第6のトランジスタのコレクタが接続されている、ことを特徴とする演算増幅器。 The operational amplifier according to claim 1,
In the intermediate amplifier circuit, a first diode and a second diode are forward-connected between a collector of the first transistor and a collector of the second transistor, and the first diode and the second transistor The capacitor is connected to a common connection point, the collector of the fifth transistor is connected to the common connection point of the first diode and the collector of the first transistor, and the second diode and the second diode are connected. An operational amplifier, characterized in that the collector of the sixth transistor is connected to a common connection point with the collector of the transistor.
前記中間増幅回路の前記クロスオーバ歪み防止回路は、前記第1のトランジスタのコレクタにベースが接続されたPNPの第7のトランジスタと、該第7のトランジスタのエミッタにベースが接続され、エミッタが前記第3のトランジスタのベースに接続されたNPNの第8のトランジスタと、前記第2のトランジスタのコレクタにベースが接続されたNPNの第9のトランジスタと、該第9のトランジスタのエミッタにベースが接続され、エミッタが前記第4のトランジスタのベースに接続されたPNPの第10のトランジスタとを備えることを特徴とする演算増幅器。
The operational amplifier according to claim 2, wherein
The crossover distortion prevention circuit of the intermediate amplifier circuit includes a PNP seventh transistor whose base is connected to the collector of the first transistor, a base connected to the emitter of the seventh transistor, An NPN eighth transistor connected to the base of the third transistor, an NPN ninth transistor whose base is connected to the collector of the second transistor, and a base connected to the emitter of the ninth transistor And a PNP tenth transistor having an emitter connected to a base of the fourth transistor.
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---|---|---|---|---|
CN102510207A (en) * | 2011-08-29 | 2012-06-20 | 广州金升阳科技有限公司 | Short-circuit protection method for buffer output of DC/DC (Direct-Current/Direct-Current) power supply converter and buffer output circuit |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55102912A (en) * | 1979-01-29 | 1980-08-06 | Rca Corp | Amplifier limited at output current |
JPS575406A (en) * | 1980-06-13 | 1982-01-12 | Hitachi Ltd | Current limiting circuit |
JPH0442602A (en) * | 1990-06-07 | 1992-02-13 | Sanyo Electric Co Ltd | Current amplifier circuit |
JPH08139530A (en) * | 1994-11-11 | 1996-05-31 | Sony Corp | Buffer amplifier, video output amplifier, and display device |
JP2002542700A (en) * | 1999-04-16 | 2002-12-10 | ザット コーポレーション | Improved operational amplifier output stage |
JP2003258569A (en) * | 2002-02-26 | 2003-09-12 | Denso Corp | Push-pull output circuit and operational amplifier |
-
2006
- 2006-01-18 JP JP2006009735A patent/JP5042500B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55102912A (en) * | 1979-01-29 | 1980-08-06 | Rca Corp | Amplifier limited at output current |
JPS575406A (en) * | 1980-06-13 | 1982-01-12 | Hitachi Ltd | Current limiting circuit |
JPH0442602A (en) * | 1990-06-07 | 1992-02-13 | Sanyo Electric Co Ltd | Current amplifier circuit |
JPH08139530A (en) * | 1994-11-11 | 1996-05-31 | Sony Corp | Buffer amplifier, video output amplifier, and display device |
JP2002542700A (en) * | 1999-04-16 | 2002-12-10 | ザット コーポレーション | Improved operational amplifier output stage |
JP2003258569A (en) * | 2002-02-26 | 2003-09-12 | Denso Corp | Push-pull output circuit and operational amplifier |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102510207A (en) * | 2011-08-29 | 2012-06-20 | 广州金升阳科技有限公司 | Short-circuit protection method for buffer output of DC/DC (Direct-Current/Direct-Current) power supply converter and buffer output circuit |
CN102510207B (en) * | 2011-08-29 | 2014-05-21 | 广州金升阳科技有限公司 | Short-circuit protection method for buffer output of DC/DC (Direct-Current/Direct-Current) power supply converter and buffer output circuit |
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