JP2007194422A

JP2007194422A - Test pattern wafer for defect inspecting device, its manufacturing method, and evaluation method of defect inspection apparatus using it

Info

Publication number: JP2007194422A
Application number: JP2006011429A
Authority: JP
Inventors: Shinichi Suzuki; 慎一鈴木; Yasuki Nakano; 安紀中野; Takehiko Konno; 武彦今野
Original assignee: Hitachi High Technologies Corp; Hitachi High Tech Corp
Current assignee: Hitachi High Tech Corp
Priority date: 2006-01-19
Filing date: 2006-01-19
Publication date: 2007-08-02

Abstract

<P>PROBLEM TO BE SOLVED: To make proper inspection conditions of an electron-beam semiconductor wafer inspection apparatus. <P>SOLUTION: Inspection conditions of an inspection apparatus are made proper by creating a sample where a nonconductive contact hole 2 on a wafer through defect position and size thereof, and the thickness of a defect layer are clear, and by evaluating the sample. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体製造プロセスにおいて、電子ビームを所定の位置に照射した結果得られた情報を用いてシリコン基板上の欠陥等を検査する方法及びそれに用いるテストパターンウエハに関する。 The present invention relates to a method for inspecting a defect or the like on a silicon substrate using information obtained as a result of irradiating a predetermined position with an electron beam in a semiconductor manufacturing process, and a test pattern wafer used therefor.

従来、半導体用の欠陥検査装置の能力を検証する適切な評価ツールがなかった。とりわけ、コンタクト形成工程での不良や欠陥を検査する技術においては、製造ラインで作成した製品ウエハに対する電気的な導通検査結果あるいはＳＥＭによる断面観察結果から、非導通等の欠陥あるいは不良箇所を含むことがわかっている製品ウエハを用いて当該検査装置で検出可能かどうかを確認する方法によっていた。また、特開2000-164715号公報には標準サンプル作成方法が提案されている Conventionally, there has been no appropriate evaluation tool for verifying the capability of a semiconductor defect inspection apparatus. In particular, in the technology for inspecting defects and defects in the contact formation process, a defect or defective portion such as non-conduction is included from the result of electrical continuity inspection on a product wafer created on the production line or the result of cross-sectional observation by SEM. This is based on a method of confirming whether or not the product can be detected by the inspection apparatus using a known product wafer. Japanese Patent Laid-Open No. 2000-164715 proposes a standard sample preparation method.

特開2000-164715号公報JP 2000-164715 A

製品ウエハを用いて検査装置の能力を検証する方法は、製造ラインの能力等によって、非導通等の欠陥はウエハ内で特定分布を持ち発生頻度もランダムに近く、ウエハ内の任意の発生箇所を特定するのは不可能である。さらに欠陥の大きさ、膜厚や材質等もばらつきを有しており、そのばらつきの程度は不明であることも多く、それらの上下限値は不明である。 The method of verifying the capability of an inspection apparatus using a product wafer is based on the capability of the production line, etc., and defects such as non-conductivity have a specific distribution in the wafer and the occurrence frequency is close to random. It is impossible to specify. Furthermore, the defect size, film thickness, material, and the like also vary, and the degree of the variation is often unknown, and the upper and lower limits are unknown.

現状の方法では、製品ウエハに形成された欠陥部を探して、それを手がかりに検査装置の検査条件等を最適化していたため、実際の上下限での検査条件が適正かどうか不明である。すなわち、ばらつき上下限の欠陥については、検査条件が十分でない可能性が大であった。このように従来技術では、検査装置の検査感度や検出条件の適正化について配慮がされておらず、必要十分検出可能な条件か不明であるという問題があった。特開2000-164715号公報の方法では、微細な非開口孔を形成することができない。また、特異な材料を使用しなければならない。 In the current method, since a defect portion formed on the product wafer is searched and the inspection condition of the inspection apparatus is optimized using this as a clue, it is unclear whether the actual inspection condition at the upper and lower limits is appropriate. That is, there is a high possibility that the inspection conditions are not sufficient for the defects of the upper and lower limits of variation. As described above, the prior art does not give consideration to the optimization of the inspection sensitivity and detection conditions of the inspection apparatus, and there is a problem that it is unclear whether the conditions are necessary and sufficient for detection. In the method of Japanese Patent Laid-Open No. 2000-164715, it is impossible to form a fine non-opening hole. In addition, unique materials must be used.

本発明は、半導体用の欠陥検査装置の能力を検証するのに適切な評価ツールを提供することを目的とする。 An object of the present invention is to provide an evaluation tool suitable for verifying the capability of a defect inspection apparatus for semiconductors.

本発明では、電子線を用いて異物、非導通、パターン欠陥等の欠陥を検査する半導体用検査装置において、検査条件や検査感度を調整するために用いるテストパターンウエハを用意する。テストパターンウエハには、基板上に２種類以上の絶縁膜等を堆積し、１層以上のホトレジストマスクを用いて、絶縁膜内部に非導通欠陥や突抜け欠陥を予め決められた個数だけ、予め決められた位置と膜厚で形成する。 In the present invention, a test pattern wafer used for adjusting inspection conditions and inspection sensitivity is prepared in a semiconductor inspection apparatus that inspects defects such as foreign matter, non-conduction, and pattern defects using an electron beam. On the test pattern wafer, two or more types of insulating films and the like are deposited on the substrate, and a predetermined number of non-conducting defects and punch-through defects are previously formed in the insulating film using one or more photoresist masks. It is formed at a determined position and film thickness.

このようにウエハ上における非導通や突抜け欠陥位置と大きさ及び欠陥層の厚さが明確なテストパターンサンプルを電子線式検査装置に装填し、種々の検査条件で評価することによって、電子線式検査装置の検査条件の適正化、検出感度の限界を明らかにする。 In this way, an electron beam inspection apparatus is loaded with a test pattern sample in which the position and size of a non-conducting or punch-through defect on the wafer and the thickness of the defect layer are clear, and evaluation is performed under various inspection conditions. To clarify the limit of detection sensitivity and optimization of inspection conditions of the type inspection device.

本発明によれば、コンタクト形成工程での非導通や突抜け欠陥の大きさ、数、厚さ、材質が既知のサンプルを用いることによって、欠陥検査装置の検査条件を適正化することができ、各検査装置におけるこれらの欠陥の検出率等を向上できる。また、検査装置固有の機差を明確にでき、機差に応じた検査条件を適正化できる。 According to the present invention, it is possible to optimize the inspection conditions of the defect inspection apparatus by using a sample having a known size, number, thickness, and material of non-conduction and punch-through defects in the contact formation process, The detection rate of these defects in each inspection apparatus can be improved. Moreover, the machine difference peculiar to an inspection apparatus can be clarified, and the inspection condition according to the machine difference can be optimized.

以下、図面を参照して本発明の実施の形態を説明する。 Embodiments of the present invention will be described below with reference to the drawings.

（実施例１）
図１は、コンタクト形成工程において非導通不良を有意に形成したＴＥＧ（Test Element Group）の断面構造図である。シリコン基板５上に、低圧ＣＶＤ法やプラズマＣＶＤ法等でＳｉ₃Ｎ₄膜４を数ｎｍから数１００ｎｍ程度堆積してある。一部のコンタクト孔１はシリコン基板５まで開口してあり、一部のコンタクト孔２はＳｉ₃Ｎ₄膜４中で止まっている（以下、これをコンタクト孔非導通部と呼ぶ）。Ｓｉ₃Ｎ₄膜４上の酸化膜３は、おおむね数１００ｎｍから数１０００ｎｍの膜厚である。コンタクト孔径は、数１００ｎｍから数１０ｎｍまで任意に選ぶことができる。このコンタクト孔径と酸化膜３の膜厚を任意に設定することによって、目標とする高アスペクト孔を形成できる。またＳｉ₃Ｎ₄膜４の膜厚を任意に設定することによって、目標とする非導通膜厚を形成できる。 Example 1
FIG. 1 is a cross-sectional structure diagram of a TEG (Test Element Group) in which a non-conducting failure is significantly formed in a contact formation process. On the silicon substrate 5, the Si ₃ N ₄ film 4 is deposited on the order of several nanometers to several hundred nanometers by low pressure CVD or plasma CVD. Some of the contact holes 1 are open to the silicon substrate 5 and some of the contact holes 2 are stopped in the Si ₃ N ₄ film 4 (hereinafter referred to as contact hole non-conducting portions). The oxide film 3 on the Si ₃ N ₄ film 4 has a thickness of about several hundred nm to several thousand nm. The contact hole diameter can be arbitrarily selected from several 100 nm to several tens of nm. By arbitrarily setting the contact hole diameter and the film thickness of the oxide film 3, a target high aspect hole can be formed. Moreover, the target non-conductive film thickness can be formed by arbitrarily setting the film thickness of the Si ₃ N ₄ film 4.

図２に、チップ６内でのレイアウト例を示す。多数の導通コンタクト孔８を有するチップ６の一部に、位置を指定して、決められた個数、決められた膜厚のコンタクト孔非導通部等７の欠陥を形成してある。従って、このテストウエハにおいては、チップ内における欠陥の位置座標は予め分かっている。 FIG. 2 shows a layout example in the chip 6. A part of a chip 6 having a large number of conductive contact holes 8 is designated with a position, and defects such as contact hole non-conductive portions having a predetermined number and a predetermined film thickness are formed. Therefore, in this test wafer, the position coordinates of the defect in the chip are known in advance.

図３に、シリコン基板ウエハ９内レイアウト例を示す。シリコンウエハ内にコンタクト孔非導通部等の欠陥７を含むチップ１０と含まないチップ１１を指定されたように並べてある。このとき、欠陥を含む複数のチップ１０内では、欠陥を有するコンタクト孔を同じ位置関係で配置するようにしてもよい。 FIG. 3 shows a layout example in the silicon substrate wafer 9. In the silicon wafer, the chip 10 including the defect 7 such as the contact hole non-conducting portion and the chip 11 not including the defect 7 are arranged as specified. At this time, in the plurality of chips 10 including the defects, the contact holes having the defects may be arranged in the same positional relationship.

図４に、コンタクト形成工程において非導通不良を有意に形成したＴＥＧの代表的なプロセスフローを示す。図４（ａ）に示すように、シリコン基板５を、ＲＣＡ洗浄等で洗浄し、必要に応じて酸化して、膜厚数ｎｍの酸化膜を形成する。さらに低圧ＣＶＤ法等で、膜厚がおおむね数ｎｍから数１０ｎｍ膜厚のＳｉ₃Ｎ₄膜４を基板上に堆積させる。さらに図４（ｂ）のように、Ｓｉ₃Ｎ₄膜４上に、ホトレジスト１２を塗布、感光、現像する。感光パターンは、一部のコンタクト孔にかかる島状のパターンである。次に、図４（ｃ）に示すように、Ｓｉ₃Ｎ₄膜４をプラズマエッチング後、レジスト除去、洗浄する。次に、図４（ｄ）のように、この一部シリコン露出領域とＳｉ₃Ｎ₄膜領域を有するシリコン基板上に所定の膜厚の酸化膜３をプラズマＣＶＤ法等を用いて堆積させる。必要に応じてＣＭＰ法で平坦化する。 FIG. 4 shows a typical process flow of a TEG in which non-conducting defects are significantly formed in the contact formation process. As shown in FIG. 4A, the silicon substrate 5 is cleaned by RCA cleaning or the like and oxidized as necessary to form an oxide film having a thickness of several nm. Further, a Si ₃ N ₄ film 4 having a thickness of about several nm to several tens of nm is deposited on the substrate by low pressure CVD or the like. Further, as shown in FIG. 4B, a photoresist 12 is applied, exposed and developed on the Si ₃ N ₄ film 4. The photosensitive pattern is an island-shaped pattern covering a part of the contact holes. Next, as shown in FIG. 4C, after the Si ₃ N ₄ film 4 is plasma etched, the resist is removed and washed. Next, as shown in FIG. 4D, an oxide film 3 having a predetermined film thickness is deposited on the silicon substrate having the partially exposed silicon region and the Si ₃ N ₄ film region by using a plasma CVD method or the like. If necessary, planarization is performed by a CMP method.

平坦化後、図４（ｅ）に示すように、酸化膜３上にホトレジスト１２を塗布、感光、現像する。この感光パターンはコンタクト孔パターンである。このとき、下地のＳｉ₃Ｎ₄膜からなる島状パターンに位置合わせして感光することによって、Ｓｉ₃Ｎ₄膜からなる島状パターン上とシリコン基板上それぞれにコンタクト孔パターンを作ることができる。次に、図４（ｆ）に示すように、対Ｓｉ₃Ｎ₄選択比が高く、異方性が高いプラズマエッチング法で酸化膜３をエッチングしコンタクト孔を形成する。シリコン基板５上とＳｉ₃Ｎ₄膜４上でエッチングを止めることによって、それぞれ導通コンタクト孔８、非導通コンタクト孔（欠陥）７を形成できる。このときエッチングガスとしてはＣ₄Ｆ₈等の炭化フッ素が使われる。エッチング用プロセスガスは一例であってこの限りではない。ここでエッチング条件のひとつ例えばオーバーエッチング量を調整することによって、Ｓｉ₃Ｎ₄膜４の非導通コンタクト孔７底での残膜厚を調整できる。プラズマエッチング後、酸素プラズマ等を用いてアッシャ除去及びＲＣＡ洗浄を行ない、レジスト及びエッチング残渣を除去する。以上のプロセスによって、図４（ｇ）（図１と同じ）に示す断面構造のテストパターンウエハを作成できる。 After planarization, as shown in FIG. 4E, a photoresist 12 is applied on the oxide film 3, exposed and developed. This photosensitive pattern is a contact hole pattern. At this time, a contact hole pattern can be formed on each of the island-shaped pattern made of the Si ₃ N ₄ film and the silicon substrate by aligning and exposing the island-shaped pattern made of the underlying Si ₃ N ₄ film. . Next, as shown in FIG. 4F, the oxide film 3 is etched by a plasma etching method having a high selectivity with respect to Si ₃ N _{4 and} high anisotropy to form contact holes. By stopping etching on the silicon substrate 5 and the Si ₃ N ₄ film 4, a conductive contact hole 8 and a non-conductive contact hole (defect) 7 can be formed, respectively. At this time, fluorine carbide such as C ₄ F ₈ is used as an etching gas. The etching process gas is an example and is not limited to this. Here, by adjusting one of the etching conditions, for example, the amount of overetching, the remaining film thickness at the bottom of the non-conductive contact hole 7 of the Si ₃ N ₄ film 4 can be adjusted. After plasma etching, asher removal and RCA cleaning are performed using oxygen plasma or the like to remove resist and etching residues. By the above process, a test pattern wafer having a cross-sectional structure shown in FIG. 4G (same as FIG. 1) can be produced.

ここでは基板としてシリコン基板を用いた例について説明したが、本発明は、ＳＯＩ（Silicon-On-Insulator）基板やＧａＡｓ基板に対しても適用することができる。 Although an example using a silicon substrate as the substrate has been described here, the present invention can also be applied to an SOI (Silicon-On-Insulator) substrate or a GaAs substrate.

（実施例２）
図５は、コンタクト形成工程において突抜け不良を有意に形成したＴＥＧの断面構造図である。ポリシリコン電極１６上にコンタクト孔を落とし、一部のコンタクト孔１３はＬＤＤスペーサ酸化膜１４を突抜けてシリコン基板５に直接接触するようになっている。電気的には正常なポリシリコン電極１６上のコンタクト孔１５は、ゲート酸化膜上であり、酸化膜厚に応じた耐圧があるが、一方の突抜けたコンタクト孔１３では耐圧がなく、シリコン基板５とショートした状態である。 (Example 2)
FIG. 5 is a cross-sectional structure diagram of a TEG in which a penetration defect is significantly formed in the contact formation process. A contact hole is dropped on the polysilicon electrode 16, and a part of the contact hole 13 penetrates the LDD spacer oxide film 14 and comes into direct contact with the silicon substrate 5. The electrically normal contact hole 15 on the polysilicon electrode 16 is on the gate oxide film and has a withstand voltage corresponding to the oxide film thickness. 5 is in a shorted state.

図６に、チップ６内でのレイアウト例を示す。チップ６の一部に、位置を指定して、任意の個数の突抜け欠陥のあるコンタクト孔１３を形成してある。残りのコンタクト孔１５は突き抜け欠陥のないコンタクト孔である。従って、このテストウエハにおいては、チップ内における欠陥の位置座標は予め分かっている。 FIG. 6 shows a layout example in the chip 6. A contact hole 13 having an arbitrary number of punch-through defects is formed in a part of the chip 6 by specifying a position. The remaining contact holes 15 are contact holes with no punch-through defects. Therefore, in this test wafer, the position coordinates of the defect in the chip are known in advance.

図７に、シリコンウエハ９内レイアウト例を示す。突抜け欠陥のあるコンタクト孔１３を含むチップ１８と含まないチップ１９を指定されたように並べてある。このとき、欠陥を含む複数のチップ１０内では、欠陥を有するコンタクト孔を同じ位置関係で配置するようにしてもよい。 FIG. 7 shows a layout example in the silicon wafer 9. A chip 18 including the contact hole 13 having a punch-through defect and a chip 19 not including the contact hole 13 are arranged as specified. At this time, in the plurality of chips 10 including the defects, the contact holes having the defects may be arranged in the same positional relationship.

図８に、突抜け欠陥のあるコンタクト孔１３を含むＴＥＧのプロセスフローの詳細を示す。最初に、図８（ａ）に示すように、アイソレーション構造であるＳＧＩ（Shallow Grove Isolation）構造を形成する。シリコン基板をＲＣＡ洗浄等で洗浄後、数ｎｍ厚の酸化膜を形成後、低圧ＣＶＤ法で膜厚数１０-１５０ｎｍ程度のＳｉ₃Ｎ₄膜を堆積する。その積層膜上に、ホトレジストの塗布、感光、現像を行ない、ＳＧＩホトレジストパターンを形成する。このホトレジストパターンをマスクに最初にＳｉ₃Ｎ₄膜、酸化膜、シリコン基板の順で条件を変更してエッチングして、深さ数１００ｎｍシリコン溝を加工して、レジスト除去を行う。Ｏ_３-ＴＥＯＳ等の酸化膜でシリコン溝を埋め込み、ＣＭＰを使って平坦化し、平坦化後、ＣＭＰの下地マスクとして用いたＳｉ₃Ｎ₄膜を高温の燐酸水溶液で全面除去して、ＳＧＩ構造を形成する。 FIG. 8 shows details of the process flow of the TEG including the contact hole 13 having a punch-through defect. First, as shown in FIG. 8A, an SGI (Shallow Grove Isolation) structure which is an isolation structure is formed. After the silicon substrate is cleaned by RCA cleaning or the like, an oxide film having a thickness of several nm is formed, and then a Si ₃ N ₄ film having a thickness of several tens to 150 nm is deposited by a low pressure CVD method. On the laminated film, a photoresist is applied, exposed, and developed to form an SGI photoresist pattern. Using this photoresist pattern as a mask, the Si ₃ N ₄ film, the oxide film, and the silicon substrate are first changed in the order of etching to form a silicon groove having a depth of several hundred nm, and the resist is removed. A silicon trench is filled with an oxide film such as O ₃ -TEOS, planarized using CMP, and after planarization, the Si ₃ N ₄ film used as a base mask for CMP is entirely removed with a high-temperature phosphoric acid aqueous solution to obtain an SGI structure. Form.

次に、酸化炉体等を使って、露出したシリコン表面をゲート酸化して、数ｎｍ厚の酸化膜（いわゆるゲート酸化膜）を形成する。この酸化膜上に、図８（ｂ）に示すように、下から膜厚２００ｎｍのポリシリコン膜１６と膜厚２００ｎｍ酸化膜１７を低圧ＣＶＤ法などで堆積する。ホトレジプロセスによってレジストパターンを形成後、酸化膜エッチングを行ない、必要に応じてホトレジストを除去後、さらに、この酸化膜パターンをマスクにポリシリコン膜１６のエッチングを行ない、ホトレジストを除去、洗浄して、ポリシリコン１６電極を形成する。 Next, the exposed silicon surface is gate-oxidized using an oxidation furnace or the like to form an oxide film (so-called gate oxide film) having a thickness of several nm. On this oxide film, as shown in FIG. 8B, a polysilicon film 16 having a thickness of 200 nm and an oxide film 17 having a thickness of 200 nm are deposited from below by a low pressure CVD method or the like. After the resist pattern is formed by the photoresist process, the oxide film is etched, and the photoresist is removed if necessary. Further, the polysilicon film 16 is etched using the oxide film pattern as a mask, and the photoresist is removed and washed. A polysilicon 16 electrode is formed.

次に、マスクとして用いた酸化膜１７を除去して、低圧ＣＶＤ法により膜厚２００ｎｍの酸化膜を堆積する。ＣＦ系のガスを使ってプラズマエッチを行ない、ウエハ全面の酸化膜を適宜量エッチバックして、図８（ｃ）に示すように、ポリシリコン１６電極側面に酸化膜スペーサ構造（いわゆるＬＤＤ構造）１４を形成する。さらに、プラズマＣＶＤ法等を用いて、図８（ｄ）のように膜厚５０-１００ｎｍのＳｉ₃Ｎ₄膜４を堆積し、その後、図８（ｅ）に示すようにホトレジスト１２プロセスで一部の領域のＳｉ₃Ｎ₄膜４をエッチングして除去する。 Next, the oxide film 17 used as a mask is removed, and an oxide film having a thickness of 200 nm is deposited by low-pressure CVD. Plasma etching is performed using a CF-based gas, and an oxide film on the entire surface of the wafer is etched back by an appropriate amount. As shown in FIG. 8C, an oxide film spacer structure (so-called LDD structure) is formed on the side surface of the polysilicon 16 electrode. 14 is formed. Further, using a plasma CVD method or the like, a Si ₃ N ₄ film 4 having a film thickness of 50 to 100 nm is deposited as shown in FIG. 8D, and then the photoresist 12 process is performed as shown in FIG. 8E. The Si ₃ N ₄ film 4 in the area is removed by etching.

次に、ＨＤＰ（High Density Plasma）又はプラズマＣＶＤ法を用いて膜厚１０００ｎｍの酸化膜３を堆積し、ＣＭＰで２００ｎｍ相当の平坦化をして、必要に応じて酸化膜３を２００ｎｍ程度堆積する（図８（ｆ））。その後、図８（ｇ）のように、ホトレジスト１２を塗布、感光、現像してコンタクトホトパターンを形成する。このとき、パターンの一部がＳＧＩの酸化膜上に掛かるようにコンタクトホトパターンを形成する。 Next, an oxide film 3 having a film thickness of 1000 nm is deposited using HDP (High Density Plasma) or plasma CVD, planarized to 200 nm by CMP, and about 200 nm is deposited as necessary. (FIG. 8F). Thereafter, as shown in FIG. 8G, a photoresist 12 is applied, exposed and developed to form a contact photo pattern. At this time, a contact photo pattern is formed so that a part of the pattern is placed on the SGI oxide film.

次に、酸化膜とＳｉ₃Ｎ₄の積層膜を選択比の高いエッチング条件（酸化膜とＳｉ₃Ｎ₄のエッチングレート比が大きくなるエッチング条件）、例えばＣ₄Ｆ₈系のガスを用いて、適宜のオーバーエッチング量をかけて、プラズマエッチする。その後、選択比の低いエッチング条件（酸化膜とＳｉ₃Ｎ₄のエッチングレート比が小さくなるエッチング条件）に変更して、Ｓｉ₃Ｎ₄膜４を膜厚相当分エッチングする。Ｓｉ₃Ｎ₄膜４がある領域は、酸化膜スペーサ１４のある状態で止まり、図８（ｈ）に示すように、突抜け欠陥のないコンタクト孔１５を形成できる。一方、Ｓｉ₃Ｎ₄膜４のない領域では、中間層のＳｉ₃Ｎ₄膜４がないため、スペーサ酸化膜１４がエッチングされ、シリコン基板５まで到達してシリコン基板５が露出した状態になり、突抜け欠陥のあるコンタクト孔１３を形成できる。プラズマエッチングでコンタクト孔１５を形成後、酸素プラズマ等を用いてアッシャ除去及びＲＣＡ洗浄等を行ない、ホトレジスト１２及びエッチング残渣を除去する。以上のプロセスによって図５に示す断面構造のテストパターンウエハを作成できる。 Then, oxide film and the Si ₃ N ₄ of the laminated film having a high selection ratio etching conditions (oxide film and the Si ₃ N ₄ etching conditions that the etching rate ratio increases), for example using a C ₄ F ₈ based gas Then, plasma etching is performed by applying an appropriate over-etching amount. Thereafter, the Si ₃ N ₄ film 4 is etched by an amount corresponding to the film thickness by changing to an etching condition having a low selectivity (an etching condition in which the etching rate ratio between the oxide film and Si ₃ N ₄ is small). The region with the Si ₃ N ₄ film 4 stops with the oxide film spacer 14, and a contact hole 15 without a punch-through defect can be formed as shown in FIG. On the other hand, in the area without the Si ₃ N ₄ film 4, because there the Si ₃ N ₄ film 4 of the intermediate layer, the spacer oxide film 14 is etched, ready for the exposed silicon substrate 5 to reach the silicon substrate 5 The contact hole 13 having a punch-through defect can be formed. After the contact hole 15 is formed by plasma etching, asher removal and RCA cleaning are performed using oxygen plasma or the like to remove the photoresist 12 and etching residues. The test pattern wafer having the cross-sectional structure shown in FIG. 5 can be created by the above process.

（実施例３）
図９に、電子線式検査装置を用いて、図３に示したテストパターンウエハを検査したときに得られる、検査感度（例えばコントラスト、捕捉率、正解率）とＳｉ₃Ｎ₄膜厚との相関図を示す。電子線式検査装置を用いた検査の方法は以下のとおりである。電子式検査装置は、主として、ウエハをロードアンロードするロードロック室、検査のための真空室及び、印加電圧や電子線のドーズ量を可変できる電子線を照射するカラムと水平方向に可動式のウエハステージ及び複数の電子線検出器とこれを２次元ＳＥＭ画像に変換できる機能を有している。得られたＳＥＭ像の欠陥部と正常部のコントラストの差から種々の欠陥の有無を検出できる。このコントラストに閾値を設けておき、この閾値を越えると欠陥として検出できる。この閾値を再現よく設定できると、感度よく検査できる。閾値をきめるコントラストは、電子線ドーズ量、一次電子線の加速電圧、電子線照射時間等の検査条件に依存する。以下の実施例では、検査条件の一つとして電子線のドーズ量（一般に電流密度ｎＡ／ｃｍ²の単位で表される）を変えた。検査条件１は大きいドーズ量であり、検査条件２は条件１に比べて小さいドーズ量である。Ｓｉ₃Ｎ₄の膜厚が薄いと電子がリークしやすくなるため、開口部と非開口部の見分けがつかなくなる。したがって、種々のＳｉ₃Ｎ₄膜厚を有する複数のサンプルＴＥＧに対してそれぞれ検査装置の検査感度を測定できる。本例の場合、検査条件１は検査条件２より高感度であり適正条件である。 (Example 3)
FIG. 9 shows the relationship between inspection sensitivity (for example, contrast, capture rate, accuracy rate) and Si ₃ N ₄ film thickness obtained when the test pattern wafer shown in FIG. 3 is inspected using an electron beam inspection apparatus. A correlation diagram is shown. The inspection method using the electron beam inspection apparatus is as follows. The electronic inspection apparatus mainly includes a load lock chamber for loading and unloading a wafer, a vacuum chamber for inspection, and a column that irradiates an electron beam that can change the applied voltage and the dose of the electron beam, and is movable in the horizontal direction. It has a wafer stage and a plurality of electron beam detectors and a function capable of converting them into a two-dimensional SEM image. The presence or absence of various defects can be detected from the difference in contrast between the defective portion and the normal portion of the obtained SEM image. A threshold is provided for this contrast, and if this threshold is exceeded, it can be detected as a defect. If this threshold can be set with good reproducibility, inspection can be performed with high sensitivity. The contrast that determines the threshold depends on inspection conditions such as the electron beam dose, the acceleration voltage of the primary electron beam, and the electron beam irradiation time. In the following examples, the electron beam dose (generally expressed in units of current density nA / cm ² ) was changed as one of the inspection conditions. Inspection condition 1 is a large dose amount, and inspection condition 2 is a small dose amount as compared with condition 1. If the film thickness of Si ₃ N ₄ is thin, electrons are likely to leak, and the opening and the non-opening cannot be distinguished. Therefore, the inspection sensitivity of the inspection apparatus can be measured for each of the plurality of samples TEG having various Si ₃ N ₄ film thicknesses. In this example, the inspection condition 1 is higher in sensitivity than the inspection condition 2 and is an appropriate condition.

図１０は、電子線検査時のシリコン基板に流れる電流密度Ｊ１の様子を示している。Ｊ１，Ｊ１（O,S）、Ｊ１（C,S）は、それぞれ電子線照射の電流密度、開口部からシリコン基板に流れる電流密度、非開口部からシリコン基板に流れる電流密度である。感度は、一般にＪ１（O,S）とＪ１（C,S）の比に比例する。すなわち、十分Ｓｉ₃Ｎ₄膜厚が大きいと、Ｊ１（C,S）はゼロになり、検査感度は増大する。しかし、きわめてＳｉ₃Ｎ₄膜厚が薄くなると、Ｊ１（C,S）は大きくなり、比は小さくなり、検査感度は低下する。 FIG. 10 shows the state of the current density J1 flowing through the silicon substrate during the electron beam inspection. J1, J1 (O, S) and J1 (C, S) are the electron beam irradiation current density, the current density flowing from the opening to the silicon substrate, and the current density flowing from the non-opening to the silicon substrate, respectively. Sensitivity is generally proportional to the ratio of J1 (O, S) to J1 (C, S). That is, if the Si ₃ N ₄ film thickness is sufficiently large, J1 (C, S) becomes zero and the inspection sensitivity increases. However, when the Si ₃ N ₄ film thickness is extremely reduced, J1 (C, S) increases, the ratio decreases, and the inspection sensitivity decreases.

図１１には、電子線式の検査条件設定のフローチャートを示す。検査装置に、電子ビームの照射条件等を決めて検査条件１を設定してテストパターンウエハの検査を行い、上記検査感度の膜厚依存性をとる。次に検査条件２で、同様にテストパターンウエハの検査を行い、上記検査感度の膜厚依存性を取る。これを繰り返し、最大検査感度になるように検査条件を決める。これらのルーチンを検査装置にソフトとして組み込んで運用することもできる。この方法の採用により検査装置の機差も低減できる。あるいは、簡易的に、Ｓｉ₃Ｎ₄の膜厚が１種類のテストパターンウエハに対して、電子線ドーズ量や一次電子線の加速電圧等の検査条件を変えながら検査を行い、十分なコントラストをもって非導通不良を検出できる検査条件を探索するようにしてもよい。 FIG. 11 shows a flowchart of setting the electron beam inspection conditions. The inspection condition is determined by setting the electron beam irradiation condition in the inspection apparatus, and the test pattern wafer is inspected, and the film thickness dependence of the inspection sensitivity is obtained. Next, the test pattern wafer is similarly inspected under the inspection condition 2, and the film thickness dependence of the inspection sensitivity is obtained. By repeating this, the inspection conditions are determined so that the maximum inspection sensitivity is obtained. These routines can also be operated by being incorporated into the inspection apparatus as software. By adopting this method, the machine difference of the inspection apparatus can be reduced. Alternatively, simply inspecting a test pattern wafer having a single Si ₃ N ₄ film thickness while changing the inspection conditions such as the electron beam dose and the acceleration voltage of the primary electron beam, with sufficient contrast. You may make it search the test | inspection conditions which can detect a non-conducting defect.

図１２に、電子線式検査装置を用いて、図５に示した、つき抜け構造を有するテストパターンウエハを検査したときに得られる、検査感度（例えばコントラスト、捕捉率、正解率）と検査条件との相関図を示す。検査の方法は以下のとおりである。電子式検査装置は、真空室及び、印加電圧や電子線のドーズ量を可変できる、電子線を照射するカラムと可動式のウエハステージ及び複数の２次電子線検出器とこれを２次元ＳＥＭ画像に変換できる機能を有している。得られたＳＥＭ像の欠陥部と正常部のコントラストの差からウエハ上の種々の欠陥の有無を検出できる。このコントラストに閾値を設けておき、閾値を越えると欠陥として検出できる。この閾値を再現よく設定できると、感度よく検査できる。閾値を決めるコントラストは、電子線ドーズ量、一次電子線の加速電圧、電子線照射時間等の検査条件に依存する。ここでは、検査条件の一つとして電子線のドーズ量を変えた。検査条件２は大きいドーズ量であり、検査条件１は条件２に比べて小さいドーズ量である。ドーズ量が十分でないと、正常部でもゲート酸化膜を通して電子がリークするため、正常部とつき抜け部のコントラストがつかなくなる。したがってサンプルＴＥＧに対してドーズ量条件を変化させることにより、検査感度を測定できる。本例の場合、検査条件２は検査条件１より高感度であり適正条件である。 FIG. 12 shows the inspection sensitivity (for example, contrast, capture rate, correct answer rate) and inspection conditions obtained when the test pattern wafer shown in FIG. 5 is inspected using an electron beam inspection apparatus. FIG. The inspection method is as follows. The electronic inspection apparatus includes a vacuum chamber, a column for irradiating an electron beam, a movable wafer stage, a plurality of secondary electron beam detectors, and a two-dimensional SEM image. It has a function that can be converted to. The presence or absence of various defects on the wafer can be detected from the difference in contrast between the defective portion and the normal portion of the obtained SEM image. A threshold is provided for this contrast, and if it exceeds the threshold, it can be detected as a defect. If this threshold can be set with good reproducibility, inspection can be performed with high sensitivity. The contrast that determines the threshold depends on inspection conditions such as the electron beam dose, the acceleration voltage of the primary electron beam, and the electron beam irradiation time. Here, the dose of the electron beam was changed as one of the inspection conditions. Inspection condition 2 is a large dose amount, and inspection condition 1 is a smaller dose amount than condition 2. If the dose amount is not sufficient, electrons leak through the gate oxide film even in the normal part, and the contrast between the normal part and the follow-up part cannot be obtained. Therefore, the inspection sensitivity can be measured by changing the dose amount condition with respect to the sample TEG. In this example, the inspection condition 2 is higher in sensitivity than the inspection condition 1 and is an appropriate condition.

図１３は、電子線検査時のシリコン基板に流れる電流密度Ｊ１の様子を示している。Ｊ１，Ｊ１（G,S）、Ｊ１（T,S）は、それぞれ電子線照射の電流密度、正常部からシリコン基板に流れる電流密度、つき抜け部からシリコン基板に流れる電流密度である。感度は、一般にＪ１（T,S）とＪ１（G,S）の比に比例する。すなわち、十分電流密度が大きいとJ１（T,S）は無視できるようになり、コントラストは向上して検査感度は増大する。しかし、きわめて電流密度が大きくなると、ゲート破壊等によりＪ１（G,S）は大きくなり、Ｊ１（T,S）と同じになる。電流比は小さくなり、検査感度は低下する。 FIG. 13 shows a state of current density J1 flowing through the silicon substrate during the electron beam inspection. J1, J1 (G, S) and J1 (T, S) are the current density of electron beam irradiation, the current density flowing from the normal part to the silicon substrate, and the current density flowing from the attached part to the silicon substrate, respectively. Sensitivity is generally proportional to the ratio of J1 (T, S) and J1 (G, S). That is, if the current density is sufficiently large, J1 (T, S) can be ignored, the contrast is improved, and the inspection sensitivity is increased. However, when the current density becomes extremely large, J1 (G, S) becomes large due to gate breakdown or the like, and becomes the same as J1 (T, S). The current ratio is reduced and the inspection sensitivity is reduced.

図１４には、電子線式の検査条件設定のフローチャートを示す。検査装置に、電子ビームの照射条件等を決めて検査条件１を設定してつき抜け構造を有するテストパターンウエハの検査を行い、検査感度をとる。次に検査条件２で、同様にテストパターンウエハの検査を行い、上記感度をとる。この操作を繰り返し、最大検査感度になるように検査条件を決める。これらのルーチンを検査装置にソフトとして組み込んで運用することもできる。この方法の採用により検査装置の機差も低減できる。 FIG. 14 shows a flowchart for setting an electron beam type inspection condition. An inspection condition is determined by setting an electron beam irradiation condition in the inspection apparatus, and a test pattern wafer having a punched-out structure is inspected to obtain inspection sensitivity. Next, the test pattern wafer is similarly inspected under the inspection condition 2 to obtain the above sensitivity. By repeating this operation, the inspection conditions are determined so as to obtain the maximum inspection sensitivity. These routines can also be operated by being incorporated into the inspection apparatus as software. By adopting this method, the machine difference of the inspection apparatus can be reduced.

このように、本発明によると、非導通や突抜け欠陥の大きさ、数、厚さ、材質が既知のサンプルを用いることによって、検査装置の検査条件を適正化することができ、各検査装置におけるこれらの欠陥の検出率等を向上できる。 As described above, according to the present invention, the inspection conditions of the inspection apparatus can be optimized by using samples whose sizes, number, thickness, and material of non-conduction and punch-through defects are known. The detection rate of these defects in can be improved.

本発明での非導通コンタクトの断面構造の例を示す図。The figure which shows the example of the cross-section of the non-conductive contact in this invention. 非導通コンタクトのチップ内でのレイアウトの平面図。The top view of the layout in the chip | tip of a non-conduction contact. 非導通コンタクトを含むチップのウエハ内でのレイアウトの平面図。The top view of the layout in the wafer of the chip | tip containing a non-conduction contact. 非導通コンタクトを製造に必要なプロセスフロー図。Process flow diagram required for manufacturing non-conductive contacts. 本発明での突抜けコンタクトの断面構造の例を示す図。The figure which shows the example of the cross-section of the punch-through contact in this invention. 突抜けコンタクトのチップ内でのレイアウトの平面図。The top view of the layout in the chip | tip of a punch-through contact. 突抜けコンタクトのウエハ内でのレイアウトの平面図。The top view of the layout in the wafer of a punch-through contact. 突抜けコンタクトを製造に必要なプロセスフロー図。Process flow diagram required for manufacturing punch-through contacts. 検査感度のＳｉ₃Ｎ₄膜厚依存性を示す図。It illustrates a Si ₃ N ₄ film thickness dependency of the inspection sensitivity. 電子線検査時のシリコン基板に流れる電流密度Ｊ１の概要を示す図。The figure which shows the outline | summary of the current density J1 which flows into the silicon substrate at the time of an electron beam test | inspection. 非開口ＴＥＧウエハを用いた適正検査条件の設定フロー図。FIG. 6 is a flowchart for setting appropriate inspection conditions using a non-opening TEG wafer. 検査感度の検査条件依存性を示す図。The figure which shows the inspection condition dependence of inspection sensitivity. 電子線検査時のシリコン基板に流れる電流密度Ｊ１の概要を示す図。The figure which shows the outline | summary of the current density J1 which flows into the silicon substrate at the time of an electron beam test | inspection. つき抜けＴＥＧウエハを用いた適正検査条件の設定フロー図。FIG. 5 is a flow chart for setting appropriate inspection conditions using a slip-on TEG wafer.

符号の説明Explanation of symbols

１導通コンタクト孔
２非導通コンタクト孔（欠陥）
３酸化膜
４Ｓｉ₃Ｎ₄膜
５シリコン基板
６チップ領域
７非導通コンタクト孔（欠陥）
８導通コンタクト孔
９シリコンウエハ
１０非導通コンタクト孔（欠陥）を有するチップ
１１非導通コンタクト孔（欠陥）がないチップ
１２ホトレジスト
１３突抜け欠陥のあるコンタクト孔
１４酸化膜スペーサ構造
１５突抜け欠陥のないコンタクト孔
１６ポリシリコン電極
１７キャップ酸化膜 1 Conductive contact hole 2 Non-conductive contact hole (defect)
3 Oxide film 4 Si ₃ N ₄ film 5 Silicon substrate 6 Chip region 7 Non-conductive contact hole (defect)
8 Conductive contact hole 9 Silicon wafer 10 Chip having non-conductive contact hole (defect) 11 Chip without non-conductive contact hole (defect) Photoresist 13 Contact hole 14 with punch-through defect Oxide film spacer structure 15 No punch-through defect Contact hole 16 Polysilicon electrode 17 Cap oxide film

Claims

複数のコンタクト孔が配列している領域を有し、前記配列中の予め定められた複数の位置のコンタクト孔は底部が所定膜厚の絶縁膜で覆われていることを特徴とする欠陥検査装置用テストパターンウエハ。 A defect inspection apparatus having a region in which a plurality of contact holes are arranged, and bottoms of contact holes at a plurality of predetermined positions in the arrangement are covered with an insulating film having a predetermined thickness Test pattern wafer.

請求項１記載の欠陥検査装置用テストパターンウエハにおいて、当該ウエハは複数のチップに分割され、前記複数のチップのうち予め定められた位置に設けられたチップには、前記底部が所定膜厚の絶縁膜で覆われたコンタクト孔が複数設けられていることを特徴とする欠陥検査装置用テストパターンウエハ。 2. The test pattern wafer for a defect inspection apparatus according to claim 1, wherein the wafer is divided into a plurality of chips, and the bottom portion of the plurality of chips provided at a predetermined position has a predetermined film thickness. A test pattern wafer for a defect inspection apparatus, comprising a plurality of contact holes covered with an insulating film.

請求項２記載の欠陥検査装置用テストパターンウエハにおいて、ウエハ上の予め定められた位置の複数のチップには、前記底部が所定膜厚の絶縁膜で覆われた複数のコンタクト孔が同じ位置関係で配置されていることを特徴とする欠陥検査装置用テストパターンウエハ。 3. The test pattern wafer for a defect inspection apparatus according to claim 2, wherein the plurality of chips at predetermined positions on the wafer have a plurality of contact holes whose bottom portions are covered with an insulating film having a predetermined film thickness in the same positional relationship. A test pattern wafer for a defect inspection apparatus, wherein

導体領域と絶縁領域を有する基板上に形成された構造物を底部に有するコンタクト孔が複数配列された領域を有し、前記配列中の予め定められた複数の位置のコンタクト孔は前記基板上の前記導体領域が露出していることを特徴とする欠陥検査装置用テストパターンウエハ。 A region having a plurality of contact holes having a structure formed on a substrate having a conductor region and an insulating region at a bottom thereof is arranged, and contact holes at a plurality of predetermined positions in the arrangement are arranged on the substrate. A test pattern wafer for a defect inspection apparatus, wherein the conductor region is exposed.

請求項４記載の欠陥検査装置用テストパターンウエハにおいて、当該ウエハは複数のチップに分割され、前記複数のチップのうち予め定められた位置に設けられたチップには、前記基板上の前記導体領域が露出しているコンタクト孔が複数設けられていることを特徴とする欠陥検査装置用テストパターンウエハ。 5. The test pattern wafer for a defect inspection apparatus according to claim 4, wherein the wafer is divided into a plurality of chips, and a chip provided at a predetermined position among the plurality of chips has the conductor region on the substrate. A test pattern wafer for a defect inspection apparatus, characterized in that a plurality of contact holes in which are exposed are provided.

請求項５記載の欠陥検査装置用テストパターンウエハにおいて、ウエハ上の予め定められた位置の複数のチップには、前記基板上の前記導体領域が露出している複数のコンタクト孔が同じ位置関係で配置されていることを特徴とする欠陥検査装置用テストパターンウエハ。 6. The test pattern wafer for a defect inspection apparatus according to claim 5, wherein a plurality of contacts at a predetermined position on the wafer have a plurality of contact holes in which the conductor regions on the substrate are exposed in the same positional relationship. A test pattern wafer for a defect inspection apparatus, characterized by being arranged.

複数のコンタクト孔が配列している領域を有し、前記配列中の予め定められた複数の位置のコンタクト孔の底部が所定膜厚の絶縁膜で覆われている欠陥検査装置用テストパターンウエハの製造方法であって、
ウエハ基板上に絶縁膜のパターンを形成する工程と、
酸化膜を形成する工程と、
ホトレジスト膜を形成する工程と、
前記ホトレジスト膜に前記酸化膜の存在する個所に位置するコンタクト孔と前記酸化膜が存在しない個所に位置するコンタクト孔を形成するためのコンタクト孔パターンを形成する工程と、
前記パターンを形成したホトレジスト膜をマスクとして前記酸化膜をエッチングする工程と
を有することを特徴とする欠陥検査装置用テストパターンウエハの製造方法。 A test pattern wafer for a defect inspection apparatus having a region in which a plurality of contact holes are arranged, wherein bottoms of contact holes at a plurality of predetermined positions in the arrangement are covered with an insulating film having a predetermined thickness A manufacturing method comprising:
Forming an insulating film pattern on the wafer substrate;
Forming an oxide film;
Forming a photoresist film; and
Forming a contact hole pattern for forming a contact hole located at a position where the oxide film exists and a contact hole located where the oxide film does not exist in the photoresist film;
And a step of etching the oxide film using the photoresist film on which the pattern is formed as a mask.

請求項７記載の欠陥検査装置用テストパターンウエハの製造方法において、前記エッチングの条件を調整することにより、前記コンタクト孔の底部を覆う絶縁膜の膜厚を調整することを特徴とする欠陥検査装置用テストパターンウエハの製造方法。 8. The method of manufacturing a test pattern wafer for a defect inspection apparatus according to claim 7, wherein the film thickness of an insulating film covering the bottom of the contact hole is adjusted by adjusting the etching conditions. For manufacturing test pattern wafers.

導体領域と絶縁領域を有する基板上に形成された構造物を底部に有するコンタクト孔が複数配列された領域を有し、前記配列中の予め定められた複数の位置のコンタクト孔は前記基板上の前記導体領域が露出している欠陥検査装置用テストパターンウエハの製造方法であって、
シリコンウエハ基板上にＳＧＩ構造を形成する工程と、
露出したシリコン基板表面を酸化して酸化膜を形成する工程と、
前記酸化膜上にポリシリコン電極を形成する工程と、
前記ポリシリコン電極の側面に酸化膜スペーサ構造を形成する工程と、
全面にＳｉ₃Ｎ₄膜を形成し、その後、一部の領域のＳｉ₃Ｎ₄膜を除去する工程と、
全面に酸化膜を形成し、表面を平坦化する工程と、
ホトレジスト膜を形成する工程と、
前記ホトレジスト膜に一部が前記ＳＧＩの酸化膜上にかかるようなコンタクト孔を形成するためのコンタクト孔パターンを形成する工程と、
前記パターンを形成したホトレジスト膜をマスクとして、前記酸化膜とＳｉ₃Ｎ₄膜の積層膜を選択比の高いエッチング条件でエッチングする工程と、
エッチング条件を選択比の低い条件に変更してＳｉ₃Ｎ₄膜を膜厚相当分エッチングする工程と
を有することを特徴とする欠陥検査装置用テストパターンウエハの製造方法。 A region having a plurality of contact holes having a structure formed on a substrate having a conductor region and an insulating region at a bottom thereof is arranged, and contact holes at a plurality of predetermined positions in the arrangement are arranged on the substrate. A method of manufacturing a test pattern wafer for a defect inspection apparatus in which the conductor region is exposed,
Forming an SGI structure on a silicon wafer substrate;
Oxidizing the exposed silicon substrate surface to form an oxide film;
Forming a polysilicon electrode on the oxide film;
Forming an oxide film spacer structure on a side surface of the polysilicon electrode;
Forming a Si ₃ N ₄ film on the entire surface, and then removing the Si ₃ N ₄ film in a partial region;
Forming an oxide film over the entire surface and planarizing the surface;
Forming a photoresist film; and
Forming a contact hole pattern for forming a contact hole such that a part of the photoresist film covers the SGI oxide film;
Etching the laminated film of the oxide film and the Si ₃ N ₄ film under etching conditions having a high selection ratio using the photoresist film formed with the pattern as a mask;
And a step of etching the Si ₃ N ₄ film by an amount corresponding to the film thickness by changing the etching condition to a condition having a low selection ratio.

半導体ウエハの電子線走査像を用いて前記半導体ウエハに形成されたコンタクト孔の非道通欠陥を検査する欠陥検査装置の評価方法であって、
装置の検査条件を第１の条件に設定する工程と、
複数のコンタクト孔が配列している領域を有し、前記配列中の予め定められた複数の位置のコンタクト孔は底部が所定膜厚の絶縁膜で覆われているテストパターンウエハを検査し、装置の検査感度を測定する工程と、
装置の検査条件を前記第１の条件と異なる第２の条件に設定する工程と、
前記テストパターンウエハを検査し、装置の検査感度を測定する工程と、
前記第１の条件のときの検査感度と第２の条件のときの検査感度を比較する工程と
を有することを特徴とする欠陥検査装置の評価方法。 An evaluation method for a defect inspection apparatus for inspecting non-defects in contact holes formed in the semiconductor wafer using an electron beam scanning image of the semiconductor wafer,
Setting the inspection condition of the apparatus to the first condition;
An apparatus for inspecting a test pattern wafer having a region in which a plurality of contact holes are arranged, and the bottoms of contact holes at a plurality of predetermined positions in the arrangement being covered with an insulating film having a predetermined film thickness Measuring the inspection sensitivity of
Setting the inspection condition of the apparatus to a second condition different from the first condition;
Inspecting the test pattern wafer and measuring the inspection sensitivity of the apparatus;
A method for evaluating a defect inspection apparatus, comprising a step of comparing the inspection sensitivity under the first condition and the inspection sensitivity under the second condition.

請求項１０記載の欠陥検査装置の評価方法において、前記検査条件は電子線のドーズ量であることを特徴とする欠陥検査装置の評価方法。 The defect inspection apparatus evaluation method according to claim 10, wherein the inspection condition is an electron beam dose.

請求項１０記載の欠陥検査装置の評価方法において、前記絶縁膜の膜厚の異なるテストパターンウエハを用いて装置の検査感度を測定する工程を有することを特徴とする欠陥検査装置の評価方法。 11. The defect inspection apparatus evaluation method according to claim 10, further comprising a step of measuring inspection sensitivity of the apparatus using test pattern wafers having different film thicknesses of the insulating film.

請求項１０記載の欠陥検査装置の評価方法において、装置の検査条件を前記第１の条件と第２の条件のうち検査感度の高い方の条件に設定する工程とを有することを特徴とする欠陥検査装置の評価方法。 The defect inspection apparatus evaluation method according to claim 10, further comprising a step of setting an inspection condition of the apparatus to a condition having a higher inspection sensitivity of the first condition and the second condition. Evaluation method for inspection equipment.

半導体ウエハの電子線走査像を用いて前記半導体ウエハに形成されたコンタクト孔の突き抜け欠陥を検査する欠陥検査装置の評価方法であって、
装置の検査条件を第１の条件に設定する工程と、
導体領域と絶縁領域を有する基板上に形成された構造物を底部に有するコンタクト孔が複数配列された領域を有し、前記配列中の予め定められた複数の位置のコンタクト孔は前記基板上の前記導体領域が露出していることを特徴とする欠陥検査装置用テストパターンウエハを検査し、装置の検査感度を測定する工程と、
装置の検査条件を前記第１の条件と異なる第２の条件に設定する工程と、
前記テストパターンウエハを検査し、装置の検査感度を測定する工程と、
前記第１の条件のときの検査感度と第２の条件のときの検査感度を比較する工程と
を有することを特徴とする欠陥検査装置の評価方法。 An evaluation method of a defect inspection apparatus for inspecting a punch-through defect of a contact hole formed in the semiconductor wafer using an electron beam scanning image of a semiconductor wafer,
Setting the inspection condition of the apparatus to the first condition;
A region having a plurality of contact holes having a structure formed on a substrate having a conductor region and an insulating region at a bottom thereof is arranged, and contact holes at a plurality of predetermined positions in the arrangement are arranged on the substrate. Inspecting a test pattern wafer for a defect inspection apparatus, wherein the conductor region is exposed, and measuring the inspection sensitivity of the apparatus;
Setting the inspection condition of the apparatus to a second condition different from the first condition;
Inspecting the test pattern wafer and measuring the inspection sensitivity of the apparatus;
A method for evaluating a defect inspection apparatus, comprising a step of comparing the inspection sensitivity under the first condition and the inspection sensitivity under the second condition.

請求項１４記載の欠陥検査装置の評価方法において、前記検査条件は電子線のドーズ量であることを特徴とする欠陥検査装置の評価方法。 15. The method for evaluating a defect inspection apparatus according to claim 14, wherein the inspection condition is a dose amount of an electron beam.

請求項１４記載の欠陥検査装置の評価方法において、装置の検査条件を前記第１の条件と第２の条件のうち検査感度の高い方の条件に設定する工程とを有することを特徴とする欠陥検査装置の評価方法。
15. The defect inspection apparatus evaluation method according to claim 14, further comprising a step of setting an inspection condition of the apparatus to a condition having a higher inspection sensitivity of the first condition and the second condition. Evaluation method for inspection equipment.