JP2017208560A - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法に関し、特に、コンタクトプラグの検査に用いる半導体装置に適用して有効な技術に関するものである。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device used for inspection of a contact plug.
半導体装置では高い信頼性を得るため、配線、ビア、コンタクトプラグなどの形成不良の撲滅が課題となっている。プロセス起因の形成不良として確率の高いものには、コンタクトプラグ関連の不良がある。たとえば、コンタクトプラグの底部の埋め込み不良または変質などによる高抵抗起因の不良などである。 In order to obtain high reliability in a semiconductor device, the eradication of defective formation of wiring, vias, contact plugs, and the like has been an issue. Among the formation defects caused by the process, there is a contact plug related defect with a high probability. For example, there is a defect due to high resistance due to poor filling or alteration of the bottom of the contact plug.
コンタクトプラグの形成不良を検査する場合には、例えば検査用に形成された装置であって、半導体基板にコンタクトプラグを接続した構成を含むＴＥＧ（Test Elemental Group）に電子線を照射し、コンタクトプラグと半導体基板との導通を検査する方法が知られている。この方法は、ＶＣ（Voltage contrast）検査と呼ばれている。 When inspecting contact plug formation defects, for example, an apparatus formed for inspection, which irradiates a TEG (Test Elemental Group) including a configuration in which a contact plug is connected to a semiconductor substrate with an electron beam, A method for inspecting electrical continuity between the semiconductor substrate and the semiconductor substrate is known. This method is called VC (Voltage contrast) inspection.
特許文献１（特開平０９−６３９９４号公報）には、チャージアップを抑制するため、ＳＯＩ（Silicon On Insulator）基板を含むウエハのスクライブライン内に、埋込酸化膜を除去して支持基板を露出させたバルク領域を設けることが記載されている。ここでは、バルク領域に素子構造を設けることは記載されていない。 In Patent Document 1 (Japanese Patent Laid-Open No. 09-63994), a support substrate is exposed by removing a buried oxide film in a scribe line of a wafer including an SOI (Silicon On Insulator) substrate in order to suppress charge-up. It is described that a bulk region is provided. Here, providing an element structure in the bulk region is not described.
特許文献２（特開２００３−１７２７６６号公報）には、ＳＲＡＭ（Static Random Access Memory）の電気特性を取得するために、ウエハのスライブライン内に、ＳＲＡＭと同一構成のＴＥＧを形成することが記載されている。特許文献２にＳＯＩ基板を用いることは記載されていない。また、特許文献１および特許文献２には、ＶＣ検査に用いるためのＴＥＧを設けることは記載されていない。
Patent Document 2 (Japanese Patent Laid-Open No. 2003-172766) describes that a TEG having the same configuration as that of an SRAM is formed in a slive line of a wafer in order to acquire the electrical characteristics of an SRAM (Static Random Access Memory). Has been. Patent Document 2 does not describe the use of an SOI substrate. Further,
ＶＣ検査で電子線（電子ビーム）を照射した場合、正常に形成されたコンタクトプラグには半導体基板内の電子が流れるため、発光が確認できる。これに対し、半導体基板との接続が十分ではないコンタクトプラグには電子が流れず発光しないため、発光しないコンタクトプラグを形成した箇所が発光していないことを確認することで、コンタクトプラグの異常を検出することができる。 When the electron beam (electron beam) is irradiated in the VC inspection, the electrons in the semiconductor substrate flow through the normally formed contact plug, so that light emission can be confirmed. On the other hand, since the electrons do not flow through the contact plug that is not sufficiently connected to the semiconductor substrate and does not emit light, confirming that the portion where the contact plug that does not emit light is not emitting light does not emit light. Can be detected.
ここで、支持基板、埋込酸化膜およびシリコン層の積層構造からなるＳＯＩ基板を含むウエハを用いた場合には、ＳＯＩ基板上に素子を形成し、この素子にコンタクトプラグを接続した構造を有するＴＥＧを形成することが考えられる。このようにＳＯＩ基板の上面に接続されたコンタクトプラグに対しＶＣ検査を行った場合、コンタクトプラグは埋込酸化膜により支持基板と絶縁されているため、正常なコンタクトプラグに電子線を照射しても、コンタクトプラグに流れる電子は少なく、コンタクトプラグは発光しない。このため、ＳＯＩ基板上に形成した素子に対してＶＣ検査を行っても、正常なコンタクトプラグと異常を有するコンタクトプラグとを判別することができず、半導体装置の信頼性が低下する問題がある。 Here, when a wafer including an SOI substrate having a laminated structure of a support substrate, a buried oxide film and a silicon layer is used, an element is formed on the SOI substrate, and a contact plug is connected to the element. It is conceivable to form a TEG. In this way, when the VC inspection is performed on the contact plug connected to the upper surface of the SOI substrate, the contact plug is insulated from the support substrate by the buried oxide film, so that the normal contact plug is irradiated with an electron beam. However, few electrons flow through the contact plug, and the contact plug does not emit light. For this reason, even if a VC inspection is performed on an element formed on an SOI substrate, a normal contact plug and an abnormal contact plug cannot be distinguished, and there is a problem in that the reliability of the semiconductor device is lowered. .
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the embodiments disclosed in the present application, the outline of typical ones will be briefly described as follows.
一実施の形態である半導体装置は、チップ領域のＳＯＩ基板上にＳＲＡＭを有し、また、ＴＥＧ領域のバルクシリコン基板上に、ＶＣ検査用のＴＥＧとして、半導体基板にコンタクトプラグが接続されたＳＲＡＭを有するものである。 A semiconductor device according to an embodiment includes an SRAM on an SOI substrate in a chip region, and an SRAM in which a contact plug is connected to the semiconductor substrate as a TEG for VC inspection on a bulk silicon substrate in a TEG region. It is what has.
また、一実施の形態である半導体装置の製造方法は、チップ領域のＳＯＩ基板上にＳＲＡＭを形成し、さらに、ＴＥＧ領域のバルクシリコン基板上に、半導体基板にコンタクトプラグが接続されたＳＲＡＭを、ＶＣ検査用のＴＥＧとして形成するものである。 In addition, in the method of manufacturing a semiconductor device according to an embodiment, an SRAM is formed on an SOI substrate in a chip region, and an SRAM having a contact plug connected to the semiconductor substrate is formed on a bulk silicon substrate in a TEG region. It is formed as a TEG for VC inspection.
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。 According to one embodiment disclosed in the present application, the reliability of a semiconductor device can be improved.
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 Hereinafter, embodiments will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.
また、本願でいうＳＯＩ基板とは、半導体基板からなる支持基板と、支持基板上の埋込酸化膜であるＢＯＸ（Buried Oxide）膜と、ＢＯＸ膜上の半導体層であるシリコン膜（ＳＯＩ層）とからなる積層構造を有する基板をいう。また、半導体ウエハ内においてそのような積層構造を有する領域をＳＯＩ領域と呼ぶ。 The SOI substrate as used in the present application is a support substrate made of a semiconductor substrate, a BOX (Buried Oxide) film that is a buried oxide film on the support substrate, and a silicon film (SOI layer) that is a semiconductor layer on the BOX film. A substrate having a laminated structure consisting of In addition, a region having such a stacked structure in a semiconductor wafer is called an SOI region.
また、本願でいうバルク領域とは、半導体ウエハ内において支持基板である半導体基板が上記ＢＯＸ膜およびシリコン膜から露出している領域である。ＳＯＩ基板を含む半導体ウエハは、ＳＯＩ領域とバルク領域を包含している場合がある。ここでは、バルク領域においてＢＯＸ膜から露出する支持基板を、バルクシリコン基板と呼ぶ場合がある。 In addition, the bulk region referred to in the present application is a region where a semiconductor substrate, which is a support substrate, is exposed from the BOX film and the silicon film in the semiconductor wafer. A semiconductor wafer including an SOI substrate may include an SOI region and a bulk region. Here, the support substrate exposed from the BOX film in the bulk region may be referred to as a bulk silicon substrate.
また、本願では、半導体ウエハを構成する領域のうち、ダイシング工程により個片化されて半導体チップとなる領域をチップ領域と呼び、半導体ウエハにおいてマトリクス状に並ぶチップ領域同士の間の領域を、スクライブラインまたはスクライブ領域と呼ぶ。なお、チップ領域内に、ダイシング工程において切削されず、半導体チップに残るスクライブ領域が形成されていてもよい。 In the present application, among the regions constituting the semiconductor wafer, a region that is separated into semiconductor chips by a dicing process is called a chip region, and a region between chip regions arranged in a matrix on the semiconductor wafer is scribed. Called a line or scribe area. In the chip region, a scribe region remaining in the semiconductor chip without being cut in the dicing process may be formed.
（実施の形態１）
本実施の形態の半導体装置は、ＶＣ検査でコンタクトプラグの検査に用いるＴＥＧに関するものである。ＶＣ検査は、例えば半導体基板に接続されたコンタクトプラグに電子線を照射することで、コンタクトプラグの形成不良、つまり基板リーク不良の有無を検査するものである。基板リーク不良とは、コンタクトプラグを形成した場合に、コンタクトプラグの形成工程における金属膜の埋め込み不良などに起因して、コンタクトプラグと半導体基板との接続が十分に確保されない不良をいう。
(Embodiment 1)
The semiconductor device according to the present embodiment relates to a TEG used for contact plug inspection in VC inspection. In the VC inspection, for example, contact plugs connected to a semiconductor substrate are irradiated with an electron beam to inspect for contact plug formation defects, that is, substrate leakage defects. Substrate leakage failure refers to failure in which, when a contact plug is formed, connection between the contact plug and the semiconductor substrate is not sufficiently ensured due to, for example, a defective filling of the metal film in the contact plug formation process.
半導体基板に対して正常に接続されたコンタクトプラグに対し、ＶＣ検査において電子線を照射した際、コンタクトプラグには正の電荷が帯電するため、半導体基板内の電子がコンタクトプラグへ流れて放出される。このときコンタクトプラグは光を発するため、この光を検知することで、コンタクトプラグが基板に対して正常に接続されていることが確認できる。 When a contact plug that is normally connected to the semiconductor substrate is irradiated with an electron beam in the VC inspection, the contact plug is charged with a positive charge. Therefore, electrons in the semiconductor substrate flow to the contact plug and are emitted. The At this time, the contact plug emits light. By detecting this light, it can be confirmed that the contact plug is normally connected to the substrate.
これに対して、半導体基板に正常に接続されていないコンタクトプラグに電子線を照射しても、半導体基板内の電子はコンタクトプラグへ流れないため、コンタクトプラグは発光しない。よって、ＶＣ検査では発光しないコンタクトプラグを検知することで、コンタクトプラグの接続不良、つまり形成不良を検出することができる。コンタクトプラグの導通・非導通の判別は、例えば検査時のコンタクトプラグを撮影した画像を視認することで、発光している正常なコンタクトプラグの発光（明部）と、発光していない非導通のコンタクトプラグ（暗部）とのコントラストを見て行う。 On the other hand, even if a contact plug that is not normally connected to the semiconductor substrate is irradiated with an electron beam, electrons in the semiconductor substrate do not flow to the contact plug, and therefore the contact plug does not emit light. Therefore, by detecting a contact plug that does not emit light in the VC inspection, a contact plug connection failure, that is, a formation failure can be detected. Whether the contact plug is conductive or non-conductive is determined by, for example, visually observing an image of the contact plug taken at the time of inspection. Check the contrast with the contact plug (dark part).
コンタクトプラグの不良を発見した場合、不良が発見された半導体ウエハを用いた製造を中止することで、不良を有する製品を製造することを防ぐことができ、また、検査結果をその後の製造工程にフィードバックすることで、不良の発生を防ぐことができる。これにより、半導体装置の信頼性を向上させることができる。 If a contact plug failure is found, the production using the semiconductor wafer in which the failure is found can be stopped to prevent the production of a defective product, and the inspection result can be transferred to the subsequent manufacturing process. By feeding back, the occurrence of defects can be prevented. Thereby, the reliability of the semiconductor device can be improved.
本実施の形態は、半導体ウエハのチップ領域のＳＯＩ基板上にＳＲＡＭを形成し、かつ、半導体ウエハのスクライブ領域のバルクシリコン基板上に、コンタクトプラグが接続されたＳＲＡＭ構造のＴＥＧを形成する特徴を有し、これにより、半導体装置の信頼性を向上させるものである。以下に、図１〜図６を用いて、本実施の形態の半導体装置の構造を説明する。図１は、本実施の形態の半導体装置を含む半導体ウエハの平面図である。図２は図１の一部を拡大して示す平面図である。また、図４および図５は、図２の一部を拡大して示す平面レイアウトである。図３は、本実施の形態のＳＲＡＭの等価回路図である。図６は、図４のＡ−Ａ線における断面と、図５のＢ−Ｂ線における断面とを含む断面図である。 The present embodiment is characterized in that an SRAM is formed on an SOI substrate in a chip region of a semiconductor wafer, and an TEG having an SRAM structure with contact plugs connected is formed on a bulk silicon substrate in a scribe region of the semiconductor wafer. Thus, the reliability of the semiconductor device is improved. The structure of the semiconductor device of this embodiment will be described below with reference to FIGS. FIG. 1 is a plan view of a semiconductor wafer including the semiconductor device of the present embodiment. FIG. 2 is an enlarged plan view showing a part of FIG. 4 and 5 are plan layouts showing a part of FIG. 2 in an enlarged manner. FIG. 3 is an equivalent circuit diagram of the SRAM of the present embodiment. 6 is a cross-sectional view including a cross section taken along line AA in FIG. 4 and a cross section taken along line BB in FIG.
図１に、本実施の形態の半導体装置を含む半導体ウエハＷＦの平面図を示す。図１に示すように、平面視において円形の形状を有する半導体ウエハＷＦの主面には、半導体ウエハＷＦの主面に沿うｙ方向と、半導体ウエハＷＦの主面に沿いｙ方向に直交するｘ方向とのそれぞれに延在する複数のスクライブラインＳＬが形成されている。ｙ方向に延在するスクライブラインＳＬは、ｘ方向に複数並んで配置され、ｘ方向に延在するスクライブラインＳＬは、ｙ方向に複数並んで配置されている。つまり、複数のスクライブラインＳＬは格子状に配置されている。 FIG. 1 shows a plan view of a semiconductor wafer WF including the semiconductor device of the present embodiment. As shown in FIG. 1, the main surface of a semiconductor wafer WF having a circular shape in plan view includes a y direction along the main surface of the semiconductor wafer WF and an x direction orthogonal to the y direction along the main surface of the semiconductor wafer WF. A plurality of scribe lines SL extending in each direction are formed. A plurality of scribe lines SL extending in the y direction are arranged side by side in the x direction, and a plurality of scribe lines SL extending in the x direction are arranged side by side in the y direction. That is, the plurality of scribe lines SL are arranged in a lattice pattern.
半導体ウエハＷＦの主面には、スクライブラインＳＬにより区切られてマトリクス状に配置された複数のチップ領域ＣＰが存在している。ｙ方向およびｘ方向に並ぶ複数のチップ領域ＣＰのそれぞれは、平面視において矩形の形状を有している。つまり、チップ領域ＣＰは、半導体ウエハＷＦの主面においてスクライブラインＳＬに囲まれた領域である。ここで、半導体ウエハＷＦは、支持基板と、支持基板上のＢＯＸ膜と、ＢＯＸ膜上のシリコン層とを含むＳＯＩ領域を有している。 On the main surface of the semiconductor wafer WF, there are a plurality of chip regions CP arranged in a matrix and separated by scribe lines SL. Each of the plurality of chip regions CP arranged in the y direction and the x direction has a rectangular shape in plan view. That is, the chip region CP is a region surrounded by the scribe line SL on the main surface of the semiconductor wafer WF. Here, the semiconductor wafer WF has an SOI region including a support substrate, a BOX film on the support substrate, and a silicon layer on the BOX film.
次に、図２にチップ領域ＣＰの周辺の領域を拡大した平面図を示す。図２に示すように、複数のチップ領域ＣＰはアレイ状に並んで配置されており、ｙ方向およびｘ方向において隣り合うチップ領域ＣＰ同士の間はスクライブラインＳＬにより区切られている。スクライブラインＳＬ、つまりスクライブ領域は、半導体チップの形成工程中のダイシング工程において、ダイシングブレードにより切削される領域である。チップ領域ＣＰは、ダイシング工程により個片化されて半導体チップとなる領域であり、製品に残る領域である。 Next, FIG. 2 shows an enlarged plan view of the area around the chip area CP. As shown in FIG. 2, the plurality of chip regions CP are arranged in an array, and the chip regions CP adjacent to each other in the y direction and the x direction are separated by a scribe line SL. The scribe line SL, that is, the scribe area, is an area that is cut by a dicing blade in a dicing process in the process of forming a semiconductor chip. The chip region CP is a region that is separated into individual semiconductor chips by a dicing process and becomes a semiconductor chip, and is a region that remains in the product.
チップ領域ＣＰ内の一部には、記憶素子として使用されるＳＲＡＭが形成された領域であるＳＲＡＭ領域１Ｒがある。ＳＲＡＭは一時的に情報を記憶するための揮発性メモリであり、複数のトランジスタを組み合わせたフリップフロップ回路により構成されている。ＳＲＡＭは４個または６個のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を含む場合があり、本実施の形態では６個のＭＯＳＦＥＴを含むＳＲＡＭについて説明する。ただし、ＳＲＡＭ領域１Ｒに４個のＭＯＳＦＥＴを含むＳＲＡＭを形成する場合であっても、本実施の形態のＴＥＧを適用することができる。後述する本実施の形態のＴＥＧはスクライブラインＳＬに形成されている。
In a part of the chip area CP, there is an
以下では、ＳＲＡＭについて説明する。まず、ＳＲＡＭを構成する１個のメモリセルＭＣの等価回路を図３に示す。図３に示すように、このメモリセルＭＣは、一対の相補性データ線であるデータ線ＤＬ１およびデータ線ＤＬ２、つまり一対のビット線と、ワード線ＷＬ１との交差部に配置され、駆動用トランジスタ、負荷用トランジスタおよび転送用トランジスタを含んでいる。つまり、ＳＲＡＭのメモリセルＭＣは一対の駆動用ＭＯＳＦＥＴＱＤ１、ＱＤ２、一対の負荷用ＭＯＳＦＥＴＱＰ１、ＱＰ２および一対の転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２により構成されている。駆動用ＭＯＳＦＥＴＱＤ１、ＱＤ２および転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２はｎチャネル型ＭＯＳＦＥＴにより構成され、負荷用ＭＯＳＦＥＴＱＰ１、ＱＰ２はｐチャネル型ＭＯＳＦＥＴにより構成されている。 Hereinafter, the SRAM will be described. First, an equivalent circuit of one memory cell MC constituting the SRAM is shown in FIG. As shown in FIG. 3, the memory cell MC is disposed at the intersection of the data line DL1 and the data line DL2, which is a pair of complementary data lines, that is, the pair of bit lines and the word line WL1, and is a driving transistor. A load transistor and a transfer transistor. That is, the SRAM memory cell MC includes a pair of driving MOSFETs QD1 and QD2, a pair of load MOSFETs QP1 and QP2, and a pair of transfer MOSFETs QT1 and QT2. The driving MOSFETs QD1 and QD2 and the transfer MOSFETs QT1 and QT2 are constituted by n-channel MOSFETs, and the load MOSFETs QP1 and QP2 are constituted by p-channel MOSFETs.
メモリセルＭＣを構成する上記６個のＭＯＳＦＥＴのうち、駆動用ＭＯＳＦＥＴＱＤ１および負荷用ＭＯＳＦＥＴＱＰ１は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータＩＮＶ１を構成し、駆動用ＭＯＳＦＥＴＱＤ２および負荷用ＭＯＳＦＥＴＱＰ２は、ＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２の相互の入出力端子である蓄積ノードＡ、Ｂは、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子である蓄積ノードＡは、転送用ＭＯＳＦＥＴＱＴ１のソース・ドレイン領域のうちの一方に接続され、他方の入出力端子である蓄積ノードＢは、転送用ＭＯＳＦＥＴＱＴ２のソース・ドレイン領域のうちの一方に接続されている。 Of the six MOSFETs constituting the memory cell MC, the driving MOSFET QD1 and the load MOSFET QP1 constitute a CMOS (Complementary Metal Oxide Semiconductor) inverter INV1, and the driving MOSFET QD2 and the load MOSFET QP2 constitute a CMOS inverter INV2. doing. The storage nodes A and B which are mutual input / output terminals of the pair of CMOS inverters INV1 and INV2 are cross-coupled to form a flip-flop circuit as an information storage unit for storing 1-bit information. The storage node A, which is one input / output terminal of the flip-flop circuit, is connected to one of the source / drain regions of the transfer MOSFET QT1, and the storage node B, which is the other input / output terminal, is connected to the transfer MOSFET QT2. Is connected to one of the source / drain regions.
さらに、転送用ＭＯＳＦＥＴＱＴ１のソース・ドレイン領域の他方はデータ線ＤＬ１に接続され、転送用ＭＯＳＦＥＴＱＴ２のソース・ドレイン領域の他方はデータ線ＤＬ２に接続されている。また、フリップフロップ回路の一端、つまり負荷用ＭＯＳＦＥＴＱＰ１、ＱＰ２の各ソース領域は電源電圧Ｖｄｄに接続され、他端、つまり駆動用ＭＯＳＦＥＴＱＤ１、ＱＤ２の各ソース領域は基準電圧Ｖｓｓに接続されている。 Further, the other of the source / drain regions of the transfer MOSFET QT1 is connected to the data line DL1, and the other of the source / drain regions of the transfer MOSFET QT2 is connected to the data line DL2. One end of the flip-flop circuit, that is, each source region of the load MOSFETs QP1 and QP2 is connected to the power supply voltage Vdd, and the other end, that is, each source region of the drive MOSFETs QD1 and QD2 is connected to the reference voltage Vss.
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ１の蓄積ノードＡが高電位（Ｈ）であるときには、駆動用ＭＯＳＦＥＴＱＤ２がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ２の蓄積ノードＢが低電位（Ｌ）になる。したがって、駆動用ＭＯＳＦＥＴＱＤ１がＯＦＦになり、蓄積ノードＡの高電位（Ｈ）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２を交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。 Explaining the operation of the above circuit, when the storage node A of one CMOS inverter INV1 is at a high potential (H), the driving MOSFET QD2 is turned on, so that the storage node B of the other CMOS inverter INV2 is at a low potential (L )become. Therefore, the driving MOSFET QD1 is turned off, and the high potential (H) of the storage node A is held. That is, the state of the mutual storage nodes A and B is held by a latch circuit in which a pair of CMOS inverters INV1 and INV2 are cross-coupled, and information is stored while the power supply voltage is applied.
転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２のそれぞれのゲート電極にはワード線ＷＬ１が接続され、このワード線ＷＬ１によって転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２の導通、非導通が制御される。すなわち、ワード線ＷＬ１が高電位（Ｈ）であるときには、転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２がＯＮになり、ラッチ回路と相補性データ線（データ線ＤＬ１、ＤＬ２）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（ＨまたはＬ）がデータ線ＤＬ１、ＤＬ２に現れ、メモリセルＭＣの情報として読み出される。 A word line WL1 is connected to the gate electrodes of the transfer MOSFETs QT1 and QT2, and the conduction and non-conduction of the transfer MOSFETs QT1 and QT2 are controlled by the word line WL1. That is, when the word line WL1 is at a high potential (H), the transfer MOSFETs QT1 and QT2 are turned on, and the latch circuit and the complementary data lines (data lines DL1 and DL2) are electrically connected. The potential states (H or L) of the nodes A and B appear on the data lines DL1 and DL2, and are read as information of the memory cells MC.
読み出し動作において、転送用ＭＯＳＦＥＴＱＴ１ではデータ線ＤＬ１から蓄積ノードＡに電流が流れ、転送用ＭＯＳＦＥＴＱＴ２ではデータ線ＤＬ２から蓄積ノードＢに電流が流れる。つまり、読み出し時において、転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２のそれぞれの活性領域は、蓄積ノードＡ、Ｂ側がソース領域となり、データ線ＤＬ１、ＤＬ２側がドレイン領域となる。 In the read operation, a current flows from the data line DL1 to the storage node A in the transfer MOSFET QT1, and a current flows from the data line DL2 to the storage node B in the transfer MOSFET QT2. That is, at the time of reading, the active regions of the transfer MOSFETs QT1 and QT2 are the source regions on the storage nodes A and B sides and the drain regions on the data lines DL1 and DL2 sides.
メモリセルＭＣに情報を書き込むには、ワード線ＷＬ１を（Ｈ）電位レベル、転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２をＯＮ状態にしてデータ線ＤＬ１、ＤＬ２の情報を蓄積ノードＡ、Ｂに伝達する。この書き込み動作において、転送用ＭＯＳＦＥＴＱＴ１では蓄積ノードＡからデータ線ＤＬ１に電流が流れ、転送用ＭＯＳＦＥＴＱＴ２では蓄積ノードＢからデータ線ＤＬ２に電流が流れる。つまり、書き込み時において、転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２のそれぞれの活性領域は、データ線ＤＬ１、ＤＬ２側がソース領域となり、蓄積ノードＡ、Ｂ側がドレイン領域となる。以上のようにして、ＳＲＡＭを動作させることができる。 In order to write information into the memory cell MC, the word line WL1 is set to the (H) potential level, the transfer MOSFETs QT1 and QT2 are turned on, and the information on the data lines DL1 and DL2 is transmitted to the storage nodes A and B. In this write operation, a current flows from the storage node A to the data line DL1 in the transfer MOSFET QT1, and a current flows from the storage node B to the data line DL2 in the transfer MOSFET QT2. That is, at the time of writing, the active regions of the transfer MOSFETs QT1 and QT2 are the source regions on the data lines DL1 and DL2 sides and the drain regions on the storage nodes A and B sides. As described above, the SRAM can be operated.
次に、本実施の形態におけるＳＲＡＭのレイアウト構成について説明する。ここで、図４に、ＳＲＡＭ領域１Ｒ（図２参照）に形成されたＳＲＡＭを構成する１個のメモリセルＭＣ１、つまり第１メモリセルの平面レイアウトを示す。ＳＲＡＭのメモリセルＭＣ１は、ＳＯＩ基板（図示しない）上に形成された一対の駆動用ＭＯＳＦＥＴＱＤ１、ＱＤ２、一対の負荷用ＭＯＳＦＥＴＱＰ１、ＱＰ２および一対の転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２の６つの電界効果トランジスタから構成されている。
Next, the layout configuration of the SRAM in this embodiment will be described. Here, FIG. 4 shows a planar layout of one memory cell MC1 constituting the SRAM formed in the
なお、ここでは１個のメモリセルＭＣ１と、その隣りのメモリセルＭＣ１（図示しない）との境界を、二点鎖線により区切って示している。図４において他のメモリセルＭＣ１の図示は省略しているが、ｙ方向またはｘ方向において隣り合うメモリセルＭＣ１同士は、当該二点鎖線を軸として線対称なレイアウトを有している。 Here, the boundary between one memory cell MC1 and its adjacent memory cell MC1 (not shown) is indicated by being separated by a two-dot chain line. Although other memory cells MC1 are not shown in FIG. 4, the memory cells MC1 adjacent in the y direction or the x direction have a line-symmetric layout with the two-dot chain line as an axis.
一対の駆動用ＭＯＳＦＥＴＱＤ１、ＱＤ２および一対の転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２は、ｎチャネル型ＭＯＳＦＥＴにより構成され、一対の負荷用ＭＯＳＦＥＴＱＰ１、ＱＰ２はｐチャネル型ＭＯＳＦＥＴにより構成されている。 The pair of driving MOSFETs QD1, QD2 and the pair of transfer MOSFETs QT1, QT2 are configured by n-channel MOSFETs, and the pair of load MOSFETs QP1, QP2 are configured by p-channel MOSFETs.
ＳＯＩ基板上部の半導体層は、素子分離領域（図示しない）により複数の活性領域ＡＮ１、ＡＮ２、ＡＰ１およびＡＰ２に区画されている。つまり、活性領域ＡＮ１、ＡＮ２、ＡＰ１およびＡＰ２の周囲は素子分離領域により囲まれており、これらの活性領域のレイアウトは素子分離領域により規定されている。ｙ方向に延在する複数の活性領域ＡＮ１、ＡＮ２、ＡＰ１およびＡＰ２は、ｘ方向に並んで配置されている。活性領域ＡＮ１、ＡＮ２、ＡＰ１およびＡＰ２は、図６に示すチップ領域１ＡのＳＯＩ層Ｓ１により構成されており、支持基板である半導体基板ＳＢ（図６参照）は、図４に示す各ＭＯＳＦＥＴの下にＢＯＸ膜ＢＸ（図６参照）を介して形成されている。
The semiconductor layer above the SOI substrate is partitioned into a plurality of active regions AN1, AN2, AP1, and AP2 by element isolation regions (not shown). That is, the periphery of the active regions AN1, AN2, AP1, and AP2 is surrounded by the element isolation region, and the layout of these active regions is defined by the element isolation region. A plurality of active regions AN1, AN2, AP1, and AP2 extending in the y direction are arranged side by side in the x direction. The active regions AN1, AN2, AP1, and AP2 are configured by the SOI layer S1 of the
図４に示すように、ｎチャネル型ＭＯＳＦＥＴが上部に形成された活性領域ＡＮ１およびＡＮ２では、活性領域ＡＮ１内およびＡＮ２内にＰ（リン）またはＡｓ（ヒ素）などのｎ型不純物を導入することによりソース領域およびドレイン領域が形成されている。そして、ソース領域とドレイン領域との間の活性領域ＡＮ１上およびＡＮ２上にゲート絶縁膜（図示しない）を介してゲート電極Ｇ１が形成されている。 As shown in FIG. 4, n-type impurities such as P (phosphorus) or As (arsenic) are introduced into the active regions AN1 and AN2 in the active regions AN1 and AN2 in which n-channel MOSFETs are formed. Thus, a source region and a drain region are formed. A gate electrode G1 is formed on the active region AN1 and AN2 between the source region and the drain region via a gate insulating film (not shown).
ゲート電極Ｇ１は、活性領域ＡＮ１、ＡＮ２、ＡＰ１およびＡＰ２のそれぞれが延在するｙ方向に交差するｘ方向に延在している。活性領域ＡＮ１上およびＡＮ２上に形成されたゲート電極Ｇ１と、当該ゲート電極Ｇ１を挟むように活性領域ＡＮ１内およびＡＮ２内のそれぞれに形成されたソース・ドレイン領域とによりｎチャネル型ＭＯＳＦＥＴが構成されている。同様に、活性領域ＡＰ１上およびＡＰ２上に形成されたゲート電極Ｇ１と、当該ゲート電極Ｇ１を挟むように活性領域ＡＰ１内およびＡＰ２内のそれぞれに形成されたソース・ドレイン領域によりｐチャネル型ＭＯＳＦＥＴが形成されている。 The gate electrode G1 extends in the x direction intersecting the y direction in which each of the active regions AN1, AN2, AP1, and AP2 extends. An n-channel MOSFET is configured by the gate electrode G1 formed on the active region AN1 and AN2, and the source / drain regions formed in the active region AN1 and AN2 so as to sandwich the gate electrode G1. ing. Similarly, a p-channel MOSFET is formed by a gate electrode G1 formed on the active region AP1 and AP2, and a source / drain region formed in each of the active region AP1 and AP2 so as to sandwich the gate electrode G1. Is formed.
ＳＲＡＭのメモリセルＭＣ１において、活性領域ＡＮ１に形成されているソース領域およびドレイン領域と１本のゲート電極Ｇ１とにより、駆動用ＭＯＳＦＥＴＱＤ１が形成されている。また、活性領域ＡＮ１に形成されているソース領域およびドレイン領域と他の１本のゲート電極Ｇ１とにより、転送用ＭＯＳＦＥＴＱＴ１が形成されている。つまり、駆動用ＭＯＳＦＥＴＱＤ１および転送用ＭＯＳＦＥＴＱＴ１とは同一の活性領域ＡＮ１上に形成されている。同様に、活性領域ＡＮ２に形成されているソース領域およびドレイン領域とゲート電極Ｇ１とにより、駆動用ＭＯＳＦＥＴＱＤ２および転送用ＭＯＳＦＥＴＱＴ２が同一の活性領域ＡＮ２上に形成されている。 In the SRAM memory cell MC1, a driving MOSFET QD1 is formed by a source region and a drain region formed in the active region AN1 and one gate electrode G1. Further, a transfer MOSFET QT1 is formed by the source region and the drain region formed in the active region AN1 and the other gate electrode G1. That is, the driving MOSFET QD1 and the transfer MOSFET QT1 are formed on the same active region AN1. Similarly, the driving MOSFET QD2 and the transfer MOSFET QT2 are formed on the same active region AN2 by the source region and the drain region formed in the active region AN2 and the gate electrode G1.
また、活性領域ＡＰ１に形成されているソース領域およびドレイン領域とゲート電極Ｇ１により、負荷用ＭＯＳＦＥＴＱＰ１が形成されている。同様に、活性領域ＡＰ２に形成されているソース領域およびドレイン領域とゲート電極Ｇ１により、負荷ＭＯＳＦＥＴＱＰ２が形成されている。 A load MOSFET QP1 is formed by the source and drain regions formed in the active region AP1 and the gate electrode G1. Similarly, a load MOSFET QP2 is formed by the source and drain regions formed in the active region AP2 and the gate electrode G1.
ｐチャネル型ＭＯＳＦＥＴである負荷用ＭＯＳＦＥＴＱＰ１、ＱＰ２においては、ゲート電極Ｇ１内にＢ（ホウ素）などのｐ型不純物が導入されており、ｎチャネル型ＭＯＳＦＥＴである転送用ＭＯＳＦＥＴＱＴ１、ＱＴ２、駆動用ＭＯＳＦＥＴＱＤ１およびＱＤ２においては、ゲート電極Ｇ１内にＰ（リン）またはＡｓ（ヒ素）などのｎ型不純物が導入されている。つまり、活性領域ＡＰ１上およびＡＰ２上のゲート電極Ｇ１内にはＢ（ホウ素）などのｐ型不純物が導入されており、活性領域ＡＮ１上およびＡＮ２上のゲート電極Ｇ１内には、Ｐ（リン）またはＡｓ（ヒ素）などのｎ型不純物が導入されている。 In the load MOSFETs QP1 and QP2 that are p-channel MOSFETs, p-type impurities such as B (boron) are introduced into the gate electrode G1, and transfer MOSFETs QT1 and QT2, drive MOSFETs QD1 that are n-channel MOSFETs, and In QD2, an n-type impurity such as P (phosphorus) or As (arsenic) is introduced into the gate electrode G1. That is, p-type impurities such as B (boron) are introduced into the gate electrode G1 on the active region AP1 and AP2, and P (phosphorus) is introduced into the gate electrode G1 on the active region AN1 and AN2. Alternatively, an n-type impurity such as As (arsenic) is introduced.
ここで、図４に示すメモリセルＭＣ１に対して隣り合うメモリセルＭＣ１の図示は省略しているが、ｘ方向において隣り合うメモリセルＭＣ１同士は、転送用ＭＯＳＦＥＴＱＴ１またはＱＴ２を構成するゲート電極Ｇ１を共有している。また、ｙ方向において隣り合うメモリセルＭＣ１同士は、活性領域ＡＮ１、ＡＮ２を共有しており、さらに活性領域ＡＰ１またはＡＰ２を共有している。なお、活性領域ＡＮ１、ＡＮ２はｘ方向、つまりゲート幅方向において、活性領域ＡＰ１、ＡＰ２よりも広い幅を有している。 Here, although the illustration of the memory cell MC1 adjacent to the memory cell MC1 shown in FIG. 4 is omitted, the memory cells MC1 adjacent in the x direction have the gate electrode G1 constituting the transfer MOSFET QT1 or QT2. Sharing. Further, the memory cells MC1 adjacent in the y direction share the active regions AN1 and AN2, and further share the active region AP1 or AP2. The active regions AN1 and AN2 have a width wider than that of the active regions AP1 and AP2 in the x direction, that is, the gate width direction.
活性領域ＡＮ１、ＡＮ２、ＡＰ１、ＡＰ２およびゲート電極Ｇ１にはコンタクトプラグＣＰ１が接続されている。活性領域ＡＰ１、ＡＰ２は、それぞれのｙ方向の端部においてコンタクトプラグＣＰ１によりゲート電極Ｇ１と電気的に接続されている。つまり、ゲート電極Ｇ１と活性領域ＡＰ１またはＡＰ２とを接続するコンタクトプラグＣＰ１は、シェアードコンタクトプラグである。すなわち、このシェアードコンタクトプラグは、ゲート電極Ｇ１と活性領域ＡＰ１またはＡＰ２とに跨るように配置されている。 A contact plug CP1 is connected to the active regions AN1, AN2, AP1, AP2 and the gate electrode G1. The active regions AP1 and AP2 are electrically connected to the gate electrode G1 through contact plugs CP1 at the ends in the y direction. That is, the contact plug CP1 that connects the gate electrode G1 and the active region AP1 or AP2 is a shared contact plug. That is, the shared contact plug is disposed so as to straddle the gate electrode G1 and the active region AP1 or AP2.
以上では、図２に示すチップ領域ＣＰ内のＳＲＡＭ領域１Ｒ内に形成されたＳＲＡＭの構成について説明した。次に、スクライブラインＳＬのＴＥＧ領域に形成されたＳＲＡＭ構造を有するＴＥＧについて、図５を用いて説明する。図５は、本実施の形態の半導体装置のＴＥＧであるＳＲＡＭを示す平面レイアウトである。
The structure of the SRAM formed in the
図５に示すＳＲＡＭの素子構造は図４に示した構造と同様である。つまり、図５にはＴＥＧ領域においてＳＲＡＭを構成するメモリセルＭＣ２、つまり第２メモリセルを示している。また、活性領域ＡＮ１、ＡＮ２、ＡＰ１、ＡＰ２およびゲート電極Ｇ１には、コンタクトプラグＣＰ２が接続されている。ただし、図４を用いて説明したＳＲＡＭはＳＯＩ基板上に形成されているのに対し、図５に示すＳＲＡＭはバルクシリコン基板上に形成されている。 The element structure of the SRAM shown in FIG. 5 is the same as the structure shown in FIG. That is, FIG. 5 shows the memory cell MC2 constituting the SRAM in the TEG region, that is, the second memory cell. A contact plug CP2 is connected to the active regions AN1, AN2, AP1, AP2 and the gate electrode G1. However, the SRAM described with reference to FIG. 4 is formed on an SOI substrate, whereas the SRAM shown in FIG. 5 is formed on a bulk silicon substrate.
つまり、チップ領域ＣＰ（図２参照）内に形成されたＳＲＡＭはＳＯＩ基板上に形成されているが、スクライブラインＳＬ（図２参照）に形成されたＴＥＧであるＳＲＡＭは、ＳＯＩ層およびＢＯＸ膜から露出する半導体基板上に形成されている。すなわち、スクライブラインＳＬのＳＲＡＭを構成する活性領域ＡＮ１、ＡＮ２、ＡＰ１およびＡＰ２（図５参照）は、図６に示すＴＥＧ領域１Ｂの半導体基板ＳＢ内の上部の半導体領域により構成されており、ＴＥＧ領域にはＢＯＸ膜ＢＸおよびＳＯＩ層Ｓ１（図６参照）は形成されていない。
That is, the SRAM formed in the chip region CP (see FIG. 2) is formed on the SOI substrate, but the SRAM as the TEG formed in the scribe line SL (see FIG. 2) is composed of the SOI layer and the BOX film. The semiconductor substrate is exposed on the semiconductor substrate. That is, the active regions AN1, AN2, AP1, and AP2 (see FIG. 5) constituting the SRAM of the scribe line SL are configured by the upper semiconductor region in the semiconductor substrate SB of the
以下では、図６を用いて、チップ領域１ＡとＴＥＧ領域１ＢのそれぞれのＳＲＡＭの違いについて、断面図を用いて説明する。図６の左側には、図４のＡ−Ａ線における断面図を示し、図６の右側には、図５のＢ−Ｂ線における断面図を示す。つまり、図６の左側に半導体ウエハのチップ領域１Ａ、つまり第１領域を示し、図６の右側に半導体ウエハのＴＥＧ領域１Ｂ、つまり第２領域を示す。言い換えれば、図６に示す半導体基板ＳＢは、その主面において並ぶチップ領域１ＡおよびＴＥＧ領域１Ｂを有している。Ａ−Ａ線およびＢ−Ｂ線はいずれもＳＲＡＭを構成するＭＯＳＦＥＴのアクティブ領域に接続されたコンタクトプラグを横切る線である。
Hereinafter, the differences between the SRAMs of the
図６に示すように、本実施の形態の半導体装置は、支持基板である半導体基板ＳＢ、半導体基板ＳＢ上のＢＯＸ膜ＢＸ、およびＢＯＸ膜ＢＸ上の半導体層であるＳＯＩ層Ｓ１からなるＳＯＩ基板を有している。半導体基板ＳＢは例えば５００μｍ〜７００μｍ程度の厚さを有し、例えば７５０Ωｃｍ以上の高い抵抗を有する単結晶シリコン基板である。ＢＯＸ膜ＢＸは例えば酸化シリコン膜からなり、その膜厚は５０ｎｍ以下である。ここでは、ＢＯＸ膜の膜厚は１０ｎｍである。ＳＯＩ層Ｓ１は例えば１〜１０Ωｃｍ程度の抵抗を有する単結晶シリコンからなる半導体層である。ＳＯＩ層Ｓ１の膜厚は例えば２０ｎｍであり、半導体基板ＳＢの膜厚と比べて非常に小さい。 As shown in FIG. 6, the semiconductor device of the present embodiment includes an SOI substrate including a semiconductor substrate SB that is a support substrate, a BOX film BX on the semiconductor substrate SB, and an SOI layer S1 that is a semiconductor layer on the BOX film BX. have. The semiconductor substrate SB is a single crystal silicon substrate having a thickness of about 500 μm to 700 μm, for example, and having a high resistance of, for example, 750 Ωcm or more. The BOX film BX is made of, for example, a silicon oxide film, and the film thickness is 50 nm or less. Here, the thickness of the BOX film is 10 nm. The SOI layer S1 is a semiconductor layer made of single crystal silicon having a resistance of about 1 to 10 Ωcm, for example. The film thickness of the SOI layer S1 is, for example, 20 nm, which is much smaller than the film thickness of the semiconductor substrate SB.
図４に示す負荷用ＭＯＳＦＥＴＱＰ２のゲート電極Ｇ１の直下のＳＯＩ層、つまりシリコン層は各ＭＯＳＦＥＴの駆動時に電流が流れるチャネル領域であり、当該チャネル領域を挟むように、ゲート電極Ｇ１の横のＳＯＩ層内には一対のソース・ドレイン領域が形成されている。一対のソース・ドレイン領域のそれぞれは、ｎ型の半導体層であり比較的不純物濃度が低いエクステンション領域と、ｎ型の半導体層でありエクステンション領域よりも不純物濃度が高い拡散層とを有している。ＭＯＳＦＥＴの断面構造については、図９を用いて後述する。 The SOI layer immediately below the gate electrode G1 of the load MOSFET QP2 shown in FIG. 4, that is, the silicon layer is a channel region through which current flows when each MOSFET is driven, and the SOI layer next to the gate electrode G1 so as to sandwich the channel region. A pair of source / drain regions are formed inside. Each of the pair of source / drain regions has an extension region that is an n-type semiconductor layer and has a relatively low impurity concentration, and a diffusion layer that is an n-type semiconductor layer and has an impurity concentration higher than that of the extension region. . The cross-sectional structure of the MOSFET will be described later with reference to FIG.
図６のチップ領域１ＡにおけるＳＯＩ層Ｓ１内には、負荷用ＭＯＳＦＥＴＱＰ２（図４参照）の一対のソース・ドレイン領域のうちの一方を構成する拡散層Ｄ１が形成されている。同様に、図６のＴＥＧ領域１Ｂにおけるバルクシリコン基板である半導体基板ＳＢ内の上部には、負荷用ＭＯＳＦＥＴＱＰ２（図５参照）の一対のソース・ドレイン領域のうちの一方を構成するｐ型の拡散層Ｄ１が形成されている。拡散層Ｄ１にはｐ型の不純物（例えばＢ（ホウ素））が打ち込まれている。拡散層Ｄ１が形成されているのは、図４および図５に示す活性領域ＡＰ１、ＡＰ２のそれぞれの内部である。
In the SOI layer S1 in the
また、図４および図５に示す活性領域ＡＮ１、ＡＮ２のそれぞれの内部には、拡散層Ｄ２（図６参照）が形成されている。図６に示すチップ領域１Ａの拡散層Ｄ２は、ＳＯＩ層Ｓ１内にｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込んで形成したｎ型の半導体層である。また、ＴＥＧ領域１Ｂの拡散層Ｄ２は、半導体基板ＳＢ内にｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込んで形成したｎ型の半導体層である。拡散層Ｄ２は駆動用ＭＯＳＦＥＴＱＤ２のソース・ドレイン領域を構成しており、このソース・ドレイン領域は、ｎ型のエクステンション領域（図示しない）を有している。
A diffusion layer D2 (see FIG. 6) is formed inside each of the active regions AN1 and AN2 shown in FIGS. The diffusion layer D2 in the
なお、図４および図５に示す負荷用ＭＯＳＦＥＴＱＰ１は、ゲート電極Ｇ１の横の両側の活性領域ＡＰ１内のそれぞれに拡散層Ｄ１を有している。同様に、負荷用ＭＯＳＦＥＴＱＰ２は、ゲート電極Ｇ１の横の両側の活性領域ＡＰ２内のそれぞれに拡散層Ｄ１を有している。 The load MOSFET QP1 shown in FIGS. 4 and 5 has a diffusion layer D1 in each of the active regions AP1 on both sides of the gate electrode G1. Similarly, the load MOSFET QP2 has a diffusion layer D1 in each of the active regions AP2 on both sides of the gate electrode G1.
また、図４および図５に示す駆動用ＭＯＳＦＥＴＱＤ１および転送用ＭＯＳＦＥＴＱＴ１は、ゲート電極Ｇ１の横の両側の活性領域ＡＮ１内のそれぞれに拡散層Ｄ２を有している。同様に、駆動用ＭＯＳＦＥＴＱＤ２および転送用ＭＯＳＦＥＴＱＴ２は、ゲート電極Ｇ１の横の両側の活性領域ＡＮ２内のそれぞれに拡散層Ｄ２を有している。 Further, the driving MOSFET QD1 and the transfer MOSFET QT1 shown in FIGS. 4 and 5 each have a diffusion layer D2 in each of the active regions AN1 on both sides of the gate electrode G1. Similarly, the driving MOSFET QD2 and the transfer MOSFET QT2 have a diffusion layer D2 in each of the active regions AN2 on both sides of the gate electrode G1.
図６に示すように、チップ領域１ＡとＴＥＧ領域１Ｂのそれぞれにおいて、拡散層Ｄ１と拡散層Ｄ２とは素子分離領域ＳＴＩにより分離されている。チップ領域１Ａにおいて、素子分離領域ＳＴＩはＳＯＩ層Ｓ１の上面から半導体基板ＳＢの途中深さまで達している。ＴＥＧ領域１Ｂにおいて、素子分離領域ＳＴＩは半導体基板ＳＢの上面から半導体基板ＳＢの途中深さまで達している。
As shown in FIG. 6, in each of the
なお、図示はしていないが、チップ領域１ＡのＳＯＩ層Ｓ１上およびＴＥＧ領域１Ｂの半導体基板ＳＢ上には、エピタキシャル成長法により積上げられたエピタキシャル層が形成されていてもよい。エピタキシャル層内にも、高濃度のｎ型不純物またはｐ型不純物が打ち込まれて、拡散層Ｄ１または拡散層Ｄ２が形成される。また、各拡散層Ｄ１、Ｄ２の上面およびゲート電極（図示しない）の上面にはシリサイド層ＳＣが形成されている。シリサイド層ＳＣは例えばＣｏＳｉ（コバルトシリサイド）からなる。
Although not shown, epitaxial layers stacked by an epitaxial growth method may be formed on the SOI layer S1 in the
駆動用ＭＯＳＦＥＴＱＤ２、転送用ＭＯＳＦＥＴＱＴ２を覆うように、ＳＯＩ基板上には絶縁膜ＥＳおよび層間絶縁膜ＣＬが順に積層されている。また、層間絶縁膜ＣＬおよび絶縁膜ＥＳを貫通するように複数のコンタクトホールが形成されている。チップ領域１Ａの複数のコンタクトホール内には、コンタクトプラグＣＰ１が形成されており、ＴＥＧ領域１Ｂの複数のコンタクトホール内には、コンタクトプラグＣＰ２が形成されている。絶縁膜ＥＳは例えば窒化シリコン膜からなり、コンタクトホール形成の際にエッチングストッパ膜として機能する。層間絶縁膜ＣＬは例えば酸化シリコン膜からなり、その上面はコンタクトプラグＣＰ１、ＣＰ２のそれぞれの上面と同じ高さにおいて平坦化されている。
An insulating film ES and an interlayer insulating film CL are sequentially stacked on the SOI substrate so as to cover the driving MOSFET QD2 and the transfer MOSFET QT2. A plurality of contact holes are formed so as to penetrate the interlayer insulating film CL and the insulating film ES. Contact plugs CP1 are formed in the plurality of contact holes in the
コンタクトプラグＣＰ１、ＣＰ２はいずれも同様の構造を有する柱状の導体であり、例えば、コンタクトホール内の側壁および底面を覆うバリア導体膜と、コンタクトホール内に当該バリア導体膜を介して形成され、コンタクトホールを完全に埋め込む主導体膜とからなる。バリア導体膜は例えばＴｉ（チタン）またはＴｉＮ（窒化チタン）を含み、主導体膜は例えばＷ（タングステン）からなる。コンタクトプラグＣＰ１、ＣＰ２はいずれもシリサイド層ＳＣを介して、各ＭＯＳＦＥＴのソース・ドレイン領域に電気的に接続されている。 The contact plugs CP1 and CP2 are both columnar conductors having the same structure. For example, the contact plugs CP1 and CP2 are formed through a barrier conductor film covering the side wall and the bottom surface in the contact hole, and the contact hole. It consists of a main conductor film that completely fills the hole. The barrier conductor film includes, for example, Ti (titanium) or TiN (titanium nitride), and the main conductor film is made of, for example, W (tungsten). The contact plugs CP1 and CP2 are both electrically connected to the source / drain regions of each MOSFET via the silicide layer SC.
ここで、図示はしていないが、層間絶縁膜ＣＬ、コンタクトプラグＣＰ１およびＣＰ２の上の領域は、例えばＳｉＯＣからなる層間絶縁膜と、当該層間絶縁膜を貫通する配線溝内の配線とを形成する領域である。当該配線は少なくともコンタクトプラグＣＰ１に接続されるものである。 Here, although not shown in the figure, the region above the interlayer insulating film CL and the contact plugs CP1 and CP2 forms, for example, an interlayer insulating film made of SiOC and wiring in a wiring trench that penetrates the interlayer insulating film. It is an area to do. The wiring is connected to at least the contact plug CP1.
以上に述べたように、本実施の形態の半導体装置は、図２に示すチップ領域ＣＰ内にＳＲＡＭを有しており、また、スクライブラインＳＬ内に、ＳＲＡＭの素子構造を有するＴＥＧを有している。チップ領域ＣＰのＳＲＡＭにはコンタクトプラグＣＰ１（図４および図６参照）が接続されており、スクライブラインＳＬのＳＲＡＭにはコンタクトプラグＣＰ２（図５および図６参照）が接続されている。 As described above, the semiconductor device of the present embodiment has the SRAM in the chip region CP shown in FIG. 2, and the TEG having the SRAM element structure in the scribe line SL. ing. A contact plug CP1 (see FIGS. 4 and 6) is connected to the SRAM in the chip region CP, and a contact plug CP2 (see FIGS. 5 and 6) is connected to the SRAM in the scribe line SL.
図６に示すように、チップ領域１ＡのＳＲＡＭはＳＯＩ基板上に形成されているが、ＴＥＧ領域１ＢのＳＲＡＭはバルクシリコン基板上に形成されている。このため、コンタクトプラグＣＰ１はＳＯＩ層Ｓ１に接続されており、コンタクトプラグＣＰ２は半導体基板ＳＢに接続されている。
As shown in FIG. 6, the SRAM in the
本実施の形態のＴＥＧは、ＶＣ検査によりコンタクトプラグの接続不良を検査するために設けられたものである。ダイシング工程後も半導体チップに残るチップ領域１ＡのＳＲＡＭにおいて生じる虞のある不良を検出するため、ＴＥＧ領域１Ｂにもチップ領域１Ａと同様にＳＲＡＭの素子構造を形成し、このＳＲＡＭに対してコンタクトプラグＣＰ２を接続している。ただし、チップ領域１ＡのＳＲＡＭはＳＯＩ基板上に形成されているのに対し、ＴＥＧ領域１ＢのＳＲＡＭはバルクシリコン基板上に形成されている。
The TEG of the present embodiment is provided for inspecting a connection failure of a contact plug by a VC inspection. In order to detect defects that may occur in the SRAM of the
半導体基板ＳＢ上に層間絶縁膜ＣＬおよびコンタクトプラグＣＰ２を形成した状態でＶＣ検査を行った場合、正常に形成されて半導体基板ＳＢに接続されたコンタクトプラグＣＰ２は発光し、半導体基板ＳＢに正常に接続されていないコンタクトプラグＣＰ２は発光しない。このため、明部と暗部のコントラストの強さから、不良の発生の有無を判別することができる。 When the VC inspection is performed in a state where the interlayer insulating film CL and the contact plug CP2 are formed on the semiconductor substrate SB, the contact plug CP2 that is normally formed and connected to the semiconductor substrate SB emits light, and the semiconductor substrate SB normally The contact plug CP2 that is not connected does not emit light. For this reason, the presence or absence of a defect can be determined from the contrast strength between the bright part and the dark part.
正常に形成されて半導体基板ＳＢに接続されたコンタクトプラグＣＰ２が発光するのは、ＶＣ検査において電子ビームが照射された際に、比較的体積が大きい半導体基板ＳＢ内の電子が、正の電荷を帯電したコンタクトプラグＣＰ２に対して流れて放出され、その際に発光が起きるためである。これに対し、層間絶縁膜ＣＬを貫通するコンタクトホール内にコンタクトプラグＣＰ２が完全に埋め込まれず、形成不良が生じた場合などは、コンタクトプラグＣＰ２と半導体基板ＳＢとが十分に接続されない。したがって、ＶＣ検査の際に電子が当該コンタクトプラグＣＰ２に流れず、発光が起きないため、コンタクトプラグＣＰ２の接続不良を検知することができる。このように、ＴＥＧ領域１ＢにおけるコンタクトプラグＣＰ２の接続不良を検知することで、チップ領域１ＡのコンタクトプラグＣＰ１における接触不良の発生を推認することができる。
The contact plug CP2 that is normally formed and connected to the semiconductor substrate SB emits light when electrons in the relatively large volume of the semiconductor substrate SB have a positive charge when irradiated with an electron beam in the VC inspection. This is because light is emitted from the charged contact plug CP2 and emitted. On the other hand, when the contact plug CP2 is not completely embedded in the contact hole penetrating the interlayer insulating film CL and a formation defect occurs, the contact plug CP2 and the semiconductor substrate SB are not sufficiently connected. Accordingly, electrons do not flow to the contact plug CP2 during the VC inspection, and no light emission occurs, so that a connection failure of the contact plug CP2 can be detected. In this way, by detecting a connection failure of the contact plug CP2 in the
上記の構成に対し、チップ領域１ＡにおいてＳＯＩ基板上に形成されているＳＲＡＭに倣い、ＴＥＧ領域１ＢのＳＲＡＭをＳＯＩ基板上に形成することが考えられるが、そのような構成を有するＳＲＡＭをＴＥＧとして用いてＶＣ検査を行うと、次に説明するような問題が起きる。
In contrast to the above configuration, it is conceivable that the SRAM of the
ここで比較例として、図２９に、ＳＯＩ基板上にＴＥＧとしてＳＲＡＭの素子構造を設け、当該ＳＲＡＭを構成するＭＯＳＦＥＴの拡散層にコンタクトプラグＣＰａを接続した構造を示す。図２９は、比較例として示す半導体装置の断面図であり、図６のＴＥＧ領域１Ｂと同様の箇所の断面を示している。本実施の形態と異なり、比較例のＴＥＧ領域１Ｂでは半導体基板ＳＢ、ＢＯＸ膜ＢＸおよびＳＯＩ層Ｓ１を含むＳＯＩ基板の上面にコンタクトプラグＣＰａを接続している。
Here, as a comparative example, FIG. 29 shows a structure in which an SRAM element structure is provided as a TEG on an SOI substrate, and a contact plug CPa is connected to a diffusion layer of a MOSFET constituting the SRAM. FIG. 29 is a cross-sectional view of a semiconductor device shown as a comparative example, and shows a cross section of the same portion as the
図２９では、図の左側に、正常にＳＯＩ層Ｓ１に接続されたコンタクトプラグＣＰａを示し、図の中央および右側に、正常に形成されず、ＳＯＩ層Ｓ１に接続されていないコンタクトプラグＣＰｂ、ＣＰｃをそれぞれ示している。コンタクトプラグＣＰａ、ＣＰｂおよびＣＰｃのそれぞれの直下のＳＯＩ層Ｓ１内には、拡散層Ｄ１、Ｄ２およびＤ１がそれぞれ形成されている。 In FIG. 29, the contact plug CPa normally connected to the SOI layer S1 is shown on the left side of the drawing, and the contact plugs CPb, CPc that are not normally formed and connected to the SOI layer S1 are shown on the center and right side of the drawing. Respectively. Diffusion layers D1, D2, and D1 are formed in the SOI layer S1 directly below the contact plugs CPa, CPb, and CPc, respectively.
コンタクトプラグにおいて導通不良が生じる原因としては、例えば、コンタクトホールの底部がＳＯＩ層Ｓ１の上面に達していないことで、当該コンタクトホール内のコンタクトプラグＣＰｂがＳＯＩ層Ｓ１に接続されていないことが考えられる。また、コンタクトホール内において、コンタクトプラグＣＰｃとＳＯＩ層Ｓ１との間に空隙ＶＯが形成されていることで、コンタクトプラグＣＰｃとＳＯＩ層Ｓ１とが離間していることが考えられる。このように、コンタクトプラグＣＰｂ、ＣＰｃにおいては、オープン不良が発生している。 As a cause of the conduction failure in the contact plug, for example, the bottom of the contact hole does not reach the upper surface of the SOI layer S1, and the contact plug CPb in the contact hole is not connected to the SOI layer S1. It is done. In addition, it is considered that the contact plug CPc and the SOI layer S1 are separated from each other due to the formation of the void VO between the contact plug CPc and the SOI layer S1 in the contact hole. As described above, the open failure occurs in the contact plugs CPb and CPc.
上記比較例のＴＥＧに対し、ＶＣ検査において電子線を照射した場合、上述した本実施の形態と同様に、ＳＯＩ基板の上部のＳＯＩ層Ｓ１、つまり拡散層Ｄ１またはＤ２に正常に接続されていないコンタクトプラグＣＰｂ、ＣＰｃには、ＳＯＩ基板側から電子が流れないため発光が起こらない。また、ＶＣ検査において電子線を照射した場合、ＳＯＩ基板の上部のＳＯＩ層Ｓ１、つまり拡散層Ｄ１に正常に接続されたコンタクトプラグＣＰａには、ＳＯＩ層Ｓ１内の電子が流れる。しかし、ＳＯＩ層Ｓ１は半導体基板ＳＢに比べて膜厚が非常に小さい層であり、素子分離領域ＳＴＩにより他のＳＯＩ層Ｓ１と分離されているため、非常に体積は小さい。また、ＳＯＩ層Ｓ１はＢＯＸ膜ＢＸを介して半導体基板ＳＢと絶縁されている。 When the TEG of the comparative example is irradiated with an electron beam in the VC inspection, it is not normally connected to the SOI layer S1 above the SOI substrate, that is, the diffusion layer D1 or D2, as in the case of the above-described embodiment. The contact plugs CPb and CPc do not emit light because electrons do not flow from the SOI substrate side. Further, when an electron beam is irradiated in the VC inspection, electrons in the SOI layer S1 flow in the SOI layer S1 above the SOI substrate, that is, the contact plug CPa normally connected to the diffusion layer D1. However, the SOI layer S1 has a very small thickness compared to the semiconductor substrate SB, and is separated from other SOI layers S1 by the element isolation region STI, so that the volume is very small. Also, the SOI layer S1 is insulated from the semiconductor substrate SB via the BOX film BX.
薄いＳＯＩ層Ｓ１内に存在する電子の量は、半導体基板ＳＢ内の電子の量よりも遙かに少ないため、ＶＣ検査において電子線を照射した際に、ＳＯＩ層Ｓ１内からコンタクトプラグＣＰａに流れる電子は少量である。したがって、正常にＳＯＩ層Ｓ１に接続されたコンタクトプラグＣＰａがＶＣ検査において発する光の強度は非常に小さいため、発光を確認するのが困難となる。このため、比較例のＴＥＧに対してＶＣ検査を行った場合、不良が発生しているコンタクトプラグＣＰｂ、ＣＰｃと正常なコンタクトプラグＣＰａとのいずれも発光が確認できず、明部と暗部とのコントラストが低いため、不良の発生を正しく検知することができない問題が生じる。 Since the amount of electrons existing in the thin SOI layer S1 is much smaller than the amount of electrons in the semiconductor substrate SB, it flows from the SOI layer S1 to the contact plug CPa when irradiated with an electron beam in the VC inspection. The amount of electrons is small. Accordingly, since the intensity of light emitted from the contact plug CPa normally connected to the SOI layer S1 in the VC inspection is very small, it is difficult to confirm the light emission. For this reason, when the VC inspection is performed on the TEG of the comparative example, neither the contact plugs CPb and CPc in which the defect has occurred nor the normal contact plug CPa can be confirmed to emit light, and the bright portion and the dark portion Since the contrast is low, there arises a problem that the occurrence of a defect cannot be detected correctly.
そこで、本実施の形態では、図６に示すＴＥＧ領域１Ｂにおいて、ＳＯＩ層Ｓ１よりも体積が大きい半導体基板ＳＢにコンタクトプラグＣＰ２を接続している。これにより、ＶＣ検査において正常なコンタクトプラグＣＰ２の発光を確認するのに必要な量の電子を、半導体基板ＳＢ内からコンタクトプラグＣＰ２に流すことを可能としている。したがって、正常なコンタクトプラグと不良のあるコンタクトプラグとの両方がＶＣ検査において発光せず、不良の有無が判別できなくなることを防ぐことができる。よって、本実施の形態では、ＴＥＧ領域１ＢのＳＲＡＭを、チップ領域１Ａとは異なりバルクシリコン基板上に形成することで、ＶＣ検査に用いるＴＥＧを含む半導体装置の信頼性を向上させることができる。
Therefore, in this embodiment, the contact plug CP2 is connected to the semiconductor substrate SB having a volume larger than that of the SOI layer S1 in the
次に、本実施の形態の半導体装置の製造方法について、図７〜図１３を用いて説明する。図７〜図１３は、本実施の形態の半導体装置の製造工程を説明する断面図である。 Next, a method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS. 7 to 13 are cross-sectional views illustrating the manufacturing process of the semiconductor device of the present embodiment.
まず、図７に示すように、上方にＢＯＸ膜ＢＸおよびＳＯＩ層Ｓ１が順に積層された半導体基板ＳＢを準備する。半導体基板ＳＢはＳｉ（シリコン）からなる支持基板であり、半導体基板ＳＢ上のＢＯＸ膜ＢＸは酸化シリコン膜である。ＢＯＸ膜ＢＸ上のＳＯＩ層Ｓ１は１〜１０Ωｃｍ程度の抵抗を有する単結晶シリコンからなる層であり、その膜厚は例えば２０ｎｍ以下である。 First, as shown in FIG. 7, a semiconductor substrate SB is prepared, in which a BOX film BX and an SOI layer S1 are sequentially stacked. The semiconductor substrate SB is a support substrate made of Si (silicon), and the BOX film BX on the semiconductor substrate SB is a silicon oxide film. The SOI layer S1 on the BOX film BX is a layer made of single crystal silicon having a resistance of about 1 to 10 Ωcm, and its film thickness is, for example, 20 nm or less.
半導体基板ＳＢ、ＢＯＸ膜ＢＸおよびＳＯＩ層Ｓ１からなるＳＯＩ基板は、半導体基板ＳＢの主面に沿う方向に並ぶチップ領域１ＡおよびＴＥＧ領域１Ｂを有している。チップ領域１Ａは、半導体ウエハの主面においてスクライブラインＳＬ（図２参照）に囲まれた領域である。また、本実施の形態のＴＥＧ領域１Ｂは、スクライブラインＳＬ内の領域である。
The SOI substrate including the semiconductor substrate SB, the BOX film BX, and the SOI layer S1 has a
このＳＯＩ基板はＳＩＭＯＸ（Silicon Implanted Oxide）法で形成することができる。つまり、Ｓｉ（シリコン）からなる半導体基板ＳＢの主面に高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と酸素とを結合させ、半導体基板の表面よりも少し深い位置に埋込み酸化膜（ＢＯＸ膜）を形成することで、ＳＯＩ基板を形成することができる。また、ＳＯＩ基板は、表面に酸化膜を形成した半導体基板ＳＢと、もう１枚のＳｉ（シリコン）からなる半導体基板とを高熱および圧力を加えることで接着して貼り合わせた後、片側のシリコン層を研磨して薄膜化することで形成することもできる。 This SOI substrate can be formed by a SIMOX (Silicon Implanted Oxide) method. In other words, O 2 (oxygen) is ion-implanted with high energy into the main surface of the semiconductor substrate SB made of Si (silicon), and Si (silicon) and oxygen are combined in a subsequent heat treatment, so that the surface is slightly smaller than the surface of the semiconductor substrate. An SOI substrate can be formed by forming a buried oxide film (BOX film) at a deep position. In addition, the SOI substrate is formed by bonding a semiconductor substrate SB having an oxide film formed thereon and another semiconductor substrate made of Si (silicon) by applying high heat and pressure, and then bonding the silicon substrate on one side. It can also be formed by polishing and thinning the layer.
次に、図８に示すように、フォトリソグラフィ技術およびエッチング法を用いてＴＥＧ領域１ＢのＳＯＩ層Ｓ１およびＢＯＸ膜ＢＸを除去することで、半導体基板ＳＢの上面を露出させる。これにより、ＴＥＧ領域１Ｂにはバルクシリコン基板の上面が露出する。なお、ここではチップ領域１Ａをレジストパターン（図示しない）により覆った状態でエッチング工程を行うため、チップ領域１ＡのＳＯＩ層Ｓ１およびＢＯＸ膜ＢＸは除去されずに残る。
Next, as shown in FIG. 8, the upper surface of the semiconductor substrate SB is exposed by removing the SOI layer S1 and the BOX film BX in the
次に、図９に示すように、周知の方法を用いて複数の素子分離領域ＳＴＩを形成する。チップ領域１Ａの素子分離領域ＳＴＩは、ＳＯＩ基板の上面を開口する溝であって、ＢＯＸ膜ＢＸの上面または半導体基板ＳＢの途中深さまで達する溝内に埋め込まれた絶縁膜からなる。また、ＴＥＧ領域１Ｂの素子分離領域ＳＴＩは、半導体基板ＳＢの上面を開口し、半導体基板ＳＢの途中深さまで達する溝内に埋め込まれた絶縁膜からなる。これにより、図９に示す構造を得る。
Next, as shown in FIG. 9, a plurality of element isolation regions STI are formed using a known method. The element isolation region STI in the
次に、図示はしていないが、ＳＯＩ層Ｓ１上にゲート絶縁膜を介してゲート電極を形成する。この工程の詳細は、図１９〜図２２を用いて後述する。なお、ここではＳＯＩ層Ｓ１上にエピタキシャル層を形成しない場合について説明する。 Next, although not shown, a gate electrode is formed on the SOI layer S1 via a gate insulating film. Details of this step will be described later with reference to FIGS. Here, a case where an epitaxial layer is not formed on the SOI layer S1 will be described.
次に、図１０に示すように、ゲート電極（図示しない）をマスクとして、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を、イオン注入法を用いてチップ領域１ＡのＳＯＩ層Ｓ１およびＴＥＧ領域１Ｂの半導体基板ＳＢのそれぞれの所定の活性領域に比較的低い濃度で打ち込む。これにより、ゲート電極の横に露出しているチップ領域１ＡのＳＯＩ層Ｓ１の上面、およびＴＥＧ領域１Ｂの半導体基板ＳＢの上面のそれぞれにエクステンション領域ＥＸを形成する。エクステンション領域ＥＸはゲート電極の直下のＳＯＩ層Ｓ１および半導体基板ＳＢの上面のそれぞれの一部には形成されない。また、他の活性領域のＳＯＩ層Ｓ１および半導体基板ＳＢの上面のそれぞれに、イオン注入法を用いてｐ型の不純物（例えばＢ（ホウ素））を比較的低い濃度で打ち込むことにより、エクステンション領域ＥＸｐを形成する。
Next, as shown in FIG. 10, using the gate electrode (not shown) as a mask, an n-type impurity (for example, P (phosphorus) or As (arsenic)) is ion-implanted to form an SOI layer in the
ｎ型の半導体層であるエクステンション領域ＥＸと、ｐ型の半導体層であるエクステンション領域ＥＸｐとは、フォトリソグラフィ技術を用いて不純物イオンを打ち分けることで、別々の領域に形成する。 The extension region EX, which is an n-type semiconductor layer, and the extension region EXp, which is a p-type semiconductor layer, are formed in different regions by bombarding impurity ions using a photolithography technique.
次に、図示はしていないが、ゲート電極の側壁を覆う絶縁膜からなるサイドウォールを自己整合的に形成する。サイドウォールを形成する工程の詳細は、図２０〜図２４を用いて後述する。 Next, although not shown, a sidewall made of an insulating film covering the sidewall of the gate electrode is formed in a self-aligning manner. Details of the step of forming the sidewall will be described later with reference to FIGS.
次に、図１１に示すように、ゲート電極（図示しない）およびサイドウォール（図示しない）をマスクとして、半導体基板ＳＢの上方からｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を比較的高い濃度でイオン注入することにより、露出しているＳＯＩ層Ｓ１内および半導体基板ＳＢ内のそれぞれに拡散層Ｄ２を形成する。拡散層Ｄ２の不純物濃度は、エクステンション領域ＥＸ（図１０参照）の不純物濃度よりも高い。 Next, as shown in FIG. 11, n-type impurities (for example, P (phosphorus) or As (arsenic)) are applied from above the semiconductor substrate SB using a gate electrode (not shown) and a sidewall (not shown) as a mask. By performing ion implantation at a relatively high concentration, a diffusion layer D2 is formed in each of the exposed SOI layer S1 and semiconductor substrate SB. The impurity concentration of the diffusion layer D2 is higher than the impurity concentration of the extension region EX (see FIG. 10).
また、ゲート電極およびサイドウォールをマスクとして、半導体基板ＳＢの上方からｐ型の不純物（例えばＢ（ホウ素））を比較的高い濃度でイオン注入することにより、露出しているＳＯＩ層Ｓ１内および半導体基板ＳＢ内のそれぞれに拡散層Ｄ１を形成する。拡散層Ｄ１の不純物濃度は、エクステンション領域ＥＸｐ（図１０参照）の不純物濃度よりも高い。拡散層Ｄ１およびＤ２のそれぞれは、フォトリソグラフィ技術を用いて不純物イオンを打ち分けることで別々の領域に形成する。 Further, p-type impurities (for example, B (boron)) are ion-implanted at a relatively high concentration from above the semiconductor substrate SB using the gate electrode and the sidewall as a mask, thereby exposing the exposed SOI layer S1 and the semiconductor. A diffusion layer D1 is formed in each of the substrates SB. The impurity concentration of the diffusion layer D1 is higher than the impurity concentration of the extension region EXp (see FIG. 10). Each of the diffusion layers D1 and D2 is formed in different regions by bombarding impurity ions using a photolithography technique.
以上により、ゲート電極と、エクステンション領域ＥＸおよび拡散層Ｄ２からなるソース・ドレイン領域とを含むｎチャネル型のＭＯＳＦＥＴである転送用ＭＯＳＦＥＴおよび駆動用ＭＯＳＦＥＴを形成する。また、以上により、ゲート電極と、エクステンション領域ＥＸｐおよび拡散層Ｄ１からなるソース・ドレイン領域とを含むｐチャネル型の負荷用ＭＯＳＦＥＴを形成する。上記の工程により、チップ領域１ＡのＳＯＩ基板上に、複数のＭＯＳＦＥＴからなるＳＲＡＭを形成し、ＴＥＧ領域１Ｂのバルクシリコン基板上に、複数のＭＯＳＦＥＴからなるＳＲＡＭをＴＥＧとして形成する。
As described above, the transfer MOSFET and the drive MOSFET which are n-channel MOSFETs including the gate electrode and the source / drain regions including the extension region EX and the diffusion layer D2 are formed. In addition, a p-channel type load MOSFET including the gate electrode and the source / drain region including the extension region EXp and the diffusion layer D1 is formed as described above. Through the above steps, an SRAM composed of a plurality of MOSFETs is formed on the SOI substrate in the
次に、図１２に示すように、ゲート電極およびＳＯＩ層Ｓ１のそれぞれの上面に、周知のサリサイド技術を用いてシリサイド層ＳＣを形成した後、各ＭＯＳＦＥＴを絶縁膜ＥＳおよび層間絶縁膜ＣＬにより順次覆う。シリサイド層ＳＣは例えばＣｏＳｉ（コバルトシリサイド）からなる。また、例えば窒化シリコン膜からなる絶縁膜ＥＳ、および、例えば酸化シリコン膜からなる層間絶縁膜ＣＬは、ＣＶＤ法などにより形成する。その後、層間絶縁膜ＣＬの上面を例えばＣＭＰ（Chemical Mechanical Polishing）法などにより研磨して平坦化する。 Next, as shown in FIG. 12, after a silicide layer SC is formed on each upper surface of the gate electrode and the SOI layer S1 by using a well-known salicide technique, each MOSFET is sequentially formed by an insulating film ES and an interlayer insulating film CL. cover. The silicide layer SC is made of, for example, CoSi (cobalt silicide). The insulating film ES made of, for example, a silicon nitride film and the interlayer insulating film CL made of, for example, a silicon oxide film are formed by a CVD method or the like. Thereafter, the upper surface of the interlayer insulating film CL is polished and planarized by, for example, a CMP (Chemical Mechanical Polishing) method.
次に、図１３に示すように、絶縁膜ＥＳをエッチングストッパ膜として利用し、フォトリソグラフィ技術およびドライエッチング法を用いて層間絶縁膜ＣＬおよび絶縁膜ＥＳを開口することで、シリサイド層ＳＣの上面を露出する複数のコンタクトホールを形成する。その後、例えばＴｉ（チタン）またはＴｉＮ（窒化チタン）を含むバリア導体膜と、例えばＷ（タングステン）からなる主導体膜とを、例えばスパッタリング法を用いて順次形成することで、各コンタクトホールを完全に埋め込む。続いて、例えばＣＭＰ法によりバリア導体膜と主導体膜とを研磨して層間絶縁膜ＣＬの上面を露出させることで、複数のコンタクトホール内に埋め込まれたバリア導体膜および主導体膜からなるコンタクトプラグＣＰ１およびＣＰ２を形成する。 Next, as illustrated in FIG. 13, the insulating film ES is used as an etching stopper film, and the interlayer insulating film CL and the insulating film ES are opened by using a photolithography technique and a dry etching method. A plurality of contact holes are formed to expose. Thereafter, a barrier conductor film containing, for example, Ti (titanium) or TiN (titanium nitride) and a main conductor film made of, for example, W (tungsten) are sequentially formed by using, for example, a sputtering method to completely form each contact hole. Embed in. Subsequently, the barrier conductor film and the main conductor film are polished by, for example, a CMP method to expose the upper surface of the interlayer insulating film CL, so that the contact made of the barrier conductor film and the main conductor film embedded in the plurality of contact holes. Plugs CP1 and CP2 are formed.
コンタクトプラグＣＰ１はチップ領域１Ａに形成され、ＳＯＩ層Ｓ１に電気的に接続されている。また、コンタクトプラグＣＰ２はＴＥＧ領域１Ｂに形成され、半導体基板ＳＢの主面に電気的に接続されている。以上により、チップ領域１ＡのＳＲＡＭ（図４参照）と、ＴＥＧ領域１ＢのＳＲＡＭ（図５参照）とが完成する。
The contact plug CP1 is formed in the
上述したＶＣ検査は、コンタクトプラグＣＰ１、ＣＰ２を形成した直後の時点で行う。すなわち、ＶＣ検査では、コンタクトプラグＣＰ２を含むＴＥＧ領域１ＢのＳＲＡＭに電子線を照射することで、半導体ウエハに形成したコンタクトプラグの導通不良の有無を検知することができる。
The VC inspection described above is performed immediately after the contact plugs CP1 and CP2 are formed. That is, in the VC inspection, it is possible to detect the presence or absence of conduction failure of the contact plug formed on the semiconductor wafer by irradiating the SRAM in the
上記の検査工程の後、コンタクトプラグＣＰ１、ＣＰ２のそれぞれの上には、複数の配線層が積層される。続いて、半導体基板ＳＢ、つまり半導体ウエハをダイシングすることで、スクライブラインＳＬ（図２参照）を切削する。これにより、チップ領域１Ａを含む半導体チップを複数形成する。
After the above inspection process, a plurality of wiring layers are stacked on each of the contact plugs CP1 and CP2. Subsequently, the scribe line SL (see FIG. 2) is cut by dicing the semiconductor substrate SB, that is, the semiconductor wafer. Thereby, a plurality of semiconductor chips including the
本実施の形態の半導体装置の製造方法では、図１〜図６および図２９を用いて説明した効果と同様の効果を得ることができる。すなわち、ＴＥＧを構成するコンタクトプラグを、ＳＯＩ基板の上面ではなく、バルクシリコン基板の上面に接続することにより、正常に形成されたコンタクトプラグが、不良を有するコンタクトプラグと同様にＶＣ検査において発光しなくなることを防ぐことができる。これにより、半導体装置の信頼性を向上させることができる。 In the manufacturing method of the semiconductor device of the present embodiment, the same effect as described with reference to FIGS. 1 to 6 and FIG. 29 can be obtained. That is, by connecting the contact plugs constituting the TEG to the upper surface of the bulk silicon substrate instead of the upper surface of the SOI substrate, the normally formed contact plug emits light in the VC inspection in the same manner as the contact plug having a defect. It can be prevented from disappearing. Thereby, the reliability of the semiconductor device can be improved.
次に、本実施の形態の変形例として、ＴＥＧ領域にＳＲＡＭの素子構造ではなく、複数のコンタクトプラグを密集させたＴＥＧを設けることについて、図１４を用いて説明する。図１４は、本実施の形態の変形例である半導体装置の平面レイアウトである。 Next, as a modification of the present embodiment, providing a TEG in which a plurality of contact plugs are densely provided in the TEG region instead of the SRAM element structure will be described with reference to FIG. FIG. 14 is a planar layout of a semiconductor device which is a modification of the present embodiment.
図１４に示すように、スクライブラインＳＬ（図２参照）に形成するＴＥＧは、ＢＯＸ膜から露出している半導体基板の上面に、複数のコンタクトプラグＣＰ３を接続させた構造を有している。複数のコンタクトプラグＣＰ３は平面視においてマトリクス状に並んで配置されている。また、図示はしていないが、半導体基板の上面には、図６に示す半導体装置と同様に拡散層が形成されていてもよい。 As shown in FIG. 14, the TEG formed on the scribe line SL (see FIG. 2) has a structure in which a plurality of contact plugs CP3 are connected to the upper surface of the semiconductor substrate exposed from the BOX film. The plurality of contact plugs CP3 are arranged in a matrix in a plan view. Although not shown, a diffusion layer may be formed on the upper surface of the semiconductor substrate as in the semiconductor device shown in FIG.
このように、チップ領域にＳＯＩ領域を有する半導体ウエハにおいて、ＴＥＧとして形成する構造は、ＳＲＡＭなどの素子構造に限らず、単にバルクシリコン基板にコンタクトプラグＣＰ３を接続させた構造であってもよい。このようなＴＥＧであっても、ＳＯＩ基板のＳＯＩ層ではなくバルクシリコン基板にコンタクトプラグＣＰ３を接続することで、上記のように半導体装置の信頼性を向上させる効果を得ることができる。 As described above, the structure formed as the TEG in the semiconductor wafer having the SOI region in the chip region is not limited to the element structure such as the SRAM, but may be a structure in which the contact plug CP3 is simply connected to the bulk silicon substrate. Even with such a TEG, the effect of improving the reliability of the semiconductor device as described above can be obtained by connecting the contact plug CP3 to the bulk silicon substrate instead of the SOI layer of the SOI substrate.
当該変形例の半導体装置の製造工程は、図７〜図１３を用いて説明した工程と同様の方法により行うことができる。なお、隣り合うコンタクトプラグ同士の間において、素子分離領域は形成しなくてもよい。また、エクステンション領域および拡散層のそれぞれは形成しなくてもよい。 The manufacturing process of the semiconductor device of the modified example can be performed by the same method as the process described with reference to FIGS. Note that an element isolation region may not be formed between adjacent contact plugs. Further, each of the extension region and the diffusion layer may not be formed.
（実施の形態２）
以下では、ＳＯＩ基板を有するチップ領域内に、製品である半導体チップの動作に寄与しないダミー領域を設け、当該ダミー領域内のバルクシリコン基板上に、ＶＣ検査に用いるＴＥＧを設けることについて、図１５を用いて説明する。図１５は、本実施の形態の半導体装置の平面図であり、図２に示す平面図に対応するチップ領域周辺の構造を示している。
(Embodiment 2)
In the following, a dummy region that does not contribute to the operation of a semiconductor chip as a product is provided in a chip region having an SOI substrate, and a TEG used for VC inspection is provided on a bulk silicon substrate in the dummy region. Will be described. FIG. 15 is a plan view of the semiconductor device according to the present embodiment, and shows the structure around the chip region corresponding to the plan view shown in FIG.
図１５に示すように、本実施の形態のチップ領域ＣＰの周辺の構成は、図２を用いて説明した前記実施の形態とほぼ同様である。ただしここでは、ＶＣ検査に用いるＴＥＧを、チップ領域ＣＰ内のダミー領域２Ｒ内に形成している。チップ領域ＣＰ内には、前記実施の形態１と同様に、ＳＯＩ基板上に形成されたＳＲＡＭを含むＳＲＡＭ領域１Ｒが設けられている。ＳＲＡＭ領域１Ｒとダミー領域２Ｒとは離れて配置されている。ＳＲＡＭ領域１Ｒ内には、図４と図６のチップ領域１Ａとに示す構造と同様のＳＲＡＭが形成されている。
As shown in FIG. 15, the configuration around the chip region CP of the present embodiment is substantially the same as that of the above-described embodiment described with reference to FIG. However, here, the TEG used for the VC inspection is formed in the
これに対し、ダミー領域２Ｒ内には、半導体基板がＳＯＩ層およびＢＯＸ膜から露出しているバルクシリコン基板が存在している。ダミー領域２Ｒ内のバルクシリコン基板上には、図５と図６のＴＥＧ領域１Ｂとに示す構造と同様のＳＲＡＭが形成されている。つまり、ダミー領域２Ｒ内に形成されたＳＲＡＭはＶＣ検査の対象となるＴＥＧであり、ダイシング工程により形成された半導体チップにおいて、記憶素子として使用されない構造体である。ダミー領域２Ｒ内のＳＲＡＭには、図５および図６に示すコンタクトプラグＣＰ２が接続されている。
On the other hand, in the
本実施の形態のように、ＴＥＧをチップ領域ＣＰ内に形成しても、前記実施の形態１と同様の効果を得ることができる。本実施の形態のＴＥＧはスクライブラインＳＬ内ではなくチップ領域ＣＰ内に形成されているため、ダイシング工程で除去されず、個片化された半導体チップ内に残るものである。 Even if the TEG is formed in the chip region CP as in the present embodiment, the same effect as in the first embodiment can be obtained. Since the TEG of the present embodiment is formed not in the scribe line SL but in the chip region CP, it is not removed in the dicing process and remains in the separated semiconductor chip.
本実施の形態の半導体装置の製造工程は、図７〜図１３を用いて説明した工程と同様の方法により行うことができる。ただし、図１５を用いて説明したように、ＴＥＧはチップ領域ＣＰ内に形成する。つまり、ＳＯＩ基板構造を有するチップ領域ＣＰ内に、バルクシリコン基板が露出しているＴＥＧ領域を形成し、当該ＴＥＧ領域内にＳＲＡＭ構造のＴＥＧを形成する。 The manufacturing process of the semiconductor device of the present embodiment can be performed by the same method as the process described with reference to FIGS. However, as described with reference to FIG. 15, the TEG is formed in the chip region CP. That is, a TEG region where the bulk silicon substrate is exposed is formed in the chip region CP having the SOI substrate structure, and a TEG having an SRAM structure is formed in the TEG region.
なお、図１４を用いて説明した前記実施の形態１の変形例と同様に、ダミー領域２Ｒ内に形成するＴＥＧは、ＳＲＡＭなどの素子構造に限らず、半導体基板に接続した複数のコンタクトプラグにより構成されていてもよい。
As in the modification of the first embodiment described with reference to FIG. 14, the TEG formed in the
（実施の形態３）
以下では、ＳＯＩ基板上にＶＣ検査用のＴＥＧとして、拡散層が形成されていないＳＲＡＭの素子構造を設けることで、半導体装置の信頼性を向上させることについて、図１６〜図１８を用いて説明する。図１６は、本実施の形態の半導体装置の断面図である。また、図１７および図１８は、ＶＣ検査におけるＴＥＧの発光強度を説明するグラフおよび半導体装置の断面図である。
(Embodiment 3)
In the following, the reliability of a semiconductor device is improved by providing an SRAM element structure in which a diffusion layer is not formed as a TEG for VC inspection on an SOI substrate with reference to FIGS. To do. FIG. 16 is a cross-sectional view of the semiconductor device of this embodiment. 17 and 18 are a graph for explaining the TEG emission intensity in the VC inspection and a cross-sectional view of the semiconductor device.
本実施の形態の半導体装置は、図１〜図５を用いて説明したように、半導体ウエハのチップ領域内に、ＳＯＩ基板上にＳＲＡＭが形成されたＳＲＡＭ領域を備え、さらに、半導体ウエハのスクライブ領域に、ＳＲＡＭのレイアウトを有するＶＣ検査用のＴＥＧを備えるものである。ただし、前記実施の形態１と異なり、ＴＥＧを構成するＳＲＡＭはチップ領域と同様にＳＯＩ基板上に形成されており、さらに、ＴＥＧを構成するＳＲＡＭには拡散層が形成されていない。つまり、ＴＥＧ領域のＳＲＡＭを構成する各ＭＯＳＦＥＴはソース・ドレイン領域を有していない。 As described with reference to FIGS. 1 to 5, the semiconductor device of the present embodiment includes an SRAM region in which an SRAM is formed on an SOI substrate in the chip region of the semiconductor wafer, and further scribes the semiconductor wafer. The region is provided with a TEG for VC inspection having an SRAM layout. However, unlike the first embodiment, the SRAM constituting the TEG is formed on the SOI substrate in the same manner as the chip region, and further, no diffusion layer is formed in the SRAM constituting the TEG. That is, each MOSFET constituting the SRAM in the TEG region does not have a source / drain region.
ここで、図１６に本実施の形態のチップ領域１ＡのＳＲＡＭを構成する駆動用ＭＯＳＦＥＴＱＤ１および転送用ＭＯＳＦＥＴＱＴ１と、ＴＥＧ領域１ＢのＳＲＡＭを構成する駆動用ＭＯＳＦＥＴＱＤ１および転送用ＭＯＳＦＥＴＱＴ１とを示す。図１６の左側には、チップ領域１Ａの断面であって、図４のＣ−Ｃ線における断面を示し、図１６の右側には、ＴＥＧ領域１Ｂの断面であって、図５のＤ−Ｄ線に対応する箇所における断面を示している。ＴＥＧ領域１Ｂは、スクライブラインＳＬ（図２参照）内の領域である。
Here, FIG. 16 shows the driving MOSFET QD1 and transfer MOSFET QT1 constituting the SRAM in the
図１６に示すように、本実施の形態の半導体装置は、チップ領域１ＡおよびＴＥＧ領域１Ｂのそれぞれにおいて、半導体基板ＳＢ、ＢＯＸ膜ＢＸ、およびＳＯＩ層Ｓ１からなるＳＯＩ基板を有している。半導体基板ＳＢは例えば５００μｍ〜７００μｍ程度の厚さを有し、ＳＯＩ層Ｓ１は２０ｎｍ以下の膜厚を有している。
As shown in FIG. 16, the semiconductor device of the present embodiment includes an SOI substrate including a semiconductor substrate SB, a BOX film BX, and an SOI layer S1 in each of the
チップ領域１ＡおよびＴＥＧ領域１Ｂのそれぞれにおいて、ＳＯＩ層Ｓ１上にゲート絶縁膜ＧＦを介してゲート電極Ｇ１が形成されている。ゲート絶縁膜ＧＦは例えば酸化シリコン膜からなり、ゲート電極Ｇ１は例えばポリシリコン膜からなる。ゲート電極Ｇ１の側壁は、酸化シリコン膜および窒化シリコン膜の積層構造を有するサイドウォールＳＷにより覆われている。
In each of the
チップ領域１Ａにおいて、ゲート電極Ｇ１の直下のＳＯＩ層Ｓ１、つまりシリコン層は各ＭＯＳＦＥＴの駆動時に電流が流れるチャネル領域であり、当該チャネル領域を挟むように、ゲート電極Ｇ１の横のＳＯＩ層Ｓ１内には一対のソース・ドレイン領域が形成されている。一対のソース・ドレイン領域のそれぞれは、ｎ型の半導体層であり比較的不純物濃度が低いエクステンション領域ＥＸと、ｎ型の半導体層でありエクステンション領域ＥＸよりも不純物濃度が高い拡散層Ｄ２とを有している。このようにソース・ドレイン領域は、高濃度および低濃度の不純物拡散領域を含むＬＤＤ（Lightly Doped Drain）構造を有している。
In the
エクステンション領域ＥＸおよび拡散層Ｄ２にはｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が打ち込まれている。エクステンション領域ＥＸは拡散層Ｄ２よりも上記チャネル領域に近い領域に形成されている。つまり、エクステンション領域ＥＸの形成位置は拡散層Ｄ２の形成位置よりもゲート電極Ｇ１に近い。 An n-type impurity (for example, P (phosphorus) or As (arsenic)) is implanted into the extension region EX and the diffusion layer D2. The extension region EX is formed in a region closer to the channel region than the diffusion layer D2. That is, the formation position of the extension region EX is closer to the gate electrode G1 than the formation position of the diffusion layer D2.
ゲート絶縁膜ＧＦ、ゲート電極Ｇ１およびサイドウォールＳＷから露出するＳＯＩ層Ｓ１上には、エピタキシャル成長法により積上げられたエピタキシャル層ＥＰが形成されている。エピタキシャル層ＥＰ内にも、高濃度のｎ型不純物が打ち込まれて拡散層Ｄ２が形成されている。また、エピタキシャル層ＥＰの上面およびゲート電極Ｇ１の上面にはシリサイド層ＳＣが形成されている。ここでは、エピタキシャル層ＥＰを形成した構造について説明するが、エピタキシャル層ＥＰは形成されていなくてもよい。 On the SOI layer S1 exposed from the gate insulating film GF, the gate electrode G1, and the sidewall SW, an epitaxial layer EP stacked by an epitaxial growth method is formed. Also in the epitaxial layer EP, a high concentration n-type impurity is implanted to form a diffusion layer D2. A silicide layer SC is formed on the upper surface of the epitaxial layer EP and the upper surface of the gate electrode G1. Here, the structure in which the epitaxial layer EP is formed will be described, but the epitaxial layer EP may not be formed.
これに対し、ＴＥＧ領域１Ｂの各ＭＯＳＦＥＴは、ゲート絶縁膜ＧＦ、ゲート電極Ｇ１およびエピタキシャル層ＥＰを有しているが、エクステンション領域および拡散層を有していない。つまり、ＴＥＧ領域１ＢのＳＯＩ層Ｓ１およびエピタキシャル層ＥＰには、ソース・ドレイン領域を形成するためのｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入されていない。すなわち、ＴＥＧ領域１Ｂにおいて、コンタクトプラグＣＰ２が接続された各ＭＯＳＦＥＴの活性領域内には、エクステンション領域および拡散層のいずれも形成されていない。
On the other hand, each MOSFET in the
なお、図１６に示すＴＥＧ領域１Ｂの構造はソース・ドレイン領域を有しておらず、ＭＯＳＦＥＴの構成を成していないが、ここでは便宜上、ＴＥＧ領域１Ｂにソース・ドレイン領域を含まない駆動用ＭＯＳＦＥＴ、転送用ＭＯＳＦＥＴおよび負荷用ＭＯＳＦＥＴが形成されており、ＳＲＡＭが形成されているものとして説明する。つまり、ＴＥＧ領域１Ｂの各ＭＯＳＦＥＴは、半導体素子として使用されない擬似的なＭＯＳＦＥＴである。同様に、それらのＭＯＳＦＥＴにより構成されるＳＲＡＭのメモリセルは、情報の記憶などに使用されない擬似的なメモリセルである。すなわち、図１６に示すＴＥＧ領域１Ｂの複数のＭＯＳＦＥＴはいずれもダミーのＭＯＳＦＥＴであり、それらのＭＯＳＦＥＴを含むＳＲＡＭのメモリセルはダミーのメモリセルである。
Note that the structure of the
駆動用ＭＯＳＦＥＴＱＤ１、転送用ＭＯＳＦＥＴＱＴ１を覆うように、ＳＯＩ基板上には絶縁膜ＥＳおよび層間絶縁膜ＣＬが順に積層されている。また、層間絶縁膜ＣＬおよび絶縁膜ＥＳを貫通するように複数のコンタクトホールが形成され、当該複数のコンタクトホール内には、コンタクトプラグＣＰ１、ＣＰ２が形成されている。 An insulating film ES and an interlayer insulating film CL are sequentially stacked on the SOI substrate so as to cover the driving MOSFET QD1 and the transfer MOSFET QT1. A plurality of contact holes are formed so as to penetrate the interlayer insulating film CL and the insulating film ES, and contact plugs CP1 and CP2 are formed in the plurality of contact holes.
コンタクトプラグＣＰ１はチップ領域１Ａにおいて拡散層Ｄ２に接続され、コンタクトプラグＣＰ２はＴＥＧ領域１Ｂにおいてエピタキシャル層ＥＰに接続されている。なお、図４および図５に示すように、他の活性領域およびゲート電極Ｇ１にもコンタクトプラグＣＰ１、ＣＰ２が接続されている。
The contact plug CP1 is connected to the diffusion layer D2 in the
ここで、図示はしていないが、層間絶縁膜ＣＬ、コンタクトプラグＣＰ１およびＣＰ２の上の領域は、例えばＳｉＯＣからなる層間絶縁膜と、当該層間絶縁膜を貫通する配線溝内の配線とを形成する領域である。当該配線は少なくともコンタクトプラグＣＰ１に接続されるものである。 Here, although not shown in the figure, the region above the interlayer insulating film CL and the contact plugs CP1 and CP2 forms, for example, an interlayer insulating film made of SiOC and wiring in a wiring trench that penetrates the interlayer insulating film. It is an area to do. The wiring is connected to at least the contact plug CP1.
次に、本実施の形態の効果について、図１７および図１８を用いて説明する。図１７および図１８には、ＶＣ検査において観察するＭＯＳＦＥＴの断面図と、ＭＯＳＦＥＴのゲート長方向の位置と横軸とが対応するグラフを図示している。これらのグラフの縦軸は、ＶＣ検査において検出される光の強度を示している。つまり、図１７および図１８の各グラフには、ＶＣ検査においてＭＯＳＦＥＴのコンタクトプラグ周辺において検出できる光の強度を示している。 Next, the effect of this embodiment will be described with reference to FIGS. 17 and 18. 17 and 18 show a cross-sectional view of the MOSFET observed in the VC inspection, and a graph corresponding to the position of the MOSFET in the gate length direction and the horizontal axis. The vertical axes of these graphs indicate the light intensity detected in the VC inspection. That is, each graph in FIGS. 17 and 18 shows the intensity of light that can be detected around the contact plug of the MOSFET in the VC inspection.
図１７および図１８の各グラフの横軸方向における中心部は、それらのグラフの下に示す断面図の横方向の中心部、つまりゲート電極Ｇ１近傍の位置に対応している。また、これらのグラフの横軸方向における中心部の横の両側の領域は、それぞれのグラフの下の断面図に示すコンタクトプラグＣＰ１、ＣＰ２の形成箇所に対応している。なお、図１７および図１８では一つのＭＯＳＦＥＴのみを図示しているが、ゲート長方向において、当該ＭＯＳＦＥＴと同様のＭＯＳＦＥＴが、一の活性領域上に複数並んで形成されている。 The central part in the horizontal axis direction of each graph in FIGS. 17 and 18 corresponds to the central part in the horizontal direction of the cross-sectional view shown below those graphs, that is, the position near the gate electrode G1. In addition, the regions on both sides of the central portion in the horizontal axis direction of these graphs correspond to the locations where the contact plugs CP1 and CP2 are formed in the cross-sectional view below each graph. Although only one MOSFET is shown in FIGS. 17 and 18, a plurality of MOSFETs similar to the MOSFET are formed side by side on one active region in the gate length direction.
図１７の断面図には、ソース・ドレイン領域を有するＭＯＳＦＥＴＱ１を示している。ＭＯＳＦＥＴＱ１は、図１６のチップ領域１Ａに示す各ＭＯＳＦＥＴと同様の構造を有しているｎチャネル型のＭＯＳＦＥＴである。つまり、ＭＯＳＦＥＴＱ１はＳＯＩ基板上に形成されており、拡散層Ｄ２およびエクステンション領域ＥＸを有している。拡散層Ｄ２の上面には、シリサイド層ＳＣを介してコンタクトプラグＣＰ１が正常に接続されており、このような素子にＶＣ検査において電子線を照射した結果を、図１７のグラフ示している。
In the cross-sectional view of FIG. 17, MOSFET Q1 having source / drain regions is shown. The MOSFET Q1 is an n-channel MOSFET having a structure similar to each MOSFET shown in the
当該グラフに示すように、拡散層Ｄ２を有するＭＯＳＦＥＴＱ１にＶＣ検査において電子線を照射した場合、コンタクトプラグＣＰ１の近傍から検出される光の強度は小さい。このため、ＶＣ検査を行うことで、コンタクトプラグＣＰ１が正常にＳＯＩ層Ｓ１に接続されているか否かを判別することが困難である。 As shown in the graph, when the MOSFET Q1 having the diffusion layer D2 is irradiated with an electron beam in the VC inspection, the intensity of light detected from the vicinity of the contact plug CP1 is small. For this reason, it is difficult to determine whether or not the contact plug CP1 is normally connected to the SOI layer S1 by performing the VC inspection.
このように図１７に示す素子において確認される発光強度が小さい理由は、上述したようにＳＯＩ層Ｓ１の体積が小さく、ＳＯＩ層Ｓ１内の電子が少ないことに加えて、拡散層Ｄ２を含むソース・ドレイン領域が形成されていることにある。 The reason why the emission intensity confirmed in the element shown in FIG. 17 is small is that, as described above, the volume of the SOI layer S1 is small, the number of electrons in the SOI layer S1 is small, and the source including the diffusion layer D2 The drain region is formed.
拡散層Ｄ２が形成されている場合、ｎ型の半導体層である拡散層Ｄ２と、ｐ型の半導体層であるＳＯＩ層Ｓ１との間にはＰＮ接合が形成される。膜厚が薄いＳＯＩ層Ｓ１内に拡散層Ｄ２を形成する場合、ＳＯＩ層Ｓ１の底面まで達しない拡散層Ｄ２をＳＯＩ層Ｓ１の上面に形成することは困難である。このため、拡散層Ｄ２はＳＯＩ層Ｓ１の底面まで達し、ゲート長方向に並ぶ複数のＭＯＳＦＥＴ（図１６参照）のチャネル領域同士は、拡散層Ｄ２を介して分断されることが考えられる。 When the diffusion layer D2 is formed, a PN junction is formed between the diffusion layer D2 that is an n-type semiconductor layer and the SOI layer S1 that is a p-type semiconductor layer. When the diffusion layer D2 is formed in the thin SOI layer S1, it is difficult to form the diffusion layer D2 that does not reach the bottom surface of the SOI layer S1 on the upper surface of the SOI layer S1. For this reason, the diffusion layer D2 reaches the bottom surface of the SOI layer S1, and the channel regions of the plurality of MOSFETs (see FIG. 16) arranged in the gate length direction are considered to be divided via the diffusion layer D2.
図１７に示すＭＯＳＦＥＴＱ１に電子線を照射すると、コンタクトプラグＣＰ１の直下の拡散層Ｄ２内の電子はコンタクトプラグＣＰ１に流れて発光に寄与する。しかし、ＳＯＩ層Ｓ１内において当該拡散層Ｄ２を挟むチャネル領域内およびそれらのチャネル領域の外側のＳＯＩ層Ｓ１内の電子は、ＰＮ接合により当該拡散層Ｄ２およびコンタクトプラグＣＰ１内に流れない。このため、ＳＯＩ層Ｓ１内に電子が存在しても、それらの電子は、当該拡散層Ｄ２とその両隣のチャネル領域との境界のＰＮ接合により移動が妨げられ、コンタクトプラグＣＰ１の発光に寄与しない。 When the electron beam is irradiated onto the MOSFET Q1 shown in FIG. 17, electrons in the diffusion layer D2 immediately below the contact plug CP1 flow into the contact plug CP1 and contribute to light emission. However, electrons in the channel region sandwiching the diffusion layer D2 in the SOI layer S1 and in the SOI layer S1 outside the channel region do not flow into the diffusion layer D2 and the contact plug CP1 due to the PN junction. For this reason, even if electrons exist in the SOI layer S1, the movement of these electrons is hindered by the PN junction at the boundary between the diffusion layer D2 and the adjacent channel region, and it does not contribute to the light emission of the contact plug CP1. .
つまり、拡散層Ｄ２が形成されていると、正常に形成されたコンタクトプラグＣＰ１に対し電子線を照射しても、ＳＯＩ層Ｓ１内およびエピタキシャル層ＥＰ内の電子の一部しかコンタクトプラグＣＰ１に流れないため、発光強度が小さくなる。よって、ＳＯＩ基板内に拡散層Ｄ２を含むＭＯＳＦＥＴＱ１をＴＥＧとして用いると、正常に形成されたコンタクトプラグＣＰ１と、不良を有しているコンタクトプラグＣＰ１とのコントラストが低くなるため、不良の有無の判断が困難となり、半導体装置の信頼性が低下する問題が生じる。 That is, when the diffusion layer D2 is formed, even if the normally formed contact plug CP1 is irradiated with an electron beam, only some of the electrons in the SOI layer S1 and the epitaxial layer EP flow to the contact plug CP1. Therefore, the emission intensity is reduced. Therefore, when the MOSFET Q1 including the diffusion layer D2 in the SOI substrate is used as the TEG, the contrast between the normally formed contact plug CP1 and the contact plug CP1 having a defect is lowered, so that it is determined whether or not there is a defect. This makes it difficult to manufacture the semiconductor device and reduces the reliability of the semiconductor device.
これに対し、図１８には、拡散層が形成されていないＭＯＳＦＥＴＱ２の断面図を示している。ＭＯＳＦＥＴＱ２の構造は、拡散層およびエクステンション領域を含む半導体層、つまりソース・ドレイン領域が形成されていない点以外は、図１７に示すＭＯＳＦＥＴＱ１の構造と同じである。つまり、ＭＯＳＦＥＴＱ２は、図１６のＴＥＧ領域１Ｂに示す各ＭＯＳＦＥＴと同様の構造を有しているｎチャネル型のＭＯＳＦＥＴである。ＭＯＳＦＥＴＱ２の横のＳＯＩ層Ｓ１には、エピタキシャル層ＥＰおよびシリサイド層ＳＣを介して、コンタクトプラグＣＰ２が正常に接続されている。
On the other hand, FIG. 18 shows a cross-sectional view of MOSFET Q2 in which no diffusion layer is formed. The structure of MOSFET Q2 is the same as that of MOSFET Q1 shown in FIG. 17 except that a semiconductor layer including a diffusion layer and an extension region, that is, a source / drain region is not formed. That is, the MOSFET Q2 is an n-channel MOSFET having the same structure as each MOSFET shown in the
図１８のグラフに示すように、拡散層が形成されていないＭＯＳＦＥＴＱ２にＶＣ検査において電子線を照射した場合、コンタクトプラグＣＰ２の近傍から検出される光の強度は図１７に示した光の強度よりも大きい。このため、ＶＣ検査を行うことで、コンタクトプラグＣＰ２が正常にＳＯＩ層Ｓ１に接続されているか否かを容易に判別することができる。 As shown in the graph of FIG. 18, when the MOSFET Q2 in which the diffusion layer is not formed is irradiated with an electron beam in the VC inspection, the intensity of light detected from the vicinity of the contact plug CP2 is higher than the intensity of light shown in FIG. Is also big. Therefore, it is possible to easily determine whether or not the contact plug CP2 is normally connected to the SOI layer S1 by performing the VC inspection.
本実施の形態では、図１６のＴＥＧ領域１Ｂに示すように、図１８と同様に拡散層およびエクステンション領域を形成せず、ソース・ドレイン領域を有していない駆動用ＭＯＳＦＥＴＱＤ１および転送用ＭＯＳＦＥＴＱＴ１を形成している。このように、ＴＥＧを構成するＳＲＡＭ内のＭＯＳＦＥＴを、ソース・ドレイン領域を含まない構成とすることで、図１７を用いて説明した構造に比べて、ＶＣ検査においてより多くの電子をＳＯＩ層Ｓ１内からコンタクトプラグＣＰ２に流すことを可能としている。
In this embodiment, as shown in the
これにより、ＶＣ検査においてコンタクトプラグＣＰ２の発光強度を高めることができるため、コンタクトプラグＣＰ２の不良の有無を容易に判断することができる。よって、ＶＣ検査用のＴＥＧであって、図１６のＴＥＧ領域１Ｂに示すＴＥＧを有する半導体装置を実現することで、示す半導体装置の信頼性を向上させることができる。
As a result, the light emission intensity of the contact plug CP2 can be increased in the VC inspection, so that it is possible to easily determine whether the contact plug CP2 is defective. Therefore, by realizing a semiconductor device having a TEG for VC inspection and having the TEG shown in the
ここではｎチャネル型のＭＯＳＦＥＴを例として説明したが、ｐチャネル型のＭＯＳＦＥＴであってもＶＣ検査に用いることが可能であり、また、拡散層を形成しないことにより、ＶＣ検査時のコンタクトプラグの発光強度を高めることができる。ＳＲＡＭの素子構造を有するＴＥＧにおいてｐチャネル型のＭＯＳＦＥＴを検査する場合は、図５に示す活性領域ＡＰ１上の負荷用ＭＯＳＦＥＴＱＰ１、またはＡＰ２上の負荷用ＭＯＳＦＥＴＱＰ２に接続されたコンタクトプラグＣＰ２をＶＣ検査の対象として検査を行う。 Although an n-channel type MOSFET has been described here as an example, even a p-channel type MOSFET can be used for VC inspection, and a contact plug of a VC inspection can be obtained by not forming a diffusion layer. The emission intensity can be increased. When a p-channel type MOSFET is inspected in a TEG having an SRAM element structure, a contact plug CP2 connected to the load MOSFET QP1 on the active region AP1 or the load MOSFET QP2 on the AP2 shown in FIG. Inspect as an object.
上述したように、ＶＣ検査においてＳＯＩ基板上のコンタクトの発光強度が小さくなる理由は、ＳＯＩ層の膜厚が小さく、体積が小さいことにある。ＳＯＩ層の膜厚を大きくすれば上記問題は解決するように思えるが、ＳＯＩ層の膜厚を大きくすると、ＳＯＩ基板上の素子の動作の低速化または素子の集積密度の低下などが起こるため、現実的ではない。ただし、ＳＯＩ層の体積は、活性領域のパターン次第で大きくすることが可能である。 As described above, the reason why the light emission intensity of the contact on the SOI substrate is small in the VC inspection is that the film thickness of the SOI layer is small and the volume is small. Increasing the film thickness of the SOI layer seems to solve the above problem, but increasing the film thickness of the SOI layer causes the operation of the device on the SOI substrate to slow down or decrease the integration density of the device. Not realistic. However, the volume of the SOI layer can be increased depending on the pattern of the active region.
ここで、図５に示すように、活性領域ＡＰ１またはＡＰ２よりも、活性領域ＡＮ１またはＡＮ２の方が、ｙ方向における長さおよびｘ方向における幅が大きい。このため、活性領域ＡＮ１、ＡＮ２のそれぞれの上の駆動用ＭＯＳＦＥＴＱＤ１、ＱＤ２、転送用ＭＯＳＦＥＴＱＴ１およびＱＴ２の方が、負荷用ＭＯＳＦＥＴＱＰ１、ＱＰ２よりもＳＯＩ層の体積が大きいため、ＶＣ検査時に正常なコンタクトプラグＣＰ２の発光強度が大きくなる。 Here, as shown in FIG. 5, the active region AN1 or AN2 has a length in the y direction and a width in the x direction that is larger than that of the active region AP1 or AP2. For this reason, since the drive MOSFETs QD1, QD2 and transfer MOSFETs QT1, QT2 on the active regions AN1, AN2 have a larger SOI layer volume than the load MOSFETs QP1, QP2, normal contact plugs during VC inspection The emission intensity of CP2 increases.
つまり、活性領域ＡＮ１またはＡＮ２に接続されたコンタクトプラグＣＰ２はＶＣ検査における暗部と発光部とのコントラストが高いため、不良の有無の判別をより正確に行うことができる。よって、ＳＲＡＭのレイアウトを有するＴＥＧに対してＶＣ検査を行う場合は、ＳＲＡＭを構成するｎチャネル型のＭＯＳＦＥＴに接続されたコンタクトプラグを対象として検査を行うことが好ましい。 That is, since the contact plug CP2 connected to the active region AN1 or AN2 has a high contrast between the dark part and the light emitting part in the VC inspection, the presence / absence of a defect can be more accurately determined. Therefore, when VC inspection is performed on a TEG having an SRAM layout, it is preferable to perform inspection on a contact plug connected to an n-channel MOSFET constituting the SRAM.
次に、本実施の形態の半導体装置の製造方法について、図１９〜図２７を用いて説明する。図１９〜図２７は、本実施の形態の半導体装置の製造工程を説明する断面図である。図１９〜図２７では、図１６と同様に、図の左側にチップ領域１Ａを示し、図の右側にＴＥＧ領域１Ｂを示している。なお、ここではｐチャネル型のＭＯＳＦＥＴである負荷用ＭＯＳＦＥＴの製造工程の説明は省略する。チップ領域１Ａは、図２に示すＳＲＡＭ領域１Ｒ内の領域であり、ＴＥＧ領域１Ｂは、図２に示すスクライブラインＳＬ内の領域である。
Next, a method for manufacturing the semiconductor device of the present embodiment will be described with reference to FIGS. 19 to 27 are cross-sectional views illustrating the manufacturing process of the semiconductor device of the present embodiment. 19 to 27, similarly to FIG. 16, the
まず、図７および図９を用いて説明した工程と同様の工程を行う。つまり、ＳＯＩ基板を準備した後、ＳＯＩ基板の上面に素子分離領域を形成する。なお、前記実施の形態１のようにバルクシリコン基板を露出させる工程は行わない。 First, steps similar to those described with reference to FIGS. 7 and 9 are performed. That is, after preparing the SOI substrate, an element isolation region is formed on the upper surface of the SOI substrate. Note that the step of exposing the bulk silicon substrate as in the first embodiment is not performed.
次に、図１９に示すように、ＳＯＩ層Ｓ１上に熱酸化法またはＣＶＤ法などを用いて酸化シリコン膜を形成する。その後、前記酸化シリコン膜上に、ＣＶＤ法などを用いてポリシリコン膜および窒化シリコン（Ｓｉ３Ｎ４）膜を順次形成した後、フォトリソグラフィ技術およびドライエッチング法を用いて窒化シリコン膜をパターニングすることで、窒化シリコン膜からなる絶縁膜ＨＭを形成する。続いて、絶縁膜ＨＭをハードマスクとして用い、ドライエッチング法により前記ポリシリコン膜および前記酸化シリコン膜をパターニングする。これにより、ＳＯＩ層Ｓ１上に、前記酸化シリコン膜からなるゲート絶縁膜ＧＦを形成し、また、ゲート絶縁膜ＧＦ上に前記ポリシリコン膜からなるゲート電極Ｇ１を形成する。 Next, as shown in FIG. 19, a silicon oxide film is formed on the SOI layer S1 by using a thermal oxidation method or a CVD method. Thereafter, a polysilicon film and a silicon nitride (Si 3 N 4 ) film are sequentially formed on the silicon oxide film by using a CVD method or the like, and then the silicon nitride film is patterned by using a photolithography technique and a dry etching method. Thus, an insulating film HM made of a silicon nitride film is formed. Subsequently, the polysilicon film and the silicon oxide film are patterned by a dry etching method using the insulating film HM as a hard mask. Thus, the gate insulating film GF made of the silicon oxide film is formed on the SOI layer S1, and the gate electrode G1 made of the polysilicon film is formed on the gate insulating film GF.
なお、ゲート電極Ｇ１を構成するポリシリコン膜は、Ｐ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、前記ポリシリコン膜は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。 The polysilicon film constituting the gate electrode G1 is a low-resistance n-type semiconductor film (doped polysilicon film) by ion-implanting an n-type impurity such as P (phosphorus) or As (arsenic). It is said that. The polysilicon film, which was an amorphous silicon film at the time of film formation, can be changed to a polycrystalline silicon film by heat treatment after film formation (after ion implantation).
次に、図２０に示すように、ＳＯＩ層Ｓ１の上面、絶縁膜ＨＭおよびゲート電極Ｇ１を覆うように、例えばＣＶＤ法を用いて酸化シリコン膜Ｏ１および窒化シリコン（Ｓｉ３Ｎ４）膜Ｎ１を順に堆積して積層膜を形成する。その後、ＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングを行うことで酸化シリコン膜Ｏ１および窒化シリコン膜Ｎ１からなる当該積層膜を一部除去し、ＳＯＩ層Ｓ１の上面および絶縁膜ＨＭの上面を露出させる。これにより、ゲート電極Ｇ１の側壁には、酸化シリコン膜Ｏ１および窒化シリコン膜Ｎ１からなるサイドウォール状の積層膜が自己整合的に形成される。 Next, as shown in FIG. 20, a silicon oxide film O1 and a silicon nitride (Si 3 N 4 ) film N1 are formed using, for example, a CVD method so as to cover the upper surface of the SOI layer S1, the insulating film HM, and the gate electrode G1. A laminated film is formed by sequentially depositing. Thereafter, anisotropic etching is performed by an RIE (Reactive Ion Etching) method or the like to remove a part of the laminated film composed of the silicon oxide film O1 and the silicon nitride film N1, and to remove the upper surface of the SOI layer S1 and the upper surface of the insulating film HM. To expose. As a result, a sidewall-like laminated film composed of the silicon oxide film O1 and the silicon nitride film N1 is formed on the side wall of the gate electrode G1 in a self-aligning manner.
ここで、酸化シリコン膜Ｏ１はサイドウォール形成用の絶縁膜であり、窒化シリコン膜Ｎ１は、後の工程でゲート電極から離間した位置にエピタキシャル層、つまり選択成長層を形成するために用いられるダミーサイドウォールを構成する絶縁膜である。つまり、酸化シリコン膜Ｏ１および窒化シリコン膜Ｎ１からなる積層膜はダミーサイドウォールを構成し、完成した半導体装置には、酸化シリコン膜Ｏ１は残るが窒化シリコン膜Ｎ１は残らない。 Here, the silicon oxide film O1 is an insulating film for forming a sidewall, and the silicon nitride film N1 is a dummy used for forming an epitaxial layer, that is, a selective growth layer in a position separated from the gate electrode in a later step. It is an insulating film constituting the sidewall. That is, the laminated film composed of the silicon oxide film O1 and the silicon nitride film N1 forms a dummy sidewall, and the silicon oxide film O1 remains but the silicon nitride film N1 does not remain in the completed semiconductor device.
次に、図２１に示すように、ゲート電極Ｇ１、酸化シリコン膜Ｏ１および窒化シリコン膜Ｎ１から露出しているＳＯＩ層Ｓ１の上面に、エピタキシャル成長法を用いて、主にＳｉ（シリコン）からなるエピタキシャル層ＥＰを形成する。これにより、ゲート電極Ｇ１、酸化シリコン膜Ｏ１および窒化シリコン膜Ｎ１を含む構造体に対するｙ方向における横の領域には、ＳＯＩ層Ｓ１よりも上面の高さが高いシリコン層であるエピタキシャル層ＥＰが形成される。エピタキシャル層ＥＰはゲート電極Ｇ１の側壁から離間した位置に、２０〜５０ｎｍの膜厚で形成される。 Next, as shown in FIG. 21, an epitaxial growth method is used to form an epitaxial layer mainly made of Si (silicon) on the upper surface of the SOI layer S1 exposed from the gate electrode G1, the silicon oxide film O1, and the silicon nitride film N1. Layer EP is formed. As a result, an epitaxial layer EP, which is a silicon layer whose upper surface is higher than the SOI layer S1, is formed in a lateral region in the y direction with respect to the structure including the gate electrode G1, the silicon oxide film O1, and the silicon nitride film N1. Is done. The epitaxial layer EP is formed with a thickness of 20 to 50 nm at a position spaced from the side wall of the gate electrode G1.
なお、ゲート電極Ｇ１の横にエピタキシャル層ＥＰを形成するのは、ＳＯＩ層Ｓ１の膜厚が極端に薄いことに起因している。つまり、エピタキシャル層ＥＰを形成する理由の一つは、シリサイド層を形成する際に、ソース・ドレイン領域を構成するＳＯＩ層Ｓ１厚を補う必要があるためである。 The reason why the epitaxial layer EP is formed beside the gate electrode G1 is that the film thickness of the SOI layer S1 is extremely thin. That is, one of the reasons for forming the epitaxial layer EP is that it is necessary to supplement the thickness of the SOI layer S1 that constitutes the source / drain region when the silicide layer is formed.
次に、図２２に示すように、ウェットエッチング法を用いて、ゲート電極Ｇ１の上部の絶縁膜ＨＭおよびダミーサイドウォール形成用の絶縁膜である窒化シリコン膜Ｎ１を除去する。 Next, as shown in FIG. 22, the wet etching method is used to remove the insulating film HM above the gate electrode G1 and the silicon nitride film N1 which is an insulating film for forming dummy sidewalls.
次に、図２３に示すように、フォトリソグラフィ技術を用い、ＴＥＧ領域１ＢのＳＯＩ基板の主面を覆うレジストパターンＲＰ１を形成する。その後、レジストパターンＲＰ１およびゲート電極Ｇ１をマスクとして、イオン注入法を用いてｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を比較的低い濃度でＳＯＩ層Ｓ１に打ち込むことにより、チップ領域１Ａのゲート電極Ｇ１およびゲート絶縁膜ＧＦの横に露出しているＳＯＩ層Ｓ１およびエピタキシャル層ＥＰの上面にエクステンション領域ＥＸを形成する。
Next, as shown in FIG. 23, a resist pattern RP1 that covers the main surface of the SOI substrate in the
エクステンション領域ＥＸはゲート電極Ｇ１の直下のＳＯＩ層Ｓ１の上面の一部には形成されない。また、エクステンション領域ＥＸはＴＥＧ領域１ＢのＳＯＩ層Ｓ１内には形成されない。
The extension region EX is not formed on a part of the upper surface of the SOI layer S1 immediately below the gate electrode G1. Further, the extension region EX is not formed in the SOI layer S1 of the
次に、図２４に示すように、レジストパターンＲＰ１を除去した後、例えばＣＶＤ法を用いて、ゲート電極Ｇ１、酸化シリコン膜Ｏ１、ＳＯＩ層Ｓ１およびエピタキシャル層ＥＰのそれぞれの露出した表面を覆うように、窒化シリコン膜Ｎ２を形成する。その後、ＲＩＥ法などにより異方性エッチングを行うことで窒化シリコン膜Ｎ２を一部除去し、ゲート電極Ｇ１およびエピタキシャル層ＥＰのそれぞれの上面を露出させる。これにより、ゲート電極Ｇ１の側壁には、酸化シリコン膜Ｏ１を介して窒化シリコン膜Ｎ２が自己整合的に形成され、酸化シリコン膜Ｏ１および窒化シリコン膜Ｎ２からなるサイドウォールＳＷが形成される。 Next, as shown in FIG. 24, after removing the resist pattern RP1, the exposed surfaces of the gate electrode G1, the silicon oxide film O1, the SOI layer S1, and the epitaxial layer EP are covered using, for example, the CVD method. Then, a silicon nitride film N2 is formed. Thereafter, the silicon nitride film N2 is partially removed by performing anisotropic etching by the RIE method or the like, and the upper surfaces of the gate electrode G1 and the epitaxial layer EP are exposed. As a result, the silicon nitride film N2 is formed in a self-aligned manner on the side wall of the gate electrode G1 via the silicon oxide film O1, and the sidewall SW including the silicon oxide film O1 and the silicon nitride film N2 is formed.
次に、図２５に示すように、フォトリソグラフィ技術を用い、ＴＥＧ領域１ＢのＳＯＩ基板の主面を覆うレジストパターンＲＰ２を形成する。その後、レジストパターンＲＰ２、ゲート電極Ｇ１およびサイドウォールＳＷをマスクとして、半導体基板ＳＢの上方からｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を比較的高い濃度でイオン注入する。これにより、チップ領域１Ａのゲート電極Ｇ１、酸化シリコン膜Ｏ１および窒化シリコン膜Ｎ２から露出しているエピタキシャル層ＥＰ内およびＳＯＩ層Ｓ１内に拡散層Ｄ２を形成する。エクステンション領域ＥＸおよび拡散層Ｄ２はソース・ドレイン領域を構成する半導体領域である。
Next, as shown in FIG. 25, a resist pattern RP2 that covers the main surface of the SOI substrate in the
前記ソース・ドレイン領域は、不純物が高濃度で導入された拡散層Ｄ２とゲート電極Ｇ１の直下のチャネル領域となるＳＯＩ層Ｓ１との間に、低濃度の不純物を含むエクステンション領域ＥＸが設けられたＬＤＤ構造を有している。つまり、拡散層Ｄ２の不純物濃度は、エクステンション領域ＥＸの不純物濃度よりも高い。 In the source / drain region, an extension region EX including a low concentration impurity is provided between the diffusion layer D2 into which the impurity is introduced at a high concentration and the SOI layer S1 which is a channel region immediately below the gate electrode G1. It has an LDD structure. That is, the impurity concentration of the diffusion layer D2 is higher than the impurity concentration of the extension region EX.
以上により、チップ領域１Ａにおいて、ゲート電極Ｇ１と、エクステンション領域ＥＸおよび拡散層Ｄ２からなるソース・ドレイン領域とを含むｎチャネル型のＭＯＳＦＥＴである転送用ＭＯＳＦＥＴＱＴ１および駆動用ＭＯＳＦＥＴＱＤ１を形成する。また、以上により、ＴＥＧ領域１Ｂにおいて、ゲート電極Ｇ１を含むＭＯＳＦＥＴである転送用ＭＯＳＦＥＴＱＴ１および駆動用ＭＯＳＦＥＴＱＤ１を形成する。ＴＥＧ領域１Ｂの各ＭＯＳＦＥＴは、ソース・ドレイン領域を有していない。つまり、ＴＥＧ領域１Ｂの各ＭＯＳＦＥＴは、エクステンション領域および拡散層を有していない。
As described above, in the
なお、図示していない他の領域では、上記のｎチャネル型のＭＯＳＦＥＴと異なる導電型を有するｐチャネル型の負荷用ＭＯＳＦＥＴＱＰ１、ＱＰ２（図４および図５参照）も形成される。ここでは、ＴＥＧ領域１Ｂに形成される負荷用ＭＯＳＦＥＴＱＰ１、ＱＰ２もソース・ドレイン領域を有していない。上記の工程により、チップ領域１ＡのＳＯＩ基板上に、ソース・ドレイン領域を有する複数のＭＯＳＦＥＴからなるＳＲＡＭを形成し、ＴＥＧ領域１ＢのＳＯＩ基板上に、ソース・ドレイン領域を含まない複数のＭＯＳＦＥＴからなるＳＲＡＭをＴＥＧとして形成する。
In other regions not shown, p-channel load MOSFETs QP1 and QP2 (see FIGS. 4 and 5) having a conductivity type different from that of the n-channel MOSFET are also formed. Here, the load MOSFETs QP1 and QP2 formed in the
次に、図２６に示すように、レジストパターンＲＰ２を除去した後、図１２を用いて説明した工程を行うことで、絶縁膜ＥＳおよび層間絶縁膜ＣＬからなる積層膜を形成する。 Next, as shown in FIG. 26, after removing the resist pattern RP2, the laminated film composed of the insulating film ES and the interlayer insulating film CL is formed by performing the process described with reference to FIG.
次に、図２７に示すように、図１３を用いて説明した工程を行うことで、複数のコンタクトホールと、それらの内側に埋め込まれたコンタクトプラグＣＰ１、ＣＰ２を形成する。コンタクトプラグＣＰ１はチップ領域１Ａにおいて拡散層Ｄ２を含むエピタキシャル層ＥＰに接続され、コンタクトプラグＣＰ２はＴＥＧ領域１Ｂにおいて拡散層を含まないエピタキシャル層ＥＰに接続されている。
Next, as shown in FIG. 27, a plurality of contact holes and contact plugs CP1 and CP2 buried inside thereof are formed by performing the process described with reference to FIG. The contact plug CP1 is connected to the epitaxial layer EP including the diffusion layer D2 in the
次に、ＴＥＧ領域１Ｂに形成されたＳＲＡＭのレイアウトを有するＴＥＧに対してＶＣ検査を行う。その後、配線層の積層、およびダイシング工程を行って半導体チップを形成する点は、前記実施の形態１と同様である。
Next, a VC inspection is performed on the TEG having the SRAM layout formed in the
本実施の形態の半導体装置の製造方法では、上記のように、チップ領域のＳＯＩ基板上にＳＲＡＭを形成する。また、スクライブラインＳＬ（図２参照）内のＴＥＧとして、ＳＯＩ基板上にソース・ドレイン領域を有していないＭＯＳＦＥＴにより構成されるＳＲＡＭを形成し、このＳＲＡＭに接続されたコンタクトプラグを接続する。コンタクトプラグの導通不良の有無を検査するためのＶＣ検査を、上記のＴＥＧに対して行うことで、図１６〜図１８を用いて説明した半導体装置と同様の効果を得ることができる。 In the semiconductor device manufacturing method of the present embodiment, as described above, the SRAM is formed on the SOI substrate in the chip region. In addition, as a TEG in the scribe line SL (see FIG. 2), an SRAM formed of a MOSFET having no source / drain region is formed on an SOI substrate, and a contact plug connected to the SRAM is connected. By performing VC inspection for inspecting the presence / absence of contact plug continuity on the TEG, the same effects as those of the semiconductor device described with reference to FIGS. 16 to 18 can be obtained.
すなわち、ＳＯＩ基板上に形成するＴＥＧを構成するＭＯＳＦＥＴを、拡散層およびエクステンション領域を含まない構造とすることで、ＶＣ検査の際に、ＳＯＩ層内の電子がＰＮ接合によりコンタクトプラグに供給されなくなることを防ぐことができる。したがって、ＶＣ検査におけるコンタクトプラグの発光強度を大きくすることができるため、コンタクトプラグの不良の有無を容易に判断することができる。したがって、ＶＣ検査の精度が向上するため、半導体装置の信頼性を向上させることができる。 That is, by making the MOSFET constituting the TEG formed on the SOI substrate not including the diffusion layer and the extension region, electrons in the SOI layer are not supplied to the contact plug by the PN junction during the VC inspection. Can be prevented. Therefore, since the light emission intensity of the contact plug in the VC inspection can be increased, it is possible to easily determine whether or not the contact plug is defective. Therefore, since the accuracy of the VC inspection is improved, the reliability of the semiconductor device can be improved.
（実施の形態４）
以下では、ＳＯＩ基板を有するチップ領域内に、製品である半導体チップの動作に寄与しないダミー領域を設け、当該ダミー領域内のＳＯＩ基板上に、ＶＣ検査に用いるＴＥＧであって、ソース・ドレイン領域を含まないＭＯＳＦＥＴを有するＴＥＧを設けることについて、図２８を用いて説明する。図２８は、本実施の形態の半導体装置の平面図であり、図２に示す平面図に対応するチップ領域周辺の構造を示している。
(Embodiment 4)
In the following, a dummy region that does not contribute to the operation of a semiconductor chip as a product is provided in a chip region having an SOI substrate, and a TEG used for VC inspection is provided on the SOI substrate in the dummy region as a source / drain region. The provision of a TEG including a MOSFET that does not include a layer will be described with reference to FIG. FIG. 28 is a plan view of the semiconductor device according to the present embodiment, and shows the structure around the chip region corresponding to the plan view shown in FIG.
図２８に示すように、本実施の形態のチップ領域ＣＰの周辺の構成は、図２を用いて説明した前記実施の形態とほぼ同様である。ただしここでは、ＶＣ検査に用いるＴＥＧを、チップ領域ＣＰ内のダミー領域３Ｒ内に形成している。チップ領域ＣＰ内には、前記実施の形態３と同様に、ＳＯＩ基板上に形成されたＳＲＡＭを含むＳＲＡＭ領域１Ｒが設けられている。ＳＲＡＭ領域１Ｒとダミー領域３Ｒとは離れて配置されている。ＳＲＡＭ領域１Ｒ内には、図４と図１６のチップ領域１Ａとに示す構造と同様のＳＲＡＭが形成されている。
As shown in FIG. 28, the configuration around the chip region CP of the present embodiment is substantially the same as that of the above-described embodiment described with reference to FIG. However, here, the TEG used for the VC inspection is formed in the
これに対し、ダミー領域３Ｒ内には、ＳＯＩ基板上においてソース・ドレイン領域を含まないＭＯＳＦＥＴを有するＳＲＡＭが形成されている。つまり、ダミー領域３Ｒ内には、図５と図１６のＴＥＧ領域１Ｂとに示す構造と同様のＳＲＡＭが形成されている。すなわち、ダミー領域３Ｒ内に形成されたＳＲＡＭはＶＣ検査の対象となるＴＥＧであり、ダイシング工程により形成された半導体チップにおいて、記憶素子として使用されない構造体である。ダミー領域３Ｒ内のＳＲＡＭには、図５および図１６に示すコンタクトプラグＣＰ２が接続されている。
On the other hand, in the
本実施の形態のように、ＴＥＧをチップ領域ＣＰ内に形成しても、前記実施の形態３と同様の効果を得ることができる。本実施の形態のＴＥＧはスクライブラインＳＬ内ではなくチップ領域ＣＰ内に形成されているため、ダイシング工程で除去されず、個片化された半導体チップ内に残るものである。 Even if the TEG is formed in the chip region CP as in the present embodiment, the same effect as in the third embodiment can be obtained. Since the TEG of the present embodiment is formed not in the scribe line SL but in the chip region CP, it is not removed in the dicing process and remains in the separated semiconductor chip.
本実施の形態の半導体装置の製造工程は、図１９〜図２７を用いて説明した工程と同様の方法により行うことができる。ただし、図１５を用いて説明したように、ＴＥＧはチップ領域ＣＰ内に形成する。 The manufacturing process of the semiconductor device of this embodiment can be performed by the same method as the process described with reference to FIGS. However, as described with reference to FIG. 15, the TEG is formed in the chip region CP.
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Although the invention made by the present inventors has been specifically described based on the embodiment, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
例えば、前記実施の形態１およびその変形例、並びに前記実施の形態２の構成では、ＴＥＧを構成するコンタクトプラグが接続されたバルクシリコン基板の上面に拡散層を形成することを説明した。しかし、前記実施の形態３で述べた通り、ＰＮ接合により電子の移動が妨げられることを防ぐため、前記実施の形態１およびその変形例、並びに前記実施の形態２の構成においても、コンタクトプラグが接続されたバルクシリコン基板の上面に拡散層を形成しないことで、ＶＣ検査におけるコンタクトプラグの発光強度を高めてもよい。 For example, in the first embodiment and the modifications thereof, and the configuration of the second embodiment, it has been described that the diffusion layer is formed on the upper surface of the bulk silicon substrate to which the contact plugs constituting the TEG are connected. However, as described in the third embodiment, in order to prevent the movement of electrons from being disturbed by the PN junction, the contact plug is also provided in the configuration of the first embodiment and the modified example and the second embodiment. By not forming a diffusion layer on the upper surface of the connected bulk silicon substrate, the light emission intensity of the contact plug in the VC inspection may be increased.
その他、実施の形態に記載された内容の一部を以下に記載する。 In addition, a part of the contents described in the embodiment will be described below.
［付記１］（ａ）主面に並ぶ第１領域および第２領域を有し、半導体基板、埋込酸化膜および半導体層が順に積層されたＳＯＩ基板を準備する工程、
（ｂ）前記第１領域の前記半導体層上にＳＲＡＭ構造の第１メモリセルを形成し、
前記第２領域の前記半導体層上に、第２活性領域内に拡散層を含まない複数のＭＯＳＦＥＴを有するＳＲＡＭ構造の第２メモリセルを形成する工程、
（ｃ）前記第１メモリセルの第１活性領域に第１コンタクトプラグを接続し、
前記第２メモリセルの前記第２活性領域に、ＶＣ検査用のＴＥＧを構成する第２コンタクトプラグを接続する工程、
を有し、
前記第２メモリセルを構成するＭＯＳＦＥＴは、前記第２活性領域内に拡散層を有さないダミーのＭＯＳＦＥＴである、半導体装置の製造方法。
[Supplementary Note 1] (a) A step of preparing an SOI substrate having a first region and a second region arranged on the main surface, in which a semiconductor substrate, a buried oxide film, and a semiconductor layer are sequentially stacked;
(B) forming a first memory cell having an SRAM structure on the semiconductor layer in the first region;
Forming a second memory cell having an SRAM structure having a plurality of MOSFETs not including a diffusion layer in the second active region on the semiconductor layer in the second region;
(C) connecting a first contact plug to the first active region of the first memory cell;
Connecting a second contact plug constituting a TEG for VC inspection to the second active region of the second memory cell;
Have
The method of manufacturing a semiconductor device, wherein the MOSFET constituting the second memory cell is a dummy MOSFET having no diffusion layer in the second active region.
［付記２］付記１記載の半導体装置の製造方法において、
前記第２コンタクトプラグは、前記第２メモリセルを構成するｎチャネル型ＭＯＳＦＥＴの前記第２活性領域に接続されている、半導体装置の製造方法。
[Appendix 2] In the method for manufacturing a semiconductor device according to
The method of manufacturing a semiconductor device, wherein the second contact plug is connected to the second active region of an n-channel MOSFET constituting the second memory cell.
１Ａ チップ領域
１Ｂ ＴＥＧ領域
１Ｒ ＳＲＡＭ領域
２Ｒ、３Ｒ ダミー領域
Ａ、Ｂ 蓄積ノード
ＡＮ１、ＡＮ２、ＡＰ１、ＡＰ２ 活性領域
ＢＸ ＢＯＸ膜
ＣＰ チップ領域
ＣＰ１、ＣＰ２、ＣＰ３、ＣＰａ、ＣＰｂ、ＣＰｃ コンタクトプラグ
Ｄ１、Ｄ２ 拡散層
ＤＬ１、ＤＬ２ データ線
ＥＰ エピタキシャル層
ＥＸ、ＥＸｐ エクステンション領域
Ｇ１ ゲート電極
ＧＦ ゲート絶縁膜
ＨＭ 絶縁膜
ＩＮＶ１、ＩＮＶ２ ＣＭＯＳインバータ
ＭＣ、ＭＣ１、ＭＣ２ メモリセル
Ｎ１、Ｎ２ 窒化シリコン膜
Ｏ１ 酸化シリコン膜
ＱＤ１、ＱＤ２ 駆動用ＭＯＳＦＥＴ
ＱＰ１、ＱＰ２ 負荷用ＭＯＳＦＥＴ
ＱＴ１、ＱＴ２ 転送用ＭＯＳＦＥＴ
ＲＰ１、ＲＰ２ レジストパターン
Ｓ１ ＳＯＩ層（シリコン層、半導体層）
ＳＢ 半導体基板
ＳＣ シリサイド層
ＳＬ スクライブライン
ＳＷ サイドウォール
ＶＯ 空隙
ＷＦ 半導体ウエハ
ＷＬ１ ワード線
QP1, QP2 Load MOSFET
QT1, QT2 Transfer MOSFET
RP1, RP2 Resist pattern S1 SOI layer (silicon layer, semiconductor layer)
SB semiconductor substrate SC silicide layer SL scribe line SW sidewall VO gap WF semiconductor wafer WL1 word line
Claims (4)
（ａ）半導体基板、前記半導体基板上に形成された埋込み酸化膜、および前記埋込み酸化膜上に形成された半導体層を有し、第１領域および第２領域を有する基板を準備する工程；
（ｂ）前記（ａ）工程の後、前記第２領域内に位置する前記半導体層の一部および前記第２領域内に位置する前記埋込み酸化膜の一部を除去することにより、前記第２領域内に位置する前記半導体基板の一部を露出させる工程；
（ｃ）前記（ｂ）工程の後、前記第１領域内に位置する前記半導体基板の一部上に、第１ゲート絶縁膜を介して第１ゲート電極を形成する工程；
（ｄ）前記（ｃ）工程の後、前記第１領域内に位置する前記半導体層の前記一部および前記第２領域内に位置する前記半導体基板の前記一部のそれぞれに、第１不純物を注入する工程；
（ｅ）前記（ｄ）工程の後、前記第１領域内に位置する前記半導体層の前記一部および前記第２領域内に位置する前記半導体基板の前記一部のそれぞれを、層間絶縁膜で覆う工程；
（ｆ）前記（ｅ）工程の後、前記第１領域内に位置する前記層間絶縁膜の第１部分および前記第２領域内に位置する前記層間絶縁膜の第２部分を開口することにより、前記第１領域内に位置する前記半導体層の前記一部上および前記第２領域内に位置する前記半導体基板の前記一部上に、第１コンタクトホールおよび第２コンタクトホールをそれぞれ形成する工程；
（ｇ）前記（ｆ）工程の後、前記第１コンタクトホールの内部および前記第２コンタクトホールの内部に第１導体膜および第２導体膜をそれぞれ埋め込むことにより、第１コンタクトプラグおよび第２コンタクトプラグを形成する工程；
（ｈ）前記（ｇ）工程の後、前記第２コンタクトプラグに電子線を照射する工程。 A semiconductor device manufacturing method including the following steps:
(A) preparing a substrate having a semiconductor substrate, a buried oxide film formed on the semiconductor substrate, and a semiconductor layer formed on the buried oxide film, and having a first region and a second region;
(B) After the step (a), the second region is removed by removing a part of the semiconductor layer located in the second region and a part of the buried oxide film located in the second region. Exposing a portion of the semiconductor substrate located in a region;
(C) After the step (b), a step of forming a first gate electrode on a part of the semiconductor substrate located in the first region through a first gate insulating film;
(D) After the step (c), a first impurity is added to each of the part of the semiconductor layer located in the first region and the part of the semiconductor substrate located in the second region. Injecting;
(E) After the step (d), each of the part of the semiconductor layer located in the first region and the part of the semiconductor substrate located in the second region is formed with an interlayer insulating film. Covering step;
(F) After the step (e), by opening the first portion of the interlayer insulating film located in the first region and the second portion of the interlayer insulating film located in the second region, Forming a first contact hole and a second contact hole on the part of the semiconductor layer located in the first region and on the part of the semiconductor substrate located in the second region, respectively;
(G) After the step (f), by embedding the first conductor film and the second conductor film in the first contact hole and in the second contact hole, respectively, the first contact plug and the second contact are buried. Forming a plug;
(H) A step of irradiating the second contact plug with an electron beam after the step (g).
前記（ｄ）工程の後、かつ、前記（ｅ）工程の前に、前記第１領域内に位置する前記半導体層の前記一部および前記第２領域内に位置する前記半導体基板の前記一部のそれぞれに、第２不純物を注入し、
前記第２不純物の不純物濃度は、前記第１不純物の不純物濃度よりも高い、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
After the step (d) and before the step (e), the part of the semiconductor layer located in the first region and the part of the semiconductor substrate located in the second region A second impurity is implanted into each of
The method of manufacturing a semiconductor device, wherein an impurity concentration of the second impurity is higher than an impurity concentration of the first impurity.
前記基板は、ダイシング工程を行うことにより半導体チップとして取得されるチップ領域と、前記ダイシング工程を行うことにより除去されるスクライブ領域と、を有し、
前記第１領域は、前記チップ領域内に位置し、
前記第２領域は、前記スクライブ領域内に位置する、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The substrate has a chip region obtained as a semiconductor chip by performing a dicing step, and a scribe region removed by performing the dicing step,
The first region is located in the chip region;
The method for manufacturing a semiconductor device, wherein the second region is located in the scribe region.
前記基板は、ダイシング工程を行うことにより半導体チップとして取得されるチップ領域と、前記ダイシング工程を行うことにより除去されるスクライブ領域と、を有し、
前記第１領域および前記第２領域は、前記チップ領域内に位置する、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The substrate has a chip region obtained as a semiconductor chip by performing a dicing step, and a scribe region removed by performing the dicing step,
The method for manufacturing a semiconductor device, wherein the first region and the second region are located in the chip region.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190142541A (en) * | 2018-06-18 | 2019-12-27 | 삼성전자주식회사 | Method of detecting failure of a semiconductor device |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077064A (en) * | 1993-06-16 | 1995-01-10 | Hiroshima Nippon Denki Kk | Semiconductor integrated circuit |
| JPH11154695A (en) * | 1997-11-20 | 1999-06-08 | Mitsubishi Electric Corp | Method for locating faulty point on integrated circuit and apparatus for locating faulty point |
| JP2000294730A (en) * | 1999-04-09 | 2000-10-20 | Mitsubishi Electric Corp | System lsi chip and its manufacture |
| JP2006120896A (en) * | 2004-10-22 | 2006-05-11 | Renesas Technology Corp | Semiconductor wafer, semiconductor device, and manufacturing method thereof |
| JP2007194422A (en) * | 2006-01-19 | 2007-08-02 | Hitachi High-Technologies Corp | Test pattern wafer for defect inspecting device, its manufacturing method, and evaluation method of defect inspection apparatus using it |
| US20070221990A1 (en) * | 2006-03-22 | 2007-09-27 | International Business Machines Corporation | Grounding front-end-of-line structures on a soi substrate |
| JP2013219181A (en) * | 2012-04-09 | 2013-10-24 | Renesas Electronics Corp | Semiconductor device and method of manufacturing the same |
-
2017
- 2017-07-07 JP JP2017133523A patent/JP6387443B2/en active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077064A (en) * | 1993-06-16 | 1995-01-10 | Hiroshima Nippon Denki Kk | Semiconductor integrated circuit |
| JPH11154695A (en) * | 1997-11-20 | 1999-06-08 | Mitsubishi Electric Corp | Method for locating faulty point on integrated circuit and apparatus for locating faulty point |
| JP2000294730A (en) * | 1999-04-09 | 2000-10-20 | Mitsubishi Electric Corp | System lsi chip and its manufacture |
| JP2006120896A (en) * | 2004-10-22 | 2006-05-11 | Renesas Technology Corp | Semiconductor wafer, semiconductor device, and manufacturing method thereof |
| JP2007194422A (en) * | 2006-01-19 | 2007-08-02 | Hitachi High-Technologies Corp | Test pattern wafer for defect inspecting device, its manufacturing method, and evaluation method of defect inspection apparatus using it |
| US20070221990A1 (en) * | 2006-03-22 | 2007-09-27 | International Business Machines Corporation | Grounding front-end-of-line structures on a soi substrate |
| JP2013219181A (en) * | 2012-04-09 | 2013-10-24 | Renesas Electronics Corp | Semiconductor device and method of manufacturing the same |
Non-Patent Citations (1)
| Title |
|---|
| XING J. ZHOU、外４名: "Characterization of Contact Module Failure Mechanisms for SOI Technology using E-beam Inspection and", ADVANCED SEMICONDUCTOR MANUFACTURING CONFERENCE (ASMC), 2010 IEEE/SEMI [ONLINE], JPN6017023395, 19 August 2010 (2010-08-19), pages 270 - 276, ISSN: 0003851070 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190142541A (en) * | 2018-06-18 | 2019-12-27 | 삼성전자주식회사 | Method of detecting failure of a semiconductor device |
| KR102482368B1 (en) | 2018-06-18 | 2022-12-29 | 삼성전자주식회사 | Method of detecting failure of a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
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