JP2007179416A - 半導体集積回路の自動設計方法、半導体集積回路の自動設計システム及び半導体集積回路 - Google Patents
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Abstract
【課題】 製造に起因するシステマティック不良対策とランダム不良対策とを設計段階において同時に実現可能なパターンの補正処理において、配線長及び配線幅の過度な増加を抑制でき、クロストーク等の回路動作上の問題を改善して、製造歩留まりを向上可能な半導体集積回路の自動設計方法、半導体集積回路の自動設計システム及びこれらを用いて製造された半導体集積回路を提供する。
【解決手段】 緩和処理部14が、チップ領域上に配線された複数の配線パターン間の間隔を広げて配線パターンの密集を緩和するステップと、チップ検証部15が、緩和結果を配線情報記憶部から読み出して、緩和結果に対してタイミング及びクロストークを含む回路特性を検証するステップと、太め処理部16が、第1の設計ルールを用いて配線パターンを太め、太め後の配線パターンを、第1の設計ルールに比べて補正値が大きい第2の設計ルールを用いて更に太めるステップとを含む。
【選択図】 図1
Description
(a)コンタクト及びビアを多重化すること、
(b)配線間スペースを緩和すること、
(c)配線幅を太くすること、
(d)冗長回路設計をすること
等が有効である。(a)〜(d)に示す各対策を施すことにより、ビア不良確率の低減、配線間のショート不良発生確率の低減、配線のオープン不良発生確率の低減、メモリ部等の不良発生救済による歩留まり向上、等が期待できる。
本発明の実施の形態に係る半導体集積回路の自動設計システムは、図1に示すように、配線長制約基準情報及び不良削減基準情報をデータ記憶装置3から読み出して、チップ領域上に配線された複数の配線パターン間の間隔を広げて配線パターンの密集を緩和する緩和処理部14と、緩和結果に対してタイミング及びクロストークを含む回路特性を検証するチップ検証部15と、検証結果を検証情報記憶部37から読み出して、第1の設計ルールを用いて配線パターンを太め、太め後の配線パターンを、第1の設計ルールに比べて補正値が大きい第2の設計ルールを用いて更に太める太め処理部16とを備える。
図1に示す設計装置を用いた半導体集積回路の自動設計方法の一例を、図7〜図9に示すフローチャートを用いて説明する。
図8に示すステップS141において、緩和処理部14が、配線長制約基準記憶部33に記憶された配線長制約基準情報及び配線情報記憶部32に記憶された配線結果を読み出して、配線長が配線長制約基準の上限値を越えない範囲で配線パターン間の間隔を広げて配線パターンの密集を緩和し、緩和結果を配線情報記憶部32に記憶させる。
図9のステップS151において、チップ検証部15が、設計ルール記憶部31に記憶されたリソグラフィー観点ルール(第1の設計ルール)及び配線情報記憶部32に記憶された配線緩和後の配線結果を読み出す。その後、チップ検証部15が、リソグラフィー観点ルールに基づき配線緩和後の配線パラメータを抽出する。
図10のステップS161において、第1処理部161が、リソグラフィー観点ルール(第1の設計ルール)を設計ルール記憶部31から読み出して、配線情報記憶部32に記憶された配線パターンのパターン形状を太める。具体例として、図11〜図13に示す第1のレイアウトを例に説明する。図11のレイアウトは、配線パターン21、22、23がそれぞれ並行に延伸しており、配線パターン21,22,23が密集した領域103、孤立した領域106、及びその中間の領域104を有している。
実施の形態に係る自動設計方法を用いて設計可能な第1のレイアウト例を図13に示す。第2処理部162が、孤立した領域106にある配線パターン22に付加する補正パターン43bの補正値を、リソグラフィー観点ルールの基準値(図12の補正パターン43a参照。)より大きくし、中間の領域104にある配線パターン22に付加する階段状の補正パターン42bを形成する。これにより、第1の設計ルールのみを用いた図12に示すレイアウトに比べて、システマティック不良又はランダム不良に起因する配線間のショート不良等の発生確率を低減させることができる。
実施の形態に係る自動設計方法を用いて設計可能な第2のレイアウト例を図19〜図22を用いて説明する。図19に示すレイアウトの補正パターン42aは、階段状の段差を含むため、元のパターン通りに基板に転写することが難しく、危険箇所になることがある。そこで、第2処理部162が、図10のステップS162において、図19に示す補正パターン42aに含まれる複数の段差のそれぞれの頂点を結んで斜面状のパターンを形成するように補正することにより、図20に示すように、補正パターン42bが形成される。ここでは、配線パターン22の延伸方向からみた補正パターン42bの斜面状のエッジの角度は45度になっている。
実施の形態に係る自動設計方法を用いて設計可能な第3のレイアウト例を図23を用いて説明する。図23のレイアウト例においては、配線パターン21,22,23,24,25,26,27,28が、それぞれ並行に配置されている。ここでは、配線パターン21〜28のうち、配線パターン25が、クリティカルパスに関与する場合を説明する。
実施の形態に係る自動設計方法を用いて設計可能な第4のレイアウト例を図24〜図26を用いて説明する。図24のレイアウト例においては、配線パターン24,25,26,27,28がそれぞれ並行に配置されている。ここでは、配線パターン25を着目配線とする場合を説明する。第2処理部162が、設計ルール記憶部31に記憶された不良削減観点ルールを用いて、例えば、配線パターン25を複数のエッジT1,U1,V1,W1に分割する。そして、エッジT1〜W1と隣接する配線との距離の関係に基づいて、図25に示すように、配線パターン25の補正パターン55を形成する。この場合、第2処理部162は、隣接する配線パターン28から離すことができる配線部分については、段階的に離すようにして、目的とするライン幅を実現する。
実施の形態に係る自動設計装置又は自動設計方法により設計されたレイアウトデータを用いて、パターンジェネレータ等により製造されたマスク(レチクル)の例を図27に示す。ここでは、図26に示す第4のレイアウト例に基づいて作製したマスクパターンの例を説明する。なお、図27は、現実には、多数枚からなるレチクルセットのうちの1枚を示しているにすぎない。図27は、ポジ型レジストに対するパターンを例示するが、図27にネガ型レジストを用いるならば、図27のパターンは白黒反転することは勿論である。また、図27に示すマスクを用いて半導体基板上に塗布したフォトレジストをパターニングし、パターニングされたフォトレジストをマスクとして、RIEでエッチングすることにより、図27に示す配線構造を含んだ半導体集積回路が製造できる。
図1に示す自動設計システムを用いた半導体集積回路の製造方法の一例について、図28のフローチャートを用いて説明する。以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
2…プログラム記憶装置
3…データ記憶装置
5…入力装置
7…出力装置
11…セル配置部
12…配線部
13…置換部
14…緩和処理部
15…チップ検証部
16…太め処理部
17…サインオフ検証部
31…設計ルール記憶部
32…配線情報記憶部
33…配線長制約基準記憶部
34…不良削減基準記憶部
35…リソグラフィールール記憶部
36…クリティカルパス情報記憶部
37…検証情報記憶部
71…第2配線パターン
72…第3配線パターン
72a…帯状部
72b…第1斜状部
72c…第2斜状部
72d…幅太部
73…第1配線パターン
161…第1処理部
162…第2処理部
163…不良判定部
164…検証部
165…リソグラフィーチェック部
Claims (5)
- 緩和処理部が、データ記憶装置に記憶された配線長制約基準情報及び不良削減基準情報を読み出して、チップ領域上に配線された複数の配線パターン間の間隔を広げて前記配線パターンの密集を緩和し、緩和結果を配線情報記憶部に記憶させるステップと、
チップ検証部が、前記緩和結果を前記配線情報記憶部から読み出して、前記緩和結果に対してタイミング及びクロストークを含む回路特性を検証し、検証結果を検証情報記憶部に記憶させるステップと、
太め処理部が、前記検証結果を前記検証情報記憶部から読み出して、第1の設計ルールを用いて前記配線パターンを太め、太め後の前記配線パターンを、第1の設計ルールに比べて補正値が大きい第2の設計ルールを用いて更に太めるステップ
とを含むことを特徴とする半導体集積回路の自動設計方法。 - 前記太め処理部が、半導体集積回路のランダム不良に起因する不良削減基準情報の基準値を上回るように、太め後の前記配線パターンを更に太めることを特徴とする請求項1に記載の半導体集積回路の自動設計方法。
- 前記チップ検証部が、前記検証結果を参照して前記チップ領域内でクリティカルパスとなる第1配線パターン及び前記第1配線パターンに隣接する第2配線パターンを抽出し、
前記太め処理部が、前記第1配線パターン及び前記第2配線パターンの位置関係を参照して前記第1配線パターンの太め処理を制限することを特徴とする請求項1又は2に記載の半導体集積回路の自動設計方法。 - 配線長制約基準情報及び不良削減基準情報をデータ記憶装置から読み出して、チップ領域上に配線された複数の配線パターン間の間隔を広げて配線パターンの密集を緩和し、緩和結果を配線情報記憶部に記憶させる緩和処理部と、
前記緩和結果を前記配線情報記憶部から読み出して、前記緩和結果に対してタイミング及びクロストークを含む回路特性を検証し、検証結果を検証情報記憶部に記憶させるチップ検証部と、
前記検証結果を前記検証情報記憶部から読み出して、第1の設計ルールを用いて前記配線パターンを太め、太め後の前記配線パターンを第1の設計ルールに比べて補正値が大きい第2の設計ルールを用いて更に太める太め処理部
とを備えることを特徴とする半導体集積回路の自動設計システム。 - 半導体基板と、
前記半導体基板上の帯状の第1配線パターンと、
前記第1配線パターンと並行に離間する帯状の第2配線パターンと、
前記第1及び第2配線パターンの間に離間して配置され、前記第1及び第2配線パターンより太いライン幅を有する帯状部、前記帯状部に連続し、前記第1配線パターンと並行に延伸する前記帯状部の延伸方向に沿って前記第1配線パターンの配置方向に向かって次第に幅が太くなる第1斜状部、前記第1斜状部に連続し、前記帯状部の延伸方向に対し前記第2配線パターンの配置方向に向かって斜めに延伸する第2斜状部、及び、前記第2斜状部に連続し前記帯状部に並行に延伸し前記帯状部よりライン幅が太い幅太部を有する第3配線パターン
とを備えることを特徴とする半導体集積回路。
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