JP2007173926A - イメージセンサ - Google Patents

Abstract

【課題】 光電変換素子の出力である画像信号を平坦な波形とし、精度の高い画像情報の取り込みを可能とするイメージセンサをを提供する。
【解決手段】 本発明のイメージセンサは、入力する光信号を明度レベルに対応した電圧の電気信号に変換する光電変換素子と、光電変換素子に対応して設けられ、各光電変換素子の電気信号の出力部と共通出力線との間をオン／オフする選択スイッチと、入力されるパルスに従い、順次前記選択スイッチをオン／オフ制御する走査回路と、一方の入力端子から入力される前記電気信号と、他方の入力端子から入力される基準電圧との差電圧を増幅する差動増幅器と、電気信号が入力される、差動増幅器の一方の入力端子に一端が接続され、他端に基準電圧が入力された抵抗と
を有することを特徴とする。
【選択図】 図１

Description

本発明は、画像情報を入力する装置に係わり、光学的な画像情報を電気信号に変換するイメージセンサに関する。

従来のイメージセンサにおいては、特許文献１に示される図８の構成のイメージセンサが知られている。このイメージセンサは、画像情報を電気信号に変換するための複数の光電変換素子１１1，１１2，…，１１nの出力端子は、読み出しスイッチング素子１２1，１２2，…，１２nの入力端子に接続されている。この上記読み出しスイッチング素子各々の制御端子は走査回路列１０３に接続され、また読み出しスイッチング素子各々の出力端子は第１の共通ライン１３２に接続されている。

上記共通ライン１３２は、スイッチング素子Ｂ１０７の第１の入力端子に接続され、制御回路１０６の入力端子はスイッチング素子Ｂ１０７の制御端子に接続され、スイッチング素子Ｂ１０７の出力端子は画像信号出力端子１０２に接続されている。
走査回路列１０３は、フリップフロップが直列にｎ段接続され、シフトレジスタとして構成されており、操作用パルス入力端子１０９から時系列に入力されるパルスにより、順次、読み出しスイッチング素子１２1，１２2，…，１２nをオン状態とする。
これにより、光電変換素子１１1，１１2，…，１１nから入力される光電変換された画像信号が、順次、上記パルスに同期して、スイッチング素子Ｂ１０７を介して、画像信号出力端子１０２から出力される。
特開平０１−２９８８６３号公報

しかしながら、上述従来例に記載されている構成のように、光電変換素子の出力を直接に読み出す場合、実装基板における配線容量や外付け回路の負荷容量により、図Ｙに示すように、照射された光量（明度レベルに対応）により、光電変換素子に蓄積された電荷がスイッチング素子により放電され、この光電変換素子からの放電波形（画像信号）がなまることで三角波形状となる。
これにより、上記イメージセンサには、フラットな波形として、波形の取り込みが行えず、例えば同一の明度レベルの信号であっても、三角波の頂点の電位がばらつき、高い精度で信号波形の取り込みを行えないという欠点がある。

本発明は、このような事情に鑑みてなされたもので、光電変換素子の出力である画像信号を平坦な波形とし、精度の高い画像情報の取り込みを可能とするイメージセンサを提供することを目的とする。

本発明のイメージセンサは、入力する光信号を明度レベルに対応した電圧の電気信号に変換する光電変換素子と、該光電変換素子に対応して設けられ、各光電変換素子の電気信号の出力部と共通出力線との間をオン／オフする選択スイッチと、入力されるパルスに従い、順次前記選択スイッチをオン／オフ制御する走査回路と、一方の入力端子から入力される前記電気信号と、他方の入力端子から入力される基準電圧との差電圧を増幅する差動増幅器と、前記電気信号が入力される、該差動増幅器の一方の入力端子に一端が接続され、他端に前記基準電圧が入力された抵抗とを有することを特徴とする。

本発明のイメージセンサは、前記差動増幅器において、前記一方の入力端子の電位の上昇が、選択スイッチから供給される電流量と、前記抵抗に流れる電流量との差によることを特徴とする。

本発明のイメージセンサは、前記抵抗の抵抗値が、入力される光量に対応して設定されることを特徴とする。

本発明のイメージセンサは、前記抵抗が直列に接続された複数の抵抗から構成され、各抵抗間をショートするか否かにより、抵抗値を調整することを特徴とする。

本発明のイメージセンサは、前記光電変換素子，スイッチング回路，差動増幅器及び走査回路が、同一基板上に形成されて集積化されていることを特徴とする。

本発明のイメージセンサは、複数のイメージセンサを縦列に接続させて用いる際、いずれかのイメージセンサの差動増幅器を使用するため、前記走査回路が縦列に接続できるシフトレジスタにより構成され、共通出力線を共有するための端子が設けられ、前記差動増幅器の一方の入力端子が外部端子として設けられていることを特徴とする。

以上説明したように、本発明によれば、抵抗によって、従来全て蓄積された電荷の一部が基準電位に流れ込むことにより、三角波の部分が蓄積されないために変化角度が抑えられてフラット状態に近くなり、素子や周囲の状態によるバラツキを抑えるので、Ｓ／Ｎ比を大きく取ることができ、精度の高い画像信号の取り込みが行えることとなる。
本発明によれば、選択スイッチのインピーダンスと、抵抗の抵抗値とにより電気信号が分圧されるので、抵抗の抵抗値を調整することにより、画像取り込みを行う対象に対応、すなわち、対象の明度レベル及び取り込み速度にさせ、所望の感度にてＳ／Ｎ比を向上させることができる。

また、本発明によれば、差動増幅器の測定対象の電気信号が入力される端子と、基準電位との間に抵抗を設けることにより、電気信号の信号線が常に（電気信号を出力していない状態においても）、基準電圧にリセットされた状態となり、電気信号が出力されるまで、外部からのノイズによる電位変動がないため、精度の高い測定が可能となる。

＜第１の実施形態＞
以下、本発明の第１の実施形態によるイメージセンサを図面を参照して説明する。図１は同実施形態によるイメージセンサの半導体回路による構成例を示すブロック図である。
すなわち、図１に示すイメージセンサは、入力する光信号を明度レベルに対応した電圧の電気信号に変換する光電変換素子を直列に複数個（例えば、Ａ1，Ａ2，Ａ3，…，Ａn-1，Ａn）有しており、これら各光電変換素子Ａ1，Ａ2，Ａ3，…，Ａn-1，Ａn各々に対応して、各光電変換素子の電気信号の出力部と共通出力線２との間をオン／オフする選択スイッチＳＷ1，ＳＷ2，ＳＷ3，…，ＳＷn-1，ＳＷnが設けられている。ここで、上記光電変換素子としては、照射された光の光量に対応した電荷が生成されるフォトトランジスタ（ｎｐｎ型）及びフォトダイオードなどが用いられる。また、上記各選択スイッチは、ＭＯＳトランジスタ（例えば、ｎチャネル型ＭＯＳトランジスタ）で形成され、ドレイン（一端）が対応する光電変換素子の出力信号の出力部に接続され、ソースが共通出力線２に接続されている。選択スイッチがオンすることにより、選択スイッチに接続された光電変換素子の出力部が共通出力線２と電気的に接続される。すなわち、各光電変換素子は電源と選択スイッチの一端との間に直列に介挿されている。

走査回路１は、フリップフロップを直列に接続して形成したシフトレジスタであり、例えば、伝達されるデータとなるパルスφSIが外部端子ＴSIから入力され、所定の周期のパルスφckの立ち上がりエッジに同期して、このデータが伝達され、順次、パルスφS1，φS2，φS3，，φSn-1，φSnを出力する。ここで、走査回路１におけるパルスφS1，φS2，φS3，，φSn-1，φSnが出力される端子は、それぞれ上記選択スイッチＳＷ1，ＳＷ2，ＳＷ3，…，ＳＷn-1，ＳＷnのゲートに接続されている。スイッチＳＷ1，ＳＷ2，ＳＷ3，…，ＳＷn-1，ＳＷn各々は、それぞれ対応するパルスφS1，φS2，φS3，，φSn-1，φSnが入力されるとオフからオン状態となり、パルスが入力されている期間オン状態となり、パルスの入力されていない期間オフ状態となる。すなわち、走査回路１は、順次、入力されるパルスφckの周期によって、選択スイッチＳＷ1，ＳＷ2，ＳＷ3，…，ＳＷn-1，ＳＷn各々を、順番にオン／オフ制御している。また、走査回路１は、シフトされるデータがパルスφSnとして出力されるとき、同時にデータをφSOとして外部端子ＴSOから出力する。

リセット及び制御回路３は、出力線４と基準電圧線１０とが共通出力線２に対して同時に接続されないように、共通出力線２を出力線４または基準電圧線１０のいずれかに接続するかの制御を行っている。例えば、リセット及び制御回路３は、パルスφckの「Ｌ」レベルの期間に共通出力線２と出力線４とを接続し、パルスφckの「Ｈ」レベルの期間に共通出力線２を基準電圧線１０とを接続する。
スイッチ５は、出力線４を信号出力端子６と接続するか否かの制御を行う。ここで、スイッチ５は、例えば、「Ｈ」レベルのパルスφCSが入力されている期間にオン状態となり、パルスが入力されず、「Ｌ」レベルが入力されてる期間にオフ状態となる。
スイッチ７は、出力線４を基準電圧線１０と接続するか否かの制御を行う。ここで、スイッチ７は、例えば、パルスφckの「Ｈ」レベルの期間に、信号線４と基準電圧線１０とを接続するオン状態となり、パルスφckの「Ｌ」レベルの期間に、信号線４と基準電圧線１０とをオープンとするオフ状態となる。上述したスイッチ５，７は、例えば、ＭＯＳトランジスタにて形成されている。

基準電圧発生回路９は、光電変換素子から出力される電気信号ＡINの電圧レベルと比較する基準電圧ＶREFを生成して出力する。また、基準電圧発生回路９は、基準電圧ＶREFの基準電圧信号を抵抗８を介して基準電圧端子ＴREFから出力する。
差動増幅器１８は、演算増幅器１９と、増幅度を決定する抵抗２０及び２１とから構成されている。抵抗２１は一端が演算増幅器１９の−側入力端子（差動増幅器の他方の入力端）に接続され、他端が演算増幅器１９の出力端子と接続され、すなわち−側入力端子と出力端子との間に介挿されている。抵抗２０は一端が演算増幅器１９の＋側入力端子（差動増幅器の一方の入力端）に接続され、他端が信号入力端子ＴAINに接続されている。
抵抗ＲSIGは一端が演算増幅器１９の＋側入力端子に接続され、他端が基準電圧線１０に接続されている。
また、差動増幅器１８は、基準電圧ＶREFと信号入力端子ＴAINから入力される電気信号ＡINとの電位差を、抵抗２０及び２１で設定された増幅度によって増幅し、増幅された電気信号ＶOUTを出力端子Ｔoutから出力する。

ここで、抵抗ＲSIGを介して、上記＋側入力端子を基準電圧ＶREFに対してプルダウンしている効果について説明する。
一例として、光電変換素子Ａ1から画像情報である電気信号ＡINを読み込み、差動増幅器１８により、基準電圧ＶREFとの差電圧を増幅する場合について説明する。
スイッチＳＷ1がオン状態となると、光電変換素子Ａ1の寄生容量に蓄積された電荷、すなわち充電電圧が電気信号ＡINとして、共通出力線２，信号線４を介して、演算増幅器１９の＋側入力端子へ出力されることになる。

このとき、光電変換素子Ａ1に蓄積された電荷が電流として流れるため、図２に示すように、演算増幅器１９の＋側入力端子の電位は序々に上昇を開始する。図２は、抵抗ＲSIGの電流値を変化させて、＋側入力端子の電位の変化を測定し、時刻（横軸）−電圧（縦軸）との関係を示している。
上述したように、上記蓄積された電荷による電流の一部、すなわち抵抗ＲSIGを介して、抵抗ＲSIGの抵抗値に対応した電流が基準電圧線１０に対して流れ込むこととなる。
したがって、演算増幅器１９の＋側入力端子の電位は、スイッチＳＷ1から供給される電流と、抵抗ＲSIGを介して基準電圧線１０に対して流れ出す電流との差によって上昇することとなる。

これにより、演算増幅器１９の＋側入力端子の電位は上昇するが、電位の上昇に伴い、抵抗ＲSIGに流れる電流量が増加し、電位の上昇が抑えられることとなり、また充電された電荷が減少するに従い、電位の上昇が低くなることになる。
したがって、明度のレベルやセンサの光の取り込みの時間（センサの走査速度）で決定される、光電変換素子に入力される光の光量に対応させて、すなわちスイッチＳＷ1からの電流に対応させて、抵抗ＲSIGの抵抗値を適時設定する。例えば、使用環境において測定される光量の最大値及び中間値にて、図２に示すように抵抗値を変化させて電位変化の実験を行い、この実験値に基づいて、最大値及び中間値双方がほぼフラットな変化を示す抵抗値を最適値として設定を行う。

これにより、演算増幅器１９の＋側入力端子に対し、パルスφclkが「Ｌ」レベルの期間、すなわち差動増幅器２１が基準電圧ＶREFとの差分を増幅し、次段の回路に対して出力信号ＶOUTを出力する期間において、電気信号ＡINの波形を、従来の三角波形状に比較してフラットな状態にすることが図２から読み取ることができる。
すなわち、図２においては、負荷抵抗としての抵抗ＲSIGが無い場合、出力値が２０００ｍＶであり、１００ｎｓで１５０ｍＶの変動があるが、１８ｋΩの抵抗ＲSIGを付加した場合、出力値が１４００ｍＶであり、１００ｎｓで１０ｍＶの変動となる。抵抗値が１８ｋΩの抵抗ＲSIGを付加した場合、感度（ダイナミックレンジ）が３０％ほど低下するが、変動量は６．７％（１０ｍＶ／１５０ｍＶ）に改善するため、全体的なＳ／Ｎ比が向上することが判る。

次に、図１及び図３を参照し、一実施形態の動作例を説明する。図３は、図１のイメージセンサの動作例を説明するタイミングチャートである。
図１に示すイメージセンサの半導体素子に対し、画像データの取り込みの動作を開始させる際、半導体素子を動作イネーブル状態とするため、図示しない端子から「Ｈ」レベルのφCSのパルスを供給する。これにより、スイッチ５がオン状態となり、信号線４と信号出力端子６とが電気的に接続される。また、出力信号端子６と端子ＴAINとは電気的に接続されている。

そして、時刻ｔ1において、外部回路より、所定の周期にてパルスφclk（クロックパルス）の入力を開始し、また伝達されるデータとして「Ｈ」レベルのパルスφSIを入力する。
これにより、走査回路１に対して、パルスφSI及びパルスφclkが入力されることになる。パルスφclkが「Ｈ」レベルとなるため、スイッチ７がオン状態となり、信号線４が基準電圧線１０に接続され、信号線４の電位が電圧ＶREFにリセットされる。
また、リセット及び制御回路３は、パルスφclkが「Ｈ」レベルとなるため、共通出力線２を基準電圧線１０に接続し、共通出力線２の電位を電圧ＶREFにリセットする。

次に、時刻ｔ2において、パルスφclkが「Ｌ」レベルに遷移する。ここで、走査回路１は、パルスφclkの立ち下がりにて、パルスφSIの「Ｈ」レベルのデータを取り込み、「Ｈ」レベルのパルスφS1として出力する。すなわち、走査回路１は、パルスφclkの立ち下がりに同期して、「Ｈ」レベルのパルスφS1として出力する。
このとき、リセット及び制御回路３は、パルスφclkが「Ｌ」レベルとなるため、共通出力線２を、基準電圧線１０から切り離し、信号線４に接続する。
また、パルスφclkが「Ｌ」レベルとなるため、スイッチ７はオフ状態となり、信号線４が基準電圧線１０から切り離される。

このとき、スイッチＳＷ1は、「Ｈ」レベルのパルスφS1が入力されるため、オン状態となる。これにより、スイッチＳＷ1の出力部と共通出力線２が接続され、光電変換素子Ａ1の寄生容量に蓄積された電荷、すなわち充電電圧が電気信号ＡINとして、共通出力線２，信号線４を介して、演算増幅器１９の＋側入力端子へ出力される。このとき、各光電変換素子に光を入射されるか否かはシャッタの開閉により、光電変換素子の全面を覆うか否かによって制御する。
ここで、蓄積された電荷が電流として流れるため、図３（または図２）に示すように、演算増幅器１９の＋側入力端子の電位は序々に上昇を開始する。

しかしながら、抵抗ＲSIGを介して、抵抗ＲSIGの抵抗値に対応した電流が基準電圧線１０に対して流れ込むこととなる。
したがって、演算増幅器１９の＋側入力端子の電位は、スイッチＳＷ1から供給される電流と、抵抗ＲSIGを介して流れ出す電流との差によって上昇することとなる。
これにより、演算増幅器１９の＋側入力端子の電位は上昇するが、電位の上昇に伴い、抵抗ＲSIGに流れる電流量が増加し、電位の上昇が抑えられることとなり、また充電された電荷が減少するに従い、電位の上昇が低くなることになる。

したがって、スイッチＳＷ1からの電流に対応して、抵抗ＲSIGの抵抗値を設定することにより、演算増幅器１９の＋側入力端子に対し、パルスφclkが「Ｌ」レベルの期間、すなわち差動増幅器２１が次段の回路に対して出力信号ＶOUTを出力する期間、電気信号ＡINの波形を、従来の三角波形状に比較してフラットな状態にすることができる。
すなわち、負荷抵抗である抵抗ＲSIGを設けることにより、全体的なダイナミックレンジの幅が狭く、すなわち感度が低下するが、三角波の上部部分を、負荷抵抗により基準電位ＶREFに引き下げて、平坦化することができるため、画像信号（電気信号ＡIN）の取り込みにおける全体的なＳ／Ｎ比を向上させることになる。

次に、時刻ｔ3において、パルスφclkが立ち上がり、「Ｈ」レベルとなると、リセット及び制御回路３は、共通出力線２を信号線４から切り離し、基準電圧線１０に接続し、共通出力線２の電位を電圧ＶREFへリセットする。
また、スイッチ７もパルスφclkが「Ｈ」レベルとなると、オン状態となり、信号線４を基準電圧線１０へ接続し、信号線４の電位を電圧ＶREFへリセットする。
このとき、パルスφS1が「Ｈ」レベルのため、光電変換素子Ａ1の寄生容量に蓄積された電荷が放電され、光電変換素子Ａ1の出力部の電位が電圧ＶREFにリセットされる。

次に、時刻ｔ4において、パルスφclkが「Ｌ」レベルに遷移する。ここで、走査回路１は、パルスφclkの立ち下がりにて、パルスφS1の「Ｈ」レベルのデータを取り込み、「Ｈ」レベルのパルスφS2として出力する。すなわち、走査回路１は、パルスφclkの立ち下がりに同期して、パルスφS1を「Ｈ」レベルから「Ｌ」レベルへ遷移させるとともに、この「Ｈ」レベルのパルスφS1（すなわちφSIとして入力されたデータ）をシフトさせ、「Ｈ」レベルのパルスφS2として出力する。
このとき、リセット及び制御回路３は、パルスφclkが「Ｌ」レベルとなるため、共通出力線２を、基準電圧線１０から切り離し、信号線４に接続する。
また、パルスφclkが「Ｌ」レベルとなるため、スイッチ７はオフ状態となり、信号線４が基準電圧線１０から切り離される。

このとき、スイッチＳＷ2は、「Ｈ」レベルのパルスφS2が入力されるため、オン状態となる。これにより、スイッチＳＷ2の出力部と共通出力線２が接続され、光電変換素子Ａ2の寄生容量に蓄積された電荷、すなわち充電電圧が電気信号ＡINとして、共通出力線２，信号線４を介して、演算増幅器１９の＋側入力端子へ出力される。
ここで、蓄積された電荷が電流として流れるため、時刻ｔ2において説明したように、演算増幅器１９の＋側入力端子の電位は序々に上昇を開始する。
以下、時刻ｔ2の動作と同様のため、詳細な動作の説明を省略する。

上述したように、走査回路１は、パルスφclkが「Ｈ」レベルから「Ｌ」レベル、また「Ｌ」レベルから「Ｈ」レベルへと変化する毎に、順次、パルスφSIのデータをシフトさせ、パルスφS3，φS4，…，φSn-1，φSnを順番に、パルスφS1及びφS2と同様に「Ｈ」レベルにて出力させる。これにより、スイッチＳＷ3，…，ＳＷn-1，ＳＷn各々は、パルスφS3，φS4，…，φSn-1，φSnがそれぞれ順に「Ｈ」レベルで入力されるため、順次オン状態となり、光電変換素子Ａ3，…，Ａn-1，Ａnの出力部を、対応するタイミングにて共通出力線２へ接続する。
そして、差動増幅器１８は、スイッチＳＷ3，…，ＳＷn-1，ＳＷnから、順次入力される電気信号ＡINの電圧値と、電圧ＶREFとの電位差を増幅し、出力信号ＶOUTとして出力する。

また、上述した抵抗ＲSIGは、半導体素子を製造するプロセス工程において、固定の抵抗値で形成しても良いし、図４に示すように、抵抗値を調整可能に形成してもよい。
図４（ａ）の構成は、抵抗ＲSIGが直列に各々抵抗値の異なる、または等しい複数の抵抗から形成され、複数のプロセス工程における配線工程において、配線を形成するメタルマスクにより、所定の抵抗の両端をショート（バイパス）させ、使用用途に対応した所望の抵抗値に調整する。これにより、対象となる明度レベルや動作速度に対応させることが可能となるため、１つの種類の半導体素子を各種用途に用いることができ、製造コストを削減することができる。

次に、図４（ｂ）の構成は、図４（ａ）と同様に、抵抗ＲSIGが直列に各々抵抗値の異なる、または等しい複数の抵抗から形成され、各抵抗の間がヒューズによりショートされて構成されている。このため、図４（ｂ）の構成によれば、 各々プロセス工程が終了した後、任意にヒューズを切断して、抵抗ＲSIGを所望の抵抗値に調整することができる。このため、半導体素子の出荷後に、利用者自身でも使用する用途に対応して抵抗ＲSIGの抵抗値を調整することができ、図４（ａ）に対して汎用性を高くすることができ、メタルマスクを変更する必要が無く、より製造コストを削減することができる。

次に、図４（ｃ）の構成は、図４（ａ）と同様に、抵抗ＲSIGが直列に各々抵抗値の異なる、または等しい複数の抵抗から形成されている。ここで、図４（ｃ）の構成は、各抵抗間にオン／オフ制御されるスイッチが設けられている。すなわち、各スイッチをオン／オフ制御することにより、任意の抵抗間をショートさせ、抵抗ＲSIGを所望の抵抗値に調整することができる。図に示すように、抵抗値制御回路は、いずれのスイッチをオンまたはオフとするかを示す制御信号が入力されることにより、各スイッチのオン／オフ制御を行う。このため、半導体素子の出荷後に、利用者自身でも使用する用途に対応して抵抗ＲSIGの抵抗値を調整することができ、図４（ａ）に対して汎用性を高くすることができ、メタルマスクを変更する必要が無く、より製造コストを削減することができる。さらに、使用用途が変更された場合、制御信号を変更することにより、抵抗ＲSIGの抵抗値を再調整することができるため、図４（ｂ）の構成に比較して自由度を向上させることができる。

＜第２の実施形態＞
図５に第１の実施形態によるイメージセンサを直列に接続し、画像情報を読み取るドット数を増加させた構成を示す概念図である。
１チップ目の外部端子ＴSOが２チップ目の外部端子ＴSIに接続され、２チップ目の外部端子ＴSOが３チップ目の外部端子ＴSIに接続され、…、ｎ−１チップ目の外部端子ＴSOがｎチップ目の外部端子ＴSIへ接続されている。これにより、１チップ目の外部端子ＴSOに入力された「Ｈ」レベルのパルスφSIがデータとして、パルスφclkにより、１チップ目の走査回路１から、２チップ目の走査回路１、…、ｎチップ目の走査回路１へと順次シフトされていき、各チップ（半導体素子）における光電変換素子Ａ1〜Ａnのデータを、各チップの信号出力端子６から出力させることとなる。

図５の構成の場合、各チップから出力される電気信号ＡINの増幅を１チップ目の差動増幅器１８を用いている。このため、１チップ目からｎチップ目までの信号出力端子６を、１チップ目の端子ＴAINへ接続している。使用するチップに対して、「Ｈ」レベルのパルスφCSを与えて活性化させて、共通信号線２を信号線４を介して信号出力端子６へ接続して、各スイッチＳＷから電気信号ＡINを出力させるチップの選択を行う。この構成により、各チップから出力される電気信号ＡINが１チップ目に入力され、１チップ目の差動増幅器１８により、電気信号ＡINの電圧と、基準電圧ＶREFとの差分が増幅され、順次出力信号ＶOUTとして出力される。
また、基準電圧ＶREFは、全てのチップの基準電圧端子ＴREFを接続し、電圧を安定化するコンデンサ１２を接続して用いる。これにより、抵抗８により、各チップの基準電圧発生回路９が生成する電圧ＶREFが平均化される。また、図５に示すように、外部に基準電圧発生回路１３を設けても良い。
各チップの内部の動作は、第１の実施形態で説明したため、詳細な説明を省略する。

＜第３の実施形態＞
図６に示すように、半導体素子の内部に差動増幅器１８が設けられていない場合、図７に示すように、外部に差動増幅器１８Aを設ける必要がある。この差動増幅器１８Aは、図１の差動増幅器１８と同様に、演算増幅器１９A，抵抗２０A及び抵抗２１Aにより構成され、抵抗２０A及び抵抗２１Aの抵抗値により増幅度が設定されている。
また、図７のように複数のチップを接続して用いる場合、各チップのチップの基準電圧端子ＴREFを接続し、第２の実施形態のように各チップの基準電圧ＶREFを平均化して用いる。このとき、演算増幅器１９Aの＋側入力端子に接続される抵抗ＲSIGは、いずれかのチップ、図７では１番目のチップを採用している。これにより、第３の実施形態により、１番目のチップの抵抗ＲSIGを用いて、演算増幅器１９Aの＋側入力端子を基準電圧ＶREFに引き下げることとなる。したがって、共通結線後に共通の負荷を設けることとなるため、チップ間の特性のバラツキが出にくく、精度の高い画像信号の取り込みが行える。

第１から第３の実施形態において、光電変換素子が光が照射されることにより電荷を蓄積し、電気信号ＡINの電圧レベルを、基準電圧ＶREFに対して上昇させるする構成で説明したが、光を照射することにより、基準電圧ＶREFに対して電気信号ＡINの電圧レベルを下降させる構成としても、本発明を適用することができる。

本発明の第１の実施形態によるイメージセンサの構成例を示すブロック図である。 本発明の第１の実施形態（及び第２，第３の実施形態）における抵抗ＧSIGの抵抗値を変化させた場合の＋側入力端子の電位の変化を測定したグラフである。 図１におけるイメージセンサの動作を説明するタイミングチャートである。 抵抗ＲSIGの構成例を説明する概念図である。 本発明の第１の実施形態によるイメージセンサを、直列に接続して構成した第２の実施形態のイメージセンサを説明する概念図である。 本発明の第３の実施形態によるイメージセンサの構成例を示すブロック図である。 本発明の第３の実施形態を直列に接続して用いる構成を説明する概念図である。 従来例によるイメージセンサの構成例を示すブロック図である。

符号の説明

１…走査回路
２…共通出力線
３…リセット及び制御回路
４…信号線
５，７…スイッチ
６…出力信号端子
８，２０，２１，２０A，２１A，ＲSIG…抵抗
９，１３…基準電圧発生回路
１０…基準電圧線
１２…コンデンサ
１８…差動増幅器
１９…演算増幅器
Ａ1，Ａ2，Ａ3，Ａn-1，Ａn…光電変換素子
ＳＷ1，ＳＷ2，ＳＷ3，ＳＷn-1，ＳＷn…選択スイッチ

Claims (6)

1. 入力する光信号を明度レベルに対応した電圧の電気信号に変換する光電変換素子と、
   該光電変換素子に対応して設けられ、各光電変換素子の電気信号の出力部と共通出力線との間をオン／オフする選択スイッチと、
   入力されるパルスに従い、順次前記選択スイッチをオン／オフ制御する走査回路と、
   一方の入力端子から入力される前記電気信号と、他方の入力端子から入力される基準電圧との差電圧を増幅する差動増幅器と、
   前記電気信号が入力される、該差動増幅器の一方の入力端子に一端が接続され、他端に前記基準電圧が入力された抵抗と
   を有することを特徴とするイメージセンサ。
2. 前記差動増幅器において、前記一方の入力端子の電位の上昇が、選択スイッチから供給される電流量と、前記抵抗に流れる電流量との差によることを特徴とする請求項１記載のイメージセンサ。
3. 前記抵抗の抵抗値が、入力される光量に対応して設定されることを特徴とする請求項１または請求項２に記載のイメージセンサ。
4. 前記抵抗が直列に接続された複数の抵抗から構成され、各抵抗間をショートするか否かにより、抵抗値を調整することを特徴とする請求項１から請求項３のいずれかに記載のイメージセンサ。
5. 前記光電変換素子，スイッチング回路，差動増幅器及び走査回路が、同一基板上に形成されて集積化されていることを特徴とするイメージセンサ
6. 複数のイメージセンサを縦列に接続させて用いる際、いずれかのイメージセンサの差動増幅器を使用するため、
   前記走査回路が縦列に接続できるシフトレジスタにより構成され、共通出力線を共有するための端子が設けられ、前記差動増幅器の一方の入力端子が外部端子として設けられていることを特徴とする請求項５に記載のイメージセンサ。

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