JP2007173444A - 半導体装置 - Google Patents

Abstract

【課題】 端子に静電気が印加されたときに、出力トランジスタを“ＯＮ”するのを抑制して出力トランジスタのＥＳＤ耐圧を向上させる。
【解決手段】 出力部１には、出力保護回路２、出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１、Ｎｃｈ ＭＯＳトランジスタＮＴ１、インバータＩＮＶ１、保護ダイオードＰＤ１、保護ダイオードＰＤ２、及び抵抗２が設けられ、出力保護回路２には、出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１、抵抗Ｒ１、抵抗Ｒ３、ダイオードＤ２、ダイオードＤ３、及びダイオードＤｎが設けられている。出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１は、静電気が端子に印加されたときに“ＯＮ”（動作）して出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１のゲート電圧とソース電圧を略同一にする動作をする。
【選択図】 図１

Description

本発明は、出力部に静電破壊防止用の出力保護回路を有する半導体装置に関する。

半導体装置には、入力端子や出力端子などに印加される静電気から、内部のトランジスタや回路を保護する静電保護素子や静電保護回路が設けられている。静電保護素子や静電保護回路は、ダイオード、抵抗、トランジスタなどを用いて形成されている（例えば、特許文献１参照。）。

特許文献１などに記載されているオープンドレインの出力トランジスタでは、静電気が印加されたときに、出力トランジスタを保護するダイオードがドレインとソースの間に設けられている。端子に静電気が印加されたとき、出力トランジスタのドレイン・ソース間に電圧が印加され、出力トランジスタのゲート・ドレイン間容量を介してゲート・ソース間に電位差が発生し、出力トランジスタが“ＯＮ”する可能性がある。出力トランジスタが“ＯＮ”してドレイン・ソース間耐圧が保護ダイオードの耐圧よりも低下すると、保護ダイオードに電流が流れずに出力トランジスタに過電流が発生する。このためＥＳＤ（Electro Static Discharge）耐圧が低下し、出力トランジスタに流れる過電流により出力トランジスタを含む半導体装置が熱破壊する可能性がある。
特開平１１−５４７１１号公報（頁６、図５）

本発明は、端子に静電気が印加されたときに、出力保護回路内に設けられたトランジスタが“ＯＮ”して出力トランジスタを“ＯＦＦ”させ、出力トランジスタに流れる過電流を防止してＥＳＤ耐圧を向上できる半導体装置を提供することにある。

上記目的を達成するために、本発明の一態様の半導体装置は、高電位側電源と低電位側電源の間に設けられ、前記低電位側電源側の第１の電極が出力端子に接続され、第２の電極が前記高電位側電源に接続され、制御電極に入力される信号をドライブして前記出力端子に出力する出力トランジスタと、第１の電極が前記出力トランジスタの制御電極に接続され、第２の電極が前記高電位側電源に接続された出力保護トランジスタと、カソードが前記高電位側電源に接続され、アノードが前記出力保護トランジスタの制御電極に接続された第１のダイオードと、カソードが前記第１のダイオードのアノード及び前記出力保護トランジスタの制御電極に接続され、アノードが前記出力端子に接続された第２のダイオードとを具備することを特徴とする。

更に、上記目的を達成するために、本発明の他態様の半導体装置は、高電位側電源と低電位側電源の間に設けられ、前記高電位側電源側の第１の電極が出力端子に接続され、第２の電極が前記低電位側電源に接続され、制御電極に入力される信号をドライブして前記出力端子に出力する出力トランジスタと、第１の電極が前記出力トランジスタの制御電極に接続され、第２の電極が前記低電位側電源に接続された出力保護トランジスタと、カソードが前記出力保護トランジスタの制御電極に接続され、アノードが前記低電位側電源に接続された第１のダイオードと、カソードが前記出力端子に接続され、アノードが第１のダイオードのカノード及び前記出力保護トランジスタの制御電極に接続された第２のダイオードとを具備することを特徴とする。

本発明によれば、端子に静電気が印加されたときに、出力保護回路内に設けられたトランジスタが“ＯＮ”して出力トランジスタを“ＯＦＦ”させ、出力トランジスタに流れる過電流を防止してＥＳＤ耐圧を向上できる半導体装置を提供することができる。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１は半導体装置の出力部を示す回路図である。本実施例では、静電気が印加されたときに、出力Ｐｃｈ ＭＯＳトランジスタに過電流が流れないように、出力Ｐｃｈ ＭＯＳトランジスタを“ＯＦＦ”させる出力保護Ｐｃｈ ＭＯＳトランジスタを設けている。

図１に示すように、半導体装置２０には、出力部１、入力端子Ｐｉｎ、及び出力端子Ｐｏｕｔが設けられている。入力端子Ｐｉｎから入力された入力信号Ｉｎは、図示しない半導体装置２０内部で信号処理され、その信号が出力部１に入力され、ドライブされた信号が出力信号Ｏｕｔとして出力端子Ｐｏｕｔに出力される。

出力部１には、出力保護回路２、出力Ｐｃｈ ＭＯＳ（Metal Oxide Semiconductor）トランジスタＰＯＴ１、Ｎｃｈ ＭＯＳトランジスタＮＴ１、インバータＩＮＶ１、保護ダイオードＰＤ１、保護ダイオードＰＤ２、及び抵抗２が設けられている。なお、ＭＯＳトランジスタは、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor）とも呼称される。

出力保護回路２には、出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１、抵抗Ｒ１、抵抗Ｒ３、ダイオードＤ２、ダイオードＤ３、及びダイオードＤｎが設けられている。

ダイオードＤ１は、カソードが高電位側電源Ｖｃｃに接続され、アノードが出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１のゲート（制御電極）に接続され、静電気が印加されたとき、出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１のゲート（制御電極）の静電破壊を抑制する。抵抗Ｒ１は、一端が高電位側電源Ｖｃｃに接続され、多端が出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１のゲート（制御電極）に接続され、静電気が印加されたとき、出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１のゲート（制御電極）の静電破壊を抑制する。

抵抗Ｒ３は、一端が高電位側電源Ｖｃｃに接続され、多端が出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１のゲート（制御電極）に接続され、静電気が印加されたとき、出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１のゲート（制御電極）の静電破壊を抑制する。ダイオードＤ２は、カソードが高電位側電源Ｖｃｃに接続され、アノードが出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１のゲート（制御電極）及び抵抗Ｒ３の他端に接続され、静電気が印加されたとき、出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１のゲート（制御電極）の静電破壊を抑制する。

出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１は、ソース（第２の電極）が高電位側電源Ｖｃｃに接続され、ドレイン（第１の電極）が出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１のゲート（制御電極）に接続され、静電気が印加されたときに“ＯＮ”（動作）して出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１のゲート電圧（Ｖｇ）とソース電圧（Ｖｓ）を略同一にする動作をする。

ダイオードＤ３乃至ダイオードＤｎは、カソード側が高電位側電源Ｖｃｃに接続され、アノード側が出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１のドレイン（第１の電極）と出力端子Ｐｏｕｔに接続され、（ｎ−２、ただｎは４以上）個縦続接続されている。ここで、ダイオードＤ１乃至Ｄｎは、例えば、ツェナーダイオードから構成されている。

高電位側電源Ｖｃｃと出力端子Ｐｏｕｔの間に（ｎ−１）個縦続接続されたダイオードＤ２乃至Ｄｎは、（ｎ−１）個のツェナー電圧以上の電圧が印加されたときに動作する。また、ダイオードＤ３乃至Ｄｎは、出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１のゲート（制御電極）と出力端子Ｐｏｕｔの間を所定の電圧差になるように設けられている。

インバータＩＮＶ１は、図示しない半導体装置２０内部で信号処理された信号を入力して、その反転信号を出力する。Ｎｃｈ ＭＯＳトランジスタＮＴ１は、ドレインが出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１のドレイン（第１の電極）、抵抗Ｒ１の他端、ダイオードＤ１のアノード、及び出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１のゲート（制御電極）に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにインバータＩＮＶ１から出力された信号を入力する。

出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１は、ソース（第２の電極）が高電位側電源Ｖｃｃに接続され、ドレイン（第１の電極）が出力端子Ｐｏｕｔに接続され、ゲート（制御電極）にＮｃｈ ＭＯＳトランジスタＮＴ１のドレイン側から出力される信号を入力する。抵抗Ｒ２は、一端がダイオードＤｎのアノードと出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１のドレイン（第１の電極）に接続され、他端が低電位側電源Ｖｓｓに接続されている。出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１のドレインと抵抗Ｒ２の間から、出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１でドライブされた信号が出力信号Ｏｕｔとして出力端子Ｐｏｕｔに出力される。

保護ダイオードＰＤ１は、カソードが高電位側電源Ｖｃｃに接続され、アノードが出力端子Ｐｏｕｔと保護ダイオードＰＤ２のカソードに接続され、保護ダイオードＰＤ２のアノードは低電位側電源Ｖｓｓに接続されている。保護ダイオードＰＤ１及びＰＤ２は、静電気が印加されたときに、出力部１に設けられている素子の静電破壊を抑制する働きをする。

通常使用時の電圧よりも高電圧な静電気が高電位側電源Ｖｄｄ端子と出力端子Ｐｏｕｔの間に印加（高電位側電源Ｖｄｄ端子に（＋））されたとき、まず、出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１及び出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１のソースが昇圧される。次に、ダイオードＤ１及び抵抗Ｒ１などの寄生容量成分により、出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１のゲートがソースよりも若干遅れて昇圧されるので出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１が“ＯＮ”（動作）する。並行して、出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１のソース・ドレイン間に縦続接続されている（ｎ−１）個のダイオードにより（（ｎ−２）／（ｎ−１））分割された電圧がソースよりも若干遅れて出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１のゲートに印加されるので出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１が“ＯＮ”（動作）し、出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１を“OFF”する動作をする。

ここで、出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１と出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１が略同時に“動作”するようにするには、出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１と出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１のスイッチングの立ち上がり時間（ｔｒ）が略同一になるように、同一ＣＨ型で、容量、インピーダンス、閾値電圧等の特性が略同一な出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１と出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１を形成するのが好ましい。

また、ダイオードＤ１とダイオードＤ２は、容量、耐圧などの特性を略同一に形成するのが好ましい。抵抗Ｒ１と抵抗Ｒ３は、抵抗値などの特性を略同一に形成するのが好ましい。

次に、高電位側電源Ｖｃｃ端子と出力端子Ｐｏｕｔの間に静電気が印加され、高電位側電源Ｖｃｃ端子側が（＋）の電荷が印加されたときの出力トランジスタの動作について図２乃至図４を参照して説明する。図２は静電気が印加されたときの本実施例の出力トランジスタのゲート電圧（Ｖｇ）とソース電圧（Ｖｓ）の変化を示す図、図３は静電気が印加されたときの本実施例の出力トランジスタのドレイン・ソース間電流（Ｉｄｓ）の変化を示す図、図４は静電気が印加されたときの従来の出力トランジスタのゲート電圧（Ｖｇ）及びソース電圧（Ｖｓ）の変化を示す図、図５は静電気が印加されたときの従来の出力トランジスタのドレイン・ソース間電流（Ｉｄｓ）の変化を示す図である。

ここで、図２乃至図４は、高電位側電源Ｖｃｃ端子と出力端子Ｐｏｕｔの間に静電気が印加され、例えば、出力トランジスタＰＯＴ１のソース・ドレイン間に１００Ｖの電圧が時間Ｔ１だけＥＳＤ印加され、その後時間Ｔ２かけて放電されたと想定した場合のシミュレーションした特性図である。なお、従来の出力部には出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１、抵抗Ｒ３、ダイオードＤ２、ダイオードＤ３、及びダイオードＤｎが設けられていない。

図２に示すように、本実施例では、静電気が高電位側電源Ｖｃｃ端子と出力端子Ｐｏｕｔの間に印加（高電位側電源Ｖｃｃ端子が（＋））されると、すぐに出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１のソース電圧（Ｖｓ）とゲート電圧（Ｖｇ）が昇圧される。同時に出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１のソース電圧（Ｖｓ）とゲート電圧（Ｖｇ）が昇圧される。

ここで、出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１のゲート電圧（Ｖｇ）は、並列配置されているダイオード及び抵抗の寄生容量成分により、ソース電圧（Ｖｓ）よりも若干遅れて昇圧される。また、出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１のゲート電圧（Ｖｇ）は、縦続接続された（ｎ−１）個のダイオードにより分割された電圧がソース電圧（Ｖｓ）よりも若干遅れて昇圧される。出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１と出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１のスイッチングの立ち上がり時間（ｔｒ）が略同一に設定されているので、略同時“動作”する。

出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１が“ＯＮ”（動作）した後、出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１のソース電圧（Ｖｓ）とゲート電圧（Ｖｇ）が略同一、即ち、出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１のソース電圧（Ｖｓ）とゲート電圧（Ｖｇ）が略同一にクランプされるので、これ以降放電終了まで出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１は“ＯＦＦ”する。

出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１に流れるドレイン・ソース間電流（Ｉｄｓ）は、図３に示すように、静電気が端子に印加された直後、ごく短期間ソース側からドレイン側に流れるだけである。このため、静電気は出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１のドレイン・ソース電流（Ｉｄｓ）として流れずに、保護ダイオードＰＤ１側に流れる電流として消費される。

なお、静電気が印加されてから出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１が“ＯＮ”（動作）する時間を出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１が“ＯＮ”（動作）する時間よりも遅くした場合、出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１に流れるドレイン・ソース間電流（Ｉｄｓ）がある一定期間過電流として流れるので出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１を含む半導体装置２０が熱破壊する可能性があるので好ましくない。

一方、図４に示すように、従来では、静電気が高電位側電源Ｖｃｃ端子と出力端子Ｐｏｕｔの間に印加（高電位側電源Ｖｃｃ端子が（＋））されると、すぐに出力Ｐｃｈ ＭＯＳトランジスタのソース電圧（Ｖｓ）とゲート電圧（Ｖｇ）が昇圧される。出力Ｐｃｈ ＭＯＳトランジスタのゲート電圧（Ｖｇ）は、ダイオード及び抵抗の影響によりソース電圧（Ｖｓ）よりも若干昇圧速度が遅いのでゲート・ソース間電圧に差が発生し、出力Ｐｃｈ ＭＯＳトランジスタが“ＯＮ”（動作）する。出力Ｐｃｈ ＭＯＳトランジスタが“ＯＮ”（動作）した後、ゲート・ドレイン間寄生容量により時間Ｔ１の後半及び時間Ｔ２の前半の期間、ゲート電圧（Ｖｇ）がドレイン電圧（Ｖｄ ここでは略０Ｖ）側に持ち上げられるので、ソース電圧（Ｖｓ）とゲート電圧（Ｖｇ）の差は大きいままである。

従来の出力Ｐｃｈ ＭＯＳトランジスタに流れるドレイン・ソース間電流（Ｉｄｓ）は、図５に示すように、静電気が端子に印加された直後の期間と出力Ｐｃｈ ＭＯＳトランジスタが“ＯＮ”（動作）した後比較的長い期間流れ、静電気は保護ダイオード側に流れるよりも出力Ｐｃｈ ＭＯＳトランジスタに流れることとなる。つまり、静電気が端子に印加されると、出力Ｐｃｈ ＭＯＳトランジスタが“ＯＮ”（動作）して、“ＯＦＦ”時のドレイン・ソース間耐圧よりも低下し、予め保護ダイオードの耐圧よりも高く設定されていたドレイン・ソース間耐圧が保護ダイオードの耐圧よりも低下したと考えることができる。

次に、出力トランジスタのＥＳＤ（Electro Static Discharge）耐圧について図面を参照して説明する。図６はＨＢＭ（Human Body Model）で評価した出力トランジスタのＥＳＤ耐圧を示す図である。ここで、ＨＢＭでの静電気印加条件は、被試験デバイスである半導体装置２０の高電位側電源Ｖｃｃ端子と出力端子Ｐｏｕｔの間に、充放電キャパシタの容量が１００ｐＦと抵抗値が１．５ＫΩの抵抗を接続して、充放電キャパシタを充放電している。充放電後テスタ−等を用いて半導体装置が劣化或いは破壊しているかの評価を行っている。

図６に示したように、従来では、静電気が印加されると、出力Ｐｃｈ ＭＯＳトランジスタが比較的長い時間“ＯＮ”（動作）して過電流が流れ、低いＥＳＤ耐圧でも出力Ｐｃｈ ＭＯＳトランジスタを含む半導体装置が劣化或いは破壊が発生する。

一方、本実施例では、静電気が印加されると、出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１が“ＯＮ”（動作）するが、出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１も“ＯＮ”（動作）して、すぐに出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１が出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１を“ＯＦＦ”させるので、出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１には過電流が流れない。このため、従来よりもＥＳＤ耐圧が１．９倍向上している。このＥＳＤ耐圧は、半導体装置２０を使用するユーザ要求或いは一般規格を十分満足させる値である。

上述したように、本実施例の半導体装置では、出力保護回路２、出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１、Ｎｃｈ ＭＯＳトランジスタＮＴ１、インバータＩＮＶ１、保護ダイオードＰＤ１、保護ダイオードＰＤ２、及び抵抗２から構成される出力部１が設けられ、出力保護回路２には、出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１、抵抗Ｒ１、抵抗Ｒ３、ダイオードＤ２、ダイオードＤ３、及びダイオードＤｎが設けられている。出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１は、ソースが高電位側電源Ｖｃｃに接続され、ドレインが出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１のゲートに接続され、静電気が端子に印加されたときに出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１と略同時に“動作”し、静電気が印加及び放電される期間出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１のゲート電圧（Ｖｇ）とソース電圧（Ｖｓ）を略同一にする動作をする。

このため、静電気が端子に印加された直後のごく短期間だけ、出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１は“ＯＮ”（動作）してドレイン・ソース間電流を発生するが、この短期間以外の静電気が印加及び放電される期間“ＯＦＦ”してドレイン・ソース間電流を発生しない。印加された静電気は保護ダイオードに流れる電流として消費される。

従って、出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１に過電流が流れないので、出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１を含む出力部１の劣化或いは破壊を抑制することができ、従来よりもＥＳＤ耐圧を向上させることができる。

なお、本実施例では、ＥＳＤ耐圧規格が厳しい比較的高電圧動作の半導体装置に適用した場合について説明し、例えば、出力トランジスタにＤＭＯＳ ＦＥＴ（Double Diffusion Metal Oxide Semiconductor Field Effect transistor）、ＬＤＭＯS（Lateral Double Diffusion Metal Oxide Semiconductor Field Effect transistor）、或いはパワーＭＯＳトランジスタを用いているが、比較的低電圧動作の半導体装置にも適用できる。また、ＭＯＳ トランジスタから構成される半導体装置の代わりにＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect transistor）から構成される半導体装置にも適用できる。

次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図７は半導体装置の出力部を示すブロック図である。本実施例では実施例１のダイオードの一部を抵抗に置き換えている。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図７に示すように、半導体装置２０ａには、出力部１ａ、入力端子Ｐｉｎ、及び出力端子Ｐｏｕｔが設けられている。入力端子Ｐｉｎから入力された入力信号Ｉｎは、図示しない半導体装置２０ａ内部で信号処理され、その信号が出力部１ａに入力され、ドライブされた信号が出力信号Ｏｕｔとして出力端子Ｐｏｕｔに出力される。

出力部１ａには、出力保護回路２ａ、出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１、Ｎｃｈ ＭＯＳトランジスタＮＴ１、インバータＩＮＶ１、保護ダイオードＰＤ１、保護ダイオードＰＤ２、及び抵抗２が設けられている。

出力保護回路２ａには、出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１、抵抗Ｒ１、抵抗Ｒ３、抵抗Ｒ４、ダイオードＤ２、及びダイオードＤ４が設けられている。

抵抗Ｒ４は、一端が出力保護Ｐｃｈ ＭＯＳトランジスタのゲート（制御電極）、抵抗Ｒ３の他端、及びダイオードＤ２のアノードに接続され、他端がダイオードＤ４のカソードに接続されている。ダイオードＤ４のアノードは、出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１のドレイン（第１の電極）と出力端子Ｐｏｕｔに接続されている。ここで、ダイオードＤ４は、例えば、ツェナーダイオードから構成されている。抵抗Ｒ４とダイオードＤ４は、出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１のゲート（制御電極）と出力端子Ｐｏｕｔの間を所定の電圧差になるように設けられている。

上述したように、本実施例の半導体装置では、出力保護回路２ａ、出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１、Ｎｃｈ ＭＯＳトランジスタＮＴ１、インバータＩＮＶ１、保護ダイオードＰＤ１、保護ダイオードＰＤ２、及び抵抗２から構成される出力部１ａが設けられ、出力保護回路２ａには、出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１、抵抗Ｒ１、抵抗Ｒ３、抵抗Ｒ４、ダイオードＤ２、及びダイオードＤ４が設けられている。出力保護Ｐｃｈ ＭＯＳトランジスタＰＰＴ１は、ソースが高電位側電源Ｖｃｃに接続され、ドレインが出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１のゲートに接続され、静電気が端子に印加されたときに出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１と略同時に“動作”し、静電気が印加及び放電される期間出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１のゲート電圧（Ｖｇ）とソース電圧（Ｖｓ）を略同一にする動作をする。

このため、静電気が端子に印加された直後のごく短期間だけ、出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１は“ＯＮ”（動作）してドレイン・ソース間電流を発生するが、この短期間以外の静電気が印加及び放電される期間“ＯＦＦ”してドレイン・ソース間電流を発生しない。印加された静電気は保護ダイオードに流れる電流として消費される。

従って、出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１に過電流が流れないので、出力Ｐｃｈ ＭＯＳトランジスタＰＯＴ１を含む出力部１ａの劣化或いは破壊を抑制することができ、従来よりもＥＳＤ耐圧を向上させることができる。

次に、本発明の実施例３に係る半導体装置について、図面を参照して説明する。図８は半導体装置の出力部を示す回路図である。本実施例では出力トランジスタにＮｃｈ ＭＯＳトランジスタを用いている。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図８に示すように、半導体装置２０ｂには、出力部１ｂ、入力端子Ｐｉｎ、及び出力端子Ｐｏｕｔが設けられている。入力端子Ｐｉｎから入力された入力信号Ｉｎは、図示しない半導体装置２０ｂ内部で信号処理され、その信号が出力部１ｂに入力され、ドライブされた信号が出力信号Ｏｕｔとして出力端子Ｐｏｕｔに出力される。

出力部１ｂには、出力保護回路２ｂ、出力Ｎｃｈ ＭＯＳトランジスタＮＯＴ１、インバータＩＮＶ１、保護ダイオードＰＤ１１、及び抵抗１１が設けられている。

出力保護回路２ｂには、出力保護Ｎｃｈ ＭＯＳトランジスタＰＮＴ１、及びダイオードＤ１１乃至Ｄ１４が設けられている。

ダイオードＤ１１は、カソードが出力Ｎｃｈ ＭＯＳトランジスタＮＯＴ１のゲート（制御電極）に接続され、アノードが低電位側電源Ｖｓｓに接続され、静電気が印加されたとき、出力Ｎｃｈ ＭＯＳトランジスタＮＯＴ１のゲート（制御電極）の静電破壊を抑制する。

ダイオードＤ１２乃至ダイオードＤ１４は、カソード側が出力端子Ｐｏｕｔに接続され、アノード側が低電位側電源Ｖｓｓに接続され、３個縦続接続され、ダイオードＤ１３のアノードとダイオードＤ１４のカソードが出力保護Ｎｃｈ ＭＯＳトランジスタ（ＰＮＴ１）のゲート（制御電極）に接続されている。ダイオードＤ１１乃至Ｄ１４は、例えば、ツェナーダイオードから構成されている。出力端子Ｐｏｕｔと低電位側電源Ｖｓｓの間に３個縦続接続されたダイオードＤ１２乃至Ｄ１４は、３個のツェナー電圧以上の電圧が印加されたときに動作する。

また、ダイオードＤ１２及びＤ１３は、出力保護Ｎｃｈ ＭＯＳトランジスタＰＮＴ１のゲート（制御電極）と出力端子Ｐｏｕｔの間を所定の電圧差になるように設けられている。ダイオードＤ１４は静電気が印加されたとき、出力保護Ｎｃｈ ＭＯＳトランジスタＰＮＴ１のゲート（制御電極）の静電破壊を抑制する。

出力保護Ｎｃｈ ＭＯＳトランジスタＰＮＴ１は、ソース（第２の電極）が低電位側電源Ｖｓｓに接続され、ドレイン（第１の電極）が出力Ｎｃｈ ＭＯＳトランジスタＮＯＴ１のゲート（制御電極）に接続され、静電気が印加されたときに“ＯＮ”（動作）して出力Ｎｃｈ ＭＯＳトランジスタＮＯＴ１のゲート電圧（Ｖｇ）とソース電圧（Ｖｓ）を略同一にする動作をする。

ここで、通常使用時の電圧よりも高電圧な静電気が端子に印加されたときに、出力Ｎｃｈ ＭＯＳトランジスタＮＯＴ１と出力保護Ｎｃｈ ＭＯＳトランジスタＰＮＴ１が略同時に“動作”する、即ち、スイッチングの立ち上がり時間（ｔｒ）が略同一になるように、同一ＣＨ型で、容量、インピーダンス、閾値電圧等の特性が略同一な出力Ｎｃｈ ＭＯＳトランジスタＮＯＴ１と出力保護Ｎｃｈ ＭＯＳトランジスタＰＮＴ１を形成するのが好ましい。

インバータＩＮＶ１は、図示しない半導体装置２０ｂ内部で信号処理された信号を入力して、その反転信号を出力する。抵抗Ｒ１１は、一端が高電位側電源Ｖｃｃに接続され、他端が出力Ｎｃｈ ＭＯＳトランジスタＮＯＴ１のドレイン（第１の電極）と出力端子Ｐｏｕｔに接続されている。

出力Ｎｃｈ ＭＯＳトランジスタＮＯＴ１は、ソース（第２の電極）が低電位側電源Ｖｓｓに接続され、ゲート（制御電極）にインバータＩＮＶ１から出力される信号を入力する。抵抗Ｒ１１と出力Ｎｃｈ ＭＯＳトランジスタＮＯＴ１のドレイン（第１の電極）の間から、出力Ｎｃｈ ＭＯＳトランジスタＮＯＴ１でドライブされた信号が出力信号Ｏｕｔとして出力端子Ｐｏｕｔに出力される。

保護ダイオードＰＤ１１は、カソードが出力端子Ｐｏｕｔに接続され、アノードが低電位側電源に接続され、静電気が印加されたときに、出力部１ｂに設けられている素子の静電破壊を抑制する働きをする。

ここで、ダイオードＤ１１とダイオードＤ１４は、出力Ｎｃｈ ＭＯＳトランジスタＮＯＴ１と出力保護Ｎｃｈ ＭＯＳトランジスタＰＮＴ１が略同時に“動作”するように、容量、耐圧などの特性を略同一に形成するのが好ましい。

上述したように、本実施例の半導体装置では、出力保護回路２ｂ、出力Ｎｃｈ ＭＯＳトランジスタＮＯＴ１、インバータＩＮＶ１、保護ダイオードＰＤ１１、及び抵抗１１から構成される出力部１ｂが設けられ、出力保護回路２ｂには、出力保護Ｎｃｈ ＭＯＳトランジスタＰＮＴ１及びダイオードＤ１１乃至Ｄ１４が設けられている。出力保護Ｎｃｈ ＭＯＳトランジスタＰＮＴ１は、ソースが低電位側電源Ｖｓｓに接続され、ドレインが出力Ｎｃｈ ＭＯＳトランジスタＮＯＴ１のゲートに接続され、静電気が端子に印加されたときに出力Ｎｃｈ ＭＯＳトランジスタＮＯＴ１と略同時に“動作”し、静電気が印加及び放電される期間出力Ｎｃｈ ＭＯＳトランジスタＮＯＴ１のゲート電圧（Ｖｇ）とソース電圧（Ｖｓ）を略同一にする動作をする。

このため、静電気が端子に印加された直後のごく短期間だけ、出力Ｎｃｈ ＭＯＳトランジスタＮＯＴ１は“ＯＮ”（動作）してドレイン・ソース間電流を発生するが、この短期間以外の静電気が印加及び放電される期間“ＯＦＦ”してドレイン・ソース間電流を発生しない。印加された静電気は保護ダイオードに流れる電流として消費される。

従って、出力Ｎｃｈ ＭＯＳトランジスタＮＯＴ１に過電流が流れないので、出力Ｎｃｈ ＭＯＳトランジスタＮＯＴ１を含む出力部１ｂの劣化或いは破壊を抑制することができ、従来よりもＥＳＤ耐圧を向上させることができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

例えば、実施例では出力部に１つの出力トランジスタが設けているが、Ｈｉｇｈサイド側に第１の出力トランジスタとＬｏｗサイド側に第２の出力トランジスタが設けられた出力部に適用してもよい。この場合、第１の出力トランジスタをＥＳＤ保護する出力保護トランジスタには、第１の出力トランジスタと同一ＣＨ型を有し、静電気が印加されたときに略同時に“動作”するものが好ましく、第２の出力トランジスタをＥＳＤ保護する出力保護トランジスタには、第２の出力トランジスタと同一ＣＨ型を有し、静電気が印加されたときに略同時に“動作”するものが好ましい。また、化合物デバイス、例えば、ＧａＡｓ系のＭＥＳＦＥＴ(Metal Semiconductor Field Effect Transistor)やＳｉＣ系のＭＯＳトランジスタなどから構成される半導体装置にも適用できる。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 高電位側電源側に設けられ、第１の電極が出力端子に接続され、第２の電極が前記高電位側電源に接続され、制御電極に入力される第１の信号をドライブして前記出力端子に出力する第１の出力トランジスタと、第１の電極が前記第１の出力トランジスタの制御電極に接続され、第２の電極が前記高電位側電源に接続された第１の出力保護トランジスタと、カソードが前記高電位側電源に接続され、アノードが前記第１の出力保護トランジスタの制御電極に接続された第１のダイオードと、カソードが前記第１のダイオードのアノード及び前記第１の出力保護トランジスタの制御電極に接続され、アノードが前記出力端子に接続された第２のダイオードと、前記低電位側電源側に設けられ、第１の電極が前記出力端子に接続され、第２の電極が前記低電位側電源に接続され、制御電極に入力される第２の信号をドライブして前記出力端子に出力する第２の出力トランジスタと、第１の電極が前記第２の出力トランジスタの制御電極に接続され、第２の電極が前記低電位側電源に接続された第２の出力保護トランジスタと、カソードが前記第２の出力保護トランジスタの制御電極に接続され、アノードが前記低電位側電源に接続された第３のダイオードと、カソードが前記出力端子に接続され、アノードが第３のダイオードのカノード及び前記第２の出力保護トランジスタの制御電極に接続された第４のダイオードとを具備する半導体装置。

（付記２） 前記出力トランジスタと前記出力保護トランジスタは、略同一の前記第１の電極・前記第２の電極間耐圧を有する付記１に記載の半導体装置。

（付記３） 前記ダイオードはツェナーダイオードである付記１に記載の半導体装置。

本発明の実施例１に係る半導体装置の出力部を示す回路図。 本発明の実施例１に係る静電気が印加されたときの本実施例の出力トランジスタのゲート電圧（Ｖｇ）とソース電圧（Ｖｓ）の変化を示す図。 本発明の実施例１に係る静電気が印加されたときの本実施例の出力トランジスタのドレイン・ソース間電流（Ｉｄｓ）の変化を示す図。 本発明の実施例１に係る静電気が印加されたときの従来の出力トランジスタのゲート電圧（Ｖｇ）とソース電圧（Ｖｓ）の変化を示す図。 本発明の実施例１に係る静電気が印加されたときの従来の出力トランジスタのドレイン・ソース間電流（Ｉｄｓ）の変化を示す図。 本発明の実施例１に係るＨＢＭで評価した出力トランジスタのＥＳＤ耐圧を示す図。 本発明の実施例２に係る半導体装置の出力部を示す回路図。 本発明の実施例３に係る半導体装置の出力部を示す回路図。

符号の説明

１、１ａ、１ｂ 出力部
２、２ａ、２ｂ 出力保護回路
２０、２０ａ、２０ｂ 半導体装置
Ｄ１〜Ｄ４、Ｄｎ、Ｄ１１〜Ｄ１４ ダイオード
Ｉｎ 入力信号
ＩＮＶ１ インバータ
ＮＯＴ１ 出力Ｎｃｈ ＭＯＳトランジスタ
ＮＴ１ Ｎｃｈ ＭＯＳトランジスタ
ＰＤ１、ＰＤ２、ＰＤ１１ 保護ダイオード
Ｐｉｎ 入力端子
ＰＮＴ１ 出力保護Ｎｃｈ ＭＯＳトランジスタ
ＰＯＴ１ 出力Ｐｃｈ ＭＯＳトランジスタ
Ｐｏｕｔ 出力端子
ＰＰＴ１ 出力保護Ｐｃｈ ＭＯＳトランジスタ
Ｒ１〜Ｒ４、Ｒ１１ 抵抗
Ｖｃｃ 高電位側電源
Ｖｓｓ 低電位側電源

Claims (5)

1. 高電位側電源と低電位側電源の間に設けられ、前記低電位側電源側の第１の電極が出力端子に接続され、第２の電極が前記高電位側電源に接続され、制御電極に入力される信号をドライブして前記出力端子に出力する出力トランジスタと、
   第１の電極が前記出力トランジスタの制御電極に接続され、第２の電極が前記高電位側電源に接続された出力保護トランジスタと、
   カソードが前記高電位側電源に接続され、アノードが前記出力保護トランジスタの制御電極に接続された第１のダイオードと、
   カソードが前記第１のダイオードのアノード及び前記出力保護トランジスタの制御電極に接続され、アノードが前記出力端子に接続された第２のダイオードと、
   を具備することを特徴とする半導体装置。
2. 更に、カソードが前記高電位側電源に接続され、アノードが前記出力端子に接続された保護ダイオードと、カソードが前記高電位側電源に接続され、アノードが前記出力トランジスタの制御電極に接続された第３のダイオードとを具備する請求項１に記載の半導体装置。
3. 高電位側電源と低電位側電源の間に設けられ、前記高電位側電源側の第１の電極が出力端子に接続され、第２の電極が前記低電位側電源に接続され、制御電極に入力される信号をドライブして前記出力端子に出力する出力トランジスタと、
   第１の電極が前記出力トランジスタの制御電極に接続され、第２の電極が前記低電位側電源に接続された出力保護トランジスタと、
   カソードが前記出力保護トランジスタの制御電極に接続され、アノードが前記低電位側電源に接続された第１のダイオードと、
   カソードが前記出力端子に接続され、アノードが第１のダイオードのカノード及び前記出力保護トランジスタの制御電極に接続された第２のダイオードと、
   を具備することを特徴とする半導体装置。
4. 更に、カソードが前記出力端子に接続され、アノードが前記低電位側電源に接続された保護ダイオードと、カソードが前記出力トランジスタの制御電極に接続され、アノードが前記低電位側電源に接続された第３のダイオードを具備する請求項３に記載の半導体装置。
5. 高電位側電源と低電位側電源の間に設けられ、ドレインが出力端子に接続され、ソースが前記高電位側電源に接続され、ゲートに入力される信号をドライブして前記出力端子に出力する出力Ｐｃｈ ＭＯＳトランジスタと、
   カソードが前記高電位側電源に接続され、アノードが前記出力Ｐｃｈ ＭＯＳトランジスタのゲートに接続された第１のダイオードと、
   一端が前記高電位側電源に接続され、他端が前記出力Ｐｃｈ ＭＯＳトランジスタのゲートに接続された第１の抵抗と、
   ドレインが前記出力Ｐｃｈ ＭＯＳトランジスタのゲートに接続され、ソースが前記高電位側電源に接続された出力保護Ｐｃｈ ＭＯＳトランジスタと、
   一端が前記高電位側電源に接続され、他端が前記出力保護Ｐｃｈ ＭＯＳトランジスタのゲートに接続された第２の抵抗と、
   カソードが前記高電位側電源に接続され、アノードが前記出力保護Ｐｃｈ ＭＯＳトランジスタのゲートに接続された第２のダイオードと、
   カソード側が前記第２のダイオードのアノード及び前記出力保護Ｐｃｈ ＭＯＳトランジスタのゲートに接続され、アノード側が前記出力端子に接続された１段或いは縦続接続された複数段のダイオードと、
   カソード側が前記高電位側電源に接続され、アノードが前記出力端子に接続された保護ダイオードと、
   を具備することを特徴とする半導体装置。

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