JP2007165860A - Display device and method of manufacturing same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a display device having a reduced wiring resistance, in which signal delay, dullness of waveforms, and the like are decreased. <P>SOLUTION: A first conductive film is formed; a resist is selectively formed over the first conductive film; a second conductive film is formed over the first conductive film and the resist; the second conductive film formed over the resist is removed while the resist is removed; a third conductive film is formed so as to cover the second conductive film formed over the first conductive film; the first conductive film and the third conductive film are selectively etched; and a plurality of wirings and electrodes are formed. Thus, wirings using a low resistance material can be formed in a large-sized panel, and thus, a problem of signal delay etc. can be solved. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は表示装置及びその作製方法に係り、特にそれらの配線技術に関する。   The present invention relates to a display device and a manufacturing method thereof, and more particularly to a wiring technique thereof.

近年、液晶表示装置（ＬＣＤ）やエレクトロルミネッセンス（ＥＬ）表示装置に代表されるフラットパネルディスプレイ（ＦＰＤ）は、これまでのＣＲＴ（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ）に替わる表示装置として注目を集めている。特にアクティブマトリクス駆動の大型液晶パネルを搭載した大画面液晶テレビの開発は、液晶パネルメーカーにとって注力すべき重要な課題になっている。また、大画面のＥＬテレビの開発も盛んに行われている。   In recent years, flat panel displays (FPD) typified by liquid crystal display devices (LCD) and electroluminescence (EL) display devices have attracted attention as display devices that replace conventional CRTs (Cathode Ray Tubes). In particular, the development of large-screen liquid crystal televisions equipped with large liquid crystal panels driven by an active matrix has become an important issue for LCD panel manufacturers to focus on. In addition, development of large-screen EL televisions has been actively conducted.

従来、液晶表示装置やエレクトロルミネッセンス表示装置においては、配線材料として主にアルミニウム（Ａｌ）が用いられていた。近年の表示用パネルの大型化に伴い、ゲート配線やソース配線の配線長が長くなることに起因して、信号遅延の問題が生じている。   Conventionally, in liquid crystal display devices and electroluminescent display devices, aluminum (Al) has been mainly used as a wiring material. With the recent increase in the size of display panels, the problem of signal delay has arisen due to the increased wiring length of gate wiring and source wiring.

この問題を解決するためには、現在配線として用いられているアルミニウムと比較して電気抵抗率の低い材料、例えば、銅（Ｃｕ）を用いることが有効である。しかし、銅は可動性を有する元素であるため、配線材料として用いた場合には半導体素子の劣化が問題となる。集積回路においては、例えば特許文献１に示されるような、いわゆる「ダマシン」手法を用いることによりこの問題を解決している。
特開平１１−４５８８３号公報 In order to solve this problem, it is effective to use a material having a low electrical resistivity, for example, copper (Cu) as compared with aluminum currently used as wiring. However, since copper is an element having mobility, degradation of the semiconductor element becomes a problem when used as a wiring material. In an integrated circuit, this problem is solved by using a so-called “damascene” technique as disclosed in Patent Document 1, for example.
Japanese Patent Laid-Open No. 11-45883

「ダマシン」手法をパネル作製に用いるにあたって、問題となるのが研磨工程（平坦化工程）の存在である。Ｓｉウエハを用いた集積回路では、ウエハサイズが３００ｍｍφ程度であるのに対して、ガラス基板は１ｍ角を超えており、基板を均一に研磨するのが困難である。このような理由から、「ダマシン」手法をパネル作製に用いることは実用的ではなく、パネルに銅配線を用いるためには「ダマシン」手法に代わる配線形成方法が必要となる。   When using the “damascene” method for panel manufacture, the problem is the presence of a polishing process (planarization process). In an integrated circuit using a Si wafer, the wafer size is about 300 mmφ, whereas the glass substrate exceeds 1 m square, and it is difficult to polish the substrate uniformly. For this reason, it is not practical to use the “damascene” technique for panel manufacture, and in order to use copper wiring for the panel, a wiring forming method that replaces the “damascene” technique is required.

また、パネルが大型になるほど、パネル外からの信号が画素領域に入力されるまでに通過する引き回し配線の長さも問題になる。例えば、ゲート線どうしにおいても、引き回し配線の長さが大きく異なることに起因して、信号の遅延や波形のなまり等の問題が生じてしまう。例えば図１３（Ａ）に示すような構成とした場合には、配線１３０１と配線１３０２では配線の長さが大きく異なるため、配線ごとに抵抗値は大きく異なり、深刻な信号遅延が生じる。   Further, as the panel becomes larger, the length of the routing wiring that passes before the signal from the outside of the panel is input to the pixel region also becomes a problem. For example, problems such as signal delay and waveform rounding occur due to the fact that the lengths of the routing lines are greatly different between the gate lines. For example, in the case of the structure shown in FIG. 13A, the wiring lengths of the wiring 1301 and the wiring 1302 are greatly different, so that the resistance value is greatly different for each wiring and a serious signal delay occurs.

この問題を解決するために、従来では、意図的に冗長な配線を形成し、配線長が同等になるようにすることで遅延の影響を低減していた。例えば、図１３（Ｂ）に示すように、図１３（Ａ）における配線１３０１と配線１３０２に相当する配線１３０４と配線１３０５との長さの差を低減するように、配線１３０４に冗長部分１３０３を設けることで、遅延の影響を低減していた。ところが、この方法では配線を引き回すために多くの面積を必要とし、また、配線抵抗を完全に均一にすることは不可能であった。   In order to solve this problem, conventionally, the influence of delay has been reduced by intentionally forming redundant wirings and making the wiring lengths equal. For example, as illustrated in FIG. 13B, a redundant portion 1303 is provided in the wiring 1304 so as to reduce a difference in length between the wiring 1304 and the wiring 1305 corresponding to the wiring 1301 and the wiring 1302 in FIG. By providing, the influence of delay was reduced. However, this method requires a large area for routing the wiring, and it is impossible to make the wiring resistance completely uniform.

上記問題を鑑み、本発明では配線抵抗を低減した表示装置を提供すること、及び、信号の遅延や波形のなまり等を低減した表示装置を提供することを課題とする。   In view of the above problems, it is an object of the present invention to provide a display device with reduced wiring resistance and to provide a display device with reduced signal delay, waveform rounding, and the like.

本発明の構成について以下に記載する。本発明の構成の一は、第１の導電膜を形成し、第１の導電膜上に選択的にレジストを形成し、第１の導電膜及びレジスト上に第２の導電膜を形成し、レジストを除去すると共にレジスト上に形成された第２の導電膜を除去し、第１の導電膜上に形成された第２の導電膜を覆うように第３の導電膜を形成し、第１の導電膜及び第３の導電膜を選択的にエッチングし、複数の配線及び電極を形成することを特徴とする。   The configuration of the present invention will be described below. In one embodiment of the present invention, a first conductive film is formed, a resist is selectively formed over the first conductive film, a second conductive film is formed over the first conductive film and the resist, The resist is removed, the second conductive film formed on the resist is removed, a third conductive film is formed so as to cover the second conductive film formed on the first conductive film, and the first conductive film is formed. The conductive film and the third conductive film are selectively etched to form a plurality of wirings and electrodes.

本発明の他の構成は、第１の導電膜を形成し、第１の導電膜上に選択的にレジストを形成し、第１の導電膜及びレジスト上に第２の導電膜を形成し、レジストを除去することでレジスト上に形成された第２の導電膜を除去し、第１の導電膜上に形成された第２の導電膜を覆うように第３の導電膜を形成し、第１の導電膜及び第３の導電膜を選択的にエッチングして、複数の配線及び電極を形成し、複数の配線及び電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に半導体膜を形成し、前記半導体膜上に選択的にチャネル保護膜を形成し、チャネル保護膜上及び半導体膜上に不純物を添加した半導体膜を形成し、不純物を添加した半導体膜上に第４の導電膜を形成し、半導体膜と、不純物を添加した半導体膜と、第４の導電膜と、を選択的にエッチングし、第４の導電膜上に保護膜を形成し保護膜を選択的にエッチングし、第４の導電膜に電気的に接続するように画素電極を形成することを特徴とする。   In another structure of the present invention, a first conductive film is formed, a resist is selectively formed on the first conductive film, a second conductive film is formed on the first conductive film and the resist, The second conductive film formed on the resist is removed by removing the resist, and a third conductive film is formed so as to cover the second conductive film formed on the first conductive film. The first conductive film and the third conductive film are selectively etched to form a plurality of wirings and electrodes, a gate insulating film is formed over the plurality of wirings and electrodes, and a semiconductor film is formed over the gate insulating film Then, a channel protective film is selectively formed over the semiconductor film, a semiconductor film doped with impurities is formed over the channel protective film and the semiconductor film, and a fourth conductive film is formed over the semiconductor film doped with impurities. And selectively etching the semiconductor film, the semiconductor film to which the impurity is added, and the fourth conductive film. And quenching, the fourth conductive film formed protective film a protective film on selectively etched, and forming a pixel electrode so as to be electrically connected to the fourth conductive film.

また、本発明の他の構成は、第１の導電膜を形成し、第１の導電膜上に選択的にレジストを形成し、第１の導電膜及びレジスト上に第２の導電膜を形成し、レジストを除去すると共にレジスト上に形成された第２の導電膜を除去し、第１の導電膜上に形成された第２の導電膜を覆うように第３の導電膜を形成し、第１の導電膜及び第３の導電膜を選択的にエッチングして、複数の配線及び電極を形成し、複数の配線及び電極を覆うようにゲート絶縁膜を形成し、ゲート絶縁膜上に半導体膜を形成し、半導体膜上に不純物を添加した半導体膜を形成し、半導体膜と、不純物を添加した半導体膜と、を選択的にエッチングし、不純物を添加した半導体膜及び半導体膜を覆うように第４の導電膜を形成し、不純物を添加した半導体膜と、第４の導電膜と、を選択的にエッチングし、第４の導電膜を覆うように保護膜を形成し保護膜を選択的にエッチングし、第４の導電膜に電気的に接続するように画素電極を形成することを特徴とする。   In another configuration of the present invention, a first conductive film is formed, a resist is selectively formed over the first conductive film, and a second conductive film is formed over the first conductive film and the resist. And removing the resist, removing the second conductive film formed on the resist, forming a third conductive film so as to cover the second conductive film formed on the first conductive film, The first conductive film and the third conductive film are selectively etched to form a plurality of wirings and electrodes, a gate insulating film is formed to cover the plurality of wirings and electrodes, and a semiconductor is formed over the gate insulating film. A film is formed, a semiconductor film to which an impurity is added is formed over the semiconductor film, and the semiconductor film and the semiconductor film to which the impurity is added are selectively etched so as to cover the semiconductor film to which the impurity is added and the semiconductor film A fourth conductive film is formed on the substrate, an impurity-added semiconductor film, and a fourth conductive film are formed. Are selectively etched, a protective film is formed so as to cover the fourth conductive film, the protective film is selectively etched, and a pixel electrode is formed so as to be electrically connected to the fourth conductive film It is characterized by that.

また、本発明の他の構成は、絶縁膜を形成し、絶縁膜上に半導体膜を形成し、半導体膜を選択的にエッチングし、選択的にエッチングされた半導体膜を覆うようにゲート絶縁膜を形成し、ゲート絶縁膜上に第１の導電膜を形成し、第１の導電膜上に選択的に第１のレジストを形成し、第１の導電膜及び第１のレジスト上に第２の導電膜を形成し、第１のレジストを除去すると共に第１のレジスト上に形成された第２の導電膜を除去し、第１の導電膜上に形成された第２の導電膜を覆うように第３の導電膜を形成し、第１の導電膜及び第３の導電膜を選択的にエッチングして、複数の配線及び電極を形成することを特徴とする。   According to another configuration of the present invention, an insulating film is formed, a semiconductor film is formed over the insulating film, the semiconductor film is selectively etched, and the selectively etched semiconductor film is covered. , Forming a first conductive film over the gate insulating film, selectively forming a first resist over the first conductive film, and forming a second resist over the first conductive film and the first resist. The first conductive film is formed, the first resist is removed, the second conductive film formed on the first resist is removed, and the second conductive film formed on the first conductive film is covered. In this manner, the third conductive film is formed, and the first conductive film and the third conductive film are selectively etched to form a plurality of wirings and electrodes.

また、本発明の他の構成は、第１の導電膜を形成し、第１の導電膜上に選択的に第１のレジストを形成し、第１の導電膜及び第１のレジスト上に第２の導電膜を形成し、第１のレジストを除去することで第１のレジスト上に形成された第２の導電膜を除去し、第１の導電膜上に形成された第２の導電膜を覆うように第３の導電膜を形成し、第１の導電膜及び第３の導電膜を選択的にエッチングして、複数の第１の配線及び第１の電極を形成し、複数の第１の配線及び第１の電極を覆うようにゲート絶縁膜を形成し、ゲート絶縁膜上に半導体膜を形成し、半導体膜上に不純物を添加した半導体膜を形成し、不純物を添加した半導体膜に電気的に接続されるように第４の導電膜を形成し、第４の導電膜上に選択的に第２のレジストを形成し、第４の導電膜及び第２のレジスト上に第５の導電膜を形成し、第２のレジストを除去することで第２のレジスト上に形成された第５の導電膜を除去し、第４の導電膜上に形成された第５の導電膜を覆うように第６の導電膜を形成し、第４の導電膜及び第６の導電膜を選択的にエッチングして、複数の第２の配線及び第２の電極を形成することを特徴とする。   In another configuration of the present invention, a first conductive film is formed, a first resist is selectively formed over the first conductive film, and the first conductive film and the first resist are formed over the first conductive film. The second conductive film formed on the first conductive film is removed by forming the second conductive film and removing the first resist to remove the second conductive film formed on the first resist. A third conductive film is formed so as to cover the first conductive film, and the first conductive film and the third conductive film are selectively etched to form a plurality of first wirings and first electrodes, and a plurality of first conductive films are formed. A gate insulating film is formed so as to cover one wiring and the first electrode, a semiconductor film is formed on the gate insulating film, a semiconductor film to which an impurity is added is formed, and a semiconductor film to which the impurity is added A fourth conductive film is formed so as to be electrically connected to the first conductive film, a second resist is selectively formed over the fourth conductive film, A fifth conductive film is formed over the conductive film and the second resist, and the fifth conductive film formed over the second resist is removed by removing the second resist. A sixth conductive film is formed so as to cover the fifth conductive film formed thereon, and the fourth conductive film and the sixth conductive film are selectively etched, so that a plurality of second wirings and second conductive films are formed. Two electrodes are formed.

また、本発明の他の構成は、第１の絶縁膜を形成し、第１の絶縁膜上に半導体膜を形成し、半導体膜を選択的にエッチングし、選択的にエッチングされた半導体膜を覆うようにゲート絶縁膜を形成し、ゲート絶縁膜上に第１の導電膜を形成し、第１の導電膜上に選択的に第１のレジストを形成し、第１の導電膜及び第１のレジスト上に第２の導電膜を形成し、第１のレジストを除去することで第１のレジスト上に形成された第２の導電膜を除去し、第１の導電膜上に形成された第２の導電膜を覆うように第３の導電膜を形成し、第１の導電膜及び第３の導電膜を選択的にエッチングして、複数の第１の配線及び第１の電極を形成し、複数の第１の配線及び第１の電極を覆うように第２の絶縁膜を形成し、ゲート絶縁膜及び第２の絶縁膜を選択的にエッチングし、半導体膜に電気的に接続されるように第４の導電膜を形成し、第４の導電膜上に選択的に第２のレジストを形成し、第４の導電膜及び第２のレジスト上に第５の導電膜を形成し、第２のレジストを除去することで第２のレジスト上に形成された第５の導電膜を除去し、第４の導電膜上に形成された第５の導電膜を覆うように第６の導電膜を形成し、第４の導電膜及び第６の導電膜を選択的にエッチングして、複数の第２の配線及び第２の電極を形成することを特徴とする。   In another configuration of the present invention, a first insulating film is formed, a semiconductor film is formed over the first insulating film, the semiconductor film is selectively etched, and the selectively etched semiconductor film is formed. A gate insulating film is formed to cover, a first conductive film is formed over the gate insulating film, a first resist is selectively formed over the first conductive film, and the first conductive film and the first conductive film The second conductive film is formed on the first resist, and the first resist is removed to remove the second conductive film formed on the first resist, and the first conductive film is formed on the first conductive film. A third conductive film is formed so as to cover the second conductive film, and the first conductive film and the third conductive film are selectively etched to form a plurality of first wirings and first electrodes. Then, a second insulating film is formed so as to cover the plurality of first wirings and the first electrode, and the gate insulating film and the second insulating film are selected. And a fourth conductive film is formed so as to be electrically connected to the semiconductor film, a second resist is selectively formed over the fourth conductive film, and the fourth conductive film and the second conductive film are formed. A fifth conductive film was formed on the resist, and the second resist was removed to remove the fifth conductive film formed on the second resist, thereby forming the fourth conductive film on the fourth conductive film. A sixth conductive film is formed so as to cover the fifth conductive film, and the fourth conductive film and the sixth conductive film are selectively etched to form a plurality of second wirings and second electrodes. It is characterized by doing.

また、上記構成において、第２の導電膜上または第５の導電膜上に、保護用の導電膜を形成することを特徴とする。   In the above structure, a protective conductive film is formed over the second conductive film or the fifth conductive film.

また、上記構成において、レジストは、その端部（端面）が逆テーパー形状となるように形成することを特徴とする。   In the above structure, the resist is formed so that the end portion (end surface) has an inversely tapered shape.

また、上記構成において、レジストは、その端部（端面）が概略垂直、あるいは７５°以上９０°未満のテーパー角を有するテーパー形状となるように形成することを特徴とする。   In the above structure, the resist is formed so that the end portion (end surface) thereof is substantially vertical or has a tapered shape having a taper angle of 75 ° to less than 90 °.

また、上記構成において、レジストは、液滴吐出法を用いて形成されることを特徴とする。   In the above structure, the resist is formed using a droplet discharge method.

また、上記構成において、複数の配線同士の抵抗値及び複数の電極同士の抵抗値が概略等しくなるように、第２の導電膜、又は、第５の導電膜を形成することを特徴とする。   In the above structure, the second conductive film or the fifth conductive film is formed so that the resistance values of the plurality of wirings and the resistance values of the plurality of electrodes are approximately equal.

また、本発明の構成は、半導体膜と、ゲート絶縁膜と、ゲート電極及びゲート配線と、ソース電極及びソース配線又はドレイン電極及びドレイン配線（ソース配線またはドレイン配線、ソース電極またはドレイン電極と呼ぶこともできる）と、を有し、ゲート電極及びゲート配線は、第１の部分及び第２の部分を有し、第１の部分は、第１の導電膜と、第１の導電膜上に選択的に形成された第２の導電膜と、第２の導電膜を覆うように形成された第３の導電膜と、を有し、第２の部分は、第１の導電膜と、第１の導電膜上に（接して）形成された第３の導電膜と、を有することを特徴とする。   The structure of the present invention is called a semiconductor film, a gate insulating film, a gate electrode and a gate wiring, a source electrode and a source wiring or a drain electrode and a drain wiring (a source wiring or a drain wiring, a source electrode or a drain electrode) And the gate electrode and the gate wiring have a first portion and a second portion, and the first portion is selected over the first conductive film and the first conductive film. And a second conductive film formed so as to cover the second conductive film. The second portion includes the first conductive film and the first conductive film. And a third conductive film formed on (in contact with) the conductive film.

また、本発明の構成は、ゲート電極及びゲート配線と、ゲート電極及びゲート配線を覆うように形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された半導体膜と、半導体膜上に形成された不純物元素を添加した半導体膜と、不純物元素を添加した半導体膜に電気的に接続したソース電極及びソース配線又はドレイン電極及びドレイン配線と、を有し、ゲート電極及びゲート配線は、第１の導電膜と、第１の導電膜上に選択的に形成された第２の導電膜と、第２の導電膜を覆うように形成された第３の導電膜と、を有することを特徴とする。   The structure of the present invention includes a gate electrode and a gate wiring, a gate insulating film formed so as to cover the gate electrode and the gate wiring, a semiconductor film formed on the gate insulating film, and a semiconductor film. And a source electrode and a source wiring or a drain electrode and a drain wiring which are electrically connected to the semiconductor film to which the impurity element is added. A conductive film; a second conductive film selectively formed over the first conductive film; and a third conductive film formed so as to cover the second conductive film. .

また、本発明の構成は、第１の絶縁膜と、第１の絶縁膜上に形成された半導体膜と、半導体膜上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極及びゲート配線と、ゲート電極及びゲート配線を覆うように形成された第２の絶縁膜と、半導体膜に電気的に接続されたソース電極及びソース配線又はドレイン電極及びドレイン配線と、を有し、ゲート電極及びゲート配線は、第１の導電膜と、第１の導電膜上に選択的に形成された第２の導電膜と、第２の導電膜を覆うように形成された第３の導電膜と、を有することを特徴とする。   Further, the structure of the present invention includes a first insulating film, a semiconductor film formed on the first insulating film, a gate insulating film formed on the semiconductor film, and a gate formed on the gate insulating film. An electrode and a gate wiring; a second insulating film formed so as to cover the gate electrode and the gate wiring; and a source electrode and a source wiring or a drain electrode and a drain wiring electrically connected to the semiconductor film The gate electrode and the gate wiring are a first conductive film, a second conductive film selectively formed on the first conductive film, and a third conductive film formed to cover the second conductive film. And a conductive film.

また、上記構成において、ソース電極及びソース配線又はドレイン電極及びドレイン配線は、第４の導電膜と、第４の導電膜上に選択的に形成された第５の導電膜と、第５の導電膜を覆うように形成された第６の導電膜と、を有することを特徴とする。   In the above structure, the source electrode and the source wiring or the drain electrode and the drain wiring include a fourth conductive film, a fifth conductive film selectively formed over the fourth conductive film, and a fifth conductive film. And a sixth conductive film formed to cover the film.

また、上記構成において、第２の導電膜、又は、第５の導電膜は、銅を含むことを特徴とする。   In the above structure, the second conductive film or the fifth conductive film contains copper.

また、上記構成において、第１の導電膜、第３の導電膜、第４の導電膜、又は、第６の導電膜は、タングステン、モリブデン、クロム、チタンのいずれか一を含むことを特徴とする。   In the above structure, the first conductive film, the third conductive film, the fourth conductive film, or the sixth conductive film contains any one of tungsten, molybdenum, chromium, and titanium. To do.

また、上記構成において、第１の導電膜及び第３の導電膜、又は、第４の導電膜及び第６の導電膜は、同一の材料で形成されることを特徴とする表示装置。   In the above structure, the first conductive film and the third conductive film, or the fourth conductive film and the sixth conductive film are formed using the same material.

また、上記構成において、ゲート電極及びゲート配線と同一工程で形成される容量配線を有することを特徴とする。   In the above structure, the capacitor wiring formed in the same step as the gate electrode and the gate wiring is provided.

また、上記構成において、ソース電極及びソース配線又はドレイン電極及びドレイン配線と同一工程で形成される電源線を有することを特徴とする。   In the above structure, the power supply line is formed in the same step as the source electrode and the source wiring or the drain electrode and the drain wiring.

また、上記構成において、ゲート電極及びゲート配線の一部に、第２の導電膜が選択的に形成されていることを特徴とする。   In the above structure, the second conductive film is selectively formed over part of the gate electrode and the gate wiring.

本発明を用いることにより、配線に低抵抗材料を使用することができ、大型パネルにおける信号遅延の問題が解決する。   By using the present invention, a low resistance material can be used for the wiring, and the problem of signal delay in a large panel is solved.

また、引き回し配線中の低抵抗材料部分を、配線長に応じて部分的に形成しないことによって、配線長に依存した信号遅延の問題を解決することができる。   Moreover, the problem of signal delay depending on the wiring length can be solved by not partially forming the low resistance material portion in the routing wiring according to the wiring length.

また、配線に低抵抗材料を使用するため、低消費電力且つ高速動作が可能な表示装置を作製することができる。   In addition, since a low-resistance material is used for the wiring, a display device capable of low power consumption and high-speed operation can be manufactured.

本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は多くの異なる形態で実施することが可能であり、以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いることとする。   Embodiments of the present invention will be described below with reference to the drawings. However, the present invention can be implemented in many different forms, and is not limited to the following description, and various changes can be made in form and details without departing from the spirit and scope of the present invention. Those skilled in the art will readily understand. Therefore, the present invention should not be construed as being limited to the description of the embodiments below. Note that in the structures of the present invention described below, the same reference numerals are used in different drawings.

（実施の形態１）
本実施の形態では、低抵抗材料を用いた配線の作製方法について図１を用いて以下に説明する。 (Embodiment 1)
In this embodiment, a method for manufacturing a wiring using a low-resistance material is described below with reference to FIGS.

まず、配線の被形成面１００上にバリア膜として機能する第１の導電膜１０１を形成する（図１（Ａ）参照）。第１の導電膜１０１の材料としては、高融点材料であるタングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）のいずれか、あるいはその合金（例えば、Ｗ‐Ｍｏ、Ｍｏ‐Ｃｒ、Ｔａ‐Ｍｏ）、あるいはその窒化物（例えば、窒化タングステン（ＷＮｘ）、窒化チタン（ＴｉＮｘ）、窒化タンタル（ＴａＮｘ）、ＴｉＳｉＮｘ）等を用いることができる。形成方法としてはスパッタ法、ＣＶＤ法等を用いることができる。 First, the first conductive film 101 functioning as a barrier film is formed over the wiring formation surface 100 (see FIG. 1A). As a material of the first conductive film 101, any one of tungsten (W), molybdenum (Mo), chromium (Cr), titanium (Ti), tantalum (Ta), which is a high melting point material, or an alloy thereof (for example, W-Mo, Mo-Cr, Ta-Mo) or nitrides thereof (for example, tungsten nitride (WN x ), titanium nitride (TiN x ), tantalum nitride (TaN x ), TiSiN x ) and the like can be used. . As a formation method, a sputtering method, a CVD method, or the like can be used.

次に、第１の導電膜１０１上に選択的にレジストマスク１０２を形成する（図１（Ｂ）参照）。このとき、後の第２の導電膜１０３が形成される領域が露出するように選択的にレジストマスク１０２を形成する。レジストマスク１０２は図１（Ｂ）に示すように逆テーパー形状に形成することが好ましいが、後に形成される第２の導電膜がレジストマスクの形状に従って第１の導電膜１０１上及びレジストマスク１０２上に分離して形成される構成であれば特に限られず、レジストマスク１０２の端部（端面）が被形成面に対して概略垂直であっても良いし、急峻（テーパー形状）であっても良い。これらの場合には、アスペクト比が高くなるように膜厚の大きなレジストマスクを形成することが好ましい。具体的には、レジストマスクの膜厚は２μｍ以上であることが好ましく、３μｍ以上であればより好ましい。また、レジストマスク１０２の端部がテーパー形状を有する場合、端部のテーパー角については特に限られないが、例えば７５°以上９０°未満、好ましくは８０°以上９０°未満、より好ましくは８５°以上９０度未満で形成すればよい。ここでテーパー角とは、基板に対するレジストの角度をいうものとする。また、逆テーパー形状とは、テーパー角が９０°より大きいことをいい、概略垂直とは９０°（±１°）をいう。なお、逆テーパー形状を有するレジストマスクは、露光光の吸収率が高いネガ型レジストを用いることで形成することができる。   Next, a resist mask 102 is selectively formed over the first conductive film 101 (see FIG. 1B). At this time, a resist mask 102 is selectively formed so that a region where a second conductive film 103 is formed later is exposed. Although the resist mask 102 is preferably formed in a reverse taper shape as shown in FIG. 1B, a second conductive film to be formed later is formed over the first conductive film 101 and the resist mask 102 in accordance with the shape of the resist mask. There is no particular limitation as long as the structure is formed separately above, and the end portion (end surface) of the resist mask 102 may be substantially perpendicular to the surface to be formed, or may be steep (tapered). good. In these cases, it is preferable to form a resist mask having a large film thickness so as to increase the aspect ratio. Specifically, the film thickness of the resist mask is preferably 2 μm or more, and more preferably 3 μm or more. Further, when the end portion of the resist mask 102 has a tapered shape, the taper angle of the end portion is not particularly limited, but for example, 75 ° or more and less than 90 °, preferably 80 ° or more and less than 90 °, more preferably 85 °. More than 90 degrees may be formed. Here, the taper angle refers to the angle of the resist with respect to the substrate. Further, the reverse taper shape means that the taper angle is larger than 90 °, and the substantially vertical means 90 ° (± 1 °). Note that a resist mask having an inversely tapered shape can be formed using a negative resist having a high exposure light absorption rate.

また、レジストマスクの形成方法として、フォトマスクを用いるフォトリソグラフィー法や液滴吐出法を用いることができる。液滴吐出法を用いる場合、フォトマスクを設けることなく直接レジストマスクを形成できるため、工程数を削減できる。また、この際に、親液性及び撥液性の領域を形成してもよい。親液性及び撥液性の領域を形成し、親液性の領域にレジスト材料を滴下することにより、レジストマスクの形状が制御しやすくなり、所望の形状のレジストマスクを形成することが容易となる。なお、液滴吐出法とは、流動体である構成物形成材料を含む組成物を、液滴として吐出（噴出）し、所望のパターン形状に形成する方法をいうものとする。構成物の被形成領域に、構成物形成材料を含む液滴を吐出し、焼成、乾燥等を行って固定化し所望なパターンの構成物を形成する。   Further, as a method for forming the resist mask, a photolithography method using a photomask or a droplet discharge method can be used. In the case of using a droplet discharge method, a resist mask can be directly formed without providing a photomask, so that the number of steps can be reduced. At this time, lyophilic and lyophobic regions may be formed. By forming a lyophilic and lyophobic region and dropping a resist material onto the lyophilic region, the shape of the resist mask can be easily controlled, and a resist mask having a desired shape can be easily formed. Become. Note that the droplet discharge method refers to a method in which a composition containing a composition forming material that is a fluid is discharged (jetted) as droplets to form a desired pattern shape. A droplet containing a component forming material is discharged onto a region where the component is to be formed, and fixed by firing, drying, or the like to form a component having a desired pattern.

次に、第１の導電膜１０１及びレジストマスク１０２上に第２の導電膜１０３、１０４を形成する（図１（Ｃ）参照）。第２の導電膜１０３、１０４の材料としては、銅（Ｃｕ）が好ましいが、低抵抗材料であれば特に限られない。例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、及びそれらの合金等を用いることもできる。第２の導電膜１０３、１０４を形成する方法としてはスパッタ法が好ましいが、レジストマスク１０２にダメージを与えない条件を選択することで、ＣＶＤ法を用いることもできる。この工程によって、第１の導電膜１０１上、及びレジストマスク１０２上にそれぞれ分離した状態で第２の導電膜１０３、１０４が形成される。   Next, second conductive films 103 and 104 are formed over the first conductive film 101 and the resist mask 102 (see FIG. 1C). The material of the second conductive films 103 and 104 is preferably copper (Cu), but is not particularly limited as long as it is a low resistance material. For example, silver (Ag), aluminum (Al), gold (Au), and alloys thereof can be used. A sputtering method is preferable as a method for forming the second conductive films 103 and 104, but a CVD method can also be used by selecting conditions that do not damage the resist mask 102. Through this step, second conductive films 103 and 104 are formed in a state of being separated on the first conductive film 101 and the resist mask 102, respectively.

次に、レジストマスク１０２をレジスト剥離液を用いて除去する（図１（Ｄ）参照）。この際に、レジストマスク１０２上に形成された第２の導電膜１０４も同時に除去される。   Next, the resist mask 102 is removed using a resist stripper (see FIG. 1D). At this time, the second conductive film 104 formed over the resist mask 102 is also removed at the same time.

次に、第２の導電膜１０３を覆うようにバリア膜として機能する第３の導電膜１０５を形成する（図１（Ｅ）参照）。第３の導電膜１０５の材料としては第１の導電膜１０１と同様の材料を用いることができる。また形成方法についても、第１の導電膜１０１と同様の方法を用いることができる。   Next, a third conductive film 105 functioning as a barrier film is formed so as to cover the second conductive film 103 (see FIG. 1E). As a material of the third conductive film 105, a material similar to that of the first conductive film 101 can be used. The formation method can be the same as that of the first conductive film 101.

次に、第１の導電膜１０１及び第３の導電膜１０５を、第２の導電膜１０３の形状に沿って、第２の導電膜１０３が露出しないように選択的にエッチングする（図１（Ｆ）参照）。   Next, the first conductive film 101 and the third conductive film 105 are selectively etched along the shape of the second conductive film 103 so that the second conductive film 103 is not exposed (FIG. 1 ( See F)).

上記の工程に従って、低抵抗材料からなる第２の導電膜１０３が、バリア膜として機能する第１の導電膜１０１、及び第３の導電膜１０５に覆われた構造の配線を形成することができる。このような構成とすることにより、第２の導電膜に可動性の元素（例えば、銅（Ｃｕ））を用いた場合においても、可動性の元素が半導体膜に侵入することに起因した半導体膜の劣化を防止できる。   In accordance with the above steps, a wiring having a structure in which the second conductive film 103 made of a low-resistance material is covered with the first conductive film 101 and the third conductive film 105 functioning as a barrier film can be formed. . With such a structure, even when a movable element (for example, copper (Cu)) is used for the second conductive film, the semiconductor film is caused by the penetration of the movable element into the semiconductor film. Can be prevented.

本実施の形態に示すように、本発明では、レジストマスクと共にレジストマスク上に形成された第２の導電膜を除去するために、所望の領域のみに第２の導電膜を形成することが可能であり、第２の導電膜を除去するための研磨工程（平坦化工程）が不要である。このため、いわゆる「ダマシン」手法では困難であった、パネル基板に用いる配線の低抵抗化を可能にし、信号遅延の問題を解決できる。また、本発明により、パネルが大型化しても、低抵抗材料からなる配線を形成することができるため、引き回し配線による信号遅延を解消することができる。   As shown in this embodiment mode, in the present invention, the second conductive film can be formed only in a desired region in order to remove the second conductive film formed over the resist mask together with the resist mask. Thus, a polishing step (planarization step) for removing the second conductive film is unnecessary. For this reason, it is possible to reduce the resistance of the wiring used for the panel substrate, which is difficult with the so-called “damascene” method, and to solve the problem of signal delay. Further, according to the present invention, even when the panel is enlarged, a wiring made of a low resistance material can be formed, so that a signal delay due to the routing wiring can be eliminated.

（実施の形態２）
本実施の形態では、低抵抗材料を用いた配線の作製方法の他の形態について図２を用いて以下に説明する。 (Embodiment 2)
In this embodiment, another embodiment of a method for manufacturing a wiring using a low-resistance material is described below with reference to FIGS.

実施の形態１と同様にして、第１の導電膜１０１及びレジストマスク１０２上に第２の導電膜１０３、１０４を形成する（図２（Ａ）参照）。第１の導電膜１０１の材料としては、高融点材料であるタングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）のいずれか、あるいはその合金（例えば、Ｗ‐Ｍｏ、Ｍｏ‐Ｃｒ、Ｔａ‐Ｍｏ）、あるいはその窒化物（例えば、窒化タングステン（ＷＮｘ）、窒化チタン（ＴｉＮｘ）、窒化タンタル（ＴａＮｘ）、ＴｉＳｉＮｘ）等を用いることができる。形成方法としてはスパッタ法、ＣＶＤ法等を用いることができる。 In the same manner as in Embodiment 1, second conductive films 103 and 104 are formed over the first conductive film 101 and the resist mask 102 (see FIG. 2A). As a material of the first conductive film 101, any one of tungsten (W), molybdenum (Mo), chromium (Cr), titanium (Ti), tantalum (Ta), which is a high melting point material, or an alloy thereof (for example, W-Mo, Mo-Cr, Ta-Mo) or nitrides thereof (for example, tungsten nitride (WN x) , titanium nitride (TiN x ), tantalum nitride (TaN x ), TiSiN x ) or the like can be used. . As a formation method, a sputtering method, a CVD method, or the like can be used.

第２の導電膜１０３、１０４の材料としては、銅（Ｃｕ）が好ましいが、低抵抗材料であれば特に限られない。例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、及びそれらの合金等を用いることもできる。第２の導電膜１０３、１０４を形成する方法としてはスパッタ法が好ましいが、レジストマスク１０２にダメージを与えない条件を選択することで、ＣＶＤ法を用いることもできる。この工程によって、第１の導電膜１０１上、及びレジストマスク１０２上にそれぞれ分離した状態で第２の導電膜１０３、１０４が形成される。   The material of the second conductive films 103 and 104 is preferably copper (Cu), but is not particularly limited as long as it is a low resistance material. For example, silver (Ag), aluminum (Al), gold (Au), and alloys thereof can be used. A sputtering method is preferable as a method for forming the second conductive films 103 and 104, but a CVD method can also be used by selecting conditions that do not damage the resist mask 102. Through this step, second conductive films 103 and 104 are formed in a state of being separated on the first conductive film 101 and the resist mask 102, respectively.

次に、第２の導電膜１０３、１０４上に保護用導電膜１１０、１１１を形成する（図２（Ｂ）参照）。保護用導電膜１１０、１１１の材料としては、第１の導電膜と同様に、高融点材料であるタングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）のいずれか、あるいはその合金（例えば、Ｗ‐Ｍｏ、Ｍｏ‐Ｃｒ、Ｔａ‐Ｍｏ）、あるいはその窒化物（例えば、窒化タングステン（ＷＮｘ）、窒化チタン（ＴｉＮｘ）、窒化タンタル（ＴａＮｘ）、ＴｉＳｉＮｘ）等を用いることができる。形成方法についても同様に、スパッタ法、ＣＶＤ法等を用いることができる。 Next, protective conductive films 110 and 111 are formed over the second conductive films 103 and 104 (see FIG. 2B). The protective conductive films 110 and 111 are made of tungsten (W), molybdenum (Mo), chromium (Cr), titanium (Ti), and tantalum (Ta), which are high melting point materials, as in the case of the first conductive film. Or alloys thereof (for example, W-Mo, Mo-Cr, Ta-Mo), or nitrides thereof (for example, tungsten nitride (WN x ), titanium nitride (TiN x ), tantalum nitride (TaN x ) TiSiN x ) or the like can be used. Similarly, a sputtering method, a CVD method, or the like can be used for the formation method.

保護用導電膜１１０を形成することによって、レジストマスク１０２をレジスト剥離液で除去する際に、剥離液の接触による第２の導電膜１０３の劣化を防ぐことができる。なお、第２の導電膜１０３の形成後に真空の状態を保ったまま、連続的に保護用導電膜１１０を形成することで、第２の導電膜１０３が、酸化等の化学反応によって劣化することを防止できる。このため、マルチチャンバー構成の装置を用いて成膜するのが好ましい。   By forming the protective conductive film 110, the second conductive film 103 can be prevented from being deteriorated due to contact with the stripping solution when the resist mask 102 is removed with the resist stripping solution. Note that the second conductive film 103 is deteriorated by a chemical reaction such as oxidation by continuously forming the protective conductive film 110 while maintaining a vacuum state after the formation of the second conductive film 103. Can be prevented. For this reason, it is preferable to form a film using an apparatus having a multi-chamber configuration.

なお、第２の導電膜１０３の側面では、保護用導電膜１１０は非常に薄く形成されるが、保護用導電膜１１０を形成しない場合と比較して、剥離液による第２の導電膜１０３の劣化を大きく低減できる。さらに、レジストの端部を逆テーパー形状とせずに、概略垂直あるいは急峻なテーパー形状とした場合には、第２の導電膜１０３の上面以外は保護用導電膜に覆われない可能性があるが、側面の面積と比較して、上面の面積が十分に大きいことから、上面以外が保護用導電膜に覆われない場合でも第２の導電膜１０３の劣化を効果的に防ぐことができる。   Note that the protective conductive film 110 is formed very thin on the side surface of the second conductive film 103, but the second conductive film 103 is formed of a peeling solution compared to the case where the protective conductive film 110 is not formed. Degradation can be greatly reduced. Further, when the resist end portion is not formed in a reverse taper shape but is formed in a substantially vertical or steep taper shape, the protective conductive film may not be covered except for the upper surface of the second conductive film 103. Since the area of the upper surface is sufficiently large as compared with the area of the side surface, the deterioration of the second conductive film 103 can be effectively prevented even when the protective film is not covered except for the upper surface.

次に、レジストマスク１０２をレジスト剥離液を用いて除去する（図２（Ｃ）参照）。この際に、レジストマスク１０２上に形成された第２の導電膜１０４及び保護用導電膜１１１も同時に除去される。   Next, the resist mask 102 is removed using a resist stripper (see FIG. 2C). At this time, the second conductive film 104 and the protective conductive film 111 formed over the resist mask 102 are also removed at the same time.

次に、第２の導電膜１０３及び保護用導電膜１１０を覆うようにバリア膜として機能する第３の導電膜１０５を形成する（図２（Ｄ）参照）。第３の導電膜１０５の材料としては第１の導電膜１０１と同様の材料を用いることができる。また形成方法についても、第１の導電膜１０１と同様の方法を用いることができる。   Next, a third conductive film 105 functioning as a barrier film is formed so as to cover the second conductive film 103 and the protective conductive film 110 (see FIG. 2D). As a material of the third conductive film 105, a material similar to that of the first conductive film 101 can be used. The formation method can be the same as that of the first conductive film 101.

次に、第１の導電膜１０１及び第３の導電膜１０５を、第２の導電膜１０３及び保護用導電膜１１０の形状に沿って、第２の導電膜１０３が露出しないように選択的にエッチングする（図２（Ｅ）参照）。   Next, the first conductive film 101 and the third conductive film 105 are selectively formed along the shapes of the second conductive film 103 and the protective conductive film 110 so that the second conductive film 103 is not exposed. Etching is performed (see FIG. 2E).

本実施の形態を用いることで、低抵抗材料からなる第２の導電膜１０３が、保護用導電膜１１０、バリア膜として機能する第１の導電膜１０１、及び第３の導電膜１０５に覆われた配線を形成することができる。このような構成とすることにより、第２の導電膜に可動性の元素（例えば、銅（Ｃｕ））を用いた場合においても、可動性の元素が半導体膜に侵入し半導体膜が劣化することを防止できる。また、保護用導電膜を形成することにより、レジスト剥離液による第２の導電膜の劣化を低減することができる。   By using this embodiment mode, the second conductive film 103 made of a low-resistance material is covered with the protective conductive film 110, the first conductive film 101 that functions as a barrier film, and the third conductive film 105. Wiring can be formed. With such a structure, even when a movable element (for example, copper (Cu)) is used for the second conductive film, the movable element penetrates into the semiconductor film and the semiconductor film is deteriorated. Can be prevented. In addition, by forming the protective conductive film, deterioration of the second conductive film due to the resist stripping solution can be reduced.

（実施の形態３）
本実施の形態では、低抵抗材料を配線として用いたボトムゲート型の薄膜トランジスタ（以下、ＴＦＴと記す）の作製方法について図３、図４を用いて以下に説明する。 (Embodiment 3)
In this embodiment, a method for manufacturing a bottom-gate thin film transistor (hereinafter referred to as TFT) using a low-resistance material as a wiring is described below with reference to FIGS.

まず、実施の形態１に示す方法を用いて、基板２００上にゲート電極として機能する配線２０１を形成する（図３（Ａ）参照）。配線２０１の厚さは１０ｎｍ〜２００ｎｍであることが好ましい。配線２０１は、第１の導電膜２０１ａ、第２の導電膜２０１ｂ、第３の導電膜２０１ｃの積層によって形成されるが、本実施の形態では、後のゲート電極となる領域には低抵抗材料からなる第２の導電膜２０１ｂは形成しない。つまり、図１（Ｆ）の第２の導電膜１０３に対応する第２の導電膜２０１ｂは、薄膜トランジスタの断面を示す図３及び図４には示されない。一方、上面図である図４（Ｅ）に示すように、ゲート電極として機能する領域２１３以外には、第２の導電膜２０１ｂが形成されている。このように、半導体膜の直下に第２の導電膜２０１ｂを形成しない構成とすることにより、可動性元素による半導体膜の劣化をさらに低減することができる。なお、本実施の形態では、配線２０１を形成する方法として実施の形態１に示す方法を用いたが、実施の形態２に示す方法を用いても良い。また、本実施の形態では、シングルゲート構造のＴＦＴの作製方法を示すが、ゲート電極を２以上設けるマルチゲート構造としても良い。マルチゲート構造とすることで、オフ時のリーク電流を低減したＴＦＴを作製できる。   First, the wiring 201 functioning as a gate electrode is formed over the substrate 200 using the method described in Embodiment 1 (see FIG. 3A). The thickness of the wiring 201 is preferably 10 nm to 200 nm. The wiring 201 is formed by a stack of a first conductive film 201a, a second conductive film 201b, and a third conductive film 201c. In this embodiment mode, a low-resistance material is used for a region to be a gate electrode later. The second conductive film 201b made of is not formed. That is, the second conductive film 201b corresponding to the second conductive film 103 in FIG. 1F is not illustrated in FIGS. On the other hand, as shown in FIG. 4E which is a top view, a second conductive film 201b is formed in a region other than the region 213 functioning as a gate electrode. In this manner, by adopting a structure in which the second conductive film 201b is not formed immediately below the semiconductor film, deterioration of the semiconductor film due to the movable element can be further reduced. Note that although the method described in Embodiment 1 is used as a method for forming the wiring 201 in this embodiment, the method described in Embodiment 2 may be used. Although this embodiment mode describes a method for manufacturing a TFT with a single gate structure, a multi-gate structure in which two or more gate electrodes are provided may be employed. With a multi-gate structure, a TFT with reduced leakage current at the time of off can be manufactured.

基板２００としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等からなるガラス基板、シリコン基板、耐熱性を有するプラスチック基板又は樹脂基板等を用いることができる。プラスチック基板又は樹脂基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等を用いることができる。   As the substrate 200, a glass substrate made of barium borosilicate glass, alumino borosilicate glass, or the like, a silicon substrate, a heat-resistant plastic substrate, a resin substrate, or the like can be used. As the plastic substrate or the resin substrate, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), acrylic, polyimide, or the like can be used.

なお、基板２００上に、下地膜を形成した後、配線２０１を形成してもよい。下地膜は、ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法、スピンコート法等の方法により、珪素を含む酸化物材料、窒化物材料を用いて、単層又は積層して形成される。下地膜は、形成しなくても良いが、基板２００からの汚染物質等を遮断する効果がある。   Note that the wiring 201 may be formed after the base film is formed over the substrate 200. The base film is formed as a single layer or a stacked layer using an oxide material or a nitride material containing silicon by a method such as a CVD method, a plasma CVD method, a sputtering method, or a spin coating method. The base film may not be formed, but has an effect of blocking contaminants from the substrate 200.

次に、ゲート電極として機能する配線２０１上に、ゲート絶縁膜２０２を形成する（図３（Ｂ）参照）。本実施の形態においては、ゲート絶縁膜を単層構造としたが、２層以上の積層構造としても良い。   Next, a gate insulating film 202 is formed over the wiring 201 functioning as a gate electrode (see FIG. 3B). Although the gate insulating film has a single-layer structure in this embodiment mode, a stacked structure including two or more layers may be used.

ゲート絶縁膜２０２の材料としては、酸化珪素（ＳｉＯｘ：ｘ＞０）、窒化珪素（ＳｉＮｘ：ｘ＞０）、酸化窒化珪素（ＳｉＯｘＮｙ：ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ：ｘ＞ｙ＞０）等を適宜用いることができる。なお、基板側から不純物等が拡散することを防止するために、ゲート絶縁膜２０２としては、窒化珪素（ＳｉＮｘ：ｘ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ：ｘ＞ｙ＞０）等を用いて形成することが好ましい。なお、低い成膜温度でゲートリーク電流の少ない緻密な絶縁膜を形成するには、アルゴン等の希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。本実施の形態では、ゲート絶縁膜２０２として、ＳｉＨ４及びＮＨ３を反応ガスとして窒化珪素膜を膜厚１０ｎｍ〜１００ｎｍ（好ましくは２０ｎｍ〜８０ｎｍ）、例えば５０ｎｍで形成する。なお、ゲート絶縁膜２０２の膜厚はこの範囲に限られない。 As the material of the gate insulating film 202, silicon oxide (SiO x : x> 0), silicon nitride (SiN x : x> 0), silicon oxynitride (SiO x N y : x>y> 0), silicon nitride oxide (SiN x O y: x> y> 0) or the like can be used as appropriate. Note that in order to prevent impurities and the like from diffusing from the substrate side, the gate insulating film 202 includes silicon nitride (SiN x : x> 0), silicon nitride oxide (SiN x O y : x>y> 0). Etc. are preferably used. Note that in order to form a dense insulating film with little gate leakage current at a low deposition temperature, a rare gas element such as argon is preferably contained in a reaction gas and mixed into the formed insulating film. In this embodiment, as the gate insulating film 202, a silicon nitride film is formed with a thickness of 10 nm to 100 nm (preferably 20 nm to 80 nm), for example, 50 nm using SiH 4 and NH 3 as reaction gases. Note that the thickness of the gate insulating film 202 is not limited to this range.

次に、ゲート絶縁膜２０２上に半導体膜２０３を形成する（図３（Ｃ）参照）。半導体膜２０３は２５〜２００ｎｍ（好ましくは５０〜１５０ｎｍ）の厚さでスパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等により成膜すればよい。本実施の形態では、非晶質半導体膜を用いるが、これに限られず、結晶性半導体膜を用いても良い。   Next, a semiconductor film 203 is formed over the gate insulating film 202 (see FIG. 3C). The semiconductor film 203 may be formed with a thickness of 25 to 200 nm (preferably 50 to 150 nm) by a sputtering method, an LPCVD method, a plasma CVD method, or the like. Although an amorphous semiconductor film is used in this embodiment mode, the present invention is not limited to this, and a crystalline semiconductor film may be used.

次に、半導体膜２０３上に、チャネル保護膜２０４を形成し、フォトリソグラフィ工程によりチャネル保護膜２０４上にレジスト２０５を形成する（図３（Ｄ）参照）。レジスト２０５をマスクとしてチャネル保護膜２０４を所望の形状に加工してチャネル保護層２０６を形成する（図３（Ｅ）参照）。なお、図３（Ｅ）は、レジスト２０５を除去した状態を示している。チャネル保護膜２０４には、酸化珪素（ＳｉＯｘ：ｘ＞０）、窒化珪素（ＳｉＮｘ：ｘ＞０）、酸化窒化珪素（ＳｉＯｘＮｙ：ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ：ｘ＞ｙ＞０）等を適宜用いることができる。チャネル保護層２０６を必ずしも形成する必要は無いが、チャネル保護層２０６を形成することにより、ソース電極層、ドレイン電極層を形成する際にチャネル部の半導体膜がエッチングされることを防止できる。本実施の形態では、チャネル保護膜２０４に窒化珪素を成膜して、チャネル保護層２０６を形成する。 Next, a channel protective film 204 is formed over the semiconductor film 203, and a resist 205 is formed over the channel protective film 204 by a photolithography process (see FIG. 3D). The channel protective film 204 is processed into a desired shape using the resist 205 as a mask to form a channel protective layer 206 (see FIG. 3E). FIG. 3E shows a state in which the resist 205 is removed. The channel protective film 204 includes silicon oxide (SiO x : x> 0), silicon nitride (SiN x : x> 0), silicon oxynitride (SiO x N y : x>y> 0), silicon nitride oxide (SiN x O y : x>y> 0) or the like can be used as appropriate. Although the channel protective layer 206 is not necessarily formed, the channel protective layer 206 can prevent the channel portion semiconductor film from being etched when the source electrode layer and the drain electrode layer are formed. In this embodiment mode, silicon nitride is formed over the channel protective film 204 to form the channel protective layer 206.

レジスト２０５を除去した後、半導体膜２０３及びチャネル保護層２０６上に不純物を添加した半導体膜２０７を形成する。ここでは、例えば、不純物元素としてリン（Ｐ）を５×１０１９〜５×１０２０／ｃｍ３程度の濃度で含まれるように添加し、ｎ型を示す半導体膜を形成することができる。また、ｐ型を示す不純物元素を添加して、ｐ型を示す半導体膜を形成しても良い。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。その後、不純物を添加した半導体膜２０７上に第４の導電膜２０８を形成する（図３（Ｆ）参照）。 After the resist 205 is removed, a semiconductor film 207 to which an impurity is added is formed over the semiconductor film 203 and the channel protective layer 206. Here, for example, phosphorus (P) as an impurity element is added so as to be included at a concentration of about 5 × 10 19 to 5 × 10 20 / cm 3 , whereby an n-type semiconductor film can be formed. Alternatively, a p-type semiconductor film may be formed by adding a p-type impurity element. As the impurity element exhibiting n-type, phosphorus (P), arsenic (As), or the like can be used. As the p-type impurity element, boron (B), aluminum (Al), gallium (Ga), or the like can be used. After that, a fourth conductive film 208 is formed over the semiconductor film 207 to which the impurity is added (see FIG. 3F).

次に、フォトリソグラフィ工程を用いてレジストによるマスク２０９、２１０を形成し、半導体膜２０３、不純物を添加した半導体膜２０７、第４の導電膜２０８を所望の形状にエッチングする（図４（Ａ）参照）。   Next, resist masks 209 and 210 are formed by a photolithography process, and the semiconductor film 203, the semiconductor film 207 to which impurities are added, and the fourth conductive film 208 are etched into a desired shape (FIG. 4A). reference).

次に、マスク２０９、２１０を除去し、保護膜２１１を形成する（図４（Ｂ）参照）。さらに、保護膜２１１にコンタクトホールを形成し、第４の導電膜２０８に電気的に接続するように、所望の電極２１２を形成する（図４（Ｃ）参照）。   Next, the masks 209 and 210 are removed, and a protective film 211 is formed (see FIG. 4B). Further, a contact hole is formed in the protective film 211, and a desired electrode 212 is formed so as to be electrically connected to the fourth conductive film 208 (see FIG. 4C).

電極２１２の材料としては、電極２１２の用途に応じて、酸化インジウムに酸化スズを混合したインジウムスズ酸化物（ＩＴＯ）、インジウムスズ酸化物（ＩＴＯ）に酸化珪素を混合したインジウムスズ珪素酸化物（ＩＴＳＯ）、酸化インジウムに酸化亜鉛を混合したインジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、または酸化スズ（ＳｎＯ２）、アルミニウム（Ａｌ）等の金属、等を適宜用いることができる。なお、インジウム亜鉛酸化物（ＩＺＯ）とは、酸化インジウムに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合させたターゲットを用いてスパッタリングにより形成される透明導電材料である。 As the material of the electrode 212, indium tin oxide (ITO) in which tin oxide is mixed with indium oxide and indium tin oxide (ITO) in which silicon oxide is mixed with indium tin oxide (ITO) according to the use of the electrode 212 ( ITSO), indium zinc oxide (IZO) in which indium oxide is mixed with zinc oxide, zinc oxide (ZnO), tin oxide (SnO 2 ), metal such as aluminum (Al), or the like can be used as appropriate. Note that indium zinc oxide (IZO) is a transparent conductive material formed by sputtering using a target in which indium oxide is mixed with 2 to 20 wt% zinc oxide (ZnO).

本実施の形態において、エッチング加工は、プラズマエッチング（ドライエッチング）又はウエットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３等のフッ素系又はＣｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４等を代表とする塩素系ガス、あるいはＯ２ガスを用い、ＨｅやＡｒ等の不活性ガスを適宜加えても良い。 In this embodiment mode, plasma etching (dry etching) or wet etching may be employed for the etching process, but plasma etching is suitable for processing a large-area substrate. As an etching gas, a fluorine-based gas such as CF 4 , NF 3 , SF 6 , or CHF 3 or a chlorine-based gas typified by Cl 2 , BCl 3 , SiCl 4, CCl 4, or the like, or an O 2 gas is used. An inert gas such as Ar may be added as appropriate.

また、マスクは、感光剤を含む市販のレジスト材料を用いてもよく、例えば、ポジ型レジストまたはネガ型レジストを用いてもよい。いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度調整や、界面活性剤等の添加等により適宜調整することができる。   The mask may be a commercially available resist material containing a photosensitizer, for example, a positive resist or a negative resist. Regardless of which material is used, the surface tension and viscosity can be appropriately adjusted by adjusting the concentration of the solvent, adding a surfactant or the like.

以上の工程で、チャネル部の半導体膜がエッチングされないボトムゲート型のＴＦＴを作製することができる。本実施の形態により、本発明の配線を用いてＴＦＴを形成する場合には、例えば銅（Ｃｕ）等の低抵抗材料を配線に用いることが可能になるため、信号遅延の解決、動作の高速化、消費電力の低減等の大きな効果が得られる。マスクの使用枚数は、本発明の配線を用いない場合に対して１枚増加することになるが、本発明の効果は大きいため、表示装置を作製する際には非常に有効である。   Through the above steps, a bottom-gate TFT in which the semiconductor film in the channel portion is not etched can be manufactured. According to this embodiment, when a TFT is formed using the wiring of the present invention, a low-resistance material such as copper (Cu) can be used for the wiring. Great effects such as reduction of power consumption and reduction of power consumption can be obtained. The number of masks used is increased by one as compared with the case where the wiring of the present invention is not used. However, since the effect of the present invention is great, it is very effective when manufacturing a display device.

図４（Ｄ）に、チャネル保護膜を形成しないでボトムゲート型のＴＦＴを形成した際の断面図を示す。図４（Ｄ）に示すボトムゲート型ＴＦＴは、半導体膜２０３及び、不純物を添加した半導体膜２０７をエッチング後、第４の導電膜２０８を形成している。この場合においても、低抵抗材料を配線に用いることが可能になるため、信号遅延の解決、動作の高速化、消費電力の低減等の大きな効果が得られる。   FIG. 4D is a cross-sectional view when a bottom-gate TFT is formed without forming a channel protective film. In the bottom-gate TFT illustrated in FIG. 4D, a fourth conductive film 208 is formed after etching the semiconductor film 203 and the semiconductor film 207 to which an impurity is added. Even in this case, since a low resistance material can be used for the wiring, significant effects such as solution of signal delay, high speed operation, and reduction of power consumption can be obtained.

なお、本実施の形態は、実施の形態１、実施の形態２と適宜組み合わせることができる。 Note that this embodiment can be combined with any of Embodiments 1 and 2 as appropriate.

（実施の形態４）
本実施の形態では、低抵抗材料を配線又は電極として用いたボトムゲート型の薄膜トランジスタ（以下、ＴＦＴと記す）の他の作製方法について図５、図６を用いて以下に説明する。 (Embodiment 4)
In this embodiment, another method for manufacturing a bottom-gate thin film transistor (hereinafter referred to as a TFT) using a low-resistance material as a wiring or an electrode is described below with reference to FIGS.

まず、実施の形態１に示す方法を用いて、基板３００上にゲート電極として機能する配線３０１を形成する（図５（Ａ）参照）。配線３０１は、第１の導電膜３０１ａ、第２の導電膜３０１ｂ、第３の導電膜３０１ｃの積層によって形成される。配線３０１の厚さは１０ｎｍ〜２００ｎｍであることが好ましい。なお、本実施の形態では、後のゲート電極となる領域にも低抵抗材料からなる第２の導電膜３０１ｂを形成する構成としているが、これに限られない。また、配線３０１を形成する方法として実施の形態１に示す方法を用いたが、実施の形態２に示す方法を用いても良い。本実施の形態では、シングルゲート構造のＴＦＴの作製方法を示すが、ゲート電極を２以上設けるマルチゲート構造としても良い。マルチゲート構造とすることで、オフ時のリーク電流を低減したＴＦＴを作製できる。   First, the wiring 301 functioning as a gate electrode is formed over the substrate 300 using the method described in Embodiment 1 (see FIG. 5A). The wiring 301 is formed by a stack of a first conductive film 301a, a second conductive film 301b, and a third conductive film 301c. The thickness of the wiring 301 is preferably 10 nm to 200 nm. Note that in this embodiment mode, the second conductive film 301b made of a low-resistance material is formed also in a region to be a later gate electrode; however, the present invention is not limited to this. In addition, although the method described in Embodiment 1 is used as a method for forming the wiring 301, the method described in Embodiment 2 may be used. Although this embodiment mode describes a method for manufacturing a TFT having a single gate structure, a multi-gate structure in which two or more gate electrodes are provided may be employed. With a multi-gate structure, a TFT with reduced leakage current at the time of off can be manufactured.

基板３００としては、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラス等からなるガラス基板、シリコン基板、耐熱性を有するプラスチック基板又は樹脂基板等を用いることができる。プラスチック基板又は樹脂基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等を用いることができる。   As the substrate 300, a glass substrate made of barium borosilicate glass, alumino borosilicate glass, or the like, a silicon substrate, a heat-resistant plastic substrate, a resin substrate, or the like can be used. As the plastic substrate or the resin substrate, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), acrylic, polyimide, or the like can be used.

なお、基板３００上に、下地膜を形成した後、配線３０１を形成してもよい。下地膜は、ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法、スピンコート法等により、珪素を含む酸化物材料、窒化物材料を用いて、単層又は積層して形成される。下地膜は、形成しなくても良いが、基板３００からの汚染物質等を遮断する効果がある。   Note that the wiring 301 may be formed after the base film is formed over the substrate 300. The base film is formed as a single layer or a stacked layer using an oxide material or a nitride material containing silicon by a CVD method, a plasma CVD method, a sputtering method, a spin coating method, or the like. The base film may not be formed, but has an effect of blocking contaminants from the substrate 300.

次に、ゲート電極として機能する配線３０１上に、ゲート絶縁膜３０２、及び、ゲート絶縁膜３０３を形成し２層の積層構造とする（図５（Ｂ）参照）。ゲート絶縁膜は、ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法、スピンコート法等により、珪素を含む酸化物材料、窒化物材料を用いて形成される。積層される絶縁膜は、同チャンバー内で真空を保ったまま、同一温度下で、反応ガスを切り変えながら連続的に形成するとよい。真空を保った状態で連続的に形成すると、積層する膜同士の界面が汚染されるのを防ぐことができる。なお、本実施の形態においては、ゲート絶縁膜を２層の積層構造としたが、単層構造としても良く、３層以上の積層構造でも良い。   Next, a gate insulating film 302 and a gate insulating film 303 are formed over the wiring 301 functioning as a gate electrode, so that a two-layer structure is formed (see FIG. 5B). The gate insulating film is formed using an oxide material or a nitride material containing silicon by a CVD method, a plasma CVD method, a sputtering method, a spin coating method, or the like. The insulating films to be stacked are preferably formed continuously while switching the reaction gas at the same temperature while maintaining a vacuum in the same chamber. If formed continuously in a vacuum state, it is possible to prevent contamination of the interface between the stacked films. Note that although the gate insulating film has a two-layer structure in this embodiment, it may have a single-layer structure or a three-layer structure.

ゲート絶縁膜３０２、ゲート絶縁膜３０３の材料としては、酸化珪素（ＳｉＯｘ：ｘ＞０）、窒化珪素（ＳｉＮｘ：ｘ＞０）、酸化窒化珪素（ＳｉＯｘＮｙ：ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ：ｘ＞ｙ＞０）等を適宜用いることができる。なお、基板側から不純物等が拡散することを防止するために、ゲート絶縁膜３０２としては、窒化珪素（ＳｉＮｘ：ｘ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ：ｘ＞ｙ＞０）等を用いて形成することが好ましい。また、ゲート絶縁膜３０３としては、酸化珪素（ＳｉＯｘ：ｘ＞０）、酸化窒化珪素（ＳｉＯｘＮｙ：ｘ＞ｙ＞０）を用いて形成することが望ましい。なお、ＣＶＤ法を用いて低い成膜温度でゲートリーク電流の少ない緻密な絶縁膜を形成するには、アルゴン等の希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。本実施の形態では、ゲート絶縁膜３０２として、ＣＶＤ法を用いてＳｉＨ４及びＮＨ３を反応ガスとして窒化珪素膜を膜厚１０ｎｍ〜１００ｎｍ（好ましくは２０ｎｍ〜８０ｎｍ）、例えば５０ｎｍで形成し、ゲート絶縁膜３０３として、ＣＶＤ法を用いてＳｉＨ４及びＮ２Ｏを反応ガスとして酸化珪素膜を膜厚１０ｎｍ〜１００ｎｍ（好ましくは２０ｎｍ〜８０ｎｍ）、例えば６０ｎｍで形成する。なお、ゲート絶縁膜３０２及びゲート絶縁膜３０３の膜厚をそれぞれ１０ｎｍ〜１００ｎｍとすると好ましいが、この範囲に限られない。 As materials for the gate insulating film 302 and the gate insulating film 303, silicon oxide (SiO x : x> 0), silicon nitride (SiN x : x> 0), silicon oxynitride (SiO x N y : x>y> 0) ), Silicon nitride oxide (SiN x O y : x>y> 0), or the like can be used as appropriate. Note that in order to prevent impurities and the like from diffusing from the substrate side, the gate insulating film 302 includes silicon nitride (SiN x : x> 0), silicon nitride oxide (SiN x O y : x>y> 0). Etc. are preferably used. The gate insulating film 303 is preferably formed using silicon oxide (SiO x : x> 0) or silicon oxynitride (SiO x N y : x>y> 0). Note that in order to form a dense insulating film with low gate leakage current at a low film formation temperature using a CVD method, a rare gas element such as argon is included in the reaction gas and mixed into the formed insulating film. good. In this embodiment, as the gate insulating film 302, a silicon nitride film is formed with a film thickness of 10 nm to 100 nm (preferably 20 nm to 80 nm), for example, 50 nm using SiH 4 and NH 3 as a reaction gas by a CVD method, As the insulating film 303, a silicon oxide film with a thickness of 10 nm to 100 nm (preferably 20 nm to 80 nm), for example, 60 nm, is formed using SiH 4 and N 2 O as a reaction gas by a CVD method. Note that each of the gate insulating film 302 and the gate insulating film 303 preferably has a thickness of 10 nm to 100 nm, but is not limited to this range.

次に、ゲート絶縁膜３０３上に半導体膜３０４を形成する（図５（Ｃ）参照）。半導体膜３０４は２５〜２００ｎｍ（好ましくは５０〜１５０ｎｍ）の厚さでスパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等により成膜すればよい。本実施の形態では、非晶質半導体膜を用いるが、これに限られず、結晶性半導体膜を用いても良い。   Next, a semiconductor film 304 is formed over the gate insulating film 303 (see FIG. 5C). The semiconductor film 304 may be formed by a sputtering method, an LPCVD method, a plasma CVD method, or the like with a thickness of 25 to 200 nm (preferably 50 to 150 nm). Although an amorphous semiconductor film is used in this embodiment mode, the present invention is not limited to this, and a crystalline semiconductor film may be used.

次に、半導体膜３０４上に、チャネル保護膜３０５を形成し、チャネル保護膜３０５上にフォトリソグラフィ工程によりレジスト３０６を形成する（図５（Ｄ）参照）。レジスト３０６をマスクとしてチャネル保護膜３０５を所望の形状に加工してチャネル保護層３０７を形成する（図５（Ｅ）参照）。なお、図５（Ｅ）は、レジスト３０６を除去した状態を示している。チャネル保護膜３０５には、酸化珪素（ＳｉＯｘ：ｘ＞０）、窒化珪素（ＳｉＮｘ：ｘ＞０）、酸化窒化珪素（ＳｉＯｘＮｙ：ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ：ｘ＞ｙ＞０）等を適宜用いることができる。チャネル保護層３０７は必ずしも形成する必要は無いが、チャネル保護層３０７を形成することにより、ソース電極層、ドレイン電極層を形成する際にチャネル部の半導体膜がエッチングされることを防止できる。本実施の形態では、チャネル保護膜３０５に窒化珪素を成膜して、加工することによりチャネル保護層３０７を形成する。 Next, a channel protective film 305 is formed over the semiconductor film 304, and a resist 306 is formed over the channel protective film 305 by a photolithography process (see FIG. 5D). The channel protective film 305 is processed into a desired shape using the resist 306 as a mask to form a channel protective layer 307 (see FIG. 5E). FIG. 5E shows a state where the resist 306 is removed. The channel protective film 305 includes silicon oxide (SiO x : x> 0), silicon nitride (SiN x : x> 0), silicon oxynitride (SiO x N y : x>y> 0), silicon nitride oxide (SiN x O y : x>y> 0) or the like can be used as appropriate. Although the channel protective layer 307 is not necessarily formed, the channel protective layer 307 can prevent the channel portion semiconductor film from being etched when the source electrode layer and the drain electrode layer are formed. In this embodiment mode, the channel protective layer 307 is formed by forming and processing silicon nitride over the channel protective film 305.

レジスト３０６を除去した後、半導体膜３０４上に不純物を添加した半導体膜３０８を形成する。ここでは、例えば、不純物元素としてリン（Ｐ）を５×１０１９〜５×１０２０／ｃｍ３程度の濃度で含まれるように添加し、ｎ型を示す半導体膜を形成することができる。また、ｐ型を示す不純物元素を添加して、ｐ型を示す半導体膜を形成しても良い。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。 After the resist 306 is removed, a semiconductor film 308 to which an impurity is added is formed over the semiconductor film 304. Here, for example, phosphorus (P) as an impurity element is added so as to be included at a concentration of about 5 × 10 19 to 5 × 10 20 / cm 3 , whereby an n-type semiconductor film can be formed. Alternatively, a p-type semiconductor film may be formed by adding a p-type impurity element. As the impurity element exhibiting n-type, phosphorus (P), arsenic (As), or the like can be used. As the p-type impurity element, boron (B), aluminum (Al), gallium (Ga), or the like can be used.

その後、フォトリソグラフィ工程を用いてレジストによるマスク３０９を作製し（図５（Ｆ）参照）、マスク３０９を用いてエッチングを行い、半導体層３１０、３１１を形成する（図６（Ａ）参照）。なお、図６（Ａ）は、マスク３０９を除去した状態を示している。その後、半導体層３１１に電気的に接続するように、バリア膜として機能する第４の導電膜３１２ａを形成する（図６（Ｂ）参照）。   After that, a resist mask 309 is formed using a photolithography process (see FIG. 5F), and etching is performed using the mask 309 to form semiconductor layers 310 and 311 (see FIG. 6A). FIG. 6A shows a state where the mask 309 is removed. After that, a fourth conductive film 312a functioning as a barrier film is formed so as to be electrically connected to the semiconductor layer 311 (see FIG. 6B).

次に、第４の導電膜３１２ａ上の、後の配線となる領域に低抵抗材料からなる第５の導電膜３１２ｂを形成し、第５の導電膜３１２ｂを覆うようにバリア膜として機能する第６の導電膜３１２ｃを形成する（図６（Ｃ）参照）。このとき、本発明の実施の形態１に示される方法を用いて第５の導電膜３１２ｂを形成することができる。なお、第５の導電膜３１２ｂは実施の形態１における第２の導電膜１０３に相当する。本実施の形態では、実施の形態１に示される方法を用いたが、実施の形態２に示される方法を用いても良い。   Next, a fifth conductive film 312b made of a low-resistance material is formed in a region to be a later wiring over the fourth conductive film 312a, and functions as a barrier film so as to cover the fifth conductive film 312b. 6 conductive film 312c is formed (see FIG. 6C). At this time, the fifth conductive film 312b can be formed by using the method described in Embodiment Mode 1 of the present invention. Note that the fifth conductive film 312b corresponds to the second conductive film 103 in Embodiment 1. In the present embodiment, the method shown in the first embodiment is used. However, the method shown in the second embodiment may be used.

次に、フォトリソグラフィ工程を用いてレジストによるマスク３１３を形成する（図６（Ｄ）参照）。マスク３１３を介して第４の導電膜３１２ａ、第６の導電膜３１２ｃ、及び半導体層３１１を所望の形状に加工し、ソース電極層又はドレイン電極層（及びその配線）として機能する第１の導電層３１４、第２の導電層３１５、及びソース領域又はドレイン領域３１６、３１７を形成する（図６（Ｅ）参照）。   Next, a resist mask 313 is formed by a photolithography process (see FIG. 6D). The fourth conductive film 312a, the sixth conductive film 312c, and the semiconductor layer 311 are processed into desired shapes through the mask 313, and the first conductive functioning as a source electrode layer or a drain electrode layer (and wiring thereof) is formed. A layer 314, a second conductive layer 315, and source or drain regions 316 and 317 are formed (see FIG. 6E).

マスクは、感光剤を含む市販のレジスト材料を用いてもよく、例えば、ポジ型レジストやネガ型レジストを用いてもよい。いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度調整や、界面活性剤等の添加等により適宜調整することができる。   For the mask, a commercially available resist material containing a photosensitive agent may be used, and for example, a positive resist or a negative resist may be used. Regardless of which material is used, the surface tension and viscosity can be appropriately adjusted by adjusting the concentration of the solvent, adding a surfactant or the like.

なお、本実施の形態において、エッチング加工は、プラズマエッチング（ドライエッチング）又はウエットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３等のフッ素系又はＣｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４等を代表とする塩素系ガス、あるいはＯ２ガスを用い、ＨｅやＡｒ等の不活性ガスを適宜加えても良い。 Note that in this embodiment mode, either plasma etching (dry etching) or wet etching may be employed as the etching process, but plasma etching is suitable for processing a large-area substrate. As an etching gas, a fluorine-based gas such as CF 4 , NF 3 , SF 6 , or CHF 3 or a chlorine-based gas typified by Cl 2 , BCl 3 , SiCl 4, CCl 4, or the like, or an O 2 gas is used. An inert gas such as Ar may be added as appropriate.

なお、本実施の形態のフォトリソグラフィ工程において、レジストを塗布する前に、半導体膜表面に、膜厚が数ｎｍ程度の絶縁膜を形成してもよい。この工程により半導体膜とレジストとが直接接触することを回避することが可能であり、不純物が半導体膜中に侵入するのを防止できる。   Note that in the photolithography process of this embodiment, an insulating film with a thickness of about several nanometers may be formed on the surface of the semiconductor film before the resist is applied. By this step, it is possible to avoid direct contact between the semiconductor film and the resist, and impurities can be prevented from entering the semiconductor film.

以上の工程で、チャネル部の半導体膜がエッチングされないボトムゲート型のＴＦＴを作製することができる。本実施の形態においては、ソース電極層又はドレイン電極層（及びその配線）についても、低抵抗材料からなる配線で形成するため、これらの配線（電極）についても抵抗を低減できる。なお、ソース電極層又はドレイン電極層（及びその配線）における第５の導電膜３１２ｂを半導体層３１０の上部に形成しない構成としたが、これに限られず、半導体層３１０の上部に形成するする構成としても良い。また、ゲート電極として機能する配線３０１において、半導体層３１０の下部には第２の導電膜３０１ｂを形成しない構成としても良い。   Through the above steps, a bottom-gate TFT in which the semiconductor film in the channel portion is not etched can be manufactured. In this embodiment mode, since the source electrode layer or the drain electrode layer (and its wiring) is also formed using a wiring made of a low resistance material, the resistance of these wirings (electrodes) can be reduced. Note that the fifth conductive film 312b in the source electrode layer or the drain electrode layer (and the wiring thereof) is not formed over the semiconductor layer 310; however, the present invention is not limited thereto, and the fifth conductive film 312b is formed over the semiconductor layer 310. It is also good. In the wiring 301 functioning as a gate electrode, the second conductive film 301 b may not be formed below the semiconductor layer 310.

なお、図５及び図６に示すボトムゲート型ＴＦＴとは異なる形態のボトムゲート型ＴＦＴを作製することもできる。図１６（Ａ）にその一例を示す。図１６（Ａ）のボトムゲート型ＴＦＴは、基板３２０上に、ゲート電極として機能する配線３２１、ゲート絶縁膜３２２、ソース電極層又はドレイン電極層（及びその配線）３２３、不純物元素を添加した半導体膜３２４、半導体膜３２５の順に積層し、形成する。図１６（Ａ）の例に示すボトムゲート型ＴＦＴにおいても、導電膜を実施の形態１または実施の形態２等に従って形成することにより、低抵抗材料を配線に用いたボトムゲート型ＴＦＴを作製することができる。   Note that a bottom-gate TFT having a different form from the bottom-gate TFT illustrated in FIGS. 5 and 6 can be manufactured. An example is shown in FIG. The bottom-gate TFT in FIG. 16A includes a wiring 321 functioning as a gate electrode, a gate insulating film 322, a source or drain electrode layer (and its wiring) 323, and a semiconductor to which an impurity element is added over a substrate 320. A film 324 and a semiconductor film 325 are stacked in this order. Also in the bottom gate TFT shown in the example of FIG. 16A, a bottom gate TFT using a low-resistance material for a wiring is manufactured by forming a conductive film in accordance with Embodiment 1 or 2 or the like. be able to.

本実施の形態を用いることにより、低抵抗材料からなる配線を用いたボトムゲート型ＴＦＴを形成することができ、信号遅延の問題を解決することができる。なお、本実施の形態は、実施の形態１、実施の形態２と適宜組み合わせることができる。   By using this embodiment mode, a bottom gate TFT using a wiring made of a low resistance material can be formed, and the problem of signal delay can be solved. Note that this embodiment can be combined with any of Embodiments 1 and 2 as appropriate.

（実施の形態５）
本実施の形態では、低抵抗材料を配線又は電極として用いたトップゲート型ＴＦＴの作製方法について図７、図８を用いて以下に説明する。 (Embodiment 5)
In this embodiment, a method for manufacturing a top gate TFT using a low-resistance material as a wiring or an electrode will be described below with reference to FIGS.

まず、基板４００上に、下地膜４０１を形成する。基板４００としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等からなるガラス基板、シリコン基板、耐熱性を有するプラスチック基板又は樹脂基板等を用いることができる。プラスチック基板又は樹脂基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等を用いることができる。下地膜４０１は、ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法、スピンコート法等の方法により、珪素を含む酸化物材料、窒化物材料を用いて、単層又は積層して形成される。下地膜４０１を形成することで、基板４００からの汚染物質による半導体膜の劣化を防ぐことができる。   First, the base film 401 is formed on the substrate 400. As the substrate 400, a glass substrate made of barium borosilicate glass, alumino borosilicate glass, or the like, a silicon substrate, a heat-resistant plastic substrate, a resin substrate, or the like can be used. As the plastic substrate or the resin substrate, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), acrylic, polyimide, or the like can be used. The base film 401 is formed as a single layer or a stacked layer using an oxide material or a nitride material containing silicon by a method such as a CVD method, a plasma CVD method, a sputtering method, or a spin coating method. By forming the base film 401, deterioration of the semiconductor film due to contaminants from the substrate 400 can be prevented.

次に、下地膜４０１上に半導体膜４０２を形成する（図７（Ａ）参照）。半導体膜４０２は２５〜２００ｎｍ（好ましくは５０〜１５０ｎｍ）の厚さでスパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等により成膜すればよい。本実施の形態では、非晶質半導体膜を用いるが、これに限られず、結晶性半導体膜を用いても良い。   Next, a semiconductor film 402 is formed over the base film 401 (see FIG. 7A). The semiconductor film 402 may be formed to a thickness of 25 to 200 nm (preferably 50 to 150 nm) by a sputtering method, an LPCVD method, a plasma CVD method, or the like. Although an amorphous semiconductor film is used in this embodiment mode, the present invention is not limited to this, and a crystalline semiconductor film may be used.

次に、半導体膜４０２上に、フォトリソグラフィ工程を用いてレジストによるマスクを作製し、マスクを用いてエッチングを行い、半導体層４０３を形成する。マスクは、感光剤を含む市販のレジスト材料を用いてもよく、例えば、ポジ型レジストまたはネガ型レジストを用いてもよい。いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度調整や、界面活性剤等の添加等により適宜調整することができる。   Next, a resist mask is formed over the semiconductor film 402 by a photolithography process, and etching is performed using the mask to form the semiconductor layer 403. As the mask, a commercially available resist material containing a photosensitive agent may be used, and for example, a positive resist or a negative resist may be used. Regardless of which material is used, the surface tension and viscosity can be appropriately adjusted by adjusting the concentration of the solvent, adding a surfactant or the like.

なお、本実施の形態のフォトリソグラフィ工程において、レジストを塗布する前に、半導体膜表面に、膜厚が数ｎｍ程度の絶縁膜を形成してもよい。この工程により半導体膜とレジストとが直接接触することを回避することが可能であり、不純物が半導体膜中に侵入するのを防止できる。   Note that in the photolithography process of this embodiment, an insulating film with a thickness of about several nanometers may be formed on the surface of the semiconductor film before the resist is applied. By this step, it is possible to avoid direct contact between the semiconductor film and the resist, and impurities can be prevented from entering the semiconductor film.

次に、半導体層４０３上に、ゲート絶縁膜４０４、及び、ゲート絶縁膜４０５を形成し２層の積層構造とする（図７（Ｂ）参照）。積層される絶縁膜は、同チャンバー内で真空を保ったまま、同一温度下で、反応ガスを切り変えながら連続的に形成するとよい。真空を保った状態で連続的に形成すると、積層する膜同士の界面が汚染されるのを防ぐことができる。なお、本実施の形態においては、ゲート絶縁膜を２層の積層構造としたが、単層構造としても良く、３層以上の積層構造でも良い。   Next, a gate insulating film 404 and a gate insulating film 405 are formed over the semiconductor layer 403 to have a two-layer structure (see FIG. 7B). The insulating films to be stacked are preferably formed continuously while switching the reaction gas at the same temperature while maintaining a vacuum in the same chamber. If formed continuously in a vacuum state, it is possible to prevent contamination of the interface between the stacked films. Note that although the gate insulating film has a two-layer structure in this embodiment, it may have a single-layer structure or a three-layer structure.

ゲート絶縁膜４０４、ゲート絶縁膜４０５の材料としては、酸化珪素（ＳｉＯｘ：ｘ＞０）、窒化珪素（ＳｉＮｘ：ｘ＞０）、酸化窒化珪素（ＳｉＯｘＮｙ：ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ：ｘ＞ｙ＞０）等を適宜用いることができる。なお、低い成膜温度でゲートリーク電流の少ない緻密な絶縁膜を形成するには、アルゴン等の希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。本実施の形態では、ゲート絶縁膜４０４として、ＳｉＨ４及びＮ２Ｏを反応ガスとして酸化珪素膜を膜厚１０ｎｍ〜１００ｎｍ（好ましくは２０ｎｍ〜８０ｎｍ）、例えば６０ｎｍで形成し、ゲート絶縁膜４０５として、ＳｉＨ４及びＮＨ３を反応ガスとして窒化珪素膜を膜厚１０ｎｍ〜１００ｎｍ（好ましくは２０ｎｍ〜８０ｎｍ）、例えば５０ｎｍで形成する。なお、ゲート絶縁膜４０４及びゲート絶縁膜４０５の膜厚をそれぞれ１０ｎｍ〜１００ｎｍとすると好ましいが、この範囲に限られない。 As materials of the gate insulating film 404 and the gate insulating film 405, silicon oxide (SiO x : x> 0), silicon nitride (SiN x : x> 0), silicon oxynitride (SiO x N y : x>y> 0) ), Silicon nitride oxide (SiN x O y : x>y> 0), or the like can be used as appropriate. Note that in order to form a dense insulating film with little gate leakage current at a low deposition temperature, a rare gas element such as argon is preferably contained in a reaction gas and mixed into the formed insulating film. In this embodiment, as the gate insulating film 404, a silicon oxide film with a thickness of 10 nm to 100 nm (preferably 20 nm to 80 nm), for example, 60 nm is formed using SiH 4 and N 2 O as reaction gases, and the gate insulating film 405 is formed. Then, a silicon nitride film is formed with a film thickness of 10 nm to 100 nm (preferably 20 nm to 80 nm), for example, 50 nm, using SiH 4 and NH 3 as reaction gases. Note that each of the gate insulating film 404 and the gate insulating film 405 preferably has a thickness of 10 nm to 100 nm, but is not limited to this range.

次に、実施の形態１に示す方法を用いて、ゲート絶縁膜４０５上にゲート電極として機能する配線４０６を形成する（図７（Ｃ）参照）。配線４０６は、第１の導電膜４０６ａ、第２の導電膜４０６ｂ、第３の導電膜４０６ｃの積層によって形成される。配線４０６の厚さは１０ｎｍ〜２００ｎｍであることが好ましい。なお、本実施の形態では、配線４０６を形成する方法として実施の形態１に示す方法を用いたが、実施の形態２に示す方法を用いても良い。また、本実施の形態では、シングルゲート構造のＴＦＴの作製方法を示すが、ゲート電極を２以上設けるマルチゲート構造としても良い。マルチゲート構造とすることで、オフ時のリーク電流を低減したＴＦＴを作製できる。   Next, a wiring 406 functioning as a gate electrode is formed over the gate insulating film 405 by using the method described in Embodiment 1 (see FIG. 7C). The wiring 406 is formed by a stack of a first conductive film 406a, a second conductive film 406b, and a third conductive film 406c. The thickness of the wiring 406 is preferably 10 nm to 200 nm. Note that although the method described in Embodiment 1 is used as a method for forming the wiring 406 in this embodiment, the method described in Embodiment 2 may be used. Although this embodiment mode describes a method for manufacturing a TFT with a single gate structure, a multi-gate structure in which two or more gate electrodes are provided may be employed. With a multi-gate structure, a TFT with reduced leakage current at the time of off can be manufactured.

次に、ゲート電極として機能する配線４０６をマスクとして、半導体層４０３に不純物元素を添加する（図７（Ｄ）参照）。ここでは、例えば、不純物元素としてリン（Ｐ）を５×１０１９〜５×１０２０／ｃｍ３程度の濃度で含まれるように添加し、ｎ型を示す半導体膜を形成することができる。また、ｐ型を示す不純物元素を添加して、ｐ型を示す半導体膜を形成しても良い。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。なお、不純物元素を低濃度に添加したＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を形成しても良い。ＬＤＤ領域を形成することで、ホットキャリアの注入によるＴＦＴの劣化を防止できる。本発明の配線は積層構造であり、配線中の第２の導電膜の有無によって厚さが異なるため、これを利用して自己整合的にＬＤＤ領域４１２を形成することが可能である（図７（Ｅ）参照）。なお、図７（Ｅ）に示す構成のようにＬＤＤ領域がゲート電極と重なっている構造をＧＯＬＤ（Ｇａｔｅ Ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）構造と呼ぶことがある。 Next, an impurity element is added to the semiconductor layer 403 using the wiring 406 functioning as a gate electrode as a mask (see FIG. 7D). Here, for example, phosphorus (P) as an impurity element is added so as to be included at a concentration of about 5 × 10 19 to 5 × 10 20 / cm 3 , whereby an n-type semiconductor film can be formed. Alternatively, a p-type semiconductor film may be formed by adding a p-type impurity element. As the impurity element exhibiting n-type, phosphorus (P), arsenic (As), or the like can be used. As the p-type impurity element, boron (B), aluminum (Al), gallium (Ga), or the like can be used. Note that an LDD (Lightly Doped Drain) region to which an impurity element is added at a low concentration may be formed. By forming the LDD region, TFT deterioration due to hot carrier injection can be prevented. Since the wiring of the present invention has a laminated structure and the thickness varies depending on the presence or absence of the second conductive film in the wiring, the LDD region 412 can be formed in a self-aligned manner using this (FIG. 7). (See (E)). Note that a structure in which the LDD region overlaps with the gate electrode as in the structure illustrated in FIG. 7E is sometimes referred to as a GOLD (Gate Overlapped LDD) structure.

次に、ゲート絶縁膜４０５及びゲート電極として機能する配線４０６を覆うように、絶縁膜４０７を形成する（図８（Ａ）参照）。絶縁膜４０７の材料としては、酸化珪素（ＳｉＯｘ：ｘ＞０）、窒化珪素（ＳｉＮｘ：ｘ＞０）、酸化窒化珪素（ＳｉＯｘＮｙ：ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ：ｘ＞ｙ＞０）等を適宜用いることができる。なお、本実施の形態においては、ゲート絶縁膜を２層の積層構造としたが、単層構造としても良く、３層以上の積層構造でも良い。また、絶縁膜４０７上に層間絶縁膜を１層又は２層以上設ける構成としても良い。 Next, an insulating film 407 is formed so as to cover the gate insulating film 405 and the wiring 406 functioning as a gate electrode (see FIG. 8A). As a material for the insulating film 407, silicon oxide (SiO x : x> 0), silicon nitride (SiN x : x> 0), silicon oxynitride (SiO x N y : x>y> 0), silicon nitride oxide ( SiN x O y : x>y> 0) or the like can be used as appropriate. Note that although the gate insulating film has a two-layer structure in this embodiment, it may have a single-layer structure or a three-layer structure. Alternatively, one or more interlayer insulating films may be provided over the insulating film 407.

次に、フォトリソグラフィ工程を用いてレジストによるマスクを作製し、ゲート絶縁膜４０４、ゲート絶縁膜４０５及び絶縁膜４０７のエッチングを行い、半導体層４０３の不純物元素を添加した領域が露出するように、開口部を形成する。その後、半導体層４０３に電気的に接続するように、バリア膜として機能する第４の導電膜４０８ａを形成する（図８（Ｂ）参照）。   Next, a resist mask is formed using a photolithography process, and the gate insulating film 404, the gate insulating film 405, and the insulating film 407 are etched so that the region to which the impurity element is added in the semiconductor layer 403 is exposed. An opening is formed. After that, a fourth conductive film 408a functioning as a barrier film is formed so as to be electrically connected to the semiconductor layer 403 (see FIG. 8B).

次に、第４の導電膜４０８ａ上の、後の配線となる領域に低抵抗材料からなる第５の導電膜４０８ｂを形成し、第５の導電膜４０８ｂを覆うようにバリア膜として機能する第６の導電膜４０８ｃを形成する。このとき、本発明の実施の形態１に示される方法を用いて第５の導電膜４０８ｂを形成することができる。なお、本実施の形態では、実施の形態１に示される方法を用いたが、実施の形態２に示される方法を用いても良い。   Next, a fifth conductive film 408b made of a low-resistance material is formed in a region to be a later wiring over the fourth conductive film 408a, and functions as a barrier film so as to cover the fifth conductive film 408b. 6 conductive film 408c is formed. At this time, the fifth conductive film 408b can be formed by using the method described in Embodiment Mode 1 of the present invention. In this embodiment, the method shown in the first embodiment is used, but the method shown in the second embodiment may be used.

次に、フォトリソグラフィ工程を用いてレジストによるマスク４０９を形成する（図８（Ｃ）参照）。マスク４０９を介して第４の導電膜４０８ａ及び第６の導電膜４０８ｃを所望の形状に加工し、ソース電極層又はドレイン電極層（及びその配線）として機能する第１の導電層４１０、第２の導電層４１１を形成する（図８（Ｄ）参照）。   Next, a resist mask 409 is formed by a photolithography process (see FIG. 8C). The fourth conductive film 408a and the sixth conductive film 408c are processed into a desired shape through the mask 409, and the first conductive layer 410 and the second conductive layer 410 function as a source electrode layer or a drain electrode layer (and wiring thereof). The conductive layer 411 is formed (see FIG. 8D).

なお、本実施の形態において、エッチング加工は、プラズマエッチング（ドライエッチング）又はウエットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３等のフッ素系又はＣｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４等を代表とする塩素系ガス、あるいはＯ２ガスを用い、ＨｅやＡｒ等の不活性ガスを適宜加えても良い。 Note that in this embodiment mode, either plasma etching (dry etching) or wet etching may be employed as the etching process, but plasma etching is suitable for processing a large-area substrate. As an etching gas, a fluorine-based gas such as CF 4 , NF 3 , SF 6 , or CHF 3 or a chlorine-based gas typified by Cl 2 , BCl 3 , SiCl 4, CCl 4, or the like, or an O 2 gas is used. An inert gas such as Ar may be added as appropriate.

以上の工程で、トップゲート型のＴＦＴを作製することができる。   Through the above process, a top-gate TFT can be manufactured.

なお、図７及び図８に示すトップゲート型ＴＦＴとは異なる形態のトップゲート型ＴＦＴを作製することもできる。図１６（Ｂ）にその一例を示す。図１６（Ｂ）のトップゲート型ＴＦＴは、下地膜４２０上に、ソース電極層又はドレイン電極層（及びその配線）４２１、半導体膜４２２、ゲート絶縁膜４２３、ゲート電極として機能する配線４２４の順に積層し、形成する。図１６（Ｂ）の例に示すトップゲート型ＴＦＴにおいても、導電膜を実施の形態１または実施の形態２等に従って形成することにより、低抵抗材料を配線に用いたボトムゲート型ＴＦＴを作製することができる。   Note that a top gate TFT having a different form from the top gate TFT shown in FIGS. 7 and 8 can be manufactured. An example is shown in FIG. In the top gate TFT in FIG. 16B, a source or drain electrode layer (and its wiring) 421, a semiconductor film 422, a gate insulating film 423, and a wiring 424 functioning as a gate electrode are formed in this order over a base film 420. Laminate and form. Also in the top gate TFT shown in the example of FIG. 16B, a bottom gate TFT using a low-resistance material for a wiring is manufactured by forming a conductive film according to Embodiment 1 or 2 or the like. be able to.

本実施の形態を用いることにより、低抵抗材料からなる配線を用いたトップゲート型ＴＦＴを形成することができ、信号遅延の問題を解決することができる。なお、本実施の形態においては、ソース電極層又はドレイン電極層（及びその配線）についても、低抵抗材料からなる配線で形成しているが、ゲート電極として機能する配線のみを低抵抗材料からなる配線としてもよい。また、ソース電極層又はドレイン電極層（及びその配線）における第５の導電膜４０８ｂを半導体層４０３の上部に形成しない構成としたが、これに限られず、半導体層４０３の上部に形成するする構成としても良い。また、ゲート電極として機能する配線４０６において、半導体層４０３の上部には第２の導電膜４０６ｂを形成しない構成としても良い。本実施の形態は、実施の形態１、実施の形態２と適宜組み合わせることができる。   By using this embodiment mode, a top-gate TFT using a wiring made of a low resistance material can be formed, and the problem of signal delay can be solved. Note that in this embodiment mode, the source electrode layer or the drain electrode layer (and its wiring) is also formed using a wiring made of a low resistance material, but only the wiring functioning as a gate electrode is made of a low resistance material. It is good also as wiring. The fifth conductive film 408b in the source electrode layer or the drain electrode layer (and its wiring) is not formed over the semiconductor layer 403; however, the present invention is not limited to this, and the fifth conductive film 408b is formed over the semiconductor layer 403. It is also good. In the wiring 406 functioning as a gate electrode, the second conductive film 406b may not be formed over the semiconductor layer 403. This embodiment can be combined with any of Embodiments 1 and 2 as appropriate.

（実施の形態６）
本実施の形態では、低抵抗材料を配線として用いた液晶パネルの作製方法を、図９を用いて以下に説明する。 (Embodiment 6)
In this embodiment, a method for manufacturing a liquid crystal panel using a low-resistance material as a wiring is described below with reference to FIGS.

基板２５０上に、実施の形態３で示す方法を用いてボトムゲート型ＴＦＴ２５１を形成する。本実施の形態では、実施の形態３で示す方法でボトムゲート型ＴＦＴ２５１を形成するが、これに限られない。導電型についても特に限られず、ｎチャネル型、ｐチャネル型のどちらを形成しても良い。また、半導体膜には非晶質半導体を用いても良いし、結晶性半導体を用いても良い。基板２５０としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等からなるガラス基板、シリコン基板、耐熱性を有するプラスチック基板又は樹脂基板等を用いることができる。プラスチック基板又は樹脂基板としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等を用いることができる。   A bottom-gate TFT 251 is formed over the substrate 250 by using the method described in Embodiment Mode 3. In this embodiment mode, the bottom gate TFT 251 is formed by the method shown in Embodiment Mode 3, but the present invention is not limited to this. The conductivity type is not particularly limited, and either an n-channel type or a p-channel type may be formed. The semiconductor film may be an amorphous semiconductor or a crystalline semiconductor. As the substrate 250, a glass substrate made of barium borosilicate glass, alumino borosilicate glass, or the like, a silicon substrate, a heat-resistant plastic substrate, a resin substrate, or the like can be used. As the plastic substrate or the resin substrate, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), acrylic, polyimide, or the like can be used.

本実施の形態には示さないが、オフ時のリーク電流を低減する構成として、マルチゲート構造を用いる構成としても良い。   Although not shown in this embodiment mode, a multi-gate structure may be used as a structure for reducing the leakage current at the time of off.

また、ボトムゲート型ＴＦＴの代わりにトップゲート型ＴＦＴを用いても良いが、ボトムゲート型とすることにより、トップゲート型に比べて少ない工程で低抵抗材料を用いたＴＦＴを作製することができるため、低コストで高性能な液晶パネルを作製することができる。トップゲート型ＴＦＴの作製方法としては、実施の形態５を用いることができるが、低抵抗材料をバリア膜で覆った構成の配線を用いていれば、特に限られず、どのような構成のＴＦＴを用いても良い。   In addition, a top gate TFT may be used instead of the bottom gate TFT, but by using the bottom gate TFT, a TFT using a low-resistance material can be manufactured with fewer steps than the top gate TFT. Therefore, a high-performance liquid crystal panel can be manufactured at a low cost. As a method for manufacturing a top gate type TFT, Embodiment Mode 5 can be used. However, there is no particular limitation as long as a wiring having a structure in which a low-resistance material is covered with a barrier film is used. It may be used.

次に、ソース電極又はドレイン電極２５２に電気的に接続された画素電極２５３を形成する。なお、本実施の形態における画素電極２５３は、実施の形態３の図４（Ｃ）における電極２１２に対応している。画素電極の材料としては、例えば、酸化インジウムに酸化スズを混合したインジウムスズ酸化物（ＩＴＯ）、インジウムスズ酸化物（ＩＴＯ）に酸化珪素を混合したインジウムスズ珪素酸化物（ＩＴＳＯ）、酸化インジウムに酸化亜鉛を混合したインジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、または酸化スズ（ＳｎＯ２）等を用いることができる。なお、インジウム亜鉛酸化物（ＩＺＯ）とは、酸化インジウムに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合させたターゲットを用いてスパッタリングにより形成される透明導電材料である。反射型の液晶パネルを作製する際には、アルミニウム（Ａｌ）等の金属材料を画素電極に用いることもできる。 Next, a pixel electrode 253 that is electrically connected to the source or drain electrode 252 is formed. Note that the pixel electrode 253 in this embodiment corresponds to the electrode 212 in FIG. 4C of Embodiment 3. Examples of the material for the pixel electrode include indium tin oxide (ITO) in which tin oxide is mixed with indium oxide, indium tin silicon oxide (ITSO) in which indium tin oxide (ITO) is mixed with silicon oxide, and indium oxide. Indium zinc oxide mixed with zinc oxide (IZO), zinc oxide (ZnO), tin oxide (SnO 2 ), or the like can be used. Note that indium zinc oxide (IZO) is a transparent conductive material formed by sputtering using a target in which indium oxide is mixed with 2 to 20 wt% zinc oxide (ZnO). When a reflective liquid crystal panel is manufactured, a metal material such as aluminum (Al) can be used for the pixel electrode.

次に、ボトムゲート型ＴＦＴ２５１及び画素電極２５３を含む基板２５０全面を覆うように、配向膜として機能する絶縁膜２５４を形成する。配向膜として機能する絶縁膜材料としては、例えばＮ−メチル−２−ピロリドン等とセロソルブアセテート等を混ぜた溶媒にポリアミック酸を溶解させたポリイミド樹脂、または、ポリアミック酸をイミド化させて溶媒に溶かしたポリイミド樹脂等を用いることができる。形成方法としては、スクリーン印刷法やオフセット印刷法、スピン塗布法、液滴吐出法等を用いることができる。膜厚は、例えば２０ｎｍ以上７０ｎｍ以下、好ましくは３０ｎｍ以上６０ｎｍ以下で形成すると良い。このようにして形成された絶縁膜２５４の表面を、フェルトや木綿等のラビング布で擦るラビング法にて所定の方向に配向処理を行う。   Next, an insulating film 254 that functions as an alignment film is formed so as to cover the entire surface of the substrate 250 including the bottom gate TFT 251 and the pixel electrode 253. As an insulating film material that functions as an alignment film, for example, a polyimide resin in which polyamic acid is dissolved in a solvent in which N-methyl-2-pyrrolidone or the like and cellosolve acetate are mixed, or polyamic acid is imidized and dissolved in the solvent. A polyimide resin or the like can be used. As a formation method, a screen printing method, an offset printing method, a spin coating method, a droplet discharge method, or the like can be used. The film thickness is, for example, 20 nm to 70 nm, preferably 30 nm to 60 nm. An orientation process is performed in a predetermined direction by a rubbing method in which the surface of the insulating film 254 thus formed is rubbed with a rubbing cloth such as felt or cotton.

次に、対向基板２６０にカラーフィルター２６１、遮光膜２６２、共通電極２６３及び配向膜２６４を積層する。カラーフィルター２６１は、フルカラー表示とする場合、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）を呈する材料から形成すればよく、モノカラー表示とする場合、少なくとも一つの色を呈する材料から形成すればよい。また、カラーフィルター２６１は、色変換層を積層した構成としてもよい。遮光膜２６２は、一般的に金属膜または黒色顔料を含有した有機膜で構成されている。共通電極２６３の材料としては、画素電極の材料と同様に、例えば、酸化インジウムに酸化スズを混合したインジウムスズ酸化物（ＩＴＯ）、インジウムスズ酸化物（ＩＴＯ）に酸化珪素を混合したインジウムスズ珪素酸化物（ＩＴＳＯ）、酸化インジウムに酸化亜鉛を混合したインジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、または酸化スズ（ＳｎＯ２）等を用いることができる。なお、インジウム亜鉛酸化物（ＩＺＯ）とは、酸化インジウムに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合させたターゲットを用いてスパッタリングにより形成される透明導電材料である。また、画素電極と同様に、アルミニウム（Ａｌ）等の金属材料を用いてもよい。 Next, a color filter 261, a light shielding film 262, a common electrode 263, and an alignment film 264 are stacked on the counter substrate 260. The color filter 261 may be formed from a material exhibiting red (R), green (G), and blue (B) in the case of full color display, and formed from a material that exhibits at least one color in the case of monocolor display. do it. The color filter 261 may have a configuration in which a color conversion layer is stacked. The light shielding film 262 is generally composed of a metal film or an organic film containing a black pigment. As the material for the common electrode 263, for example, indium tin oxide (ITO) in which tin oxide is mixed with indium oxide, and indium tin silicon in which indium tin oxide (ITO) is mixed with silicon oxide, as in the pixel electrode material. An oxide (ITSO), indium zinc oxide (IZO) in which zinc oxide is mixed with indium oxide, zinc oxide (ZnO), tin oxide (SnO 2 ), or the like can be used. Note that indium zinc oxide (IZO) is a transparent conductive material formed by sputtering using a target in which indium oxide is mixed with 2 to 20 wt% zinc oxide (ZnO). Further, similarly to the pixel electrode, a metal material such as aluminum (Al) may be used.

次に、カラーフィルター２６１等を積層した対向基板２６０と、ボトムゲート型ＴＦＴ２５１等を形成した基板２５０とをシール材（図示せず）により貼り合わせる。遮光膜２６２はＴＦＴと重なるように配置され、カラーフィルター２６１は画素電極２５３と重なるように配置される。その後、液晶２６５を注入すると、液晶パネルが完成する（図９（Ａ）参照）。図９（Ａ）における、基板２５０の下部及び対向基板２６０の上部には、図示しないが偏光板が貼り付けられる。以上の工程により、液晶パネルが完成する。   Next, the counter substrate 260 on which the color filter 261 and the like are stacked and the substrate 250 on which the bottom gate TFT 251 and the like are formed are attached to each other with a sealant (not shown). The light shielding film 262 is disposed so as to overlap with the TFT, and the color filter 261 is disposed so as to overlap with the pixel electrode 253. After that, when the liquid crystal 265 is injected, a liquid crystal panel is completed (see FIG. 9A). In FIG. 9A, a polarizing plate is attached to the lower portion of the substrate 250 and the upper portion of the counter substrate 260, although not shown. The liquid crystal panel is completed through the above steps.

次に、図９（Ｂ）を用いて本実施の形態における液晶パネルの画素部の構成について説明する。図９（Ｂ）は液晶パネルの上面図の一例であり、図９（Ｂ）のＡ−Ａ´における断面図が、図９（Ａ）のＡ−Ａ´に対応している。   Next, the structure of the pixel portion of the liquid crystal panel in this embodiment will be described with reference to FIG. FIG. 9B is an example of a top view of the liquid crystal panel, and a cross-sectional view taken along line AA ′ in FIG. 9B corresponds to AA ′ in FIG.

ゲート配線２７０上に半導体層２７１が重なり、この重なる部分がゲート電極となる。つまり、２７０はゲート配線でもあり、ゲート電極でもある。また半導体層２７１には、ソース配線（又はドレイン配線）２７２及び画素電極２７３が電気的に接続されており、半導体層２７１を介して、ソース配線（又はドレイン配線）２７２からの信号が画素電極２７３に入力される構成となっている。なお、ゲート配線とゲート電極の関係と同様に、ソース配線（又はドレイン配線）２７２についても、半導体層２７１と重なる部分がソース電極（又はドレイン電極）となる。つまり、２７２はソース配線（又はドレイン配線）でもあり、ソース電極（又はドレイン電極）でもある。容量配線２７４は画素電極２７３と重なる部分で容量を形成する。容量配線２７４はゲート配線２７０と同層で形成してもよいし、別の層で形成してもよい。ゲート配線と同層で形成する場合には、ゲート配線同様に低抵抗材料を用いることにより、抵抗を低減した容量配線を形成できる。この場合、実施の形態１や実施の形態２等を適宜用いて形成すればよい。   A semiconductor layer 271 overlaps with the gate wiring 270, and this overlapping portion becomes a gate electrode. That is, 270 is a gate wiring and a gate electrode. A source wiring (or drain wiring) 272 and a pixel electrode 273 are electrically connected to the semiconductor layer 271, and a signal from the source wiring (or drain wiring) 272 is transmitted to the pixel electrode 273 through the semiconductor layer 271. Is configured to be input. Note that as in the relationship between the gate wiring and the gate electrode, also in the source wiring (or drain wiring) 272, a portion overlapping with the semiconductor layer 271 becomes a source electrode (or drain electrode). That is, reference numeral 272 denotes a source wiring (or drain wiring) and a source electrode (or drain electrode). The capacitor wiring 274 forms a capacitor in a portion overlapping with the pixel electrode 273. The capacitor wiring 274 may be formed in the same layer as the gate wiring 270 or may be formed in a different layer. In the case where the gate wiring is formed in the same layer, a capacitor wiring with reduced resistance can be formed by using a low-resistance material like the gate wiring. In this case, the first embodiment, the second embodiment, or the like may be used as appropriate.

ゲート配線２７０は、低抵抗材料からなる導電膜２７０ｂを、バリア膜として機能する導電膜２７０ａ及び２７０ｃで覆うように形成されている。このような構成を有することで、可動性の元素による半導体層２７１の汚染を防ぐことができる。なお、本実施の形態においては、ゲート配線２７０における導電膜２７０ｂを半導体層２７１の下部に形成しない構成としたが、これに限られず、半導体層２７１の下部に形成するする構成としても良い。   The gate wiring 270 is formed so as to cover the conductive film 270b made of a low resistance material with the conductive films 270a and 270c functioning as barrier films. With such a structure, the semiconductor layer 271 can be prevented from being contaminated by a movable element. Note that although the conductive film 270 b in the gate wiring 270 is not formed below the semiconductor layer 271 in this embodiment mode, the present invention is not limited to this, and a structure in which the conductive film 270 b is formed below the semiconductor layer 271 is also possible.

本実施の形態を用いることにより、配線に低抵抗材料を用いることができるため、信号の遅延を低減した液晶パネルを作製することができる。また、配線抵抗の低減により、低消費電力、且つ高速動作が可能な液晶パネルを作製することができる。なお、本実施の形態に示すようにゲート配線（及び容量配線）に低抵抗材料を用い、ソース配線やその他の配線には低抵抗材料を用いない構成とすることにより、最低限の工程の増加のみで、上記のような大きな効果を得ることができる。本実施の形態は、実施の形態１乃至実施の形態５と適宜組み合わせることができる。   By using this embodiment mode, a low-resistance material can be used for the wiring, so that a liquid crystal panel with reduced signal delay can be manufactured. In addition, by reducing the wiring resistance, a liquid crystal panel capable of low power consumption and high speed operation can be manufactured. Note that, as shown in this embodiment mode, a low-resistance material is used for the gate wiring (and the capacitor wiring) and a low-resistance material is not used for the source wiring and other wirings, thereby increasing the minimum number of steps. Only as described above, a large effect as described above can be obtained. This embodiment can be combined with any of Embodiments 1 to 5 as appropriate.

（実施の形態７）
本実施の形態では、低抵抗材料を配線又は電極として用いた液晶パネルの作製方法を、図１０を用いて以下に説明する。 (Embodiment 7)
In this embodiment, a method for manufacturing a liquid crystal panel using a low-resistance material as a wiring or an electrode will be described below with reference to FIGS.

基板５００上に、実施の形態４で示す方法を用いてボトムゲート型ＴＦＴ５０１を形成する。本実施の形態では、実施の形態４で示す方法でボトムゲート型ＴＦＴ５０１を形成するが、これに限られない。導電型についても特に限られず、ｎチャネル型、ｐチャネル型のどちらを形成しても良い。また、半導体膜には非晶質半導体を用いても良いし、結晶性半導体を用いても良い。基板５００としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等からなるガラス基板、シリコン基板、耐熱性を有するプラスチック基板又は樹脂基板等を用いることができる。プラスチック基板又は樹脂基板としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等を用いることができる。なお、ＴＦＴ形成後に、平坦化膜として層間絶縁膜を形成し、層間絶縁膜の上部にソース電極又はドレイン電極と電気的に接続された配線を形成する構成としても良い。   A bottom gate TFT 501 is formed over the substrate 500 using the method described in Embodiment Mode 4. In this embodiment mode, the bottom gate TFT 501 is formed by the method shown in Embodiment Mode 4, but the present invention is not limited to this. The conductivity type is not particularly limited, and either an n-channel type or a p-channel type may be formed. The semiconductor film may be an amorphous semiconductor or a crystalline semiconductor. As the substrate 500, a glass substrate made of barium borosilicate glass, alumino borosilicate glass, or the like, a silicon substrate, a heat-resistant plastic substrate, a resin substrate, or the like can be used. As the plastic substrate or the resin substrate, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), acrylic, polyimide, or the like can be used. Note that after the TFT is formed, an interlayer insulating film may be formed as a planarization film, and a wiring electrically connected to the source electrode or the drain electrode may be formed on the interlayer insulating film.

本実施の形態には示さないが、オフ時のリーク電流を低減する構成として、マルチゲート構造を用いる構成としても良い。   Although not shown in this embodiment mode, a multi-gate structure may be used as a structure for reducing the leakage current at the time of off.

また、ボトムゲート型ＴＦＴの代わりにトップゲート型ＴＦＴを用いても良いが、ボトムゲート型とすることにより、トップゲート型に比べて少ない工程で低抵抗材料を用いたＴＦＴを作製することができるため、低コストで高性能な液晶パネルを作製することができる。トップゲート型ＴＦＴの作製方法としては、実施の形態４を用いることができるが、低抵抗材料をバリア膜で覆った構成の配線を用いていれば、特に限られず、どのような構成のＴＦＴを用いても良い。   In addition, a top gate TFT may be used instead of the bottom gate TFT, but by using the bottom gate TFT, a TFT using a low-resistance material can be manufactured with fewer steps than the top gate TFT. Therefore, a high-performance liquid crystal panel can be manufactured at a low cost. As a method for manufacturing a top gate type TFT, Embodiment Mode 4 can be used. However, there is no particular limitation as long as a wiring having a configuration in which a low-resistance material is covered with a barrier film is used. It may be used.

次に、ソース電極又はドレイン電極５０２に電気的に接続された画素電極５０３を形成する。画素電極の材料としては、例えば、酸化インジウムに酸化スズを混合したインジウムスズ酸化物（ＩＴＯ）、インジウムスズ酸化物（ＩＴＯ）に酸化珪素を混合したインジウムスズ珪素酸化物（ＩＴＳＯ）、酸化インジウムに酸化亜鉛を混合したインジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、または酸化スズ（ＳｎＯ２）等を用いることができる。なお、インジウム亜鉛酸化物（ＩＺＯ）とは、酸化インジウムに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合させたターゲットを用いてスパッタリングにより形成される透明導電材料である。 Next, a pixel electrode 503 that is electrically connected to the source or drain electrode 502 is formed. Examples of the material for the pixel electrode include indium tin oxide (ITO) in which tin oxide is mixed with indium oxide, indium tin silicon oxide (ITSO) in which indium tin oxide (ITO) is mixed with silicon oxide, and indium oxide. Indium zinc oxide mixed with zinc oxide (IZO), zinc oxide (ZnO), tin oxide (SnO 2 ), or the like can be used. Note that indium zinc oxide (IZO) is a transparent conductive material formed by sputtering using a target in which indium oxide is mixed with 2 to 20 wt% zinc oxide (ZnO).

上記以外の電極材料として、不純物元素をドープした非晶質珪素又は結晶性珪素（多結晶珪素を含む）を用いても良い。ＴＦＴのソース領域又はドレイン領域を形成する際に、同時に、非晶質珪素又は結晶性珪素（多結晶珪素を含む）を用いた電極を形成することで、工程を削減することができる。反射型の液晶パネルを作製する際には、アルミニウム（Ａｌ）等の金属材料を画素電極に用いることもできる。   As an electrode material other than the above, amorphous silicon doped with an impurity element or crystalline silicon (including polycrystalline silicon) may be used. When forming the source region or drain region of the TFT, the number of steps can be reduced by forming an electrode using amorphous silicon or crystalline silicon (including polycrystalline silicon) at the same time. When a reflective liquid crystal panel is manufactured, a metal material such as aluminum (Al) can be used for the pixel electrode.

次に、ボトムゲート型ＴＦＴ５０１及び画素電極５０３を含む基板５００全面を覆うように、配向膜として機能する絶縁膜５０４を形成する。配向膜として機能する絶縁膜材料としては、例えばＮ−メチル−２−ピロリドン等とセロソルブアセテート等を混ぜた溶媒にポリアミック酸を溶解させたポリイミド樹脂、または、ポリアミック酸をイミド化させて溶媒に溶かしたポリイミド樹脂等を用いることができる。形成方法としては、スクリーン印刷法やオフセット印刷法、スピン塗布法、液滴吐出法等を用いることができる。膜厚は、例えば２０ｎｍ以上７０ｎｍ以下、好ましくは３０ｎｍ以上６０ｎｍ以下で形成すると良い。このようにして形成された絶縁膜５０４の表面を、フェルトや木綿等のラビング布で擦るラビング法にて所定の方向に配向処理を行う。   Next, an insulating film 504 functioning as an alignment film is formed so as to cover the entire surface of the substrate 500 including the bottom gate TFT 501 and the pixel electrode 503. As an insulating film material that functions as an alignment film, for example, a polyimide resin in which polyamic acid is dissolved in a solvent in which N-methyl-2-pyrrolidone or the like and cellosolve acetate are mixed, or polyamic acid is imidized and dissolved in the solvent. A polyimide resin or the like can be used. As a formation method, a screen printing method, an offset printing method, a spin coating method, a droplet discharge method, or the like can be used. The film thickness is, for example, 20 nm to 70 nm, preferably 30 nm to 60 nm. An orientation process is performed in a predetermined direction by a rubbing method in which the surface of the insulating film 504 thus formed is rubbed with a rubbing cloth such as felt or cotton.

次に、対向基板５１０にカラーフィルター５１１、遮光膜５１２、共通電極５１３及び配向膜５１４を積層する。カラーフィルター５１１は、フルカラー表示とする場合、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）を呈する材料から形成すればよく、モノカラー表示とする場合、少なくとも一つの色を呈する材料から形成すればよい。また、カラーフィルター５１１は、色変換層を積層した構成としてもよい。遮光膜５１２は、一般的に金属膜または黒色顔料を含有した有機膜で構成されている。共通電極５１３の材料としては、画素電極の材料と同様に、例えば、酸化インジウムに酸化スズを混合したインジウムスズ酸化物（ＩＴＯ）、インジウムスズ酸化物（ＩＴＯ）に酸化珪素を混合したインジウムスズ珪素酸化物（ＩＴＳＯ）、酸化インジウムに酸化亜鉛を混合したインジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、または酸化スズ（ＳｎＯ２）等を用いることができる。なお、インジウム亜鉛酸化物（ＩＺＯ）とは、酸化インジウムに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合させたターゲットを用いてスパッタリングにより形成される透明導電材料である。また、画素電極と同様に、不純物元素をドープした非晶質珪素や結晶性珪素、アルミニウム（Ａｌ）等の金属材料を用いてもよい。 Next, a color filter 511, a light shielding film 512, a common electrode 513, and an alignment film 514 are stacked on the counter substrate 510. The color filter 511 may be formed from a material exhibiting red (R), green (G), and blue (B) in the case of full color display, and formed from a material that exhibits at least one color in the case of monocolor display. do it. The color filter 511 may have a structure in which a color conversion layer is stacked. The light shielding film 512 is generally composed of a metal film or an organic film containing a black pigment. The material of the common electrode 513 is, for example, indium tin oxide (ITO) in which tin oxide is mixed with indium oxide, and indium tin silicon in which silicon oxide is mixed in indium tin oxide (ITO), similar to the material of the pixel electrode. An oxide (ITSO), indium zinc oxide (IZO) in which zinc oxide is mixed with indium oxide, zinc oxide (ZnO), tin oxide (SnO 2 ), or the like can be used. Note that indium zinc oxide (IZO) is a transparent conductive material formed by sputtering using a target in which indium oxide is mixed with 2 to 20 wt% zinc oxide (ZnO). Similarly to the pixel electrode, a metal material such as amorphous silicon doped with an impurity element, crystalline silicon, or aluminum (Al) may be used.

次に、カラーフィルター５１１等を積層した対向基板５１０と、ボトムゲート型ＴＦＴ５０１等を形成した基板５００とをシール材（図示せず）により貼り合わせる。遮光膜５１２はＴＦＴと重なるように配置され、カラーフィルター５１１は画素電極５０３と重なるように配置される。その後、液晶５１５を注入すると、液晶パネルが完成する（図１０（Ａ）参照）。図１０（Ａ）における、基板５００の下部及び対向基板５１０の上部には、図示しないが偏光板が貼り付けられる。以上の工程により、液晶パネルが完成する。   Next, the counter substrate 510 on which the color filters 511 and the like are stacked and the substrate 500 on which the bottom gate TFTs 501 and the like are formed are attached to each other with a sealant (not shown). The light shielding film 512 is disposed so as to overlap with the TFT, and the color filter 511 is disposed so as to overlap with the pixel electrode 503. After that, when liquid crystal 515 is injected, a liquid crystal panel is completed (see FIG. 10A). In FIG. 10A, a polarizing plate is attached to the lower portion of the substrate 500 and the upper portion of the counter substrate 510, although not shown. The liquid crystal panel is completed through the above steps.

次に、図１０（Ｂ）を用いて本実施の形態における液晶パネルの画素部の構成について説明する。図１０（Ｂ）は液晶パネルの上面図の一例であり、図１０（Ｂ）のＡ−Ａ´における断面図が、図１０（Ａ）のＡ−Ａ´に対応している。   Next, the structure of the pixel portion of the liquid crystal panel in this embodiment will be described with reference to FIG. FIG. 10B is an example of a top view of the liquid crystal panel, and a cross-sectional view taken along a line AA ′ in FIG. 10B corresponds to AA ′ in FIG.

ゲート配線５２０上に半導体層５２１が重なり、この重なる部分がゲート電極となる。つまり、５２０はゲート配線でもあり、ゲート電極でもある。また半導体層５２１には、ソース配線（又はドレイン配線）５２２及び画素電極５２３が電気的に接続されており、半導体層５２１を介して、ソース配線（又はドレイン配線）５２２からの信号が画素電極５２３に入力される構成となっている。なお、ゲート配線とゲート電極の関係と同様に、ソース配線（又はドレイン配線）５２２についても、半導体層５２１と重なる部分がソース電極（又はドレイン電極）となる。つまり、５２２はソース配線（又はドレイン配線）でもあり、ソース電極（又はドレイン電極）でもある。容量配線５２４は画素電極５２３と重なる部分で容量を形成する。容量配線５２４はゲート配線５２０と同層で形成してもよいし、別の層で形成してもよい。ゲート配線と同層で形成する場合には、ゲート配線同様に低抵抗材料を用いることにより、抵抗を低減した容量配線を形成できる。この場合、実施の形態１や実施の形態２等を適宜用いて形成すればよい。   The semiconductor layer 521 overlaps with the gate wiring 520, and this overlapping portion becomes a gate electrode. That is, 520 is a gate wiring and a gate electrode. In addition, a source wiring (or drain wiring) 522 and a pixel electrode 523 are electrically connected to the semiconductor layer 521, and a signal from the source wiring (or drain wiring) 522 is transmitted to the pixel electrode 523 through the semiconductor layer 521. Is configured to be input. Note that, similarly to the relationship between the gate wiring and the gate electrode, also in the source wiring (or drain wiring) 522, a portion overlapping with the semiconductor layer 521 becomes a source electrode (or drain electrode). That is, reference numeral 522 denotes a source wiring (or drain wiring) and a source electrode (or drain electrode). The capacitor wiring 524 forms a capacitor in a portion overlapping with the pixel electrode 523. The capacitor wiring 524 may be formed in the same layer as the gate wiring 520 or may be formed in a different layer. In the case where the gate wiring is formed in the same layer, a capacitor wiring with reduced resistance can be formed by using a low-resistance material like the gate wiring. In this case, the first embodiment, the second embodiment, or the like may be used as appropriate.

ゲート配線５２０は、低抵抗材料からなる導電膜５２０ｂを、バリア膜として機能する導電膜５２０ａ及び５２０ｃで覆うように形成され、ソース配線（又はドレイン配線）５２２は、低抵抗材料からなる導電膜５２２ｂを、バリア膜として機能する導電膜５２２ａ及び５２２ｃで覆うように形成されている。このような構成を有することで、可動性の元素による半導体層５２１の汚染を防ぐことができる。なお、本実施の形態においては、ソース配線（又はドレイン配線）５２２における導電膜５２２ｂを半導体層５２１の上部に形成しない構成としたが、これに限られず、半導体層５２１の上部に形成するする構成としても良い。また、ゲート配線５２０において、半導体層５２１の下部に導電膜５２０ｂを形成しない構成としても良い。   The gate wiring 520 is formed so as to cover the conductive film 520b made of a low resistance material with the conductive films 520a and 520c functioning as barrier films, and the source wiring (or drain wiring) 522 is a conductive film 522b made of a low resistance material. Is covered with conductive films 522a and 522c functioning as barrier films. With such a structure, the semiconductor layer 521 can be prevented from being contaminated by a movable element. Note that in this embodiment mode, the conductive film 522b in the source wiring (or drain wiring) 522 is not formed over the semiconductor layer 521; however, the present invention is not limited thereto, and the conductive wiring 522b is formed over the semiconductor layer 521. It is also good. Further, the gate wiring 520 may have a structure in which the conductive film 520 b is not formed below the semiconductor layer 521.

本実施の形態を用いることにより、配線に低抵抗材料を用いることができるため、信号の遅延を低減した液晶パネルを作製することができる。また、配線抵抗の低減により、低消費電力、且つ高速動作が可能な液晶パネルを作製することができる。なお、本実施の形態に示すようにゲート配線（及び容量配線）のみではなく、ソース配線にも低抵抗材料を用いることにより、ソース配線の抵抗を低減することができるため、上記の効果をさらに大きなものとすることができる。本実施の形態は、実施の形態１乃至実施の形態５と適宜組み合わせることができる。   By using this embodiment mode, a low-resistance material can be used for the wiring, so that a liquid crystal panel with reduced signal delay can be manufactured. In addition, by reducing the wiring resistance, a liquid crystal panel capable of low power consumption and high speed operation can be manufactured. Note that the resistance of the source wiring can be reduced by using a low-resistance material not only for the gate wiring (and the capacitor wiring) but also for the source wiring as shown in this embodiment mode. Can be big. This embodiment can be combined with any of Embodiments 1 to 5 as appropriate.

（実施の形態８）
本実施の形態では、低抵抗材料を配線又は電極として用いたエレクトロルミネッセンスパネル（以下ＥＬパネルと記す）の作製方法を、図１１を用いて以下に説明する。 (Embodiment 8)
In this embodiment, a method for manufacturing an electroluminescence panel (hereinafter referred to as an EL panel) using a low-resistance material as a wiring or an electrode is described below with reference to FIGS.

基板６００上に、実施の形態５で示す方法を用いてトップゲート型ＴＦＴ６０１及び６０２を形成する。ここで、トップゲート型ＴＦＴ６０１はスイッチング用ＴＦＴとして、トップゲート型ＴＦＴ６０２は駆動用ＴＦＴとして機能する。本実施の形態では、実施の形態５を用いてトップゲート型ＴＦＴを形成するが、これに限られない。導電型についても特に限られず、ｎチャネル型、ｐチャネル型のどちらを形成しても良い。また、半導体膜には非晶質半導体を用いても良いし、結晶性半導体を用いても良い。なお、本実施の形態では、ソース電極（ソース配線）又はドレイン電極（ドレイン配線）は、層間絶縁膜６０３形成後に形成するものとする（図１１（Ａ）参照）。   Top gate TFTs 601 and 602 are formed over the substrate 600 by the method described in Embodiment Mode 5. Here, the top gate type TFT 601 functions as a switching TFT, and the top gate type TFT 602 functions as a driving TFT. In this embodiment mode, a top gate type TFT is formed using Embodiment Mode 5, but the present invention is not limited to this. The conductivity type is not particularly limited, and either an n-channel type or a p-channel type may be formed. The semiconductor film may be an amorphous semiconductor or a crystalline semiconductor. Note that in this embodiment, the source electrode (source wiring) or the drain electrode (drain wiring) is formed after the interlayer insulating film 603 is formed (see FIG. 11A).

基板６００としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等からなるガラス基板、シリコン基板、耐熱性を有するプラスチック基板又は樹脂基板等を用いることができる。プラスチック基板又は樹脂基板としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等を用いることができる。   As the substrate 600, a glass substrate made of barium borosilicate glass, alumino borosilicate glass, or the like, a silicon substrate, a heat-resistant plastic substrate, a resin substrate, or the like can be used. As the plastic substrate or the resin substrate, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), acrylic, polyimide, or the like can be used.

層間絶縁膜６０３は、有機樹脂膜、無機絶縁膜またはシロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む絶縁膜（以下、シロキサン系絶縁膜と記載する）を用いて形成することができる。なお、シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。低誘電率材料（ｌｏｗ−ｋ材料）と呼ばれる材料を用いて層間絶縁膜６０３を形成しても良い。なお、図１１（Ａ）のＡ−Ａ’及びＢ−Ｂ’は、図１１（Ｂ）のＡ−Ａ’及びＢ−Ｂ’の断面に相当する。   The interlayer insulating film 603 is formed using an organic resin film, an inorganic insulating film, or an insulating film including a Si—O—Si bond (hereinafter referred to as a siloxane-based insulating film) formed using a siloxane-based material as a starting material. be able to. Note that siloxane has a skeleton structure of a bond of silicon (Si) and oxygen (O). As a substituent, an organic group containing at least hydrogen (for example, an alkyl group or an aromatic hydrocarbon) is used. A fluoro group may be used as a substituent. Alternatively, an organic group containing at least hydrogen and a fluoro group may be used as a substituent. The interlayer insulating film 603 may be formed using a material called a low dielectric constant material (low-k material). Note that A-A ′ and B-B ′ in FIG. 11A correspond to the cross sections of A-A ′ and B-B ′ in FIG.

オフ時のリーク電流を低減する構成として、ＬＤＤ領域を複数有するＴＦＴを用いても良い。また、マルチゲート構造を用いる構成としても良い。   A TFT having a plurality of LDD regions may be used as a configuration for reducing the leakage current at the time of off. Further, a structure using a multi-gate structure may be used.

また、トップゲート型ＴＦＴの代わりにボトムゲート型ＴＦＴを用いても良い。ボトムゲート型とすることにより、トップゲート型に比べて少ない工程で低抵抗材料を用いたＴＦＴを作製することができるため、低コストで高性能なＥＬパネルを作製することができる。ボトムゲート型ＴＦＴの作製方法としては、実施の形態３を用いることができるが、低抵材料をバリア膜で覆った構成の配線を用いていれば、特に限られず、どのような構成のＴＦＴを用いても良い。さらに、層間絶縁膜を複数形成する構成としてもよいし、層間絶縁膜を形成しない構成としても良い。   Further, a bottom gate type TFT may be used instead of the top gate type TFT. By using the bottom gate type, a TFT using a low-resistance material can be manufactured with fewer steps than the top gate type, so that a high-performance EL panel can be manufactured at low cost. As a method for manufacturing the bottom gate TFT, Embodiment 3 can be used. However, the wiring is not particularly limited as long as the wiring having a structure in which a material is covered with a barrier film is used. It may be used. Further, a structure in which a plurality of interlayer insulating films are formed may be employed, or a structure in which an interlayer insulating film is not formed may be employed.

次に、ソース電極又はドレイン電極６０４に電気的に接続された画素電極６０５を形成する。画素電極の材料としては、ボトムエミッション型やデュアルエミッション型のＥＬパネルを作製する場合には、酸化インジウムに酸化スズを混合したインジウムスズ酸化物（ＩＴＯ）、インジウムスズ酸化物（ＩＴＯ）に酸化珪素を混合したインジウムスズ珪素酸化物（ＩＴＳＯ）、酸化インジウムに酸化亜鉛を混合したインジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、または酸化スズ（ＳｎＯ２）等を用いることができる。なお、インジウム亜鉛酸化物（ＩＺＯ）とは、酸化インジウムに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合させたターゲットを用いてスパッタリングにより形成される透明導電材料である。 Next, a pixel electrode 605 that is electrically connected to the source or drain electrode 604 is formed. As a material for the pixel electrode, in the case of producing a bottom emission type or dual emission type EL panel, indium tin oxide (ITO) in which tin oxide is mixed with indium oxide, indium tin oxide (ITO) in silicon oxide Indium tin silicon oxide (ITSO) mixed with zinc, indium zinc oxide (IZO) mixed with zinc oxide in indium oxide, zinc oxide (ZnO), tin oxide (SnO 2 ), or the like can be used. Note that indium zinc oxide (IZO) is a transparent conductive material formed by sputtering using a target in which indium oxide is mixed with 2 to 20 wt% zinc oxide (ZnO).

また、トップエミッション型のＥＬパネルを作製する場合の画素電極材料としては、アルミニウム、マグネシウムと銀の合金（Ｍｇ−Ａｇ）等を用いることができる。   As a pixel electrode material in the case of manufacturing a top emission type EL panel, aluminum, an alloy of magnesium and silver (Mg—Ag), or the like can be used.

その後、ＴＦＴ上に隔壁となる絶縁膜６０６を形成する。絶縁膜６０６は画素電極６０５の一部が露出するように形成される。また、絶縁膜６０６はソース電極又はドレイン電極６０４と、画素電極６０５とが接続される部分を覆うように形成される。ソース電極又はドレイン電極６０４と、画素電極６０５とが接続される部分が絶縁膜６０６に覆われず露出すると、画素電極６０５と、後に形成される共通電極６０８の短絡不良の原因となるためである。一方で、絶縁膜６０６は、画素電極６０５を露出する付近において、膜厚が連続的に減少し、曲面を持つよう形成される。これは、画素電極６０５及び絶縁膜６０６の上部に形成される電界発光層が絶縁膜６０６の段差で断切れしないようにするためである。なお、絶縁膜６０６としては、有機樹脂、無機絶縁材料、またはシロキサン系絶縁材料を用いて形成することができる。有機樹脂ならば、例えばアクリル、ポリイミド、ポリアミドなど、無機絶縁材料ならば酸化珪素、窒化酸化珪素などを用いることができる。また、作製方法としてはスピンコート法や塗布法等を用いることができる。   Thereafter, an insulating film 606 serving as a partition is formed over the TFT. The insulating film 606 is formed so that a part of the pixel electrode 605 is exposed. The insulating film 606 is formed so as to cover a portion where the source or drain electrode 604 and the pixel electrode 605 are connected. This is because if the portion where the source or drain electrode 604 and the pixel electrode 605 are connected is exposed without being covered with the insulating film 606, a short circuit failure may occur between the pixel electrode 605 and the common electrode 608 to be formed later. . On the other hand, the insulating film 606 is formed to have a curved surface with the film thickness continuously decreasing in the vicinity where the pixel electrode 605 is exposed. This is to prevent the electroluminescent layer formed on the pixel electrode 605 and the insulating film 606 from being cut off by the step of the insulating film 606. Note that the insulating film 606 can be formed using an organic resin, an inorganic insulating material, or a siloxane-based insulating material. For example, acrylic resin, polyimide, polyamide, or the like can be used as an organic resin, and silicon oxide, silicon nitride oxide, or the like can be used as an inorganic insulating material. As a manufacturing method, a spin coating method, a coating method, or the like can be used.

続いて、絶縁膜６０６から露出する画素電極６０５に接するように電界発光層６０７を形成し、続いて共通電極６０８を形成する。電界発光層６０７の構成としては、発光層のみの単層としても良いし、正孔注入層、正孔輸送層、電子輸送層、電子注入層等を設ける構成としても良い。なお、電界発光層６０７の構成は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が明確に区別された積層構造を有するものに限定されない。つまり、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料の内、隣り合う材料が混合した層を有する構成であってもよい。   Subsequently, an electroluminescent layer 607 is formed so as to be in contact with the pixel electrode 605 exposed from the insulating film 606, and then a common electrode 608 is formed. The structure of the electroluminescent layer 607 may be a single layer including only a light emitting layer, or may be provided with a hole injection layer, a hole transport layer, an electron transport layer, an electron injection layer, or the like. Note that the structure of the electroluminescent layer 607 is not limited to the one having a stacked structure in which a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, an electron injection layer, and the like are clearly distinguished. That is, the structure which has the layer which the adjacent material mixed among the materials which comprise a positive hole injection layer, a positive hole transport layer, a light emitting layer, an electron carrying layer, an electron injection layer, etc. may be sufficient.

また、電界発光層６０７には、一重項励起子から基底状態に遷移する際の発光（蛍光）または、三重項励起子から基底状態に遷移する際の発光（燐光）を生じる材料を用いると良い。また、無機物からなる層で形成しても良いし、無機物が混合された層で形成しても良い。   The electroluminescent layer 607 may be formed using a material that emits light (fluorescence) when transitioning from a singlet exciton to a ground state or light emission (phosphorescence) when transitioning from a triplet exciton to a ground state. . Further, it may be formed of a layer made of an inorganic material or a layer in which an inorganic material is mixed.

共通電極の材料としては、ボトムエミッション型のＥＬパネルを作製する場合には、アルミニウム、マグネシウムと銀の合金（Ｍｇ−Ａｇ）等を用いることができる。一方、トップエミッション型やデュアルエミッション型のＥＬパネルを作製する場合には、例えば、酸化インジウムに酸化スズを混合したインジウムスズ酸化物（ＩＴＯ）、インジウムスズ酸化物（ＩＴＯ）に酸化珪素を混合したインジウムスズ珪素酸化物（ＩＴＳＯ）、酸化インジウムに酸化亜鉛を混合したインジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、または酸化スズ（ＳｎＯ２）等を共通電極６０８の材料として用いることができる。 As a material for the common electrode, aluminum, an alloy of magnesium and silver (Mg—Ag), or the like can be used when a bottom emission type EL panel is manufactured. On the other hand, when producing a top emission type or dual emission type EL panel, for example, indium tin oxide (ITO) in which tin oxide is mixed with indium oxide, and silicon oxide is mixed in indium tin oxide (ITO). Indium tin silicon oxide (ITSO), indium zinc oxide (IZO) in which zinc oxide is mixed with indium oxide, zinc oxide (ZnO), tin oxide (SnO 2 ), or the like can be used as a material for the common electrode 608. .

次に、図１１（Ｂ）を用いて本実施の形態におけるＥＬパネルの画素部の構成について説明する。図１１（Ｂ）はＥＬパネルの上面図の一例であり、図１１（Ｂ）のＡ−Ａ´及びＢ−Ｂ´における断面図が、図１１（Ａ）に対応している。   Next, the structure of the pixel portion of the EL panel in this embodiment will be described with reference to FIG. FIG. 11B is an example of a top view of an EL panel, and cross-sectional views taken along lines AA ′ and BB ′ in FIG. 11B correspond to FIG.

半導体層６２１上にゲート配線６２０が重なり、この重なる部分がトップゲート型ＴＦＴ６０１のゲート電極となる。つまり、６２０はゲート配線でもあり、ゲート電極でもある。また、半導体層６２１のソース又はドレインの一方にはソース配線（又はドレイン配線）６２２が電気的に接続されており、ソース又はドレインの他方には接続用の配線６２３を介して、トップゲート型ＴＦＴ６０２のゲート電極として機能する配線６２４が電気的に接続されている。なお、ゲート電極として機能する配線６２４は半導体層６２５と重なるように配置されている。さらに、半導体層６２５のソース又はドレインの一方には電源線６２６が電気的に接続されており、ソース又はドレインの他方には画素電極６２７が電気的に接続されている。なお、ゲート配線とゲート電極の関係と同様に、ソース配線（又はドレイン配線）６２２についても、半導体層６２１と重なる部分がソース電極（又はドレイン電極）となる。つまり、６２２はソース配線（又はドレイン配線）でもあり、ソース電極（又はドレイン電極）でもある。   A gate wiring 620 overlaps with the semiconductor layer 621, and this overlapping portion becomes a gate electrode of the top gate type TFT 601. That is, 620 is a gate wiring and a gate electrode. A source wiring (or drain wiring) 622 is electrically connected to one of a source and a drain of the semiconductor layer 621, and a top gate TFT 602 is connected to the other of the source and the drain through a connection wiring 623. A wiring 624 functioning as a gate electrode is electrically connected. Note that the wiring 624 functioning as a gate electrode is provided so as to overlap with the semiconductor layer 625. Further, a power source line 626 is electrically connected to one of a source and a drain of the semiconductor layer 625, and a pixel electrode 627 is electrically connected to the other of the source and the drain. Note that, similarly to the relationship between the gate wiring and the gate electrode, also in the source wiring (or drain wiring) 622, a portion overlapping with the semiconductor layer 621 becomes a source electrode (or drain electrode). That is, reference numeral 622 denotes a source wiring (or drain wiring) and a source electrode (or drain electrode).

ゲート配線６２０は、低抵抗材料からなる導電膜６２０ｂを、バリア膜として機能する導電膜６２０ａ及び６２０ｃで覆うように形成され、ソース配線（又はドレイン配線）６２２は、低抵抗材料からなる導電膜６２２ｂを、バリア膜として機能する導電膜６２２ａ及び６２２ｃで覆うように形成されている。また、接続用の配線６２３、ゲート電極として機能する配線６２４、及び電源線６２６についても、低抵抗材料からなる導電膜を、バリア膜として機能する導電膜で覆った構成を有している。このような構成を有することで、可動性の元素による半導体層６２１及び６２５の汚染を防ぐことができる。なお、本実施の形態においては、ゲート配線６２０、ソース配線（又はドレイン配線）６２２、接続用の配線６２３、ゲート電極として機能する配線６２４、及び電源線６２６について低抵抗材料を用いた構成としたが、これに限られず、ゲート配線６２０のみを低抵抗材料を用いた構成としても良い。さらに、本実施の形態ではソース配線（又はドレイン配線）６２２における導電膜６２２ｂを半導体層６２１の上部に形成しない構成としたが、半導体層６２１の上部に形成するする構成としても良い。また、ゲート配線６２０において、半導体層６２１の上部に導電膜６２０ｂを形成しない構成としても良い。   The gate wiring 620 is formed so as to cover the conductive film 620b made of a low resistance material with the conductive films 620a and 620c functioning as barrier films, and the source wiring (or drain wiring) 622 is made of a conductive film 622b made of a low resistance material. Are covered with conductive films 622a and 622c functioning as barrier films. The connection wiring 623, the wiring 624 functioning as a gate electrode, and the power supply line 626 also have a structure in which a conductive film made of a low resistance material is covered with a conductive film functioning as a barrier film. With such a structure, contamination of the semiconductor layers 621 and 625 by a movable element can be prevented. Note that in this embodiment, the gate wiring 620, the source wiring (or drain wiring) 622, the connection wiring 623, the wiring 624 functioning as a gate electrode, and the power supply line 626 are formed using a low-resistance material. However, the present invention is not limited to this, and only the gate wiring 620 may be configured using a low-resistance material. Further, in this embodiment mode, the conductive film 622b in the source wiring (or drain wiring) 622 is not formed over the semiconductor layer 621; however, the conductive film 622b may be formed over the semiconductor layer 621. In the gate wiring 620, the conductive film 620b may not be formed over the semiconductor layer 621.

本実施の形態を用いることで、低抵抗材料を配線として用いたＥＬパネルを作製することができる。本実施の形態を用いることにより、配線に低抵抗材料を用いることができるため、信号の遅延を低減したＥＬパネルを作製することができる。また、配線抵抗の低減により、低消費電力、且つ高速動作が可能なＥＬパネルを作製することができる。なお、ＥＬパネルにおいては、画素が発光する間は常に電流が流れ続けるため、電源線に低抵抗材料を用いることは低消費電力化の点で非常に有効である。本実施の形態は、実施の形態１乃至実施の形態５と適宜組み合わせることができる。   By using this embodiment mode, an EL panel using a low-resistance material as a wiring can be manufactured. By using this embodiment mode, a low-resistance material can be used for the wiring; thus, an EL panel with reduced signal delay can be manufactured. Further, an EL panel capable of low power consumption and high speed operation can be manufactured by reducing the wiring resistance. Note that in an EL panel, a current continues to flow while a pixel emits light. Therefore, using a low-resistance material for a power supply line is very effective in terms of reducing power consumption. This embodiment can be combined with any of Embodiments 1 to 5 as appropriate.

（実施の形態９）
本実施の形態では、実施の形態１及び２で示した低抵抗配線を用いて信号遅延を低減した表示装置の構成を、図１２を用いて以下に示す。 (Embodiment 9)
In this embodiment mode, a structure of a display device in which signal delay is reduced by using the low resistance wiring described in Embodiment Modes 1 and 2 is described below with reference to FIGS.

図１２（Ａ）は、実施の形態６乃至実施の形態８で作製したパネルの基板７００上に低抵抗材料を用いた引き回し配線が形成された様子を示している。引き回し配線はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）７０１を介して駆動回路と接続している。なお、図中で破線以下の部分は画素領域を示す。   FIG. 12A shows a state in which a lead wiring using a low resistance material is formed over the substrate 700 of the panel manufactured in any of Embodiments 6 to 8. The routing wiring is connected to the drive circuit via an FPC (Flexible Printed Circuit) 701. In the figure, the portion below the broken line indicates a pixel region.

実施の形態１及び実施の形態２等を用いて、低抵抗材料を用いた引き回し配線を形成するが、その際に、引き回し配線の長さによらず、引き回し配線一本当たりの抵抗値が概略等しくなるように形成する。例えば、引き回し配線７０２と引き回し配線７０３を比較した場合、引き回し配線７０２のほうが配線長は長くなるため、引き回し配線７０３を形成する際には、引き回し配線７０３の一部に低抵抗材料を用いない領域７０４を有する構成とすることにより、配線一本当たりの抵抗値を等しくすることができる。低抵抗材料を用いない領域の長さについては、引き回し配線の材質、引き回し配線の断面積、引き回し配線どうしの長さの差、等に依存するため、適宜調節すればよい。なお、抵抗値が概略等しいとは、比較対象物の一方の抵抗値が、他の一方の抵抗値の８０％以上１２０％以下、好ましくは９０％以上１１０％以下であることをいうものとする。   The routing wiring using the low resistance material is formed by using the first embodiment, the second embodiment, and the like. At this time, the resistance value per routing wiring is roughly set regardless of the length of the routing wiring. Form to be equal. For example, when the routing wiring 702 is compared with the routing wiring 703, the wiring length of the routing wiring 702 is longer. Therefore, when forming the routing wiring 703, a region where a low resistance material is not used for part of the routing wiring 703. With the configuration having 704, the resistance value per wiring can be made equal. The length of the region where the low-resistance material is not used depends on the material of the lead wiring, the cross-sectional area of the lead wiring, the difference in length between the lead wirings, and the like, and may be adjusted as appropriate. Note that “the resistance values are approximately equal” means that the resistance value of one of the comparison objects is 80% to 120%, preferably 90% to 110%, of the other resistance value. .

なお、引き回し配線については、パネルの作製工程でゲート配線やソース配線（又はドレイン配線）等の配線を形成する際に同時に形成する。また、本実施の形態で用いられるパネルは、液晶パネルやＥＬパネルに限られない。パネルの作製方法についても実施の形態６乃至実施の形態８に限られず、他の方法を用いても良い。また、ＦＰＣと基板上の配線との接続部分においては、配線中に低抵抗材料を形成してもよいし、形成しなくてもよい。図１２（Ｃ）では、ＦＰＣ７０７と基板上の配線７０８が、接続部分７０９を介して電気的に接続している様子を、低抵抗材料を接続部分に形成しない場合について示している。配線は、バリア膜として機能する導電膜７０８ａ、７０８ｃ、及び低抵抗材料からなる導電膜７０８ｂによって形成される。   Note that the lead wiring is formed at the same time as wiring such as gate wiring and source wiring (or drain wiring) is formed in the panel manufacturing process. Further, the panel used in this embodiment is not limited to a liquid crystal panel or an EL panel. The method for manufacturing the panel is not limited to the sixth to eighth embodiments, and other methods may be used. Further, a low resistance material may or may not be formed in the wiring at the connection portion between the FPC and the wiring on the substrate. FIG. 12C shows a state where the FPC 707 and the wiring 708 on the substrate are electrically connected through the connection portion 709 in the case where a low resistance material is not formed in the connection portion. The wiring is formed by conductive films 708a and 708c functioning as barrier films and a conductive film 708b made of a low resistance material.

なお、本実施の形態では基板上にＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）を用いて駆動回路を接続する場合について示したが、本実施の形態に限られず、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）やプリント基板を用いて基板上に駆動回路を接続しても良いし、駆動回路自体を基板上に一体形成しても良い。このような場合においても、本発明を用いて信号遅延が低減した表示装置を作製することができる。   Note that although a case where a driver circuit is connected to a substrate using an FPC (Flexible Printed Circuit) is described in this embodiment mode, the present invention is not limited to this embodiment mode, and a COG (Chip On Glass) or printed circuit board is used. A drive circuit may be connected on the substrate, or the drive circuit itself may be integrally formed on the substrate. Even in such a case, a display device with reduced signal delay can be manufactured using the present invention.

図１２（Ｂ）は、図１２（Ａ）中の破線による円で囲まれた領域を拡大して示したものである。７０５は低抵抗材料からなる導電膜、７０６はバリア膜として機能する導電膜を示している。本発明を用いることにより、一部に低抵抗材料を用いずに形成した引き回し配線を作製することができ、信号遅延を低減することができる。   FIG. 12B is an enlarged view of a region surrounded by a broken line in FIG. 12A. Reference numeral 705 denotes a conductive film made of a low-resistance material, and reference numeral 706 denotes a conductive film functioning as a barrier film. By using the present invention, a lead wiring formed without using a low-resistance material in part can be manufactured, and signal delay can be reduced.

なお、引き回し配線の構成に関しては、本実施の形態に限られない。引き回し配線による信号遅延の解消のみを目的とする場合には、例えば、バリア膜として機能する導電膜で引き回し配線の多くの部分を形成し、一部のみに低抵抗材料を用いてその部分の抵抗値を下げることにより、配線としての抵抗値を調節する構成としても良い。   The configuration of the routing wiring is not limited to the present embodiment. When the purpose is only to eliminate the signal delay due to the routing wiring, for example, a large part of the routing wiring is formed with a conductive film functioning as a barrier film, and a low resistance material is used for only a part of the resistance of the portion. The resistance value as the wiring may be adjusted by lowering the value.

上記のような構成とすることにより、配線抵抗を低減し、高速動作が可能な表示装置を作製することができる。また、同時に、引き回し配線による信号遅延を解消することができる。さらに、引き回し配線が占有する面積を低減できるため、基板領域を有効に活用した表示装置の作製が可能となる。   With the above structure, a display device capable of reducing wiring resistance and operating at high speed can be manufactured. At the same time, the signal delay due to the routing wiring can be eliminated. Furthermore, since the area occupied by the routing wiring can be reduced, a display device that effectively utilizes the substrate region can be manufactured.

本実施の形態は、実施の形態１乃至実施の形態８と適宜組み合わせることができる。   This embodiment can be combined with any of Embodiments 1 to 8 as appropriate.

（実施の形態１０）
本実施の形態では、本発明を用いた大型の表示装置について、図１４を参照して説明する。 (Embodiment 10)
In this embodiment, a large display device using the present invention will be described with reference to FIGS.

図１４は例えば３０インチ以上１００インチ未満の大画面を有する大型の表示装置であり、筐体８００、表示部８０１、スピーカー８０２、操作スイッチ８０３等を含む。なお、大型の表示装置には、コンピュータ用、ＴＶ放送受信用、双方向ＴＶ用等の全ての情報表示用表示装置が含まれる。本発明により、引き回し配線による信号の遅延を低減した表示装置を作製することができる。また、配線に低抵抗材料を用いることにより、高速且つ低消費電力で動作が可能な大型表示装置を作製できる。なお、本発明は、引き回し配線が占有する面積を低減し、基板領域を有効に活用できる、という点においても有効である。   14 shows a large display device having a large screen of, for example, 30 inches or more and less than 100 inches, and includes a housing 800, a display portion 801, a speaker 802, an operation switch 803, and the like. The large display device includes all information display devices for computers, TV broadcast reception, interactive TV, and the like. According to the present invention, a display device in which signal delay due to routing wiring is reduced can be manufactured. In addition, by using a low resistance material for the wiring, a large display device which can operate at high speed and with low power consumption can be manufactured. The present invention is also effective in that the area occupied by the routing wiring can be reduced and the substrate region can be used effectively.

本実施の形態は実施の形態１乃至実施の形態９と適宜組み合わせて用いることができる。また、本発明は３０インチ以上１００インチ未満の画面を有する表示装置に限られるものではない。１００インチ以上の画面を有する大型の表示装置においても、非常に効果的に本発明を用いることができる。   This embodiment can be combined with any of Embodiments 1 to 9 as appropriate. Further, the present invention is not limited to a display device having a screen of 30 inches or more and less than 100 inches. The present invention can be used very effectively even in a large display device having a screen of 100 inches or more.

（実施の形態１１）
本発明の表示装置を用いた電子機器について、図１５を参照して説明する。本発明は大型の表示装置において特に顕著な効果を示すが、例えば、中型、小型の表示装置（例えば３０インチ未満）においても、配線抵抗の低減による低消費電力化、表示装置の高速動作、引き回し配線が必要とする面積の低減により基板領域を有効に活用できる等、効果は大きいため、大型の表示装置のみに限らず用いることができる。本発明の電子機器としては、例えば、ビデオカメラやデジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオコンポ、ＭＰ３プレーヤー等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機、電子辞書、電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）等が挙げられる。 (Embodiment 11)
Electronic devices using the display device of the present invention will be described with reference to FIG. The present invention has a particularly remarkable effect in a large display device. For example, even in a medium-sized and small-sized display device (for example, less than 30 inches), low power consumption by reducing wiring resistance, high-speed operation of the display device, and routing Since the effect is great, for example, the substrate area can be effectively utilized by reducing the area required for the wiring, it can be used not only for a large display device. Examples of the electronic device of the present invention include a camera such as a video camera or a digital camera, a goggle type display (head mounted display), a navigation system, a sound reproduction device (car audio component, MP3 player, etc.), a computer, a game device, a mobile phone. An information terminal (mobile computer, mobile phone, portable game machine, electronic dictionary, electronic book, etc.), an image playback device provided with a recording medium (specifically, a digital versatile disc (DVD), etc.) And a device provided with a display capable of displaying an image).

図１５（Ａ）は表示装置でありパーソナルコンピュータのモニターやテレビ受像器等がこれに当たる。筐体２００１、支持台２００２、表示部２００３等を含む。本発明を用いることで、信号遅延の影響を低減した表示装置を作製することができる。また、引き回し配線が占有する面積を低減し、基板領域を有効に活用した低消費電力且つ高速動作が可能な表示装置を作製することができる。   FIG. 15A shows a display device such as a personal computer monitor or a television receiver. A housing 2001, a support base 2002, a display portion 2003, and the like are included. By using the present invention, a display device in which the influence of signal delay is reduced can be manufactured. In addition, a display device capable of reducing power consumption and operating at high speed can be manufactured by reducing the area occupied by the routing wiring and effectively utilizing the substrate region.

図１５（Ｂ）はテレビ視聴も可能な携帯電話であり、本体２１０１、筐体２１０２、表示部２１０３、音声入力部２１０４、音声出力部２１０５、操作キー２１０６、アンテナ２１０８等を含む。本発明を用いることで、信号遅延の影響を低減した表示部を有する携帯電話を作製することができる。また、引き回し配線が占有する面積を低減し、基板領域を有効に活用した低消費電力且つ高速動作が可能な携帯電話を作製することができる。   FIG. 15B illustrates a mobile phone that can be viewed on television, which includes a main body 2101, a housing 2102, a display portion 2103, an audio input portion 2104, an audio output portion 2105, operation keys 2106, an antenna 2108, and the like. By using the present invention, a cellular phone having a display portion in which the influence of signal delay is reduced can be manufactured. In addition, it is possible to manufacture a mobile phone capable of reducing power consumption and operating at high speed by reducing the area occupied by the routing wiring and effectively utilizing the substrate region.

図１５（Ｃ）はコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明を用いることで、信号遅延の影響を低減した表示部を有するコンピュータを作製することができる。また、引き回し配線が占有する面積を低減し、基板領域を有効に活用した表示部を有する低消費電力且つ高速動作が可能なコンピュータを作製することができる。図１５（Ｃ）ではノート型のコンピュータを例示したが、例えばモニター一体型のデスクトップ型コンピュータ等にも適用することが可能である。   FIG. 15C illustrates a computer, which includes a main body 2201, a housing 2202, a display portion 2203, a keyboard 2204, an external connection port 2205, a pointing mouse 2206, and the like. By using the present invention, a computer having a display portion in which the influence of signal delay is reduced can be manufactured. In addition, a computer capable of low power consumption and high-speed operation having a display portion that effectively uses the substrate region can be manufactured by reducing the area occupied by the routing wiring. Although FIG. 15C illustrates a notebook computer, the present invention can also be applied to, for example, a monitor-integrated desktop computer.

図１５（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明を用いることで、信号遅延の影響を低減した表示部を有する低消費電力且つ高速動作が可能なモバイルコンピュータを作製することができる。また、引き回し配線が占有する面積を低減し、基板領域を有効に活用した表示部を有するモバイルコンピュータを作製することができる。   FIG. 15D illustrates a mobile computer, which includes a main body 2301, a display portion 2302, a switch 2303, operation keys 2304, an infrared port 2305, and the like. By using the present invention, a mobile computer having a display portion with reduced influence of signal delay and capable of low power consumption and high-speed operation can be manufactured. In addition, a mobile computer having a display portion in which the area occupied by the lead wiring is reduced and the substrate region is effectively used can be manufactured.

図１５（Ｅ）は携帯型のゲーム機であり、筐体２４０１、表示部２４０２、スピーカー２４０３、操作キー２４０４、記録媒体挿入部２４０５等を含む。本発明を用いることで、信号遅延の影響を低減した表示部を有するゲーム機を作製することができる。また、引き回し配線が占有する面積を低減し、基板領域を有効に活用した表示部を有する低消費電力且つ高速動作が可能なゲーム機を作製することができる。   FIG. 15E illustrates a portable game machine including a housing 2401, a display portion 2402, a speaker 2403, operation keys 2404, a recording medium insertion portion 2405, and the like. By using the present invention, a game machine having a display portion in which the influence of signal delay is reduced can be manufactured. In addition, it is possible to manufacture a game machine capable of reducing power consumption and operating at high speed, which includes a display portion that effectively uses the substrate region, by reducing the area occupied by the routing wiring.

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。   As described above, the applicable range of the present invention is so wide that it can be used for electronic devices in various fields.

本実施の形態は実施の形態１乃至実施の形態９と適宜組み合わせて用いることができる。   This embodiment can be combined with any of Embodiments 1 to 9 as appropriate.

本発明の表示装置に用いる配線の作製工程を示した図。10A and 10B illustrate a manufacturing process of a wiring used for a display device of the present invention. 本発明の表示装置に用いる配線の作製工程を示した図。10A and 10B illustrate a manufacturing process of a wiring used for a display device of the present invention. 本発明の表示装置に用いる半導体装置の作製工程を示した図。4A and 4B illustrate a manufacturing process of a semiconductor device used for a display device of the present invention. 本発明の表示装置に用いる半導体装置の作製工程を示した図。4A and 4B illustrate a manufacturing process of a semiconductor device used for a display device of the present invention. 本発明の表示装置に用いる半導体装置の作製工程を示した図。4A and 4B illustrate a manufacturing process of a semiconductor device used for a display device of the present invention. 本発明の表示装置に用いる半導体装置の作製工程を示した図。4A and 4B illustrate a manufacturing process of a semiconductor device used for a display device of the present invention. 本発明の表示装置に用いる半導体装置の作製工程を示した図。4A and 4B illustrate a manufacturing process of a semiconductor device used for a display device of the present invention. 本発明の表示装置に用いる半導体装置の作製工程を示した図。4A and 4B illustrate a manufacturing process of a semiconductor device used for a display device of the present invention. 本発明の液晶表示装置を示した図。The figure which showed the liquid crystal display device of this invention. 本発明の液晶表示装置を示した図。The figure which showed the liquid crystal display device of this invention. 本発明のＥＬ表示装置を示した図。FIG. 9 illustrates an EL display device of the present invention. 本発明の表示装置に用いる引き回し配線を示した図。The figure which showed the routing wiring used for the display apparatus of this invention. 従来の表示装置に用いる引き回し配線を示した図。The figure which showed the routing wiring used for the conventional display apparatus. 本発明を用いた大型表示装置を示した図。The figure which showed the large sized display apparatus using this invention. 本発明の表示装置を用いた電子機器を示した図。FIG. 11 illustrates an electronic device using a display device of the present invention. 本発明の表示装置に用いる他の構成の半導体装置を示した図。4A and 4B illustrate a semiconductor device having another structure used for a display device of the present invention.

符号の説明Explanation of symbols

１００ 配線の被形成面
１０１ 第１の導電膜
１０２ レジストマスク
１０３ 第２の導電膜
１０４ 第２の導電膜
１０５ 第３の導電膜
１１０ 保護用導電膜
１１１ 保護用導電膜 100 wiring formation surface 101 first conductive film 102 resist mask 103 second conductive film 104 second conductive film 105 third conductive film 110 protective conductive film 111 protective conductive film

Claims (28)

第１の導電膜を形成し、
前記第１の導電膜上に選択的にレジストを形成し、
前記第１の導電膜及び前記レジスト上に第２の導電膜を形成し、
前記レジストを除去することで前記レジスト上に形成された第２の導電膜を除去し、
前記第１の導電膜上に形成された前記第２の導電膜を覆うように第３の導電膜を形成し、
前記第１の導電膜及び前記第３の導電膜を選択的にエッチングし、複数の配線及び電極を形成することを特徴とする表示装置の作製方法。 Forming a first conductive film;
Forming a resist selectively on the first conductive film;
Forming a second conductive film on the first conductive film and the resist;
The second conductive film formed on the resist is removed by removing the resist,
Forming a third conductive film so as to cover the second conductive film formed on the first conductive film;
A method for manufacturing a display device, wherein the first conductive film and the third conductive film are selectively etched to form a plurality of wirings and electrodes. 第１の導電膜を形成し、
前記第１の導電膜上に選択的にレジストを形成し、
前記第１の導電膜及び前記レジスト上に第２の導電膜を形成し、
前記レジストを除去することで前記レジスト上に形成された第２の導電膜を除去し、
前記第１の導電膜上に形成された前記第２の導電膜を覆うように第３の導電膜を形成し、
前記第１の導電膜及び前記第３の導電膜を選択的にエッチングして、複数の配線及び電極を形成し、
前記複数の配線及び電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に半導体膜を形成し、
前記半導体膜上に選択的にチャネル保護膜を形成し、
前記チャネル保護膜上及び前記半導体膜上に不純物を添加した半導体膜を形成し、
前記不純物を添加した半導体膜上に第４の導電膜を形成し、
前記半導体膜と、前記不純物を添加した半導体膜と、前記第４の導電膜と、を選択的にエッチングし、
前記第４の導電膜上に保護膜を形成し
前記保護膜を選択的にエッチングし、
前記第４の導電膜に電気的に接続するように画素電極を形成することを特徴とする表示装置の作製方法。 Forming a first conductive film;
Forming a resist selectively on the first conductive film;
Forming a second conductive film on the first conductive film and the resist;
The second conductive film formed on the resist is removed by removing the resist,
Forming a third conductive film so as to cover the second conductive film formed on the first conductive film;
Selectively etching the first conductive film and the third conductive film to form a plurality of wirings and electrodes;
Forming a gate insulating film on the plurality of wirings and electrodes;
Forming a semiconductor film on the gate insulating film;
Selectively forming a channel protective film on the semiconductor film;
Forming a semiconductor film doped with impurities on the channel protective film and the semiconductor film;
Forming a fourth conductive film on the semiconductor film to which the impurity is added;
Selectively etching the semiconductor film, the semiconductor film to which the impurity is added, and the fourth conductive film;
Forming a protective film on the fourth conductive film, selectively etching the protective film,
A manufacturing method of a display device, wherein a pixel electrode is formed so as to be electrically connected to the fourth conductive film. 第１の導電膜を形成し、
前記第１の導電膜上に選択的にレジストを形成し、
前記第１の導電膜及び前記レジスト上に第２の導電膜を形成し、
前記レジストを除去することで前記レジスト上に形成された第２の導電膜を除去し、
前記第１の導電膜上に形成された前記第２の導電膜を覆うように第３の導電膜を形成し、
前記第１の導電膜及び前記第３の導電膜を選択的にエッチングして、複数の配線及び電極を形成し、
前記複数の配線及び電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に半導体膜を形成し、
前記半導体膜上に不純物を添加した半導体膜を形成し、
前記半導体膜と、前記不純物を添加した半導体膜と、を選択的にエッチングし、
前記不純物を添加した半導体膜及び前記半導体膜上に第４の導電膜を形成し、
前記不純物を添加した半導体膜と、前記第４の導電膜と、を選択的にエッチングし、
前記第４の導電膜上に保護膜を形成し
前記保護膜を選択的にエッチングし、
前記第４の導電膜に電気的に接続するように画素電極を形成することを特徴とする表示装置の作製方法。 Forming a first conductive film;
Forming a resist selectively on the first conductive film;
Forming a second conductive film on the first conductive film and the resist;
The second conductive film formed on the resist is removed by removing the resist,
Forming a third conductive film so as to cover the second conductive film formed on the first conductive film;
Selectively etching the first conductive film and the third conductive film to form a plurality of wirings and electrodes;
Forming a gate insulating film on the plurality of wirings and electrodes;
Forming a semiconductor film on the gate insulating film;
Forming a semiconductor film doped with impurities on the semiconductor film;
Selectively etching the semiconductor film and the semiconductor film to which the impurity is added;
Forming a fourth conductive film on the semiconductor film to which the impurity is added and the semiconductor film;
Selectively etching the semiconductor film to which the impurity is added and the fourth conductive film;
Forming a protective film on the fourth conductive film, selectively etching the protective film,
A manufacturing method of a display device, wherein a pixel electrode is formed so as to be electrically connected to the fourth conductive film. 絶縁膜を形成し、
前記絶縁膜上に半導体膜を形成し、
前記半導体膜を選択的にエッチングし、
選択的にエッチングされた前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に選択的にレジストを形成し、
前記第１の導電膜及び前記レジスト上に第２の導電膜を形成し、
前記第１のレジストを除去することで前記レジスト上に形成された第２の導電膜を除去し、
前記第１の導電膜上に形成された前記第２の導電膜を覆うように第３の導電膜を形成し、
前記第１の導電膜及び前記第３の導電膜を選択的にエッチングして、複数の配線及び電極を形成することを特徴とする表示装置の作製方法。 Forming an insulating film,
Forming a semiconductor film on the insulating film;
Selectively etching the semiconductor film;
Forming a gate insulating film on the selectively etched semiconductor film;
Forming a first conductive film on the gate insulating film;
Forming a resist selectively on the first conductive film;
Forming a second conductive film on the first conductive film and the resist;
Removing the first resist to remove the second conductive film formed on the resist;
Forming a third conductive film so as to cover the second conductive film formed on the first conductive film;
A method for manufacturing a display device, wherein the first conductive film and the third conductive film are selectively etched to form a plurality of wirings and electrodes. 請求項１乃至請求項４のいずれか一において、
前記第２の導電膜上に、保護用導電膜を形成することを特徴とする表示装置の作製方法。 In any one of Claims 1 thru | or 4,
A manufacturing method of a display device, wherein a protective conductive film is formed over the second conductive film. 請求項１乃至請求項５のいずれか一において、
前記レジストの端部が、逆テーパー形状となるように前記レジストを形成することを特徴とする表示装置の作製方法。 In any one of Claims 1 thru | or 5,
A method for manufacturing a display device, wherein the resist is formed so that an end portion of the resist has an inversely tapered shape. 請求項１乃至請求項５のいずれか一において、
前記レジストの端部が、概略垂直、あるいは７５°以上９０°未満のテーパー角を有するテーパー形状となるように前記レジストを形成することを特徴とする表示装置の作製方法。 In any one of Claims 1 thru | or 5,
A method for manufacturing a display device, wherein the resist is formed so that an end portion of the resist has a substantially vertical shape or a tapered shape having a taper angle of 75 ° to less than 90 °. 請求項１乃至請求項７のいずれか一において、
前記レジストは、液滴吐出法を用いて形成されることを特徴とする表示装置の作製方法。 In any one of Claims 1 thru | or 7,
The method for manufacturing a display device, wherein the resist is formed by a droplet discharge method. 請求項１乃至請求項８のいずれか一において、
前記複数の配線同士の抵抗値及び前記複数の電極同士の抵抗値が概略等しくなるように、前記第２の導電膜を形成することを特徴とする表示装置の作製方法。 In any one of Claims 1 thru | or 8,
A method for manufacturing a display device, wherein the second conductive film is formed so that resistance values of the plurality of wirings and resistance values of the plurality of electrodes are approximately equal. 第１の導電膜を形成し、
前記第１の導電膜上に選択的に第１のレジストを形成し、
前記第１の導電膜及び前記第１のレジスト上に第２の導電膜を形成し、
前記第１のレジストを除去することで前記第１のレジスト上に形成された第２の導電膜を除去し、
前記第１の導電膜上に形成された前記第２の導電膜を覆うように第３の導電膜を形成し、
前記第１の導電膜及び前記第３の導電膜を選択的にエッチングして、複数の第１の配線及び第１の電極を形成し、
前記複数の第１の配線及び第１の電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に半導体膜を形成し、
前記半導体膜上に不純物を添加した半導体膜を形成し、
前記不純物を添加した半導体膜に電気的に接続されるように第４の導電膜を形成し、
前記第４の導電膜上に選択的に第２のレジストを形成し、
前記第４の導電膜及び前記第２のレジスト上に第５の導電膜を形成し、
前記第２のレジストを除去することで前記第２のレジスト上に形成された第５の導電膜を除去し、
前記第４の導電膜上に形成された前記第５の導電膜を覆うように第６の導電膜を形成し、
前記第４の導電膜及び前記第６の導電膜を選択的にエッチングして、複数の第２の配線及び第２の電極を形成することを特徴とする表示装置の作製方法。 Forming a first conductive film;
Selectively forming a first resist on the first conductive film;
Forming a second conductive film on the first conductive film and the first resist;
Removing the first resist to remove the second conductive film formed on the first resist;
Forming a third conductive film so as to cover the second conductive film formed on the first conductive film;
Selectively etching the first conductive film and the third conductive film to form a plurality of first wirings and first electrodes;
Forming a gate insulating film on the plurality of first wirings and the first electrode;
Forming a semiconductor film on the gate insulating film;
Forming a semiconductor film doped with impurities on the semiconductor film;
Forming a fourth conductive film so as to be electrically connected to the semiconductor film to which the impurity is added;
Forming a second resist selectively on the fourth conductive film;
Forming a fifth conductive film on the fourth conductive film and the second resist;
Removing the second resist to remove the fifth conductive film formed on the second resist;
Forming a sixth conductive film so as to cover the fifth conductive film formed on the fourth conductive film;
A method for manufacturing a display device, wherein the fourth conductive film and the sixth conductive film are selectively etched to form a plurality of second wirings and second electrodes. 第１の絶縁膜を形成し、
前記第１の絶縁膜上に半導体膜を形成し、
前記半導体膜を選択的にエッチングし、
選択的にエッチングされた前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に選択的に第１のレジストを形成し、
前記第１の導電膜及び前記第１のレジスト上に第２の導電膜を形成し、
前記第１のレジストを除去することで前記第１のレジスト上に形成された第２の導電膜を除去し、
前記第１の導電膜上に形成された前記第２の導電膜を覆うように第３の導電膜を形成し、
前記第１の導電膜及び前記第３の導電膜を選択的にエッチングして、複数の第１の配線及び第１の電極を形成し、
前記複数の第１の配線及び第１の電極上に第２の絶縁膜を形成し、
前記ゲート絶縁膜及び前記第２の絶縁膜を選択的にエッチングし、
前記半導体膜に電気的に接続されるように第４の導電膜を形成し、
前記第４の導電膜上に選択的に第２のレジストを形成し、
前記第４の導電膜及び前記第２のレジスト上に第５の導電膜を形成し、
前記第２のレジストを除去することで前記第２のレジスト上に形成された第５の導電膜を除去し、
前記第４の導電膜上に形成された前記第５の導電膜を覆うように第６の導電膜を形成し、
前記第４の導電膜及び前記第６の導電膜を選択的にエッチングして、複数の第２の配線及び第２の電極を形成することを特徴とする表示装置の作製方法。 Forming a first insulating film;
Forming a semiconductor film on the first insulating film;
Selectively etching the semiconductor film;
Forming a gate insulating film on the selectively etched semiconductor film;
Forming a first conductive film on the gate insulating film;
Selectively forming a first resist on the first conductive film;
Forming a second conductive film on the first conductive film and the first resist;
Removing the first resist to remove the second conductive film formed on the first resist;
Forming a third conductive film so as to cover the second conductive film formed on the first conductive film;
Selectively etching the first conductive film and the third conductive film to form a plurality of first wirings and first electrodes;
Forming a second insulating film on the plurality of first wirings and the first electrode;
Selectively etching the gate insulating film and the second insulating film;
Forming a fourth conductive film so as to be electrically connected to the semiconductor film;
Forming a second resist selectively on the fourth conductive film;
Forming a fifth conductive film on the fourth conductive film and the second resist;
Removing the second resist to remove the fifth conductive film formed on the second resist;
Forming a sixth conductive film so as to cover the fifth conductive film formed on the fourth conductive film;
A method for manufacturing a display device, wherein the fourth conductive film and the sixth conductive film are selectively etched to form a plurality of second wirings and second electrodes. 請求項１０又は請求項１１において、
前記第２の導電膜上または前記第５の導電膜上に、保護用の導電膜を形成することを特徴とする表示装置の作製方法。 In claim 10 or claim 11,
A manufacturing method of a display device, wherein a protective conductive film is formed over the second conductive film or the fifth conductive film. 請求項１０乃至請求項１２のいずれか一において、
前記第１のレジストの端部又は前記第２のレジストの端部が、逆テーパー形状となるように前記レジストを形成することを特徴とする表示装置の作製方法。 In any one of Claims 10 to 12,
A method for manufacturing a display device, wherein the resist is formed so that an end portion of the first resist or an end portion of the second resist has an inversely tapered shape. 請求項１０乃至請求項１２のいずれか一において、
前記第１のレジストの端部又は前記第２のレジストの端部が、概略垂直、あるいは７５°以上９０°未満のテーパー角を有するテーパー形状となるように前記レジストを形成することを特徴とする表示装置の作製方法。 In any one of Claims 10 to 12,
The resist is formed such that an end portion of the first resist or an end portion of the second resist has a substantially vertical shape or a tapered shape having a taper angle of 75 ° to less than 90 °. A method for manufacturing a display device. 請求項１０乃至請求項１４のいずれか一において、
前記第１のレジスト及び前記第２のレジストは、液滴吐出法を用いて形成されることを特徴とする表示装置の作製方法。 In any one of Claims 10-14,
The method for manufacturing a display device, wherein the first resist and the second resist are formed by a droplet discharge method. 請求項１０乃至請求項１５のいずれか一において、
前記複数の第１の配線同士の抵抗値及び前記複数の第１の電極同士の抵抗値が概略等しくなるように、前記第２の導電膜を形成し、
前記複数の第２の配線同士の抵抗値及び前記複数の第２の電極同士の抵抗値が概略等しくなるように、前記第５の導電膜を形成することを特徴とする表示装置の作製方法。 In any one of Claims 10 to 15,
Forming the second conductive film so that the resistance values of the plurality of first wirings and the resistance values of the plurality of first electrodes are substantially equal;
A method for manufacturing a display device, wherein the fifth conductive film is formed so that resistance values of the plurality of second wirings and resistance values of the plurality of second electrodes are approximately equal. 半導体膜と、ゲート絶縁膜と、ゲート電極及びゲート配線と、ソース電極及びソース配線又はドレイン電極及びドレイン配線と、を有し、
前記ゲート電極及びゲート配線は、第１の部分及び第２の部分を有し、
前記第１の部分は、
第１の導電膜と、
前記第１の導電膜上に選択的に形成された第２の導電膜と、
前記第２の導電膜を覆うように形成された第３の導電膜と、を有し、
前記第２の部分は、
前記第１の導電膜と、
前記第１の導電膜上に形成された前記第３の導電膜と、を有することを特徴とする表示装置。 A semiconductor film, a gate insulating film, a gate electrode and a gate wiring, and a source electrode and a source wiring or a drain electrode and a drain wiring;
The gate electrode and the gate wiring have a first portion and a second portion,
The first part is
A first conductive film;
A second conductive film selectively formed on the first conductive film;
A third conductive film formed to cover the second conductive film,
The second part is
The first conductive film;
And a third conductive film formed on the first conductive film. ゲート電極及びゲート配線と、
前記ゲート電極及びゲート配線上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体膜と、
前記半導体膜上に形成された不純物元素を添加した半導体膜と、
前記不純物元素を添加した半導体膜に電気的に接続したソース電極及びソース配線又はドレイン電極及びドレイン配線と、を有し、
前記ゲート電極及びゲート配線は、第１の部分及び第２の部分を有し、
前記第１の部分は、
第１の導電膜と、
前記第１の導電膜上に選択的に形成された第２の導電膜と、
前記第２の導電膜を覆うように形成された第３の導電膜と、を有し、
前記第２の部分は、
前記第１の導電膜と、
前記第１の導電膜上に形成された前記第３の導電膜と、を有することを特徴とする表示装置。 A gate electrode and a gate wiring;
A gate insulating film formed on the gate electrode and the gate wiring;
A semiconductor film formed on the gate insulating film;
A semiconductor film doped with an impurity element formed on the semiconductor film;
A source electrode and a source wiring or a drain electrode and a drain wiring electrically connected to the semiconductor film to which the impurity element is added;
The gate electrode and the gate wiring have a first portion and a second portion,
The first part is
A first conductive film;
A second conductive film selectively formed on the first conductive film;
A third conductive film formed to cover the second conductive film,
The second part is
The first conductive film;
And a third conductive film formed on the first conductive film. 第１の絶縁膜と、
前記第１の絶縁膜上に形成された半導体膜と、
前記半導体膜上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極及びゲート配線と、
前記ゲート電極及びゲート配線上に形成された第２の絶縁膜と、
前記半導体膜に電気的に接続されたソース電極及びソース配線又はドレイン電極及びドレイン配線と、を有し、
前記ゲート電極及びゲート配線は、第１の部分及び第２の部分を有し、
前記第１の部分は、
第１の導電膜と、
前記第１の導電膜上に選択的に形成された第２の導電膜と、
前記第２の導電膜を覆うように形成された第３の導電膜と、を有し、
前記第２の部分は、
前記第１の導電膜と、
前記第１の導電膜上に形成された前記第３の導電膜と、を有することを特徴とする表示装置。 A first insulating film;
A semiconductor film formed on the first insulating film;
A gate insulating film formed on the semiconductor film;
A gate electrode and a gate wiring formed on the gate insulating film;
A second insulating film formed on the gate electrode and the gate wiring;
A source electrode and a source wiring or a drain electrode and a drain wiring electrically connected to the semiconductor film,
The gate electrode and the gate wiring have a first portion and a second portion,
The first part is
A first conductive film;
A second conductive film selectively formed on the first conductive film;
A third conductive film formed to cover the second conductive film,
The second part is
The first conductive film;
And a third conductive film formed on the first conductive film. 請求項１７乃至請求項１９のいずれか一において、
前記第２の導電膜は、銅を含むことを特徴とする表示装置。 In any one of Claims 17-19,
The display device, wherein the second conductive film contains copper. 請求項１７乃至請求項２０のいずれか一において、
前記第１の導電膜、又は、前記第３の導電膜は、タングステン、モリブデン、クロム、チタンのいずれか一を含むことを特徴とする表示装置。 In any one of claims 17 to 20,
The display device, wherein the first conductive film or the third conductive film includes any one of tungsten, molybdenum, chromium, and titanium. 請求項１７乃至請求項２１のいずれか一において、
前記第１の導電膜及び前記第３の導電膜は、同一の材料で形成されることを特徴とする表示装置。 In any one of Claims 17 to 21,
The display device, wherein the first conductive film and the third conductive film are formed of the same material. 請求項１７乃至請求項２２のいずれか一において、
前記ソース電極及びソース配線又はドレイン電極及びドレイン配線は、
第４の導電膜と、
前記第４の導電膜上に選択的に形成された第５の導電膜と、
前記第５の導電膜を覆うように形成された第６の導電膜と、を有することを特徴とする表示装置。 In any one of Claims 17 thru | or 22,
The source electrode and source wiring or drain electrode and drain wiring are:
A fourth conductive film;
A fifth conductive film selectively formed on the fourth conductive film;
And a sixth conductive film formed to cover the fifth conductive film. 請求項２３において、
前記第５の導電膜は、銅を含むことを特徴とする表示装置。 In claim 23,
The display device, wherein the fifth conductive film contains copper. 請求項２３又は請求項２４において、
前記第４の導電膜、又は、前記第６の導電膜は、タングステン、モリブデン、クロム、チタンのいずれか一を含むことを特徴とする表示装置。 In claim 23 or claim 24,
The display device, wherein the fourth conductive film or the sixth conductive film contains any one of tungsten, molybdenum, chromium, and titanium. 請求項２３乃至請求項２５のいずれか一において、
前記第４の導電膜及び前記第６の導電膜は、同一の材料で形成されることを特徴とする表示装置。 In any one of claims 23 to 25,
The display device, wherein the fourth conductive film and the sixth conductive film are formed of the same material. 請求項１７乃至請求項２６のいずれか一において、
前記ゲート電極及びゲート配線と同一層に形成される容量配線を有することを特徴とする表示装置。 In any one of claims 17 to 26,
A display device comprising a capacitor wiring formed in the same layer as the gate electrode and the gate wiring. 請求項１７乃至請求項２６のいずれか一において、
前記ソース電極及びソース配線又はドレイン電極及びドレイン配線と同一層に形成される電源線を有することを特徴とする表示装置。 In any one of claims 17 to 26,
A display device comprising a power supply line formed in the same layer as the source electrode and source wiring or drain electrode and drain wiring.
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