JP2007158322A - ひずみシリコンｃｍｏｓ装置 - Google Patents

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Abstract

【課題】半導体装置における二重応力ライナーの圧縮部分と引張り部分との間の境界を制御する改善された方法を提供する。
【解決手段】境界は、Ｎウェル３０２境界３６０，３６１，３６２，３６３により決められるのではなく、チャネルやアクティブ領域３０１の境界といったＰＦＥＴフィーチャから測られるような所定距離により位置されるよう適切に設計することができる。これは、ＰＦＥＴ３５０性能を改善および／または整合する機会を与えることができる。二重応力ライナーの圧縮部分３０５と引張り部分との間の境界を適切に設計することにより、ＰＦＥＴ上の圧縮応力を、ｘ方向に維持するかさらに増加しながらｙ方向に減少することができ、ＰＦＥＴ性能を改善することが可能になる。
【選択図】図３

Description

絶縁体上のシリコンゲルマニウム（ＳＧＯＩ）、埋設されたシリコンゲルマニウム（ＳｉＧｅ）、およびシリコン窒化物（ＳｉＮ）応力ライナーのようなひずみシリコンの技術は、最近シリコンデバイスにおける移動度を高める能力のために非常に注目を受けている。Ｎチャンネルの電界効果トランジスタ（ＮＦＥＴ）は、ｘおよび／またはｙ方向においてそれらのチャンネルに与えられる引張り応力がＮＦＥＴの移動度を高める特性を有している。所定のＦＥＴにおいて、ｘ方向は、本明細書および特許請求の範囲ではＦＥＴのソースとドレインとの間の電流の流れに平行な方向として、ｙ方向は、本明細書および特許請求の範囲ではｘ方向に垂直なＦＥＴチャンネル幅に沿った方向として定義される。Ｐチャネルの電界効果トランジスタ（ＰＦＥＴ）は、ｙ方向においてそれらのチャンネルに与えられる引張り応力がＰＦＥＴの移動度を高め、ｘ方向においてそれらのチャンネルに与えられる圧縮応力がＰＦＥＴの移動度を高める特性を有している。これらの特性を利用するため、二重応力ライナー技術が開発されて、引張り応力はＮＦＥＴに与えられ、圧縮応力はＰＦＥＴへ与えられる。このような二重応力ライナーを使用して、いくつかの性能の改善が実現されている。しかしながら、これまでの性能の改善は、一般的な二重応力ライナーが、一貫した適切な応力をＰＦＥＴとＮＦＥＴのグループに与えることができないために、制限されている。
例えば図１を参照すると、全体して、ＰＦＥＴ１０１とＮＦＥＴ１００がそれぞれアクティブ領域１，１０２、ゲート３，１０３、および各ゲート３，１０３の両側の一対のコンタクト４，１０４を有している。Ｎウェル２はＰＦＥＴ１０１をカバーし、Ｎウェル２によりカバーされない部分はＰウェル１０５とみなされる。図１は縮尺に従っていないが、この特定のデバイスでは、アクティブ領域１は約２マイクロメートル（μｍ）×２μｍ、アクティブ領域１０２は約４μｍ×２μｍ、ゲート３および１０３の幅（図１の左から右方向）は約４０ナノメートル（ｎｍ）であり、これらはアクティブ領域１および１０２上に延在し、コンタクト領域４，１０４はそれぞれ約９０ｎｍ×９０ｎｍである。二重応力ライナーもまた設けられている。二重応力ライナーは圧縮応力をＰＦＥＴ１０１へ与え、二重応力ライナーの圧縮応力部分は、Ｎウェル２の境界１１０および１１１と同一のｘ方向に沿って延在する境界を有している。二重応力ライナーの圧縮応力部分は、Ｎウェル２の境界１１２および１１３と同一のｙ方向に沿って延在する境界も有している。残りの二重応力ライナーはＮＦＥＴ１００を含む領域へ引張り応力を与える。
通常の二重応力ライナーはＮウェルの形状および寸法にしたがった境界を有しているので、典型的には、ＰＦＥＴチャンネルと二重応力ライナーの圧縮部分の一境界との間にはｙ方向に第１の距離があり、これはチャンネルと圧縮部分の反対側の境界との間のｙ方向の第２の距離とは異なる。例えば図１では、距離ｄ１は１０μｍであり、異なる距離ｄ２は２μｍにすぎない。さらに、圧縮性ライナーの境界はＮウェル境界により規定されているので、ｄ１とｄ２の値は同じ半導体装置の異なるＰＦＥＴでは異なることがある。これは、Ｎウェル内のその位置により、半導体装置の１つのＰＦＥＴに与えられるｙ方向の圧縮応力の量が、半導体装置の別のＰＦＥＴに与えられるｙ方向の圧縮応力の量とは異なる可能性があることを意味している。例えば、通常のＣＭＯＳデバイスはＮＦＥＴとＰＦＥＴのグループを有することができ、ＮウェルはＰＦＥＴを包含している。任意の所定のＰＦＥＴの位置に応じて、そのＰＦＥＴはそのグループ中の別のＰＦＥＴよりも、ｙ方向に沿った圧縮応力が少ない可能性がある。これは１つのＰＦＥＴが、別のＰＦＥＴよりもＮウェルの境界に近い（したがって圧縮性ライナーの圧縮部分の境界に近い）可能性があるためである。この結果として、ＰＦＥＴが異なる性能特性を有する。この性能の相違は通常は望ましくない。
同じ問題がしばしば、図２（これも縮尺に従っていない）で示されている別の通常の構造でも生じる。ここで、ＮＦＥＴ１００とＰＦＥＴ１０１は同じゲート３を共有している。この場合、ＰＦＥＴ１０１は、チャンネルと二重応力ライナーの圧縮部分の第１の境界１１２との間にｙ方向に第１の距離ｄ３を有し、この距離はチャンネルと圧縮部分の第２の反対側の境界１１３との間のｙ方向の第２の境界ｄ４とは異なる。この場合も、デバイスのＰＦＥＴ間に異なる性能特性が生じ、ここではｙ方向に沿って過剰な圧縮応力を有する多くのＰＦＥＴは比較的低い性能を有する。
前述したように、従来の二重応力ライナー構造を用いて性能を改善することは制限されている。この主な理由は、このような従来の構造が、ＰＦＥＴチャンネルに対してｙ方向に過剰な圧縮応力を与えるためである。しかしながら、ｙ方向にＰＦＥＴチャンネルへ与えられる圧縮応力はＰＦＥＴの移動度を低下させる。さらに、従来の二重応力ライナーではＰＦＥＴ間で性能が一貫せず、整合しなくなる。
例えば、大規模集積（ＬＳＩ）回路はアナログ回路中および／またはメモリ感知増幅器で、整合ＰＦＥＴを使用する。整合ＰＦＥＴは良好に整合された特性を有する一対のＰＦＥＴである。通常、ゲート長、チャンネル幅、コンタクトサイズ、コンタクト−ゲート距離は、整合対内では等しく設計されなければならない。しかしながら、ＮウェルとＰウェルの特定のサイズおよび形状は、それらが直接的にＰＦＥＴ特性に影響しないので、ケースバイケースで設計される。このような回路で二重応力ライナーを使用するとき、ＰＦＥＴの特性は応力ライナーにより強く影響される。したがって、本発明の観点は、ＮウェルとＰウェルの形状およびサイズにかかわらず、チャンネル（または他のＰＦＥＴフィーチャ）と応力ライナーエッジとの間の距離が、整合ＰＦＥＴ間で同じであるように制御することによって、所定のＰＦＥＴ上の応力ライナーによる影響となるものを制御する方法を提供することに向けられる。それゆえ、本発明の観点はＰＦＥＴの整合に有用であろう。
さらに、本発明の観点は、従来の二重応力ライナー構造よりも良好なおよび／または一貫したＰＦＥＴ性能を実現する二重応力ライナー構造を提供することに向けられる。
本発明のさらなる観点は、ＰＦＥＴへ与える圧縮応力がｘ方向よりもｙ方向に少ない二重応力ライナー構造を提供することに向けられる。このような構造では、ＰＦＥＴを覆う二重応力ライナーの圧縮部分は、ｘ方向よりもｙ方向に実質的に短くなることができる。
さらなる本発明の観点は、従来の二重応力ライナー構造よりも、ＰＦＥＴに対してｙ方向に与える圧縮応力が少ない二重応力ライナー構造を提供することに向けられる。
さらなる本発明の観点は、圧縮性ライナー部分が所定距離だけＰＦＥＴチャンネルから延在する二重応力ライナー構造を提供することに向けられる。所定距離は、例えば最小設計ルールが所定の半導体装置に対して許容する程度に短くてもよく、あるいは少なくともＰＦＥＴチャンネルからＰＦＥＴアクティブ領域のエッジまでのｙ方向の距離よりも短くてもよい。その代わりに、所定の距離はＰＦＥＴチャンネルからＰＦＥＴアクティブ領域のエッジまでのｙ方向の距離よりもわずかに大きくてもよい。
本発明のこれらおよびその他の観点は、以下の実施形態の詳細な説明を考慮して明白になるであろう。
添付図面を考慮した以下の説明を参照して、本発明およびその利点がさらに十分に理解されるであろう。同じ参照符合は類似の特徴を示している。
図３（縮尺に従っていない）を参照すると、ＮＦＥＴ３００と、ＮＦＥＴ３００の近くに配置されたＰＦＥＴ３５０とを含む例示的な半導体装置が示されている。ＮＦＥＴ３００はアクティブ領域３０１と、ゲート３０３の両側に配置された１対のコンタクト３０４とを有する通常のＮＦＥＴであることができる。ＮＦＥＴ３００はＰウェルに配置することができる。ＰＦＥＴ３５０は、アクティブ領域３０５と、ゲート３５３の両側の１対のコンタクト３５４とを有する通常のＰＦＥＴであることができる。ＰＦＥＴ３５０はＮウェル３０２に配置することができる。二重応力ライナーはＰＦＥＴ３５０の少なくとも一部を覆う圧縮部分３０５と、ＮＦＥＴ３００の少なくとも一部を覆う引張り部分（二重応力ライナーの残りの部分）とを有する。Ｎウェル３０２はＰＦＥＴ３５０だけではなく、１つあるいはそれ以上の他のＰＦＥＴを含むこともできる。これらの各ＰＦＥＴはそれぞれ個々の圧縮層を有してもよく、または１つの連続層として圧縮層３０５を共有していてもよい。
境界３６０、３６１、３６２、３６３は二重応力ライナーの引張り部分と圧縮部分３０５の間に存在する。境界３６０および３６２はｘ方向に沿って延在し、境界３６１と３６３はｙ方向に沿って延在する。この実施形態では、境界３６１および３６３はＮウェル３０２のｘ方向に沿って各境界とほぼ同一位置に位置されるか、またはその上に配置され、境界３６０および３６２はアクティブ領域３５１のエッジ３７０および３７１から所定距離ｄ５外側に位置されている。さらに、境界３６０と３６２はＮ型ウェル３０２内に位置されている。これは、圧縮性ライナーと引張りライナーの一部の両者がＮ型ウェル３０２上に配置されることを意味している。この特定の実施形態では、距離ｄ５は１００ｎｍである。しかしながら、ｄ５は同じ半導体装置上の複数のＰＦＥＴに対して決められる任意の距離であってもよい。例えばｄ５は、（例えば最小設計ルールで規定されているように）半導体装置に対して実施される製造技術を用いて可能になる最小の距離であることができる。
Ｎウェル３０２の代わりに、アクティブ領域３５１にしたがって、ある圧縮領域の境界を規定することによって、半導体装置の各ＰＦＥＴチャンネル上のｙ方向の圧縮応力量を減少するだけではなく、ＰＦＥＴにわたって均等にすることができる。同じ距離ｄ５が半導体装置上のＰＦＥＴのグループに対して使用される場合、各ＰＦＥＴはより均等であり、および／または予測可能な性能特性を有することができる。例えば、Ｎウェル３０２中の１つあるいはそれ以上の他のＰＦＥＴがＰＦＥＴ３５０に対する整合ＰＦＥＴであることができる。言い換えると、これらの１つあるいはそれ以上の整合ＰＦＥＴはＰＦＥＴ３５０と同じサイズおよび／または形状の圧縮層を有し、それらがＰＦＥＴ３５０と共通の１組の性能特性を有することを可能にするであろう。これらの他のＰＦＥＴは、これらがＮウェル３０２の境界からｙ方向にさらに近いか、さらに遠くても、同じ性能特性を有するように整合されることができる。これは、ｙ方向における圧縮層３０５のサイズを、Ｎウェル３０２内の各ＰＦＥＴの位置と独立して構成することができるためである。
例えば、図２２を参照すると、ＰＦＥＴ２２５０および２２５１を含む複数のＰＦＥＴを含む例示的なＮウェル２２００が示されている。この特定の実施形態では、ＰＦＥＴは列をなして配置され、各列は、ｘ方向へ長手方向に延在しているその固有の別々の圧縮層２２０１、２２０２、２２０３、２２０４、２２０５、２２０６を有する（それらの境界は図２２では破線により示されている）。各圧縮層２２０１〜２２０６はｙ方向に同じ幅を有している。したがって、Ｎウェル２２００中の各ＰＦＥＴ上のｙ方向の圧縮は同じである。ｘ方向の圧縮層の距離は、所定の列における各ＰＦＥＴで異なってもよいが、圧縮層の厚さの１０倍を超えるｘ方向の距離は、ｘ方向の圧縮量にあまり影響せず、ｘ方向の圧縮は長い距離では飽和されることが分かった。したがって、所定の列の各ＰＦＥＴは、同様のｘ方向の圧縮力を受けることが予測されよう。あるいは、ｘ方向の圧縮をさらに正確に制御するために、各ＰＦＥＴは、列中の他のＰＦＥＴと圧縮層を共有する代わりに、その固有の専用の圧縮層を別々に有していてもよい。前述したように、通常の圧縮層は、Ｎウェルの範囲を通じて１つの連続層として延在し、それによってＮウェル中の異なるＰＦＥＴに対するｙ方向の圧縮量は異なることになるであろう。したがって、圧縮層を列、または各ＰＦＥＴのための専用の層に分離することによって、ｙ方向の圧縮を容易に制御することができる。
図４は、ＮＦＥＴ４００とＰＦＥＴ４５０が同じゲート４０３を共有する場合の別の例示的な構造を示している。ＮＦＥＴ４００は、アクティブ領域４０１とコンタクト４０４を有し、ＰＦＥＴ４５０は、アクティブ領域４５１とコンタクト４５４を有する。この実施形態では、境界４６０、４６１、４６２、４６３が、二重応力ライナーの引張り部分と圧縮部分４０５の間にある。境界４６１および４６３はｘ方向に沿って延在し、境界４６０および４６２はｙ方向に沿って延在する。この実施形態では、境界４６０および４６２は、それぞれＮウェル４０２のｘ方向に沿って各境界とほぼ同一位置に配置されるか、またはその上に配置され、境界４６１および４６３はそれぞれアクティブ領域４５１の各エッジ４７０および４７１から所定の距離ｄ５それらのエッジの外側に位置される。さらに、境界４６１および４６３はＮウェル４０２内に位置される。これは、圧縮ライナーと引張りライナーの一部分の両者がＮウェル４０２上に配置されていることを意味する。
本発明の観点にしたがって装置を製造する例示的な方法を、図５乃至１４を参照して述べる。図５、６、８、１０、１２、および１４は、図３の装置の製造を示しＡ−Ａ’に沿った断面図を有し、図７、９、１１、および１３は、図４の装置の製造を示しＢ−Ｂ’に沿った断面を有する。
図５を参照すると、浅いトレンチ絶縁（ＳＴＩ）層１２がシリコン基板１１中に形成されている。ＳＴＩ層１２は、例えば約１００ｎｍの深さを有することができる。Ｐウェル３１０とＮウェル３０２は予め決められた領域に形成され、したがってＮＦＥＴ３００とＰＦＥＴ３５０がそれぞれ形成されることができる。ゲート３および１０３はポリシリコンから形成される。各ゲート３，１０３は、例えば高さ約１００ｎｍ、幅約４０ｎｍの寸法を有することができる。また、厚さ約１ｎｍであることができるゲート酸化物層（図示せず）が、ゲート３および１０３とシリコン基板１１との間に形成される。側壁スペーサ１６がゲート３および１０３の側面に設けられ、これは、それぞれ例えば約２０ｎｍの幅を有することができる。ソース／ドレイン拡散領域１７も形成され、ケイ化物層１８が、露出されたアクティブ領域とゲート３および１０３の上部に、通常のケイ化物プロセスを用いて形成される。ケイ化物層１８は、例えば約３０ｎｍの厚さを有することができ、例えばＣｏＳｉまたはＮｉＳｉで作ることができる。
図６を参照すると、ケイ化物層１８の形成後、引張りＳｉＮ膜１９が表面全体に堆積される。引張り膜１９は、例えば約５０ｎｍの厚さを有することができる。この同じステップが図４の装置に対する図７にも示されている。
図８を参照すると、次に引張り膜１９は、通常のリソグラフィおよび反応イオンエッチング（ＲＩＥ）技術を用い、ＰＦＥＴ領域から局部的に選択的に除去される。その結果、引張り膜１９がＰ型ウェル境界３６１まで延在する。これと同じステップが図４の装置に対する図９にも示されており、ここでは、残りの引張り膜１９がアクティブ領域４５１のエッジから所定の距離まで延在するように、引張り膜１９は除去される。
図１０を参照すると、圧縮ＳｉＮ膜３０５が装置の表面全体に堆積される。圧縮膜３０５は、例えば約５０ｎｍの厚さを有することができる。同じステップが図４の装置に対する図１１にも示されている。
図１２を参照すると、その後圧縮膜３０５が、通常のリソグラフィおよびＲＩＥ技術を用いてＮＦＥＴ領域から局部的に選択的に除去される。その結果、ＳｉＮ膜３０５がＰウェル境界３６１まで延在することになる。図４の装置に対する同じステップは図１３にも示されており、ここでは、残りの圧縮膜４０５が引張り膜１９まで延在するように、除去されている。
図１４を参照すると、中間レベルの誘電体（ＩＬＤ）膜２１が膜１９および３０５上に堆積される。ＩＬＤ膜２１は、例えば厚さ約４００ｎｍであってもよい。その後、コンタクトホール２２が開かれ、コンタクト金属で充填される。
なお、いくつかの図面（例えば図１３）は、引張り膜１９と圧縮膜４０５がわずかに部分的に重なっていることを示している。通常、圧縮層と引張り層との間の境界はギャップを形成する。このギャップは予測されないエッチングに関する問題を生じることが知られている。したがって、この問題を減らすために、図面で示されているように部分的な重なりが設けられてもよい。部分的な重なりが存在する場合、二重応力ライナーの圧縮部分と引張り部分との間の境界は、例えば部分的な重なりの中央にあるとみなすことができる。
図１５乃至１７は、ｘおよびｙ方向に沿った、圧縮膜のエッジとアクティブ領域のエッジとの間の様々な距離の影響を示す例示的な実験結果を示している。図１５を参照すると、アクティブ領域１５０１と、部分的に重なっている圧縮ＳｉＮ膜１５０２とを有するＰＦＥＴ１５００が示されている。引張りＳｉＮ膜（図示せず）は圧縮ＳｉＮ膜１５０２を囲んでいる。圧縮ＳｉＮ膜１５０２のエッジは、両方のｘ方向の所定の距離ｄｘと両方のｙ方向の所定の距離ｄｙだけ、アクティブ領域１５０１外に位置されている。距離ｄｘとｄｙは同じ量であっても、異なる量であってもよい。また、距離ｄｘは図１５の左側と右側の両方で同一であるように示されているが、異なっていてもよい。同様に、距離ｄｙは図１５の上部および下部の両方で同一であるように示されているが、異なっていてもよい。
図１６を参照すると、４つの形態Ａ、Ｂ、Ｃ、Ｄについて示され、短いおよび長いｄｘとｄｙの異なる組み合わせを表している。形態「Ａ」は長いｄｘと長いｄｙを有している。形態「Ｂ」は長いｄｘと短いｄｙを有している。形態「Ｃ」は短いｄｘと長いｄｙを有している。形態「Ｄ」は短いｄｘと短いｄｙを有している。この例における「短い」ｄｘまたはｄｙは最小の設計ルールの距離を指しており、この例では約１００ｎｍ以下である。また、この例において、「長い」ｄｘまたはｄｙは圧縮膜１５０２の厚さよりも少なくとも１０倍長い距離を指している（例えば少なくとも約１μｍ）。距離がｘ方向に圧縮膜の約１０倍を超えて増加されると、ｘ方向の圧縮量は飽和されることが分かった。しかしながら、ｄｘとｄｙには任意の距離を使用できる。
図１７を参照すると、これは各形態のＩｏｎ対Ｉｏｆｆの特性を示しており、形態「Ｂ」が最良のＰＦＥＴ性能をもたらすことが明白である（この場合にはｄｘは長くｄｙは短い）。これは、大きいｄｘがｘ方向に沿って圧縮を大きくさせ、小さいｄｙがｙ方向に沿って圧縮を比較的小さくさせるからである。前述したように、ＰＦＥＴの特性によって、これは望ましい組み合わせである。その一方、形態「Ｃ」は最悪のＰＦＥＴ性能をもたらし、この場合にはｄｘは短く、ｄｙは長く、圧縮力をｙ方向に沿って大きくさせ、ｘ方向に沿って小さくさせる。これはＰＦＥＴの性能を非常に低下させるので、望ましくない組合わせである。
図１８は、距離ｄ５が負である点を除いた図３の実施形態の変形を示す。言い換えると、圧縮性ライナー３０５の少なくともいくつかの境界は、アクティブ領域３５１の境界内に位置されている。例えば、距離ｄ５は−５０ｎｍであることができる。言い換えると、アクティブ領域３５１と引張りライナーは約５０ｎｍだけ重なっている。負のｄ５を設けることによって、これはｙ方向に与えられる圧縮応力をさらに減少させ、それによってＰＦＥＴの性能をより一層改善する。図４の実施形態も同様に負の距離ｄ５を設けることもできる。
これまで説明した様々な観点は、バルクおよび絶縁体上のシリコン（ＳＯＩ）デバイスの両方で用いることができる。ＳＯＩデバイスでは、ＳＯＩアクティブ領域は、埋設された酸化物（ＢＯＸ）層上に配置され、ＳＴＩトレンチはアクティブ領域の隣に配置される。図１９乃至２１は、図１８の構造をこのようなＳＯＩデバイスにどのように形成することができるかの例を示している。図１９は図１８の断面Ｃ−Ｃ’に沿った図を示し、図２０は図１８の断面Ｄ−Ｄ’に沿った図を示し、図２１は図１８の断面Ｅ−Ｅ’に沿った図を示している。図に示すように、通常のＳＴＩプロセスは、ＳＴＩ１２とＳＯＩアクティブ層３５１との間の境界面で、下方向に面しているディボットを生成する。このディボットは（図１９および２１のような）引張りライナー１９または（図２０のような）圧縮ライナー３０５で充填されている。図１８および２１のように、ｄ５が負である場合、ディボットは引張りライナー１９で充填され、それによって引張りライナー１９はアクティブ領域３５１の外部エッジ２１００に実際に接触し、他方で圧縮ライナー３０５はアクティブ領域３５１上に配置される。
図２３および２４は、二重応力ライナーの圧縮部分および引張り部分の形状および相対的なサイズによって性能が非常に高められている場合の実施形態の付加的な例を示している。これらの実施形態では、ＰＦＥＴは、導電ゲート２３０３の両側にコンタクト２３０２を有するアクティブ領域２３０１を有している。ＰＦＥＴ上には、圧縮部分２３０４と引張り部分２３０５とを含む二重応力ライナーが配置されている。図から分かるように、圧縮部分２３０４はほぼ大文字の「Ｈ」の形状で形成された境界を有している。アクティブ領域２３０１の外側のゲート２３０３と圧縮部分２３０４との間の距離ｄ６は、０と約１μｍの間のように所望に調節することができる。例えば、距離ｄ６は約０．２μｍであることができる。また図から分かるように、境界２３０６と２３０７はアクティブ領域２３０１上に延在しても（図２４）、延在していなくても（図２３）よい。
コーナー領域２３０８は、単に例示の目的で、図２３で区別されているが、実際には圧縮部分２３０４の残りの部分から分離した領域ではない。コーナー領域２３０８は、アクティブ領域２３０１に対するその位置のため、ｘ方向とｙ方向の両方にアクティブ領域２３０１に影響を与える。しかしながら、ｘ方向の圧縮の影響はｙ方向の張りの影響よりも大きい。したがって、コーナー領域２３０８により与えられる圧縮は、例えば図３の実施形態と比較して、一層有効であろう。これは「Ｈ」形状が圧縮部分２３０４の境界には有効な形状である理由である。
以上、二重応力ライナーの圧縮部分と引張り部分との間の境界を制御する改善された方法について説明した。Ｎウェル境界により示されるのに対して、ＰＦＥＴに対して適切に境界を制御することによって、ＰＦＥＴ性能を改善および／または整合する機会を与えることができる。
二重応力ライナーを有する通常のＣＭＯＳ装置の平面図。 二重応力ライナーを有する通常のＣＭＯＳ装置の平面図。 本発明の少なくとも一観点による二重応力ライナーを有するＣＭＯＳ装置の平面図。 本発明の少なくとも一観点による二重応力ライナーを有するＣＭＯＳ装置の平面図。 二重応力ライナーを製造するために行うことができるステップを示す図３の断面Ａ−Ａ’に沿った断面図。 二重応力ライナーを製造するために行うことができるステップを示す図３の断面Ａ−Ａ’に沿った断面図。 二重応力ライナーを製造するために行うことができるステップを示す図４の断面Ｂ−Ｂ’に沿った断面図。 二重応力ライナーを製造するために行うことができるステップを示す図３の断面Ａ−Ａ’に沿った断面図。 二重応力ライナーを製造するために行うことができるステップを示す図４の断面Ｂ−Ｂ’に沿った断面図。 二重応力ライナーを製造するために行うことができるステップを示す図３の断面Ａ−Ａ’に沿った断面図。 二重応力ライナーを製造するために行うことができるステップを示す図４の断面Ｂ−Ｂ’に沿った断面図。 二重応力ライナーを製造するために行うことができるステップを示す図３の断面Ａ−Ａ’に沿った断面図。 二重応力ライナーを製造するために行うことができるステップを示す図４の断面Ｂ−Ｂ’に沿った断面図。 二重応力ライナーを製造するために行うことができるステップを示す図３の断面Ａ−Ａ’に沿った断面図。 圧縮応力ライナーの様々な構造と関連して得られる実験結果を示す図。 圧縮応力ライナーの様々な構造と関連して得られる実験結果を示す図。 圧縮応力ライナーの様々な構造と関連して得られる実験結果を示す図。 本発明の少なくとも一観点による二重応力ライナーを有するＣＭＯＳ装置の平面図。 図１８の断面Ｃ−Ｃ’に沿った断面図。 図１８の断面Ｄ−Ｄ’に沿った断面図。 図１８の断面Ｅ−Ｅ’に沿った断面図。 複数のＰＦＥＴを含んでいる例示的なＮ型ウェルの平面図。 本発明の少なくとも一観点による二重応力ライナーを有するＣＭＯＳ装置の平面図。 本発明の少なくとも一観点による二重応力ライナーを有するＣＭＯＳ装置の平面図。

Claims (20)

  1. 基板と、
    前記基板に配置され、トレンチ絶縁層により囲まれたアクティブ領域を有し、前記アクティブ領域はｘ方向に沿って延在する第１の一対の対向する境界とｙ方向に沿って延在する第２の一対の対向する境界とを有するＰＦＥＴと、
    前記トレンチ絶縁層上に配置され、前記第１の一対の境界の少なくとも１つを横切ってｙ方向に延在し、それによって前記アクティブ領域上にも配置される引張り層と、
    前記アクティブ領域上に配置され、前記第２の一対の境界の少なくとも１つを横切ってｘ方向に延在し、それによって前記トレンチ絶縁層上にも配置される圧縮層と、
    を備える半導体装置。
  2. 前記半導体装置は、さらに前記基板の一部に配置されるＮウェルを含み、前記ＮウェルはＰＦＥＴを含み、前記圧縮層は前記Ｎウェルの境界へｘ方向に延在する請求項１記載の半導体装置。
  3. 前記圧縮層は前記アクティブ領域上に少なくとも部分的に配置される境界を有する請求項１記載の半導体装置。
  4. 前記圧縮層はそれぞれ前記アクティブ領域上に少なくとも部分的に配置される２つの対向する境界を有する請求項１記載の半導体装置。
  5. 前記引張り層は前記アクティブ領域のエッジに接触している請求項１記載の半導体装置。
  6. 前記ＰＦＥＴは前記Ｎウェル中に配置され、前記圧縮層は前記Ｎウェルの境界へｘ方向に延在する請求項１記載の半導体装置。
  7. 基板と、
    前記基板の一部に配置されるＮウェルと、
    前記Ｎウェルの第１の境界からのｙ方向の第１の距離において前記Ｎウェル中に配置される第１のチャンネルを有する第１のＰＦＥＴと、
    前記Ｎウェルの前記第１の境界からのｙ方向の第２の距離において前記Ｎウェルに配置される第２のチャンネルを有し、前記第２の距離は前記第１の距離とは異なる第２のＰＦＥＴと、
    前記第１のＰＦＥＴ上に配置され、前記第１のチャンネルからのｙ方向の第３の距離において境界を有する第１の圧縮層と、
    前記第２のＰＦＥＴ上に配置され、前記第２のチャンネルからのｙ方向の第３の距離において境界を有する第２の圧縮層と、
    を備える半導体装置。
  8. 前記Ｎウェル上に配置される引張り層をさらに含む請求項７記載の半導体装置。
  9. 前記第１および第２の圧縮層は、単一の連続的な圧縮層である請求項７記載の半導体装置。
  10. 前記第１および第２の圧縮層は、それぞれ前記Ｎウェルの第２の境界へｘ方向に延在する請求項７記載の半導体装置。
  11. 前記第１の圧縮層の前記境界は、前記第１のＰＦＥＴのアクティブ層上に配置され、前記第２の圧縮層の前記境界は、前記第２のＰＦＥＴのアクティブ層上に配置される請求項７記載の半導体装置。
  12. 前記第１の圧縮層の前記境界は、前記第１のＰＦＥＴのアクティブ層の境界の最小設計ルールの距離内にあり、前記第２の圧縮層の前記境界は、前記第２のＰＦＥＴのアクティブ層の境界の最小設計ルールの距離内にある請求項７記載の半導体装置。
  13. 前記第１の圧縮層の前記境界は、前記第１のＰＦＥＴの第１のアクティブ層の境界から１００ナノメートルを超えず、前記第２の圧縮層の前記境界は前記第２のＰＦＥＴの第２のアクティブ層の境界から１００ナノメートルを超えず、前記第１の圧縮層は、前記第１のアクティブ層からｘ方向に少なくとも１マイクロメートル延在し、前記第２の圧縮層は、前記第２のアクティブ層からｘ方向に少なくとも１マイクロメートル延在する請求項７記載の半導体装置。
  14. 前記第１および第２のＰＦＥＴは、互いに同じ性能特性のセットを有する請求項７記載の半導体装置。
  15. 基板と、
    前記基板の第１の部分に配置されるＮウェルと、
    前記Ｎウェルに配置されるＰＦＥＴと、
    前記ＰＦＥＴ上に配置される圧縮層と、
    前記Ｎウェル上に配置される引張り層と、
    を備える半導体装置。
  16. 前記引張り層は、前記Ｎウェルの外側の前記基板の第２の部分に延在する請求項１５記載の半導体装置。
  17. 前記ＰＦＥＴはアクティブ領域を有し、前記引張り層は前記アクティブ領域上に配置される請求項１５記載の半導体装置。
  18. 前記圧縮層は、ｙ方向よりもｘ方向に長い請求項１５記載の半導体装置。
  19. 前記ＰＦＥＴはアクティブ領域を有し、前記圧縮層は、前記アクティブ領域の第１の境界上に１００ナノメートルを超えずにｙ方向に延在する請求項１５記載の半導体装置。
  20. 前記圧縮層は、前記アクティブ領域の第２の境界上に少なくとも１マイクロメートルｘ方向に延在する請求項１９記載の半導体装置。
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