JP2007157916A - Tft board, and manufacturing method therefor - Google Patents
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Abstract
Description
本発明は、ＴＦＴ基板及びＴＦＴ基板の製造方法に関し、特に、ＴＦＴ（薄膜トランジスタ）の活性層としての酸化物半導体と、チャンネル部を保護するチャンネル部用エッチストッパーと、このチャンネル部用エッチストッパーと同一の保護層から形成されたゲート配線用エッチストッパーを備え、第二の酸化物層（酸化物導電体層）が、ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極を兼ねることにより、チャンネル部を確実に保護して品質を向上させ、また、製造工程を削減して製造原価のコストダウンを図ることができるＴＦＴ基板及びＴＦＴ基板の製造方法に関する。 The present invention relates to a TFT substrate and a TFT substrate manufacturing method, and in particular, an oxide semiconductor as an active layer of a TFT (thin film transistor), a channel portion etch stopper for protecting a channel portion, and the same channel portion etch stopper. A gate wiring etch stopper formed from a protective layer of the second, and the second oxide layer (oxide conductor layer) serves as a source wiring, a drain wiring, a source electrode, a drain electrode, and a pixel electrode. The present invention relates to a TFT substrate and a TFT substrate manufacturing method capable of improving the quality by reliably protecting the parts, and reducing the manufacturing process to reduce the manufacturing cost.
ＬＣＤ（液晶表示装置）や有機ＥＬ表示装置は、表示性能、省エネルギー等の理由から広く利用されている。特に、携帯電話やＰＤＡ（個人向け携帯情報端末）、パソコンやラップトップパソコン、テレビ等の表示装置として、ほぼ主流を占めるに至っている。これらの表示装置には、一般に、ＴＦＴ基板が用いられている。 LCDs (liquid crystal display devices) and organic EL display devices are widely used for reasons such as display performance and energy saving. In particular, it has become almost mainstream as a display device for mobile phones, PDAs (personal personal digital assistants), personal computers, laptop computers, televisions, and the like. In these display devices, a TFT substrate is generally used.
例えば、液晶表示装置は、ＴＦＴ基板と対向基板との間に液晶などの表示材料を充填し、この表示材料に対して画素ごとに選択的に電圧を印加するように構成されている。ここで、ＴＦＴ基板とは、半導体薄膜（半導体膜とも呼ばれる）などからなるＴＦＴ（薄膜トランジスタ）が配置されている基板をいう。一般に、ＴＦＴ基板は、アレイ状にＴＦＴが配置されているので、「ＴＦＴアレイ基板」とも呼ばれる。 For example, a liquid crystal display device is configured to fill a display material such as liquid crystal between a TFT substrate and a counter substrate, and to selectively apply a voltage to the display material for each pixel. Here, the TFT substrate refers to a substrate on which a TFT (thin film transistor) made of a semiconductor thin film (also referred to as a semiconductor film) is disposed. In general, a TFT substrate is also called a “TFT array substrate” because TFTs are arranged in an array.
なお、液晶表示装置などに用いられるＴＦＴ基板は、ＴＦＴと液晶表示装置の画面の１画素との組（これを１ユニットと呼ぶ）が、ガラス基板上に縦横に配設されている。ＴＦＴ基板は、ガラス基板上に、ゲート配線が例えば縦方向に等間隔で配置されており、ソース配線又はドレイン配線が横方向に等間隔で配置されている。また、ゲート電極，ソース電極及びドレイン電極が、各画素を構成する上記ユニット中にそれぞれ設けられている。 Note that in a TFT substrate used for a liquid crystal display device or the like, a set of TFTs and one pixel of a screen of the liquid crystal display device (this is called one unit) is arranged vertically and horizontally on a glass substrate. In the TFT substrate, gate wirings are arranged at regular intervals in the vertical direction on a glass substrate, and source wirings or drain wirings are arranged at regular intervals in the horizontal direction. Further, a gate electrode, a source electrode, and a drain electrode are provided in each of the units constituting each pixel.
＜ＴＦＴ基板の従来の製造方法＞
さて、このＴＦＴ基板の製造法としては、通常、５枚のマスクを使用する５マスクプロセスや、ハーフトーン露光技術を利用してマスクを４枚に減らした４枚マスクプロセス等が知られている。
ところで、このようなＴＦＴ基板の製造法は、５枚ないし４枚のマスクを使用することから、その製造プロセスは工程数が多くなりがちである。たとえば、４枚マスクプロセスの場合でも３５ステップ（工程）、５枚マスクプロセスの場合では、４０ステップ（工程）を超える工程が必要であることが知られている。このように工程数が多くなると、製造歩留りが低下する恐れがある。また、工程数が多いと、工程が複雑となりがちであり、製造コストが増大する恐れもある。
<Conventional manufacturing method of TFT substrate>
As a manufacturing method of this TFT substrate, there are generally known a five-mask process using five masks, a four-mask process in which the number of masks is reduced to four using a halftone exposure technique, and the like. .
By the way, since such a TFT substrate manufacturing method uses five or four masks, the manufacturing process tends to have a large number of steps. For example, even in the case of a four-mask process, it is known that a process exceeding 35 steps (processes) and in the case of a five-mask process requires more than 40 steps (processes). If the number of processes increases in this way, the manufacturing yield may be reduced. In addition, if the number of processes is large, the process tends to be complicated, and the manufacturing cost may increase.
（５枚のマスクを用いた製造方法）
図１１は、従来例にかかるＴＦＴ基板の製造方法を説明するための概略図であり、（ａ）はゲート電極が形成された断面図を、（ｂ）はエッチストッパーが成形された断面図を、（ｃ）はソース電極及びドレイン電極が形成された断面図を、（ｄ）は層間絶縁膜が形成された断面図を、（ｅ）は透明電極が形成された断面図を示している。
同図（ａ）において、ガラス基板２１０上に、第一のマスク（図示せず）を用いて、ゲート電極２１２が形成されている。すなわち、まず、ガラス基板２１０上に、スパッタリングによって金属（たとえば、Ａｌなどの）を堆積させ、その後、第一のマスクを用いてホトリソグラフィー法によりレジストを形成し、所望形状にエッチングすることによってゲート電極２１２を形成し、レジストをアッシングする。
(Manufacturing method using five masks)
11A and 11B are schematic views for explaining a conventional TFT substrate manufacturing method. FIG. 11A is a cross-sectional view in which a gate electrode is formed, and FIG. 11B is a cross-sectional view in which an etch stopper is formed. (C) is a sectional view in which a source electrode and a drain electrode are formed, (d) is a sectional view in which an interlayer insulating film is formed, and (e) is a sectional view in which a transparent electrode is formed.
In FIG. 2A, a
次に、同図（ｂ）に示すように、ガラス基板２１０及びゲート電極２１２上に、ＳｉＮ膜（窒化シリコン膜）となるゲート絶縁膜２１３，及び，α−Ｓｉ：Ｈ（ｉ）膜２１４を順に積層する。続いて、チャンネル保護層であるＳｉＮ膜（窒化シリコン膜）を堆積させ、さらに、第二のマスク（図示せず）を用いてホトリソグラフィー法によりレジストを形成し、ＣＨＦガスを用いてＳｉＮ膜を所望の形状にドライエッチングし、エッチストッパー２１５を形成し、レジストをアッシングする。
Next, as shown in FIG. 2B, a gate
次に、同図（ｃ）に示すように、α−Ｓｉ：Ｈ（ｉ）膜２１４及びエッチストッパー２１５上に、α−Ｓｉ：Ｈ（ｎ）膜２１６を堆積させ、さらに、その上にＣｒ／Ａｌ二層膜を真空蒸着、あるいは、スパッタリング法を用いて堆積させる。続いて、第三のマスク（図示せず）を用いてホトリソグラフィー法によりレジストを形成し、Ｃｒ／Ａｌ二層膜をエッチングし、所望の形状のソース電極２１７ａ及びドレイン電極２１７ｂを形成する。このエッチングは、Ａｌに対しては、Ｈ３ＰＯ４−ＣＨ３ＣＯＯＨ−ＨＮＯ３を用いたホトエッチングによって行われ、また、Ｃｒに対しては、硝酸第二セリウムアンモニウム水溶液を用いたホトエッチングによって行われる。さらに、α−Ｓｉ：Ｈ膜（２１６及び２１４）に対して、ＣＨＦガスを用いたドライエッチングとヒドラジン水溶液（ＮＨ２ＮＨ２・Ｈ２０）を用いたウェットエッチングを併用してエッチングし、所望の形状のα−Ｓｉ：Ｈ（ｎ）膜２１６及びα−Ｓｉ：Ｈ（ｉ）膜２１４を成形し、レジストをアッシングする。
Next, as shown in FIG. 3C, an α-Si: H (n)
次に、同図（ｄ）に示すように、透明電極２１９を形成する前に、ゲート絶縁膜２１３，エッチストッパー２１５，ソース電極２１７ａ及びドレイン電極２１７ｂ上に、層間絶縁膜２１８を堆積させる。続いて、第四のマスク（図示せず）を用いてホトリソグラフィー法によりレジストを形成し、層間絶縁膜２１８をエッチングし、ソース電極２１７ａと次に述べる透明電極２１９とを電気的に接続するためのスルーホール２１８ａを形成し、レジストをアッシングする。
Next, as shown in FIG. 4D, before forming the
次に、同図（ｅ）に示すように、ソース電極２１７ａ及びドレイン電極２１７ｂのパターンが形成された領域の層間絶縁膜２１８上に、酸化インジウムと酸化亜鉛を主成分とする非晶質透明導電膜をスパッタリング法で堆積させる。続いて、第五のマスク（図示せず）を用いてホトリソグラフィー法によりレジストを形成し、非晶質透明導電膜を蓚酸４重量％の水溶液をエッチャントとして用いてホトエッチングを行い、ソース電極２１７ａと電気的に接続するような形状にパターニングし、レジストをアッシングする。これによって、透明電極２１９が形成される。
このように、本従来例によるＴＦＴ基板の製造方法によれば、５枚のマスクが必要である。
Next, as shown in FIG. 4E, the amorphous transparent conductive material mainly composed of indium oxide and zinc oxide is formed on the
Thus, according to the manufacturing method of the TFT substrate according to this conventional example, five masks are required.
（３枚のマスクを用いた製造方法）
上記従来の技術を改良する技術として、マスクの数を（例えば、５枚から３枚に）減らし、より製造工程を削減した方法でＴＦＴ基板を製造する技術が種々提案されている。たとえば、下記特許文献１〜７には、３枚のマスクを用いたＴＦＴ基板の製造方法が記載されている。
As a technique for improving the conventional technique, various techniques for manufacturing a TFT substrate by a method in which the number of masks is reduced (for example, from 5 to 3) and the manufacturing process is further reduced have been proposed. For example, Patent Documents 1 to 7 listed below describe a method for manufacturing a TFT substrate using three masks.
しかしながら、上記特許文献１〜７に記載された３枚のマスクを用いたＴＦＴ基板の製造方法は、ゲート絶縁膜の陽極酸化工程が付加されているなど、非常に煩雑な製造プロセスであり、実用に供することが困難な技術であるといった問題があった。
また、実際の製造ラインにおいては、品質すなわち歩留まりの向上が極めて重要であり、品質を向上させるとともに、生産性をも向上させることの可能な実用的な技術が要望されていた。
However, the method of manufacturing a TFT substrate using the three masks described in Patent Documents 1 to 7 is a very complicated manufacturing process such that an anodizing step for a gate insulating film is added, and is practical. There is a problem that it is a technology that is difficult to provide.
Further, in an actual production line, improvement of quality, that is, yield is extremely important, and there has been a demand for a practical technique that can improve quality and productivity.
本発明は、係る課題に鑑みなされたものであり、製造工程の工程数を削減することによって、製造コストを大幅に低減でき、かつ、製造歩留りを向上させることが可能なＴＦＴ基板及びＴＦＴ基板の製造方法の提案を目的とする。 The present invention has been made in view of the above problems, and by reducing the number of manufacturing steps, a manufacturing cost can be significantly reduced and a manufacturing yield can be improved. The purpose is to propose a manufacturing method.
上記目的を達成するために、本発明のＴＦＴ基板は、基板と、この基板上に形成されたゲート電極及びゲート配線と、前記ゲート電極及びゲート配線上に形成されたゲート絶縁膜と、少なくとも前記ゲート電極上のゲート絶縁膜上に形成された第一の酸化物層と、前記第一の酸化物層上にチャンネル部によって隔てられて形成された第二の酸化物層を具備したＴＦＴ基板であって、前記第一の酸化物層上に形成され、前記チャンネル部を保護するチャンネル部用エッチストッパーを備えた構成としてある。
このようにすると、チャンネル部用エッチストッパーによって、チャンネル部が確実に保護されるので、品質を向上させることができる。また、ＴＦＴの活性層として酸化物半導体を使用することにより、電流を流しても安定であり、電流制御により作動させる有機電界発光装置にとって有用である。
In order to achieve the above object, a TFT substrate of the present invention includes a substrate, a gate electrode and a gate wiring formed on the substrate, a gate insulating film formed on the gate electrode and the gate wiring, and at least the gate insulating film. A TFT substrate comprising a first oxide layer formed on a gate insulating film on a gate electrode and a second oxide layer formed on the first oxide layer and separated by a channel portion. A channel portion etch stopper is formed on the first oxide layer and protects the channel portion.
In this case, the channel portion is reliably protected by the channel portion etch stopper, so that the quality can be improved. Further, by using an oxide semiconductor as the active layer of the TFT, it is stable even when a current is passed, and is useful for an organic electroluminescence device that is operated by current control.
また、本発明のＴＦＴ基板は、前記第一の酸化物層が、ｎ型酸化物半導体層であり、かつ、前記第二の酸化物層が、酸化物導電体層である。
このようにすると、チャンネル部，ソース電極及びドレイン電極を容易に形成することができる。
In the TFT substrate of the present invention, the first oxide layer is an n-type oxide semiconductor layer, and the second oxide layer is an oxide conductor layer.
In this way, the channel part, the source electrode, and the drain electrode can be easily formed.
また、本発明のＴＦＴ基板は、前記第二の酸化物層が、ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極を兼ねる構成としてある。
このようにすると、使用するマスク数を削減でき、製造工程が削減されることにより生産効率が向上し製造原価のコストダウンを図ることができる。
なお、「第二の酸化物層が、ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極を兼ねる」とは、成形された第二の酸化物層が、ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極としての機能を有することをいう。
In the TFT substrate of the present invention, the second oxide layer also serves as a source wiring, a drain wiring, a source electrode, a drain electrode, and a pixel electrode.
If it does in this way, the number of masks to be used can be reduced, the production process can be reduced, the production efficiency can be improved, and the production cost can be reduced.
“The second oxide layer also serves as a source wiring, a drain wiring, a source electrode, a drain electrode, and a pixel electrode” means that the molded second oxide layer is a source wiring, a drain wiring, and a source electrode. , Having a function as a drain electrode and a pixel electrode.
また、本発明のＴＦＴ基板は、前記画素電極が、前記第一の酸化物層と第二の酸化物層との積層膜よりなる構成としてある。
このようにすると、積層膜を透明とすることができるので、光による誤動作を防止することができる。
In the TFT substrate of the present invention, the pixel electrode is composed of a laminated film of the first oxide layer and the second oxide layer.
In this way, since the laminated film can be made transparent, malfunction due to light can be prevented.
また、本発明のＴＦＴ基板は、少なくとも前記第二の酸化物層の基板側に、前記第一の酸化物層が形成された構成としてある。
このようにすると、第二の酸化物層及び第一の酸化物層を透明とすることができるので、光による誤動作を防止することができる。
The TFT substrate of the present invention has a configuration in which the first oxide layer is formed at least on the substrate side of the second oxide layer.
In this way, the second oxide layer and the first oxide layer can be made transparent, so that malfunction due to light can be prevented.
また、本発明のＴＦＴ基板は、前記チャンネル部用エッチストッパーと同一の保護層から形成された、ゲート配線用エッチストッパーを備え、前記ゲート配線用エッチストッパーが、開口部を有する構成としてある。
このようにすると、チャンネル部用エッチストッパーと同一の保護層から形成された、ゲート配線用エッチストッパーによって、ゲート配線を保護することができる。また、ゲート配線用エッチストッパーの開口部によって、ゲート配線パッド上に積層されたゲート絶縁膜を除去することができるので、三枚のマスクで製造することが可能となり、製造工程を削減でき製造原価のコストダウンを図ることができる。
The TFT substrate of the present invention includes a gate wiring etch stopper formed of the same protective layer as the channel portion etch stopper, and the gate wiring etch stopper has an opening.
In this case, the gate wiring can be protected by the gate wiring etch stopper formed from the same protective layer as the channel portion etch stopper. In addition, the gate insulating film stacked on the gate wiring pad can be removed by the opening of the gate wiring etch stopper, which makes it possible to manufacture with three masks and reduce the manufacturing process. Cost reduction.
また、本発明のＴＦＴ基板は、前記ゲート絶縁膜が、前記第二の酸化物層及び第一の酸化物層を成形するためのレジスト及び前記ゲート配線用エッチストッパーを用いて、エッチングされた構成としてある。
このようにすると、ゲート配線パッドを成形する際、不要なゲート絶縁膜を除去できるので、製造工程を増やすことなく透過光量を増加でき、品質を向上させることができる。
In the TFT substrate of the present invention, the gate insulating film is etched using the resist for forming the second oxide layer and the first oxide layer and the gate wiring etch stopper. It is as.
In this case, when the gate wiring pad is formed, an unnecessary gate insulating film can be removed, so that the amount of transmitted light can be increased without increasing the manufacturing process, and the quality can be improved.
また、本発明のＴＦＴ基板は、前記ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極の少なくとも一つの上に、補助導電層を形成した構成としてある。
このようにすると、各配線や電極の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。
The TFT substrate of the present invention has a configuration in which an auxiliary conductive layer is formed on at least one of the source wiring, drain wiring, source electrode, drain electrode, and pixel electrode.
If it does in this way, the electrical resistance of each wiring and an electrode can be reduced, reliability can be improved, and the fall of energy efficiency can be controlled.
また、本発明のＴＦＴ基板は、前記ゲート絶縁膜が、前記補助導電層，結晶化された第二の酸化物層及びゲート配線用エッチストッパーを用いて、エッチングされた構成としてある。
このようにすると、ゲート配線パッドを成形する際、不要なゲート絶縁膜を除去できるので、製造工程を増やすことなく透過光量を増加でき、品質を向上させることができる。
In the TFT substrate of the present invention, the gate insulating film is etched using the auxiliary conductive layer, the crystallized second oxide layer, and an etch stopper for gate wiring.
In this case, when the gate wiring pad is formed, an unnecessary gate insulating film can be removed, so that the amount of transmitted light can be increased without increasing the manufacturing process, and the quality can be improved.
また、本発明のＴＦＴ基板は、少なくとも前記ソース配線，ドレイン配線，ソース電極及びドレイン電極上に、絶縁膜を備えた構成としてある。
このようにすると、ＴＦＴ基板に、有機ＥＬ材料，電極及び保護膜を設けることにより、有機電界発光装置を容易に得ることができる。
Further, the TFT substrate of the present invention has a configuration in which an insulating film is provided on at least the source wiring, drain wiring, source electrode, and drain electrode.
If it does in this way, an organic electroluminescent apparatus can be obtained easily by providing an organic electroluminescent material, an electrode, and a protective film in a TFT substrate.
また、本発明のＴＦＴ基板は、前記第一の酸化物層及び第二の酸化物層のエネルギーギャップが、３．０ｅＶ以上である。
このように、エネルギーギャップを３．０ｅＶ以上とすることにより、光による誤動作を防止することができる。なお、通常、エネルギーギャップは、３．０ｅＶ以上あればよいが、好ましくは、３．２ｅＶ以上とするとよく、さらに、好ましくは、３．４ｅＶ以上とするとよい。このように、エネルギーギャップを大きくすることにより、光による誤動作をより確実に防止することができる。
In the TFT substrate of the present invention, the energy gap between the first oxide layer and the second oxide layer is 3.0 eV or more.
In this way, by setting the energy gap to 3.0 eV or more, malfunction due to light can be prevented. In general, the energy gap may be 3.0 eV or more, preferably 3.2 eV or more, and more preferably 3.4 eV or more. Thus, by increasing the energy gap, malfunction due to light can be prevented more reliably.
また、上記目的を達成するために、本発明のＴＦＴ基板の製造方法は、基板上に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、前記基板，ゲート電極及びゲート配線上に、ゲート絶縁膜，第一の酸化物層，保護層及び第二のレジストをこの順に積層し、第二のマスクを用いて、前記保護層からなるチャンネル部用エッチストッパー及びゲート配線用エッチストッパーを成形する工程と、前記第一の酸化物層，チャンネル部用エッチストッパー及びゲート配線用エッチストッパー上に、第二の酸化物層及び第三のレジストをこの順に積層し、第三のマスクを用いて、前記第三のレジストを所定の形状に形成する工程と、前記第三のレジスト，チャンネル部用エッチストッパー及びゲート配線用エッチストッパーを用いて、前記第二の酸化物層及び第一の酸化物層をエッチングして、前記第二の酸化物層からなるソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極を形成する工程と、前記第三のレジストをアッシングした後、前記チャンネル部用エッチストッパーによりチャンネル部を保護しつつ、開口部を有する前記ゲート配線用エッチストッパー及び成形された第二の酸化物層を用いて、前記ゲート絶縁膜をエッチングして、ゲート配線パッドを成形する工程とを有する方法としてある。
このように、本発明は、ＴＦＴ基板の製造方法としても有効であり、エッチストッパーによって、チャンネル部が確実に保護されるので、品質を向上させることができ、また、マスク数が削減されることによって、生産効率が向上し製造原価のコストダウンを図ることができる。さらに、チャンネル部用エッチストッパーと同一の保護層から形成された、ゲート配線用エッチストッパーによって、ゲート配線上に積層されたゲート絶縁膜を除去することができるので、製造工程を削減でき製造原価のコストダウンを図ることができる。
In order to achieve the above object, a manufacturing method of a TFT substrate of the present invention includes a step of forming a gate electrode and a gate wiring on a substrate using a first mask, and the substrate, gate electrode and gate. A gate insulating film, a first oxide layer, a protective layer, and a second resist are laminated in this order on the wiring, and a second mask is used to etch the channel portion etch stopper and the gate wiring. Forming an etch stopper; and laminating a second oxide layer and a third resist in this order on the first oxide layer, the channel portion etch stopper, and the gate wiring etch stopper; Using the mask, the step of forming the third resist into a predetermined shape, and using the third resist, the channel portion etch stopper, and the gate wiring etch stopper Etching the second oxide layer and the first oxide layer to form a source wiring, a drain wiring, a source electrode, a drain electrode and a pixel electrode made of the second oxide layer; After the ashing of the third resist, the gate insulating layer is formed by using the gate wiring etch stopper having an opening and the molded second oxide layer while protecting the channel portion with the channel portion etch stopper. And a step of forming a gate wiring pad by etching the film.
As described above, the present invention is also effective as a method for manufacturing a TFT substrate, and the channel portion is reliably protected by the etch stopper, so that the quality can be improved and the number of masks can be reduced. As a result, production efficiency can be improved and manufacturing costs can be reduced. Furthermore, since the gate insulating film stacked on the gate wiring can be removed by the gate wiring etch stopper formed from the same protective layer as the channel portion etching stopper, the manufacturing process can be reduced and the manufacturing cost can be reduced. Cost can be reduced.
また、上記目的を達成するために、本発明のＴＦＴ基板の製造方法は、基板上に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、前記基板，ゲート電極及びゲート配線上に、ゲート絶縁膜，第一の酸化物層，保護層及び第二のレジストをこの順に積層し、第二のマスクを用いて、前記保護層からなるチャンネル部用エッチストッパー及びゲート配線用エッチストッパーを成形する工程と、前記第一の酸化物層，チャンネル部用エッチストッパー及びゲート配線用エッチストッパー上に、第二の酸化物層，補助導電層及び第三のレジストをこの順に積層し、ハーフトーン露光により、前記第三のレジストを所定の形状に形成する工程と、
前記第三のレジスト，チャンネル部用エッチストッパー及びゲート配線用エッチストッパーを用いて、前記補助導電層，第二の酸化物層及び第一の酸化物層をエッチングして、ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極を形成する工程と、前記第三のレジストを再形成する工程と、前記第二の酸化物層のエッチング耐性を変化させる工程と、前記ソース配線上，ドレイン配線上，ソース電極上及びドレイン電極上の再成形された前記第三のレジストを用いて、前記画素電極上の補助導電層をエッチングし、前記補助導電層を形成する工程と、前記チャンネル部用エッチストッパーによりチャンネル部を保護しつつ、開口部を有する前記ゲート配線用エッチストッパー及び成形された第二の酸化物層を用いて、前記ゲート絶縁膜をエッチングして、ゲート配線パッドを成形する工程とを有する方法としてある。
このようにすると、各配線や電極の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。
In order to achieve the above object, a manufacturing method of a TFT substrate of the present invention includes a step of forming a gate electrode and a gate wiring on a substrate using a first mask, and the substrate, gate electrode and gate. A gate insulating film, a first oxide layer, a protective layer, and a second resist are laminated in this order on the wiring, and a second mask is used to etch the channel portion etch stopper and the gate wiring. A step of forming an etch stopper, and a second oxide layer, an auxiliary conductive layer, and a third resist are laminated in this order on the first oxide layer, the channel portion etch stopper, and the gate wiring etch stopper. A step of forming the third resist into a predetermined shape by halftone exposure;
Etching the auxiliary conductive layer, the second oxide layer, and the first oxide layer using the third resist, the channel portion etch stopper, and the gate wire etch stopper to form a source wiring, a drain wiring, A step of forming a source electrode, a drain electrode and a pixel electrode; a step of re-forming the third resist; a step of changing the etching resistance of the second oxide layer; and on the source wiring and the drain wiring. Etching the auxiliary conductive layer on the pixel electrode using the re-formed third resist on the source electrode and the drain electrode, and forming the auxiliary conductive layer, and the channel portion etch stopper The gate wiring etch stopper and the molded second oxide layer having an opening while protecting the channel portion by Etching the gate insulating film, it is a method and a step of forming a gate wire pad.
If it does in this way, the electrical resistance of each wiring and an electrode can be reduced, reliability can be improved, and the fall of energy efficiency can be controlled.
また、本発明のＴＦＴ基板の製造方法は、前記基板上に絶縁膜及びレジストをこの順に積層し、マスクを用いて、ゲート配線パッド上，ソース・ドレイン配線パッド上及び画素電極上の前記絶縁膜をエッチングし、少なくとも前記ソース配線，ドレイン配線，ソース電極及びドレイン電極上に、絶縁膜を形成する工程を有する方法としてある。
このようにすると、基板の上部に絶縁膜を形成することができ、たとえば、このＴＦＴ基板に、有機ＥＬ材料，電極及び保護膜を設けることにより、有機電界発光装置を得ることができる。
なお、ソース・ドレイン配線パッドとは、ソース配線パッド又はドレイン配線パッドをいう。
In the TFT substrate manufacturing method of the present invention, an insulating film and a resist are laminated on the substrate in this order, and the insulating film on the gate wiring pad, the source / drain wiring pad, and the pixel electrode is used using a mask. And an insulating film is formed on at least the source wiring, drain wiring, source electrode and drain electrode.
In this way, an insulating film can be formed on the upper part of the substrate. For example, an organic electroluminescent device can be obtained by providing an organic EL material, an electrode and a protective film on the TFT substrate.
The source / drain wiring pads refer to source wiring pads or drain wiring pads.
本発明におけるＴＦＴ基板及びＴＦＴ基板の製造方法によれば、製造工程の工程数を削減することによって、製造コストを大幅に低減でき、かつ、チャンネル部用エッチストッパーを設けることにより、製造歩留りを向上させることができる。 According to the TFT substrate and the TFT substrate manufacturing method of the present invention, the manufacturing cost can be significantly reduced by reducing the number of manufacturing steps, and the manufacturing yield is improved by providing the channel portion etch stopper. Can be made.
［ＴＦＴ基板の製造方法における第一実施形態］
図１は、本発明の第一実施形態にかかるＴＦＴ基板の製造方法を説明するための概略フローチャート図を示している。
同図において、まず、基板１０上に、第一のマスク２２を用いて、ゲート電極２１及びゲート配線２２を形成する（ステップＳ１）。
次に、第一のマスク２２を用いた処理について、図面を参照して説明する。
[First Embodiment in Manufacturing Method of TFT Substrate]
FIG. 1 is a schematic flowchart for explaining a method of manufacturing a TFT substrate according to the first embodiment of the present invention.
In the figure, first, a gate electrode 21 and a gate wiring 22 are formed on a
Next, processing using the first mask 22 will be described with reference to the drawings.
（第一のマスクを用いた処理）
図２は、本発明の第一実施形態にかかるＴＦＴ基板の製造方法の、第一のマスクを用いた処理を説明するための概略図であり、（ａ）は処理前のガラス基板の断面図を、（ｂ）はメタル成膜された断面図を、（ｃ）はレジスト塗布された断面図を、（ｄ）は露光／現像／エッチング／レジスト剥離され、ゲート電極及びゲート配線が形成された断面図を示している。
同図（ａ）において、まず、透光性のガラス基板１０が用意される。
(Process using the first mask)
FIG. 2 is a schematic view for explaining a process using a first mask in the method for manufacturing a TFT substrate according to the first embodiment of the present invention, and (a) is a cross-sectional view of the glass substrate before the process. (B) is a cross-sectional view with a metal film formed, (c) is a cross-sectional view with a resist applied, and (d) is exposed / developed / etched / resist stripped to form a gate electrode and a gate wiring. A cross-sectional view is shown.
In FIG. 1A, first, a
次に、同図（ｂ）に示すように、ガラス基板１０にメタル成膜を行い、ゲート電極・配線用薄膜（ゲート電極及びゲート配線用薄膜）２０を形成する。
本実施形態では、ガラス基板１０上に、Ａｌ（アルミニウム）とＭｏ（モリブデン）をこれらの順に高周波スパッタリング法を用いて、それぞれ膜厚約２５０ｎｍ及び５０ｎｍの金属薄膜として形成する。続いて、酸化インジウム−酸化スズ−酸化サマリウム（ＩＴＳｍＯ：Ｉｎ２０３：ＳｎＯ２：Ｓｍ２Ｏ３＝約９０：７：３ｗｔ％）からなるスパッタリングターゲットを用いて、膜厚約１００ｎｍの薄膜を形成し、Ａｌ／Ｍｏ／ＩＴＳｍＯからなるゲート電極・配線用薄膜２０を形成する。
なお、Ａｌの上のＭｏは、酸化物薄膜との接触抵抗を下げる目的で使用しており、接触抵抗が気にならない程度に低い場合は、Ｍｏ層を形成しなくてもよい。また、Ｍｏの代わりに、Ｔｉ（チタン），Ｎｉ（ニッケル）などを使用することができる。さらに、ゲート配線としてＡｇ（金），Ｃｕ（銅）などの金属薄膜や合金薄膜を用いることもできる。
Next, as shown in FIG. 4B, a metal film is formed on the
In this embodiment, Al (aluminum) and Mo (molybdenum) are formed on the
Mo on Al is used for the purpose of lowering the contact resistance with the oxide thin film. If the contact resistance is low enough not to be concerned, the Mo layer may not be formed. Moreover, Ti (titanium), Ni (nickel), etc. can be used instead of Mo. Further, a metal thin film such as Ag (gold) or Cu (copper) or an alloy thin film can be used as the gate wiring.
次に、同図（ｃ）に示すように、ゲート電極・配線用薄膜２０上に、第一のレジスト２１が塗布される。
Next, a first resist 21 is applied on the gate electrode / wiring
次に、同図（ｄ）に示すように、第一のマスク２２を用いて、ホトリソグラフィー法により、所定の形状にレジスト（図示せず）を形成する。続いて、ＩＴＳｍＯ薄膜は、蓚酸水溶液を用いてエッチングし、金属薄膜は、燐酸，酢酸及び硝酸の混酸（一般的に、ＰＡＮと呼ばれている。）を用いてエッチングし、所望の形状のゲート電極２３及びゲート配線２４を形成する（図３参照）。図２（ｄ）に示すゲート電極２３及びゲート配線２４は、図３におけるＡ−Ａ断面及びＢ−Ｂ断面を示している。ここで、ＩＴＳｍＯは、燐酸，酢酸及び硝酸の混酸を用いてもエッチング可能であり、上記混酸を用いて金属配線と一括エッチングしてもよい。
Next, as shown in FIG. 4D, a resist (not shown) is formed into a predetermined shape by photolithography using the first mask 22. Subsequently, the ITSmO thin film is etched using an oxalic acid aqueous solution, and the metal thin film is etched using a mixed acid of phosphoric acid, acetic acid and nitric acid (generally called PAN) to form a gate having a desired shape. The
また、ゲート電極・配線用薄膜２０の形成後、熱処理を施しＡｌの抵抗を下げるとともに、ＩＴＳｍＯを結晶化させていてもよい。すなわち、ＩＴＳｍＯは結晶化すると、蓚酸系エッチング液や燐酸，酢酸及び硝酸の混酸に溶解しなくなるので、Ａｌ／Ｍｏ層を保護することができる。
さらに、ＩＴＳｍＯなどの酸化物導電膜をゲート配線２４の表面に形成することにより、ゲート配線パッド２５を形成した際、ゲート配線２４に使用した金属表面が露出しないので、信頼性の高い接続が可能となる。
Further, after the formation of the gate electrode / wiring
Further, by forming an oxide conductive film such as ITSmO on the surface of the
次に、図１に示すように、ガラス基板１０，ゲート電極２３及びゲート配線２４上に、ゲート絶縁膜３０，第一の酸化物層としてｎ型酸化物半導体層４０，保護層５０及び第二のレジスト５１をこの順に積層し、第二のマスク５２を用いて、保護層５０からなるチャンネル部用エッチストッパー５３及びゲート配線用エッチストッパー５４を成形する（ステップＳ２）。
次に、第二のマスク５２を用いた処理について、図面を参照して説明する。
Next, as shown in FIG. 1, a
Next, processing using the second mask 52 will be described with reference to the drawings.
（第二のマスクを用いた処理）
図４は、本発明の第一実施形態にかかるＴＦＴ基板の製造方法の、第二のマスクを用いた処理を説明するための概略図であり、（ａ）はゲート絶縁膜成膜／ｎ型酸化物半導体層成膜／保護層成膜／レジスト塗布された断面図を、（ｂ）は露光／現像／エッチング／レジスト剥離され、チャンネル部用エッチストッパー及びゲート配線用エッチストッパーが形成された断面図を示している。
同図（ａ）において、まず、グロー放電ＣＶＤ（化学蒸着法）法により、ガラス基板１０，ゲート電極２３及びゲート配線２４上に、窒化シリコン（ＳｉＮｘ）膜であるゲート絶縁膜３０を膜厚約３００ｎｍ堆積させる。なお、本実施形態では、放電ガスとして、ＳｉＨ４−ＮＨ３−Ｎ２系の混合ガスを用いる。
(Process using the second mask)
FIG. 4 is a schematic view for explaining a process using the second mask in the method for manufacturing a TFT substrate according to the first embodiment of the present invention, and (a) is a gate insulating film formation / n-type. Oxide semiconductor layer deposition / protection layer deposition / resist coated cross-sectional view, (b) is a cross-section where exposure / development / etching / resist stripping is performed, and an etch stopper for a channel portion and an etch stopper for a gate wiring are formed. The figure is shown.
In FIG. 2A, first, a
次に、ゲート絶縁膜３０上に、酸化インジウム−酸化ガリウム−酸化亜鉛（ＩｎＧａＺｎＯ４）ターゲットを用いて、高周波スパッタリング法により、酸素約１５％、アルゴン約８５％の条件で厚み約１５０ｎｍのｎ型酸化物半導体層４０を形成する。なお、このｎ型酸化物半導体層４０のエネルギーギャップは、約３．６ｅＶであった。
Next, an n-type film having a thickness of about 150 nm is formed on the
次に、ｎ型酸化物半導体層４０上に、グロー放電ＣＶＤ法により、窒化シリコン（ＳｉＮｘ）膜である保護層５０を膜厚約３５０ｎｍ堆積させる。なお、本実施形態では、放電ガスとして、ＳｉＨ４−ＮＨ３−Ｎ２系の混合ガスを用いる。
ここで、ゲート絶縁膜３０より、保護層５０を厚く積層させることが重要である。すなわち、後工程において、ゲート配線パッド２５を形成する際（ゲート配線パッド２５を形成するために、ゲート配線パッド２５上のゲート絶縁膜３０をエッチングする際）、ゲート絶縁膜３０とともに保護層５０もエッチングされる。したがって、保護層５０をゲート絶縁膜３０より厚く積層させることにより、ゲート配線パッド２５上のゲート絶縁膜３０をエッチングしても、保護層５０（チャンネル部用エッチストッパー５３）を残すことができ、残ったチャンネル部用エッチストッパー５３がｎ型酸化物半導体層４０のチャンネル部４１を確実に保護し、ＴＦＴ基板１の品質（歩留まり）が向上する。
Next, a protective layer 50 that is a silicon nitride (SiNx) film is deposited on the n-type
Here, it is important to stack the protective layer 50 thicker than the
なお、本実施形態では、保護層５０として、ゲート絶縁膜３０とほぼ同じ特性を有する窒化シリコン膜を、ゲート絶縁膜３０より（物理的に）厚く積層させる構成としてあるが、この構成に限定されるものではない。たとえば、ゲート絶縁膜３０より耐エッチング性に優れた保護層５０を積層させることにより、ゲート配線パッド２５上のゲート絶縁膜３０をエッチングしても、保護層５０（チャンネル部用エッチストッパー５３）を残すことができる。かかる場合には、保護層５０がゲート絶縁膜３０より薄くても、残ったチャンネル部用エッチストッパー５３がｎ型酸化物半導体層４０のチャンネル部４１を確実に保護するので、ＴＦＴ基板１の品質が向上する。
In the present embodiment, a silicon nitride film having substantially the same characteristics as the
次に、保護層５０上に、第二のレジスト５１を塗布し、同図（ｂ）に示すように、第二のマスク５２を用いて、ホトリソグラフィー法により、所定の形状にレジスト（図示せず）を形成する。続いて、保護層５０は、ＣＨＦ（ＣＦ４、ＣＨＦ３ガスなど）を用いてエッチングされ、チャンネル部用エッチストッパー５３及びゲート配線用エッチストッパー５４が成形される（図５参照）。図４（ｂ）に示すエッチストッパー５３及びゲート配線パッド用エッチストッパー５４は、図５におけるＣ−Ｃ断面及びＤ−Ｄ断面を示している。
Next, a second resist 51 is applied on the protective layer 50, and a resist (not shown) is formed into a predetermined shape by photolithography using a second mask 52 as shown in FIG. Z). Subsequently, the protective layer 50 is etched using CHF (CF 4 , CHF 3 gas, etc.) to form a channel
チャンネル部用エッチストッパー５３は、図５に示すように、ゲート電極２３を覆うほぼ矩形状に形成され、ｎ型酸化物半導体層４０のチャンネル部４１を保護する。
また、ゲート配線用エッチストッパー５４は、図５に示すように、ゲート配線２４を覆う形状に形成され、さらに、ゲート配線パッド２５を形成するための開口部５５を有している。このようにすると、ゲート配線２４上のゲート絶縁膜３０が保護されるとともに、開口部５５によってゲート配線パッド２５を容易に成形することができる。
As shown in FIG. 5, the channel
Further, as shown in FIG. 5, the gate
次に、図１に示すように、ｎ型酸化物半導体層４０，チャンネル部用エッチストッパー５３及びゲート配線用エッチストッパー５４上に、第二の酸化物層として酸化物導電体層６０及び第三のレジスト６１をこの順に積層し、第三のマスク６２を用いて、第三のレジスト６１を所定の形状に形成する（ステップＳ３）。
次に、第三のマスク６２を用いた処理について、図面を参照して説明する。
Next, as shown in FIG. 1, on the n-type
Next, processing using the third mask 62 will be described with reference to the drawings.
（第三のマスクを用いた処理）
図６は、本発明の第一実施形態にかかるＴＦＴ基板の製造方法の、第三のマスクを用いた処理を説明するための概略図であり、（ａ）は酸化物導電体層成膜／レジスト塗布／露光／現像された断面図を、（ｂ）はソース及びドレインの電極及び配線と画素電極のエッチングが施された断面図を、（ｃ）はゲート配線パッドのためのエッチング／レジスト剥離された断面図を示している。
同図（ａ）において、まず、ｎ型酸化物半導体層４０，チャンネル部用エッチストッパー５３及びゲート配線用エッチストッパー５４上に、酸化インジウム−酸化亜鉛（ＩＺＯ:Ｉｎ２Ｏ３：ＺｎＯ＝約９０:１０ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１％、アルゴン約９９％の条件で厚み約１５０ｎｍの酸化物導電体層６０を形成する。なお、この酸化物導電体層６０のエネルギーギャップは、約３．２ｅＶであった。
(Process using third mask)
FIG. 6 is a schematic view for explaining a process using a third mask in the method for manufacturing a TFT substrate according to the first embodiment of the present invention. FIG. FIG. 4B is a cross-sectional view after resist coating / exposure / development, FIG. 5B is a cross-sectional view after etching of source and drain electrodes and wiring and pixel electrodes, and FIG. FIG.
In FIG. 6A, first, indium oxide-zinc oxide (IZO: In 2 O 3 : ZnO = about 90) is formed on the n-type
次に、酸化物導電体層６０上に、第三のレジスト６１を塗布し、同図（ａ）に示すように、第三のマスク６２を用いて、ホトリソグラフィー法により、所定の形状に第三のレジスト６１を形成する。すなわち、第三のレジスト６１は、ソース電極６３，ドレイン電極６４，ソース配線６５，ドレイン配線６６及び画素電極６７に対応した形状に成形される。
Next, a third resist 61 is applied on the
次に、同図（ｂ）に示すように、所定の形状に成形された第三のレジスト６１により、酸化物導電体層６０であるＩＺＯとｎ型酸化物半導体層４０である酸化インジウム−酸化ガリウム−酸化亜鉛（ＩｎＧａＺｎＯ４）膜を一括して蓚酸系のエッチング液にてエッチングし、所望のソース電極６３，ドレイン電極６４，ソース配線６５，ドレイン配線６６及び画素電極６７を形成する（ステップＳ４）。この際、チャンネル部用エッチストッパー５３，ゲート配線用エッチストッパー５４及びゲート絶縁膜３０は、蓚酸系のエッチング液に対して耐性を有しており、エッチングされない。すなわち、ｎ型酸化物半導体層４０のチャンネル部４１は、チャンネル部用エッチストッパー５３によって保護される。これに対し、ゲート配線用エッチストッパー５４の開口部５５に積層された酸化物導電体層６０及びこの酸化物導電体層６０の下方に積層されたｎ型酸化物半導体層４０は、エッチングされる。ここで、ゲート配線用エッチストッパー５４は、開口部５５の下方のｎ型酸化物半導体層４０をエッチングするためのレジストとして機能する。
Next, as shown in FIG. 4B, the third resist 61 formed in a predetermined shape is used to form IZO that is the
次に、同図（ｃ）に示すように、第三のレジスト６１がアッシングされた後、露出しているゲート絶縁膜３０は、ＣＨＦ（ＣＦ４、ＣＨＦ３ガスなど）を用いてエッチングされる。これにより、ゲート配線パッド２５上のゲート絶縁膜３０が除去され、ゲート配線２４の上部にあるＩＴＳｍＯ膜を露出させることにより、ゲート配線パッド２５が形成される（ステップＳ５）。上記エッチングによって、チャンネル部用エッチストッパー５３及びゲート配線用エッチストッパー５４もエッチングされるが、上述したように、チャンネル部用エッチストッパー５３は、ゲート絶縁膜３０より厚く積層されているので、ゲート配線パッド２５上のゲート絶縁膜３０が除去されたときエッチングを終了すると、チャンネル部用エッチストッパー５３が残っており、この残ったチャンネル部用エッチストッパー５３によって、チャンネル部４１が保護される。
Next, as shown in FIG. 5C, after the third resist 61 is ashed, the exposed
ＴＦＴ基板１は、ゲート電極２３，ソース電極６３，ドレイン電極６４，ゲート配線２４，ソース配線６５，ドレイン配線６６及び画素電極６７が成形される（図７参照）。図６（ｃ）に示す、ゲート電極２３，ソース電極６３，ドレイン電極６４，ソース配線６５及び画素電極６７は、図７におけるＥ−Ｅ断面を示しており、ゲート配線２４及びゲート配線パッド２５は、Ｆ−Ｆ断面を示しており、ドレイン配線６６は、Ｇ−Ｇ断面を示している。
また、ゲート配線２４とドレイン配線６６が交差する部分では、図示してないが、ガラス基板１０上に、ゲート電極２３，ゲート絶縁膜３０，ｎ型酸化物半導体層４０，ゲート配線用エッチストッパー５４及び酸化物導電体層６０が、この順で積層されており、ドレイン配線６６となる酸化物導電体層６０は、ゲート絶縁膜３０及びゲート配線用エッチストッパー５４によって、ゲート配線２４に対して絶縁されている。
On the TFT substrate 1, a
Although not shown, the
このように、本実施形態のＴＦＴ基板の製造方法によれば、チャンネル部用エッチストッパー５３によって、活性層としてのｎ型酸化物半導体層４０のチャンネル部４１が確実に保護されるので、品質（歩留まり）を向上させることができる。また、三枚のマスク２２，５２，６２を使用して、ＴＦＴ基板１を製造することが可能となり、製造工程が削減されて生産効率が向上し、製造原価のコストダウンを図ることができる。特に、チャンネル部用エッチストッパー５３と同一の保護層５０から形成された、開口部５を有するゲート配線用エッチストッパー５４によって、ゲート配線パッド２５上に積層されたゲート絶縁膜３０を除去することができるので、製造工程を削減でき製造原価のコストダウンを図ることができる。
さらに、ＴＦＴの活性層に酸化物半導体（ｎ型酸化物半導体層４０）を使用したことにより、電流を流しても、安定であり、電流を制御して作動する有機電界発光装置には有用である。また、第一の酸化物層をｎ型酸化物半導体層４０とし、第二の酸化物層を酸化物導電体層６０としてあるので、チャンネル部４１，ソース電極６３及びドレイン電極６４を容易に形成することができる。
Thus, according to the manufacturing method of the TFT substrate of this embodiment, the
Furthermore, the use of an oxide semiconductor (n-type oxide semiconductor layer 40) for the active layer of the TFT ensures stability even when a current is passed, and is useful for an organic electroluminescence device that operates by controlling the current. is there. Further, since the first oxide layer is the n-type
［ＴＦＴ基板の製造方法における第二実施形態］
図８は、本発明の第二実施形態にかかるＴＦＴ基板の製造方法を説明するための概略フローチャート図を示している。
同図において、まず、基板１０上に、第一のマスク２２を用いて、ゲート電極２１及びゲート配線２２を形成する（ステップＳ１１）。続いて、ガラス基板１０，ゲート電極２３及びゲート配線２４上に、ゲート絶縁膜３０，第一の酸化物層としてのｎ型酸化物半導体層４０，保護層５０及び第二のレジスト５１をこの順に積層し、第二のマスク５２を用いて、保護層５０からなるチャンネル部用エッチストッパー５３及びゲート配線用エッチストッパー５４を成形する（ステップＳ１２）。
なお、ステップＳ１１における第一のマスク２２を用いた処理，及び，ステップＳ１２における第二のマスク５２を用いた処理は、それぞれ第一実施形態のステップＳ１における第一のマスク２２を用いた処理，及び，ステップＳ２における第二のマスク５２を用いた処理と同様である。
[Second Embodiment in Manufacturing Method of TFT Substrate]
FIG. 8 is a schematic flowchart for explaining a method for manufacturing a TFT substrate according to the second embodiment of the present invention.
In the figure, first, a gate electrode 21 and a gate wiring 22 are formed on a
The process using the first mask 22 in step S11 and the process using the second mask 52 in step S12 are processes using the first mask 22 in step S1 of the first embodiment, respectively. And it is the same as the process using the 2nd mask 52 in step S2.
次に、図８に示すように、ｎ型酸化物半導体層４０，チャンネル部用エッチストッパー５３及びゲート配線用エッチストッパー５４上に、第二の酸化物層としての酸化物導電体層６０，金属層７０及び第三のレジスト７１をこの順に積層し、第三のハーフトーンマスク７２及びハーフトーン露光技術を用いて、第三のレジスト７１を所定の形状に形成する（ステップＳ１３）。
次に、第三のハーフトーンマスク７２を用いた処理について、図面を参照して説明する。
Next, as shown in FIG. 8, on the n-type
Next, processing using the third halftone mask 72 will be described with reference to the drawings.
（第三のハーフトーンマスクを用いた処理）
図９は、本発明の第二実施形態にかかるＴＦＴ基板の製造方法の、第三のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は酸化物導電体層成膜／金属層成膜／レジスト塗布／ハーフトーン露光／現像／エッチングされた断面図を、（ｂ）はゲート配線パッドのためのエッチング／レジスト剥離された断面図を示している。
同図（ａ）において、まず、ｎ型酸化物半導体層４０，エッチストッパー５３及びゲート配線パッド用エッチストッパー５４上に、酸化インジウム−酸化スズ−酸化サマリウム（ＩＴＳｍＯ：Ｉｎ２Ｏ３：ＳｎＯ２：Ｓｍ２Ｏ３＝約９０：７：３ｗｔ%）からなるスパッタリングターゲットを用いて、酸化インジウム−酸化亜鉛（ＩＺＯ:Ｉｎ２Ｏ３：ＺｎＯ＝約９０:１０ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１％、アルゴン約９９％の条件で厚み約１５０ｎｍの酸化物導電体層６０を形成する。
(Processing using a third halftone mask)
FIG. 9 is a schematic view for explaining a process using a third halftone mask in the method for manufacturing a TFT substrate according to the second embodiment of the present invention. FIG. Film / metal layer deposition / resist application / halftone exposure / development / etching cross-sectional view, (b) shows an etching / resist stripped cross-sectional view for the gate wiring pad.
In FIG. 1A, first, indium oxide-tin oxide-samarium oxide (ITSmO: In 2 O 3 : SnO 2 : on the n-type
次に、補助導電層となる金属層（Ａｌ層）７０を約２５０ｎｍ成膜し、続いて、第三のハーフトーンマスク７２及びハーフトーン露光技術を用いて、第三のレジスト７１を所定の形状に成形する（ステップＳ１３）。第三のレジスト７１は、ソース電極６３，ドレイン電極６４，ソース配線６５，ドレイン配線６６及び画素電極６７を覆い、かつ、ハーフトーンマスク部７２１によって、画素電極６７を覆う部分が他の部分より薄い形状に形成される。
なお、金属層７０は、Ａｌに限定されるものではなく、たとえば、Ｍｏ，Ａｇ，Ｃｕなどの金属や合金を使用してもよい。また、Ｍｏ／Ａｌ／Ｍｏ，Ｔｉ／Ａｌ／Ｔｉなどの金属薄膜の積層膜を使用してもよい。
Next, a metal layer (Al layer) 70 serving as an auxiliary conductive layer is formed to a thickness of about 250 nm, and then the third resist 71 is formed in a predetermined shape using a third halftone mask 72 and a halftone exposure technique. (Step S13). The third resist 71 covers the
In addition, the metal layer 70 is not limited to Al, For example, you may use metals, such as Mo, Ag, and Cu, and an alloy. Moreover, you may use the laminated film of metal thin films, such as Mo / Al / Mo, Ti / Al / Ti.
次に、第三のレジスト７１，チャンネル部用エッチストッパー５３及びゲート配線用エッチストッパー５４を用いて、金属層７０，酸化物導電体層６０及びｎ型酸化物半導体層４０に対して第一のエッチングを行い、所望するソース電極６３，ドレイン電極６４，ソース配線６５，ドレイン配線６６及び画素電極６７を形成する（ステップＳ１４）。ここで、金属層７０のＡｌは、燐酸、酢酸、硝酸の混酸によってエッチングされる。また、下地の酸化インジウム−酸化スズ−酸化サマリウム（ＩＴＳｍＯ：Ｉｎ２Ｏ３：ＳｎＯ２：Ｓｍ２Ｏ３＝約９０：７：３ｗｔ%）からなる酸化物導電体層６０及びｎ型酸化物半導体層４０である酸化インジウム−酸化ガリウム−酸化亜鉛（ＩｎＧａＺｎＯ４）膜は、一括して蓚酸系のエッチング液にてエッチングされる。
Next, using the third resist 71, the channel
次に、上記第三のレジスト７１を再成形する（ステップＳ１５）。すなわち、第三のレジスト７１のうちハーフトーン露光技術により薄く成形された画素電極６７上のレジストをアッシングする。
続いて、酸化物導電体層６０のエッチング耐性を変化させる（ステップＳ１６）。すなわち、酸化物導電体層６０を結晶化させ、この結晶化によって、層間絶縁膜８０をエッチングするエッチング液に対して、酸化物導電体層６０が耐性を有するようになる。
なお、本実施形態では、第三のレジスト７１を再成形した後、酸化物導電体層６０のエッチング耐性を変化させているが、これに限定されるものではなく、たとえば、酸化物導電体層６０のエッチング耐性を変化させた後、第三のレジスト７１を再成形してもよい。
Next, the third resist 71 is reshaped (step S15). That is, the resist on the
Subsequently, the etching resistance of the
In this embodiment, after the third resist 71 is reshaped, the etching resistance of the
次に、第三のレジスト７１のうちハーフトーン露光技術により厚く成形された、ソース電極６３上，ドレイン電極６４上，ソース配線６５上，ドレイン配線６６上のレジスト７１を用いて、画素電極６７上の金属層７０を燐酸、酢酸、硝酸の混酸によりエッチングする（ステップＳ１７）。これにより、画素電極６７が、透明画素電極となる。
Next, using the resist 71 on the
次に、第三のレジスト７１を全てアッシングし、ソース電極６３上，ドレイン電極６４上，ソース配線６５上，ドレイン配線６６上に、金属層７０からなる補助導電層、すなわち、ソース電極用補助電極６３１，ドレイン電極用補助電極６４１，ソース配線用補助配線６５１，ドレイン配線用補助配線６６１を形成する（ステップＳ１８）。
なお、図示してないが、金属層７０の上部にＩＺＯなどの酸化物薄膜を成膜してもよい。このように、金属層７０の上部に金属が露出しないように、酸化物薄膜を金属層７０上に成膜することにより、金属薄膜などの腐蝕を防止することができる。
Next, the third resist 71 is all ashed, and an auxiliary conductive layer made of a metal layer 70 on the
Although not shown, an oxide thin film such as IZO may be formed on the metal layer 70. As described above, the oxide thin film is formed on the metal layer 70 so that the metal is not exposed on the metal layer 70, thereby preventing the metal thin film or the like from being corroded.
次に、同図（ｂ）に示すように、露出したゲート絶縁膜３０は、ＣＨＦ（ＣＦ４、ＣＨＦ３ガスなど）を用いてエッチングされる。これにより、ゲート配線パッド２５上のゲート絶縁膜３０が除去され、ゲート配線パッド２５の上部にあるＩＴＳｍＯ膜（図示せず）を露出させることにより、ゲート配線パッド２５が形成される（ステップＳ１９）。
Next, as shown in FIG. 6B, the exposed
次に、図８に示すように、ゲート配線パッド２５を成形した後に、ガラス基板１０の上部層としての層間絶縁膜８０及び第四のレジスト８１をこの順に積層し、第四のマスク８２を用いて、ゲート配線パッド２５上，ドレイン配線６６と接続されるドレイン配線パッド（図示せず）上，及び画素電極６７上の層間絶縁膜８０をエッチングし、続いて、第四のレジスト８１をアッシングし、上部層としての層間絶縁膜８０を形成する（ステップＳ２０）。
次に、第四のマスクを用いた処理について、説明する。
Next, as shown in FIG. 8, after the
Next, processing using the fourth mask will be described.
（第四のマスクを用いた処理）
図１０は、本発明の第二実施形態にかかるＴＦＴ基板の製造方法の、第四のマスクを用いた処理を説明するための概略図であり、（ａ）は層間絶縁膜成膜／レジスト塗布／露光／現像された断面図を、（ｂ）はエッチング／レジスト剥離された断面図を示している。
同図（ａ）において、まず、ゲート配線パッド２５の形成されたＴＦＴ基板１ａに、グロー放電ＣＶＤ法により、窒化シリコン（ＳｉＮｘ）膜である層間絶縁膜８０を膜厚約２００ｎｍ堆積する。放電ガスとしては、ＳｉＨ４−ＮＨ３−Ｎ２系の混合ガスを用いる。続いて、第四のレジスト８１を塗布し、第四のマスク７２及び露光技術を用いて、第四のレジスト８１を所定の形状に成形する。第四のレジスト８１は、ソース電極６３，ドレイン電極６４，ソース配線６５，ドレイン配線６６及びゲート配線用エッチストッパー５４を覆う形状に形成される。
(Process using the fourth mask)
FIG. 10 is a schematic view for explaining a process using a fourth mask in the method for manufacturing a TFT substrate according to the second embodiment of the present invention, and FIG. / Exposed / developed cross-sectional view, (b) shows a cross-sectional view after etching / resist peeling.
In FIG. 2A, first, an interlayer insulating film 80, which is a silicon nitride (SiNx) film, is deposited to a thickness of about 200 nm on the
次に、同図（ｂ）に示すように、ゲート配線パッド２５、ソース配線パッド（図示せず）及び画素電極６７上の層間絶縁膜８０をＣＨＦ（ＣＦ４，ＣＨＦ３ガスなど）を用いて、エッチングする。これにより、ソース電極６３，ドレイン電極６４，ソース配線６５及びドレイン配線６６上に、絶縁膜として層間絶縁膜８０が形成される。
Next, as shown in FIG. 4B, the
このように、本実施形態のＴＦＴ基板の製造方法によれば、金属層７０からなる補助電極及び補助配線によって、各配線や電極の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。また、四枚のマスク２２，５２，７２，８２を使用して、ＴＦＴ基板１ａを製造することが可能となり、製造工程が削減されて生産効率が向上し、製造原価のコストダウンを図ることができる。また、ガラス基板１０の上部に層間絶縁膜８０を形成することによって、たとえば、このＴＦＴ基板１ａに、有機ＥＬ材料，電極及び保護膜を設けると、有機電界発光装置を容易に得ることができる。
Thus, according to the manufacturing method of the TFT substrate of the present embodiment, the electrical resistance of each wiring and electrode can be reduced by the auxiliary electrode and auxiliary wiring made of the metal layer 70, and the reliability can be improved. In addition, it is possible to suppress a decrease in energy efficiency. In addition, the
［ＴＦＴ基板における第一実施形態］
また、本発明は、ＴＦＴ基板１の発明としても有効である。
第一実施形態にかかるＴＦＴ基板１は、図６（ｃ）及び図７に示すように、基板１０と、この基板１０上に形成されたゲート電極２３及びゲート配線２４と、ゲート電極２３及びゲート配線２４上に形成されたゲート絶縁膜３０と、少なくともゲート電極２３上のゲート絶縁膜３０上に形成されたｎ型酸化物半導体層４０と、ｎ型酸化物半導体層４０上にチャンネル部４１によって隔てられて形成された酸化物導電体層６０を具備している。すなわち、第一の酸化物層として、ｎ型酸化物半導体層４０を設け、第二の酸化物層として、酸化物導電体層６０を設けてあるこのようにすると、チャンネル部４１，ソース電極６３及びドレイン電極６４を容易に形成することができる。
[First embodiment of TFT substrate]
The present invention is also effective as the invention of the TFT substrate 1.
As shown in FIGS. 6C and 7, the TFT substrate 1 according to the first embodiment includes a
また、ＴＦＴ基板１は、ｎ型酸化物半導体層４０上に形成され、チャンネル部４１を保護するチャンネル部用エッチストッパー５３を備えている。このようにすると、チャンネル部用エッチストッパー５３によって、チャンネル部４１が確実に保護され、品質（歩留まり）が向上する。また、ＴＦＴの活性層として酸化物半導体を使用することにより、電流を流しても安定であり、電流制御により作動させる有機電界発光装置にとって有用である。
さらに、ＴＦＴ基板１は、酸化物導電体層６０が、ソース配線６５，ドレイン配線６６，ソース電極６３，ドレイン電極６４及び画素電極６７を兼ねている。すなわち、上述した第一実施形態の製造方法により三枚のマスク２２，５２，６２で製造されるので、製造工程が削減されて生産効率が向上し、製造原価のコストダウンを図ることができる。
The TFT substrate 1 includes a channel
Further, in the TFT substrate 1, the
また、ＴＦＴ基板１は、画素電極６７が、ｎ型酸化物半導体層４０と酸化物導電体層６０との積層膜よりなっている。このようにすると、積層膜を透明とすることができるので、光による誤動作を防止することができる。
さらに、ＴＦＴ基板１は、少なくとも酸化物導電体層６０の下層に、ｎ型酸化物半導体層４０が形成されており、酸化物導電体層６０及びｎ型酸化物半導体層４０を透明とすることができるので、光による誤動作をより確実に防止することができる。
また、ｎ型酸化物半導体層４０及び酸化物導電体層６０のエネルギーギャップを、３．０ｅＶ以上としてあり、エネルギーギャップを３．０ｅＶ以上とすることにより、光による誤動作を防止することができる。
In the TFT substrate 1, the
Further, in the TFT substrate 1, an n-type
Further, the energy gap between the n-type
さらに、ＴＦＴ基板１は、チャンネル部用エッチストッパー５３と同一の保護層５０から形成された、ゲート配線用エッチストッパー５４を備え、ゲート配線用エッチストッパー５４が、ゲート配線パッド２５を成形するための開口部５５を有している。このようにすると、チャンネル部用エッチストッパー５３と同一の保護層５０から形成された、ゲート配線用エッチストッパー５４によって、ゲート配線２４を保護することができる。また、ゲート配線用エッチストッパー５４の開口部５５によって、ゲート配線パッド２５上に積層されたゲート絶縁膜３０を除去することができるので、製造工程を削減でき製造原価のコストダウンを図ることができる。
Further, the TFT substrate 1 includes a gate
また、ＴＦＴ基板１は、ゲート絶縁膜３０が、酸化物導電体層６０及びｎ型酸化物半導体層４０を成形するための第三のレジスト６１及びゲート配線用エッチストッパー５４を用いて、エッチングされる。このようにすると、ゲート配線パッド２５を成形する際、不要なゲート絶縁膜３０を除去できるので、製造工程を増やすことなく透過光量を増加でき、品質を向上させることができる。
In addition, the TFT substrate 1 is etched using the third resist 61 and the gate
このように、本実施形態のＴＦＴ基板１は、チャンネル部用エッチストッパー５３によって、チャンネル部４１が確実に保護されるので、品質（歩留まり）を向上させることができる。また、第一実施形態の製造方法により三枚のマスク２２，５３，６２で製造されるので、製造工程が削減されて生産効率が向上し、製造原価のコストダウンを図ることができる。
Thus, the TFT substrate 1 of this embodiment can improve the quality (yield) because the
［ＴＦＴ基板における第二実施形態］
また、本発明は、ＴＦＴ基板１ａの発明としても有効である。
第二実施形態にかかるＴＦＴ基板１ａは、ＴＦＴ基板１と比べると、図１０（ｂ）に示すように、ソース電極６３上，ドレイン電極６４上，ソース配線６５上，ドレイン配線６６上に、金属層７０からなる補助導電層、すなわち、ソース電極用補助電極６３１，ドレイン電極用補助電極６４１，ソース配線用補助配線６５１，ドレイン配線用補助配線６６１を形成した構成としてある。このようにすると、各配線や電極の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。
また、本実施形態では、ソース電極６３上，ドレイン電極６４上，ソース配線６５上，ドレイン配線６６上に、補助導電層を形成した構成としてあるが、この構成に限定されるものではない。たとえば、ソース電極６３，ドレイン電極６４，ソース配線６５，ドレイン配線６６及び画素電極６７の少なくとも一つの上に、補助導電層を形成した構成としてもよい。
[Second Embodiment of TFT Substrate]
The present invention is also effective as an invention of the
Compared with the TFT substrate 1, the
In this embodiment, the auxiliary conductive layer is formed on the
また、ＴＦＴ基板１ａは、上述した第二実施形態の製造方法により製造され、ゲート絶縁膜３０が、ソース電極用補助電極６３１，ドレイン電極用補助電極６４１，ソース配線用補助配線６５１，ドレイン配線用補助配線６６１，結晶化された酸化物導電体層６０及びゲート配線用エッチストッパー５４を用いて、エッチングされる。このようにすると、ゲート配線パッド２５を成形する際、不要なゲート絶縁膜３０を除去できるので、製造工程を増やすことなく透過光量を増加でき、品質を向上させることができる。
The
さらに、ＴＦＴ基板１ａは、ソース電極６３，ドレイン電極６４，ソース配線６５及びドレイン配線６６上に、絶縁膜として層間絶縁膜８０を備えている。このようにすると、ＴＦＴ基板１ａに、有機ＥＬ材料，電極及び保護膜を設けることにより、有機電界発光装置を容易に得ることができる。
また、ＴＦＴ基板１ａは、上述した第二実施形態の製造方法により四枚のマスク２２，５２，７２、８２で製造されるので、製造工程が削減されて生産効率が向上し、製造原価のコストダウンを図ることができる。
Further, the
Further, since the
このように、本実施形態のＴＦＴ基板１ａは、各配線や電極の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。また、ＴＦＴ基板１ａは、ガラス基板１０の上部に層間絶縁膜８０を備えており、たとえば、このＴＦＴ基板１ａに、有機ＥＬ材料，電極及び保護膜を設けることにより、有機電界発光装置を容易に得ることができる。
Thus, the
以上、本発明のＴＦＴ基板及びＴＦＴ基板の製造方法について、好ましい実施形態を示して説明したが、本発明に係るＴＦＴ基板及びＴＦＴ基板の製造方法は、上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
たとえば、第一実施形態のＴＦＴ基板１に、ＴＦＴ基板１ａの金属層７０や層間絶縁膜８０を形成する構成としてもよい。
The TFT substrate and the method for manufacturing the TFT substrate according to the present invention have been described with reference to the preferred embodiments. However, the TFT substrate and the method for manufacturing the TFT substrate according to the present invention are not limited to the above-described embodiments. Needless to say, various modifications can be made within the scope of the present invention.
For example, the metal layer 70 or the interlayer insulating film 80 of the
本発明のＴＦＴ基板及びＴＦＴ基板の製造方法は、ＬＣＤ（液晶表示装置）や有機ＥＬ表示装置に使用されるＴＦＴ基板及びＴＦＴ基板の製造方法に限定されるものではなく、たとえば、ＬＣＤ（液晶表示装置）や有機ＥＬ表示装置以外の表示装置、あるいは、他の用途に使用されるＴＦＴ基板及びＴＦＴ基板の製造方法としても、本発明を適用することが可能である。 The TFT substrate and the TFT substrate manufacturing method of the present invention are not limited to the TFT substrate and TFT substrate manufacturing method used for LCD (Liquid Crystal Display) and organic EL display devices. For example, LCD (Liquid Crystal Display) The present invention can also be applied to a display device other than a device) or an organic EL display device, or a TFT substrate used for other purposes and a manufacturing method of the TFT substrate.
１，１ａ ＴＦＴ基板
１０ ガラス基板
２０ ゲート電極・配線用薄膜
２１ 第一のレジスト
２２ 第一のマスク
２３ ゲート電極
２４ ゲート配線
２５ ゲート配線パッド
３０ ゲート絶縁膜
４０ ｎ型酸化物半導体層
４１ チャンネル部
５０ 保護層
５１ 第二のレジスト
５２ 第二のマスク
５３ チャンネル部用エッチストッパー
５４ ゲート配線用エッチストッパー
５５ 開口部
６０ 酸化物導電体層
６１ 第三のレジスト
６２ 第三のマスク
６３ ソース電極
６４ ドレイン電極
６５ ソース配線
６６ ドレイン配線
６７画素電極
７０ 金属層
７１ 第三のレジスト
７２ 第三のハーフトーンマスク
８０ 層間絶縁膜
８１ 第四のレジスト
８２ 第四のマスク
２１０ ガラス基板
２１２ ゲート電極
２１３ ゲート絶縁膜
２１４ α−Ｓｉ：Ｈ（ｉ）膜
２１５ エッチストッパー
２１６ α−Ｓｉ：Ｈ（ｎ）膜
２１７ａ ソース電極
２１７ｂ ドレイン電極
２１８ 層間絶縁膜
２１８ａ スルーホール
２１９ 透明電極
６３１ ソース電極用補助電極
６４１ ドレイン電極用補助電極
６５１ ソース配線用補助配線
６６１ ドレイン配線用補助配線
1,
Claims (14)
前記第一の酸化物層上に形成され、前記チャンネル部を保護するチャンネル部用エッチストッパーを備えたことを特徴とするＴＦＴ基板。 A substrate, a gate electrode and a gate wiring formed on the substrate, a gate insulating film formed on the gate electrode and the gate wiring, and a first formed at least on the gate insulating film on the gate electrode A TFT substrate comprising an oxide layer and a second oxide layer formed on the first oxide layer and separated by a channel portion,
A TFT substrate comprising a channel portion etch stopper formed on the first oxide layer and protecting the channel portion.
前記基板，ゲート電極及びゲート配線上に、ゲート絶縁膜，第一の酸化物層，保護層及び第二のレジストをこの順に積層し、第二のマスクを用いて、前記保護層からなるチャンネル部用エッチストッパー及びゲート配線用エッチストッパーを成形する工程と、
前記第一の酸化物層，チャンネル部用エッチストッパー及びゲート配線用エッチストッパー上に、第二の酸化物層及び第三のレジストをこの順に積層し、第三のマスクを用いて、前記第三のレジストを所定の形状に形成する工程と、
前記第三のレジスト，チャンネル部用エッチストッパー及びゲート配線用エッチストッパーを用いて、前記第二の酸化物層及び第一の酸化物層をエッチングして、前記第二の酸化物層からなるソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極を形成する工程と、
前記第三のレジストをアッシングした後、前記チャンネル部用エッチストッパーによりチャンネル部を保護しつつ、開口部を有する前記ゲート配線用エッチストッパー及び成形された第二の酸化物層を用いて、前記ゲート絶縁膜をエッチングして、ゲート配線パッドを成形する工程と
を有することを特徴とするＴＦＴ基板の製造方法。 Forming a gate electrode and a gate wiring on the substrate using the first mask;
On the substrate, the gate electrode, and the gate wiring, a gate insulating film, a first oxide layer, a protective layer, and a second resist are laminated in this order, and a channel portion made of the protective layer using a second mask. Forming an etch stopper for gate and an etch stopper for gate wiring;
A second oxide layer and a third resist are laminated in this order on the first oxide layer, the channel portion etch stopper, and the gate wiring etch stopper, and the third mask is used to form the third oxide layer. Forming the resist in a predetermined shape;
A source comprising the second oxide layer by etching the second oxide layer and the first oxide layer using the third resist, the channel portion etch stopper and the gate wiring etch stopper. Forming a wiring, a drain wiring, a source electrode, a drain electrode and a pixel electrode;
After ashing the third resist, the gate portion is protected by the channel portion etch stopper, and the gate wiring etch stopper having an opening and the formed second oxide layer are used to form the gate. And a step of forming a gate wiring pad by etching the insulating film.
前記基板，ゲート電極及びゲート配線上に、ゲート絶縁膜，第一の酸化物層，保護層及び第二のレジストをこの順に積層し、第二のマスクを用いて、前記保護層からなるチャンネル部用エッチストッパー及びゲート配線用エッチストッパーを成形する工程と、
前記第一の酸化物層，チャンネル部用エッチストッパー及びゲート配線用エッチストッパー上に、第二の酸化物層，補助導電層及び第三のレジストをこの順に積層し、ハーフトーン露光により、前記第三のレジストを所定の形状に形成する工程と、
前記第三のレジスト，チャンネル部用エッチストッパー及びゲート配線用エッチストッパーを用いて、前記補助導電層，第二の酸化物層及び第一の酸化物層をエッチングして、ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極を形成する工程と、
前記第三のレジストを再形成する工程と、
前記第二の酸化物層のエッチング耐性を変化させる工程と、
前記ソース配線上，ドレイン配線上，ソース電極上及びドレイン電極上の再成形された前記第三のレジストを用いて、前記画素電極上の補助導電層をエッチングし、前記補助導電層を形成する工程と、
前記チャンネル部用エッチストッパーによりチャンネル部を保護しつつ、開口部を有する前記ゲート配線用エッチストッパー及び成形された第二の酸化物層を用いて、前記ゲート絶縁膜をエッチングして、ゲート配線パッドを成形する工程と
を有することを特徴とするＴＦＴ基板の製造方法。 Forming a gate electrode and a gate wiring on the substrate using the first mask;
On the substrate, the gate electrode, and the gate wiring, a gate insulating film, a first oxide layer, a protective layer, and a second resist are laminated in this order, and a channel portion made of the protective layer using a second mask. Forming an etch stopper for gate and an etch stopper for gate wiring;
A second oxide layer, an auxiliary conductive layer, and a third resist are laminated in this order on the first oxide layer, the channel portion etch stopper, and the gate wiring etch stopper. Forming three resists in a predetermined shape;
Etching the auxiliary conductive layer, the second oxide layer, and the first oxide layer using the third resist, the channel portion etch stopper, and the gate wire etch stopper to form a source wiring, a drain wiring, Forming a source electrode, a drain electrode and a pixel electrode;
Re-forming the third resist;
Changing the etching resistance of the second oxide layer;
Etching the auxiliary conductive layer on the pixel electrode using the third resist reshaped on the source wiring, the drain wiring, the source electrode, and the drain electrode to form the auxiliary conductive layer; When,
The gate insulating film is etched using the etch stopper for gate wiring having an opening and the formed second oxide layer while protecting the channel portion by the etch stopper for channel part, and a gate wiring pad A process for producing a TFT substrate, comprising the step of:
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