JP2007150140A - 電子装置とその製造方法、及び電子部品並びに電子機器 - Google Patents
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Abstract
【課題】機能素子の特性に悪影響を及ぼすことなく曲げることが可能な半導体装置を提供する。
【解決手段】機能素子D1、D2が基板10に設けられた電子装置1であって、基板10が機能素子D1、D2の形成領域から離間した位置で分割され、且つ可撓性膜材15で連結された複数のブロック体Bを有する。
【選択図】図1
【解決手段】機能素子D1、D2が基板10に設けられた電子装置1であって、基板10が機能素子D1、D2の形成領域から離間した位置で分割され、且つ可撓性膜材15で連結された複数のブロック体Bを有する。
【選択図】図1
Description
本発明は、電子装置とその製造方法、及び電子部品並びに電子機器に関するものである。
半導体チップ等の半導体装置は、様々な分野で用いられており、その設置対象も多岐に亘っている。近年では、例えば腕時計等のウエアラブル機器に搭載するために、半導体チップを有する回路基板に対して所定の曲面を保持させる構成が検討されている。
そのため、従来では、薄型化によりフレキシブルな回路基板を実現可能とする各種技術が提供されている。
そのため、従来では、薄型化によりフレキシブルな回路基板を実現可能とする各種技術が提供されている。
例えば特許文献1には、破断曲率半径を小さくするためのIC構造が開示され、特許文献2には、素子側電極に金属電極が直接形成されることで、その接合部の耐久性に優れた構造が開示されている。
さらに、特許文献3には、電子部品の実装体を薄く構成する技術が開示されている。
特開平7−202147号公報
特開2003−243601号公報
特開2004−266271号公報
さらに、特許文献3には、電子部品の実装体を薄く構成する技術が開示されている。
しかしながら、上述したような従来技術には、以下のような問題が存在する。
上記の技術では、基板が曲がった際に半導体チップに歪みが生じ、機能特性に悪影響を及ぼす虞がある。
また、電子機器の小型化のためには、半導体チップ自体を曲げることが望まれているが、そのために半導体チップ自体を薄くする場合、半導体チップを構成する基板を薄く加工する際のストレスで機能素子の特性が変動する虞がある。
上記の技術では、基板が曲がった際に半導体チップに歪みが生じ、機能特性に悪影響を及ぼす虞がある。
また、電子機器の小型化のためには、半導体チップ自体を曲げることが望まれているが、そのために半導体チップ自体を薄くする場合、半導体チップを構成する基板を薄く加工する際のストレスで機能素子の特性が変動する虞がある。
本発明は、以上のような点を考慮してなされたもので、機能素子の特性に悪影響を及ぼすことなく曲げることが可能な電子装置とその製造方法、及びこの半導体装置を備えた電子部品並びに電子機器を提供することを目的とする。
上記の目的を達成するために本発明は、以下の構成を採用している。
本発明の電子装置は、機能素子が基板に設けられた電子装置であって、前記基板が前記機能素子の形成領域から離間した位置で分割され、且つ可撓性膜材で連結された複数のブロック体を有することを特徴とするものである。
本発明の電子装置は、機能素子が基板に設けられた電子装置であって、前記基板が前記機能素子の形成領域から離間した位置で分割され、且つ可撓性膜材で連結された複数のブロック体を有することを特徴とするものである。
従って、本発明の電子装置では、複数のブロック体を連結する可撓性膜材において湾曲・屈曲等、容易に曲げることが可能になる。また、本発明では、可撓性膜材において曲げられることから、ブロック体に設けられる機能素子に歪みやストレスが生じないため、素子特性が変動することを回避できる。
また、本発明では、前記可撓性膜材上に前記ブロック体の間を電気的に接続する接続配線を有する構成を好適に採用できる。
これにより、本発明では、分割されたブロック体間の機能素子等を電気的に接続することが可能になる。
これにより、本発明では、分割されたブロック体間の機能素子等を電気的に接続することが可能になる。
前記機能素子が互いに離間して複数設けられる場合には、前記ブロック体は、前記機能素子毎に分割される構成を好適に採用できる。
これにより、本発明では、複数の機能素子を有する電子装置であっても、素子特性の変動を招くことなく可撓性膜材において曲げることが可能になる。
これにより、本発明では、複数の機能素子を有する電子装置であっても、素子特性の変動を招くことなく可撓性膜材において曲げることが可能になる。
前記ブロック体としては、前記機能素子に接続された外部接続用端子を有する構成を採用できる。
これにより、本発明では、フレキシブル基板等の他のデバイスと機能素子とを電気的に接続することが可能になる。
これにより、本発明では、フレキシブル基板等の他のデバイスと機能素子とを電気的に接続することが可能になる。
また、前記可撓性膜材は、前記外部接続端子を介して加わる応力を緩和する応力緩和層を有する構成を好適に採用できる。
これにより、本発明では、外部接続端子を介して熱応力等が加わっても機能素子の信頼性や寿命の低下を抑制することができる。
これにより、本発明では、外部接続端子を介して熱応力等が加わっても機能素子の信頼性や寿命の低下を抑制することができる。
前記複数のブロック体としては、設置された際の曲率に応じた幅の隙間をもって分割される構成を好適に採用できる。
これにより、本発明では、設置面の曲率が大きくて可撓性膜材を大きく曲げた場合でも、ブロック体が接触する等の不具合が生じず、支障なく電子装置を倣わせて設置することが可能になる。
また、本発明では、前記基板に半導体素子が設けられる構成も好適に採用できる。
これにより、本発明では、半導体装置に対しても可撓性膜材において曲げられることから、ブロック体に設けられる機能素子に歪みやストレスが生じないため、素子特性が変動することを回避できる。
これにより、本発明では、設置面の曲率が大きくて可撓性膜材を大きく曲げた場合でも、ブロック体が接触する等の不具合が生じず、支障なく電子装置を倣わせて設置することが可能になる。
また、本発明では、前記基板に半導体素子が設けられる構成も好適に採用できる。
これにより、本発明では、半導体装置に対しても可撓性膜材において曲げられることから、ブロック体に設けられる機能素子に歪みやストレスが生じないため、素子特性が変動することを回避できる。
そして、本発明の電子部品は、先に記載の電子装置に機能構造体が接続されることを特徴とするものである。
また、本発明の電子機器は、先に記載の電気光学装置を備えることを特徴とするものである。
従って、本発明では、機能素子に歪みやストレスが生じず素子特性の変動が抑制された電子部品及び電子機器を得ることができる。
また、本発明の電子機器は、先に記載の電気光学装置を備えることを特徴とするものである。
従って、本発明では、機能素子に歪みやストレスが生じず素子特性の変動が抑制された電子部品及び電子機器を得ることができる。
一方、本発明の電子装置の製造方法は、機能素子が基板に設けられた電子装置の製造方法であって、前記基板に前記機能素子の形成領域から離間した分割位置を跨いで可撓性膜材を形成する工程と、前記基板を前記分割位置で分割して、前記可撓性膜材で連結された複数のブロック体を形成する工程とを有することを特徴とするものである。
従って、本発明では、複数のブロック体を連結する可撓性膜材において湾曲・屈曲等、容易に曲げることが可能になる。また、本発明では、可撓性膜材において曲げられることから、ブロック体に設けられる機能素子に歪みやストレスが生じないため、素子特性が変動することを回避できる。
従って、本発明では、複数のブロック体を連結する可撓性膜材において湾曲・屈曲等、容易に曲げることが可能になる。また、本発明では、可撓性膜材において曲げられることから、ブロック体に設けられる機能素子に歪みやストレスが生じないため、素子特性が変動することを回避できる。
また、本発明の製造方法では、前記可撓性膜材上に前記ブロック体の間を電気的に接続する接続配線を形成する工程を有することが好ましい。
これにより、本発明では、分割されたブロック体間の機能素子等を電気的に接続することが可能になる。
これにより、本発明では、分割されたブロック体間の機能素子等を電気的に接続することが可能になる。
また、本発明では、設置された際の曲率に応じた幅の隙間をもって前記基板を分割することが好ましい。
これにより、本発明では、設置面の曲率が大きくて可撓性膜材を大きく曲げた場合でも、ブロック体が接触する等の不具合が生じず、支障なく電子装置を倣わせて設置することが可能になる。
これにより、本発明では、設置面の曲率が大きくて可撓性膜材を大きく曲げた場合でも、ブロック体が接触する等の不具合が生じず、支障なく電子装置を倣わせて設置することが可能になる。
前記隙間としては、前記基板の前記機能素子が設けられた面と逆側の面を除去して形成されることが好ましい。
これにより、本発明では、一旦基板上に機能素子や可撓性膜材等を形成できるので、分割された複数のブロック体を連結するように可撓性膜材を形成する場合と比べて容易に電子装置を製造することが可能になる。
これにより、本発明では、一旦基板上に機能素子や可撓性膜材等を形成できるので、分割された複数のブロック体を連結するように可撓性膜材を形成する場合と比べて容易に電子装置を製造することが可能になる。
そして、本発明では、前記基板の前記機能素子が設けられた側を支持板で支持した状態で、前記逆側の面を除去することが好ましい。
これにより、本発明では、研削やエッチング等により基板の逆側の面を除去する際のストレスが機能素子に加わることを抑制することが可能になる。
また、本発明の製造方法では、前記基板に半導体素子が設けられる構成も好適に採用できる。
これにより、本発明では、半導体装置に対しても可撓性膜材において曲げられることから、ブロック体に設けられる機能素子に歪みやストレスが生じないため、素子特性が変動することを回避できる。
これにより、本発明では、研削やエッチング等により基板の逆側の面を除去する際のストレスが機能素子に加わることを抑制することが可能になる。
また、本発明の製造方法では、前記基板に半導体素子が設けられる構成も好適に採用できる。
これにより、本発明では、半導体装置に対しても可撓性膜材において曲げられることから、ブロック体に設けられる機能素子に歪みやストレスが生じないため、素子特性が変動することを回避できる。
以下、本発明の電子装置とその製造方法、及び電子部品並びに電子機器の実施の形態を、図1ないし図9を参照して説明する。
なお、本実施形態では、電子装置として、基板に半導体素子が設けられた半導体装置を用いる場合について説明する。
また、以下の図面においては、各部材を認識可能な大きさとするために、各部材の縮尺を適宜変更している。
なお、本実施形態では、電子装置として、基板に半導体素子が設けられた半導体装置を用いる場合について説明する。
また、以下の図面においては、各部材を認識可能な大きさとするために、各部材の縮尺を適宜変更している。
[半導体装置]
図1、図2は本発明の半導体装置の一実施形態を示す図であり、これらの図において符号1は、ウエハレベルCSP(W−CSP)構造の半導体装置である。なお、図1の側断面図は、図2の模式平面図における、A−A線矢視断面図とする。
図1、図2は本発明の半導体装置の一実施形態を示す図であり、これらの図において符号1は、ウエハレベルCSP(W−CSP)構造の半導体装置である。なお、図1の側断面図は、図2の模式平面図における、A−A線矢視断面図とする。
図1に示すように半導体装置(電子装置)1は、トランジスタやメモリ素子などの半導体素子からなる集積回路(機能素子)D1や受動素子(機能素子)D2を形成してなるシリコン基板(半導体基板、基板)10と、このシリコン基板10の能動面10a側、すなわち前記集積回路D1を形成した側に設けられた第1の電極11a及び第2の電極11bと、該第1の電極11aに電気的に接続して前記能動面10a側に設けられた外部接続用端子12と、を備えて構成されたものである。
このシリコン基板10は、集積回路D1及び受動素子D2の形成領域から離間した位置において、図2に示すように、格子状の溝51により複数(ここでは9つ)のブロック体Bに分割されている。この溝51の幅は、半導体装置1が曲げて設置される際の曲率(後述)に応じた隙間が形成されるように設定される。
第1の電極11aは、シリコン基板10の前記集積回路D1に直接導通して形成されたものであり、第2の電極11bは、受動素子D2に導通して形成されたものである。
また、前記能動面10a上には、図1に示すようにパッシベーション膜となる第1絶縁層14が形成されており、この第1絶縁層14には、電極11a、11b上に開口部14aが形成されている。このような構成によって電極11a、11bは、前記開口部14a内にて外側に露出した状態となっている。
また、前記能動面10a上には、図1に示すようにパッシベーション膜となる第1絶縁層14が形成されており、この第1絶縁層14には、電極11a、11b上に開口部14aが形成されている。このような構成によって電極11a、11bは、前記開口部14a内にて外側に露出した状態となっている。
第1絶縁層14上には、前記電極11a、11bを避けた位置に、ポリイミド等の可撓性を有する絶縁樹脂からなる応力緩和層(可撓性膜材)15が溝51を跨いで形成されている。また、前記第1の電極11aには、前記絶縁層14の開口部14a内にて配線16aが接続されており、第2の電極11bには絶縁層14の開口部14a内にて配線16bが接続されている。この配線16aは、前記集積回路D1の電極の再配置を行うためのもので、図2に示すように第1の電極11aから延びて形成され、さらに図1に示すように応力緩和層15上にまで引き回されて形成されたものである。この配線16aは、シリコン基板10の第1の電極11aと後述する外部接続端子12との間を配線することから一般的には再配置配線と呼ばれ、微細設計されることの多いシリコン基板10の電極11aの位置と、客先のボード実装で使用されるラフピッチの外部接続端子12との物理的な位置をずらして配置するための重要な手段である。また、電極11bに接続される配線(接続配線)16bも応力緩和層15上にまで引き回されて形成される。
また、シリコン基板10の能動面10a側には、配線16a、16bや応力緩和層15、第1絶縁層14を覆って、ソルダーレジストとして耐熱性の第2絶縁層17が形成されている。この第2絶縁層17には、前記応力緩和層15上にて前記配線16a上に開口部17aが形成されている。このような構成によって配線16aは、前記開口部17a内にて外側に露出した状態となっている。
そして、この開口部17a内に露出した配線16上に、前記の外部接続端子12が配設されている。この外部接続端子12は、例えばはんだボールによってバンプ形状に形成されたもので、図1中二点鎖線で示す、外部機器としてのプリント配線板(回路基板)Pに電気的に接続されるものである。このような構成のもとに、シリコン基板10に形成された集積回路(半導体素子)D1は、第1の電極11a、再配置配線である配線16a、外部接続端子12を介してプリント配線板Pに電気的に接続される。
前記第1の電極11a、第2の電極11bは、チタン(Ti)、窒化チタン(TiN)、アルミニウム(Al)、銅(Cu)、あるいは、これらを含む合金等によって形成されている。
さらに、配線16a、16bは、金(Au)、銅(Cu)、銀(Ag)、チタン(Ti)、タングステン(W)、チタンタングステン(TiW)、窒化チタン(TiN)、ニッケル(Ni)、ニッケルバナジウム(NiV)、クロム(Cr)、アルミニウム(Al)、パラジウム(Pd)等によって形成されている。なお、これら配線16a、16bとしては、前記材料による単層構造としてもよく、複数種を組み合わせた積層構造としてもよい。また、これら配線16a、16bについては、通常は同一工程で形成するため、互いに同じ材料とすることが好ましい。
また、これら配線16a、16bは、応力緩和層15と同時に溝51での屈曲に伴って曲がることのできるような柔軟性(可撓性)がある物質であることが好ましい。
さらに、配線16a、16bは、金(Au)、銅(Cu)、銀(Ag)、チタン(Ti)、タングステン(W)、チタンタングステン(TiW)、窒化チタン(TiN)、ニッケル(Ni)、ニッケルバナジウム(NiV)、クロム(Cr)、アルミニウム(Al)、パラジウム(Pd)等によって形成されている。なお、これら配線16a、16bとしては、前記材料による単層構造としてもよく、複数種を組み合わせた積層構造としてもよい。また、これら配線16a、16bについては、通常は同一工程で形成するため、互いに同じ材料とすることが好ましい。
また、これら配線16a、16bは、応力緩和層15と同時に溝51での屈曲に伴って曲がることのできるような柔軟性(可撓性)がある物質であることが好ましい。
また、応力緩和層15、第1絶縁層14や第2絶縁層17を形成するための樹脂としては、溝51での屈曲に伴って曲がることのできるような柔軟性(可撓性)を有する、例えばポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、アクリル樹脂、フェノール樹脂、BCB(benzocyclobutene)及びPBO(polybenzoxazole)等が用いられる。無機・有機のハイブリッド材料でも良い。
なお、第1絶縁層17については、酸化珪素(SiO2)、窒化珪素(Si3N4)等の無機絶縁材料によって形成することもできるが、なるべく柔軟性(可撓性)を有する方が好ましい。
なお、第1絶縁層17については、酸化珪素(SiO2)、窒化珪素(Si3N4)等の無機絶縁材料によって形成することもできるが、なるべく柔軟性(可撓性)を有する方が好ましい。
[半導体装置の製造方法]
次に、前記構成の半導体装置1の製造方法について図4乃至図6を参照して説明する。なお、本実施形態においては、図3に示すように同一のシリコンウエハ(基板)100上に半導体装置1を複数一括して形成しておき、その後、ダイシング装置110によりダイシング(切断)して個片化することにより、半導体装置1を得るようにしているが、図4乃至図6では説明を簡単にするため、単純化して1つの半導体装置1の形成のみを示している。
次に、前記構成の半導体装置1の製造方法について図4乃至図6を参照して説明する。なお、本実施形態においては、図3に示すように同一のシリコンウエハ(基板)100上に半導体装置1を複数一括して形成しておき、その後、ダイシング装置110によりダイシング(切断)して個片化することにより、半導体装置1を得るようにしているが、図4乃至図6では説明を簡単にするため、単純化して1つの半導体装置1の形成のみを示している。
まず、図4に示すように、シリコン基板10の能動面10a上の、前記集積回路D1の導電部となる位置に第1の電極11aを形成するとともに、受動素子D2の導電部となる位置に第2の電極11bを形成する
次に、第1の電極11a及び第2の電極11bを覆ってシリコン基板10上に第1絶縁層14を形成し、さらに、この第1絶縁層14を覆って樹脂層(図示せず)を形成する。
次に、第1の電極11a及び第2の電極11bを覆ってシリコン基板10上に第1絶縁層14を形成し、さらに、この第1絶縁層14を覆って樹脂層(図示せず)を形成する。
次いで、周知のフォトリソグラフィ法及びエッチング法によって前記樹脂層をパターニングし、所定の形状、すなわち電極11a、11bの直上位置を除いたシリコン基板10上に、溝51を跨がせて応力緩和層15を形成する。
さらに、周知のフォトリソグラフィ法及びエッチング法によって電極11a、11bを覆う位置の絶縁材料を除去し、開口部14aを形成する。
これにより、これら開口部14a内に第1の電極11a及び第2の電極11bを露出させる。
さらに、周知のフォトリソグラフィ法及びエッチング法によって電極11a、11bを覆う位置の絶縁材料を除去し、開口部14aを形成する。
これにより、これら開口部14a内に第1の電極11a及び第2の電極11bを露出させる。
次いで、図5に示すように第1の電極11aに接続する配線16aを形成するとともに、第2の電極11bに接続する配線16bを形成する。これら配線16a、16bの形成については、前記開口部14a内にて第1の電極11a、第2の電極11bに導通するようにして導電材料、例えばTiW、Cuをこの順にスパッタ法で成膜し、配線形状にパターニングした後、得られたパターン上にCuをメッキ法で積層することなどによって行う。
次いで、前記配線16a、16bを覆って第2絶縁層17を形成し、さらに、周知のフォトリソグラフィ法及びエッチング法によって配線16aの一部、すなわち第1の電極11aと反対の側を覆う絶縁材料を除去し、開口部17aを形成する。これにより、該開口部17a内に配線16aを露出させる。
その後、図6に示すように、開口部17a内に露出する配線16a上に例えば鉛フリーはんだからなるはんだボールを配設し、外部接続端子12を形成する。なお、この外部接続端子12については、はんだボールを配設して形成するのに代えて、はんだペーストを配線16a上に印刷することで形成するようにしてもよい。
そして、図7に示すように、ダイシング装置110等によって、シリコン基板10の裏面(能動面10aと逆側の面)から第1絶縁層14までを除去して、図1及び図3に示した格子状の溝51を形成する。
これにより、溝51の隙間をもって分割され、且つ可撓性を有する応力緩和層15によって連結された複数のブロック体Bが得られる。
これにより、溝51の隙間をもって分割され、且つ可撓性を有する応力緩和層15によって連結された複数のブロック体Bが得られる。
この後、ダイシング装置110によってシリコンウエハ(基板)100を半導体装置1毎にダイシング(切断)し、個片化することにより、半導体装置1を得る。
この個片化にあたっては、切断箇所には応力緩和層を配置せず、ウエハ100を切断(分割)することで半導体装置1に個片化する手順や、切断箇所も含めて応力緩和層を配置し、切断箇所については応力緩和層も分断する手順としてもよい。
なお、上述したシリコン基板10の分割や半導体装置1の個片化については、特に応力緩和層が薄く機械的なストレスをかけないほうが好ましい場合、機械的なダイシングの他に、ドライエッチングやケミカルエッチング等を用いた方が好ましい。例えば、マイクロマシン加工で多用されるRIE手法などでも良い。
この個片化にあたっては、切断箇所には応力緩和層を配置せず、ウエハ100を切断(分割)することで半導体装置1に個片化する手順や、切断箇所も含めて応力緩和層を配置し、切断箇所については応力緩和層も分断する手順としてもよい。
なお、上述したシリコン基板10の分割や半導体装置1の個片化については、特に応力緩和層が薄く機械的なストレスをかけないほうが好ましい場合、機械的なダイシングの他に、ドライエッチングやケミカルエッチング等を用いた方が好ましい。例えば、マイクロマシン加工で多用されるRIE手法などでも良い。
上記シリコン基板10の裏面に対するダイシング等の加工を施す際には、紫外光(UV光)の照射により剥離可能な接着剤で、シリコン基板10の能動面10a側に不図示のガラス板(支持板)が貼り付けられる。このガラス板はWSS(Wafer Support System)と呼ばれるものの一部であって、シリコン基板10はガラス板に支持される。そして、このガラス板を貼り付けた状態で、シリコン基板10の裏面に対して研磨処理、ドライエッチング処理、あるいはウエットエッチング処理等の所定の処理が施される。すでに、薄型個加工されているシリコン基板の流動プロセスに、このような低剥離力のサポートシステムの適用は非常に有利である。
そして、シリコン基板10の裏面への加工が終了した後に、当該シリコン基板10からガラス板を剥離することにより、ブロック体Bを有する半導体装置1が得られる。
そして、シリコン基板10の裏面への加工が終了した後に、当該シリコン基板10からガラス板を剥離することにより、ブロック体Bを有する半導体装置1が得られる。
ここで、このようにして得られた半導体装置1については、特に外部接続用端子12が検査や調整用となっている場合、すなわち、外部接続用端子12が前記集積回路D1の各種の機能検査や機能調整を電気的に行うためのものとなっている場合、この外部接続用端子12を利用して前記集積回路D1の機能検査や機能調整を行う。具体的には、ICプローブ検査や、このプローブ検査と同時に行われるトリミング(ヒューズカット)などを行うことにより、集積回路D1の機能を保証し、またはその機能を調整する。
これにより、半導体装置1の品質安定性を確保し、信頼性を高めることができる。
これにより、半導体装置1の品質安定性を確保し、信頼性を高めることができる。
得られた半導体装置1は、図7(a)に示すように、フレキシブル基板等の湾曲する被搭載物H1に対して実装する。なお、図7(a)、(b)においては、複数のブロック体Bが応力緩和層15に連結された半導体装置1として簡易的に図示している。
湾曲する被搭載物H1に実装された半導体装置1は、溝51に臨む応力緩和層15が曲げられる(撓む)ことで被搭載物H1に沿って凹形状に湾曲する。
また、図7(b)に示すように、断面視コ字状に屈曲する被搭載物H2の内面に半導体装置1を実装する。このときも、溝51に臨む応力緩和層15が曲げられる(撓む)ことで、半導体装置1は被搭載物H2に沿ってコ字状に屈曲した状態で実装される。
湾曲する被搭載物H1に実装された半導体装置1は、溝51に臨む応力緩和層15が曲げられる(撓む)ことで被搭載物H1に沿って凹形状に湾曲する。
また、図7(b)に示すように、断面視コ字状に屈曲する被搭載物H2の内面に半導体装置1を実装する。このときも、溝51に臨む応力緩和層15が曲げられる(撓む)ことで、半導体装置1は被搭載物H2に沿ってコ字状に屈曲した状態で実装される。
なお、応力緩和層15がブロック体Bと逆側の面において凹形状に湾曲または屈曲する際には溝51の幅は問題とならないが、凸形状に湾曲または屈曲する場合には隣り合うブロック体B同士が接触する虞があるため、溝51の幅を設定する際には半導体装置1が設置される際の曲率に応じて、ブロック体Bが接触しない値とすることが望ましい。
以上のように、本実施の形態では、分割したブロック体Bを、可撓性を有する応力緩和層15で連結しているので、応力緩和層15において容易、且つ任意の方向に曲げて所望の被搭載物に実装することが可能になる。しかも、本実施形態では、集積回路D1及び受動素子D2等の機能素子から離間した位置で分割してブロック体Bを形成しているので、半導体装置1を曲げた際にも、撓む位置には機能素子が存在せず、また基板厚さに敏感で薄型化に難があるプロセスの機能素子の場合であっても、機能素子に歪みやストレスが生じず、機能特性に悪影響が及ぶことを防止できる。
また、本実施形態では、可撓性膜材として応力緩和層15を用いてブロック体Bを連結しているので、外部接続端子を介して熱応力等が加わっても機能素子の信頼性や寿命の低下を抑制することができるとともに、ブロック体Bを連結するための膜材を別途設ける必要がなく、製造効率の向上及び製造コストの低減に寄与できる。
さらに、本実施形態では、溝51の幅を被搭載物の曲率に応じて設定しているので、曲率の大きな被搭載物に対しても、半導体装置1を支障なく実装することができる。
加えて、本実施形態では、例えばダイシング等、機能素子に対して負荷が加わる加工を施す際にも、WSSと称されるガラス板により支持しているので、安定した加工処理を実施することが可能になるとともに、シリコン基板10の薄型化にも寄与できる。
さらに、本実施形態では、溝51の幅を被搭載物の曲率に応じて設定しているので、曲率の大きな被搭載物に対しても、半導体装置1を支障なく実装することができる。
加えて、本実施形態では、例えばダイシング等、機能素子に対して負荷が加わる加工を施す際にも、WSSと称されるガラス板により支持しているので、安定した加工処理を実施することが可能になるとともに、シリコン基板10の薄型化にも寄与できる。
[電子部品]
前記半導体装置1と、図7(a)、(b)に示したような被搭載物である機能構造体とを外部接続用端子12において接続して一体化することにより、本発明の電子部品を構成することができる。
機能構造体としては、特に限定されることなく各種のものが用いられる。具体的には、水晶発振器や圧電振動子、圧電音叉、弾性表面波素子(SAW(Surface Acoustic Wave)素子)、MEMS構造体、半導体装置1とは別の半導体装置、その他各種電子部品構造体などが用いられる。そして、半導体装置1は、例えばこのような機能構造体を駆動するための駆動装置として用いられる。
このような電子部品にあっては、上記の半導体装置1を備えているため、機能素子の特性に悪影響を及ぼすことなく当該半導体基板1を曲げて実装することができ、その分高密度実装が可能となり、したがって高機能化、小型化及び高品質化を図ることができる。
前記半導体装置1と、図7(a)、(b)に示したような被搭載物である機能構造体とを外部接続用端子12において接続して一体化することにより、本発明の電子部品を構成することができる。
機能構造体としては、特に限定されることなく各種のものが用いられる。具体的には、水晶発振器や圧電振動子、圧電音叉、弾性表面波素子(SAW(Surface Acoustic Wave)素子)、MEMS構造体、半導体装置1とは別の半導体装置、その他各種電子部品構造体などが用いられる。そして、半導体装置1は、例えばこのような機能構造体を駆動するための駆動装置として用いられる。
このような電子部品にあっては、上記の半導体装置1を備えているため、機能素子の特性に悪影響を及ぼすことなく当該半導体基板1を曲げて実装することができ、その分高密度実装が可能となり、したがって高機能化、小型化及び高品質化を図ることができる。
[電子機器]
本発明の電子機器も、前記の電子部品が実装されることで形成される。具体的には、前記電子部品30を搭載した電子機器の一例として、図8に示すような携帯電話300を挙げることができる。
この電子機器にあっても、小型化が図られた電子部品が実装されているので、その分高密度実装が可能となり、したがって高機能化、小型化及び高品質化を図ることができる。
また、本発明が適用される電子機器としては、携帯電話以外にも、例えばICカード、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、プロジェクタ、ファックス装置、デジタルカメラ、携帯型TV、DSP装置、PDA、電子手帳等を挙げることができる。
さらに、電子ペーパーやフレキシブルディスプレイ等の屈曲構造を要する電子機器にも適用することが可能である。
本発明の電子機器も、前記の電子部品が実装されることで形成される。具体的には、前記電子部品30を搭載した電子機器の一例として、図8に示すような携帯電話300を挙げることができる。
この電子機器にあっても、小型化が図られた電子部品が実装されているので、その分高密度実装が可能となり、したがって高機能化、小型化及び高品質化を図ることができる。
また、本発明が適用される電子機器としては、携帯電話以外にも、例えばICカード、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、プロジェクタ、ファックス装置、デジタルカメラ、携帯型TV、DSP装置、PDA、電子手帳等を挙げることができる。
さらに、電子ペーパーやフレキシブルディスプレイ等の屈曲構造を要する電子機器にも適用することが可能である。
以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
例えば、上記実施形態では、可撓性を有する応力緩和層15によりブロック体Bを連結する構成としたが、これに限定されるものではなく、応力緩和層15とは別にブロック体を連結する可撓性膜材を設けてもよい。
また、上記実施形態では、一部のブロック体Bが集積回路D1や受動素子D2等の機能素子を有する構成としたが、これに限られず、複数のブロック体Bのそれぞれが機能素子を有する構成であってもよい。
また、上記実施形態では、一部のブロック体Bが集積回路D1や受動素子D2等の機能素子を有する構成としたが、これに限られず、複数のブロック体Bのそれぞれが機能素子を有する構成であってもよい。
また、上記実施形態では、半導体装置1に外部接続用端子12を設ける構成としたが、この構成以外にも、例えば図9に示すように、第2絶縁層17の開口部17aから露出する配線16aを接続パッド16cとして、この接続パッド16cにワイヤーボンディングする構成であってもよい。
さらに、接続パッド16cに金やはんだで形成されたバンプを形成して、そこを電気的接続点とする、いわゆるフリップシップ接続する構成であってもよいし、その接続点をテープ基板のフィンガーリードに接続するTAB(Tape Automated Bonding)構造や、COF(Chip On Flex)構造としても良い。
さらに、接続パッド16cに金やはんだで形成されたバンプを形成して、そこを電気的接続点とする、いわゆるフリップシップ接続する構成であってもよいし、その接続点をテープ基板のフィンガーリードに接続するTAB(Tape Automated Bonding)構造や、COF(Chip On Flex)構造としても良い。
さらにまた、説明してきた本実施の形態ではシリコン基板を例に説明してきたが、これに限ることはなく、Si−Ge、GaAs、GaInP、GaN等の化合物半導体基板や、セラミクス基板、サファイア基板、水晶基板、有機基板等何らかの電気素子や配線が形成されている基板にも本構造、方法は適用でき、通常平面で形成される基板、基板上に形成された素子を容易に曲面に実装することが可能になる。
また、上記実施形態では、半導体素子が設けられた基板を例示して説明したが、必ずしも半導体素子が設けられる必要はなく、半導体素子を有さず、基板に抵抗素子やキャパシタ等の機能素子が設けられた電子装置にも本発明を適用できる。
また、上記実施形態では、半導体素子が設けられた基板を例示して説明したが、必ずしも半導体素子が設けられる必要はなく、半導体素子を有さず、基板に抵抗素子やキャパシタ等の機能素子が設けられた電子装置にも本発明を適用できる。
B…ブロック体、 D1…集積回路(機能素子)、 D2…受動素子(機能素子)、 1…半導体装置(電子装置)、 10…シリコン基板(半導体基板、基板)、 12…外部接続用端子、 15…応力緩和層(可撓性膜材)、 16b…配線(接続配線)、 300…携帯電話(電子機器)
Claims (15)
- 機能素子が基板に設けられた電子装置であって、
前記基板が前記機能素子の形成領域から離間した位置で分割され、且つ可撓性膜材で連結された複数のブロック体を有することを特徴とする電子装置。 - 請求項1記載の電子装置において、
前記可撓性膜材上に前記ブロック体の間を電気的に接続する接続配線を有することを特徴とする電子装置。 - 請求項1または2記載の電子装置において、
前記機能素子は、互いに離間して複数設けられ、
前記ブロック体は、前記機能素子毎に分割されることを特徴とする電子装置。 - 請求項1から3のいずれかに記載の電子装置において、
前記ブロック体は、前記機能素子に接続された外部接続用端子を有することを特徴とする電子装置。 - 請求項4記載の電子装置において、
前記可撓性膜材は、前記外部接続端子を介して加わる応力を緩和する応力緩和層を有することを特徴とする電子装置。 - 請求項1から5のいずれかに記載の電子装置において、
前記複数のブロック体は、設置された際の曲率に応じた幅の隙間をもって分割されることを特徴とする電子装置。 - 請求項1から6のいずれかに記載の電子装置において、
前記基板が半導体素子を有することを特徴とする電子装置。 - 請求項1から7のいずれかに記載の電子装置に機能構造体が接続されることを特徴とする電子部品。
- 請求項8記載の電子部品を備えることを特徴とする電子機器。
- 機能素子が基板に設けられた電子装置の製造方法であって、
前記基板に前記機能素子の形成領域から離間した分割位置を跨いで可撓性膜材を形成する工程と、
前記基板を前記分割位置で分割して、前記可撓性膜材で連結された複数のブロック体を形成する工程とを有することを特徴とする電子装置の製造方法。 - 請求項10記載の電子装置の製造方法において、
前記可撓性膜材上に前記ブロック体の間を電気的に接続する接続配線を形成する工程を有することを特徴とする電子装置の製造方法。 - 請求項10または11記載の電子装置の製造方法において、
設置された際の曲率に応じた幅の隙間をもって前記基板を分割することを特徴とする電子装置の製造方法。 - 請求項12記載の電子装置の製造方法において、
前記隙間は、前記基板の前記機能素子が設けられた面と逆側の面を除去して形成されることを特徴とする電子装置の製造方法。 - 請求項13記載の電子装置の製造方法において、
前記基板の前記機能素子が設けられた側を支持板で支持した状態で、前記逆側の面を除去することを特徴とする電子装置の製造方法。 - 請求項10から14のいずれかに記載の電子装置の製造方法において、
前記基板が半導体素子を有することを特徴とする電子装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005345162A JP2007150140A (ja) | 2005-11-30 | 2005-11-30 | 電子装置とその製造方法、及び電子部品並びに電子機器 |
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-
2005
- 2005-11-30 JP JP2005345162A patent/JP2007150140A/ja not_active Withdrawn
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