JP2007134603A - 可変抵抗素子を備えた不揮発性半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】 可変抵抗体のＰＣＭＯ結晶化度の違いによる抵抗値バラツキを抑え、回路動作マージンを十分確保することができる不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】 上部電極と下部電極の間にデータを蓄積するための可変抵抗体を形成してなる半導体記憶装置の製造方法であって、導電性の金属酸化物を、酸素を含まない雰囲気中でスパッタリングし、前記可変抵抗体を形成する可変抵抗体形成工程を実行する。
【選択図】 図３
【解決手段】 上部電極と下部電極の間にデータを蓄積するための可変抵抗体を形成してなる半導体記憶装置の製造方法であって、導電性の金属酸化物を、酸素を含まない雰囲気中でスパッタリングし、前記可変抵抗体を形成する可変抵抗体形成工程を実行する。
【選択図】 図３
Description
本発明は、上部電極と下部電極の間にデータを蓄積するための可変抵抗体を形成してなる不揮発性半導体記憶装置の製造方法に関する。
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ(ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ) として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ)等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。しかしながら、現状のこれらメモリデバイスには各々一長一短があり、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリの各利点を併せ持つ「ユニバーサルメモリ」の理想実現には未だ遠い。
これら既存技術に対し、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ ＬｉｕやＡｌｅｘ Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が開示されている（例えば、特許文献１及び非特許文献１参照）。これは超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れるという極めて画期的なものである。
この現象を利用した可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（シャープ株式会社の登録商標、Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、ＭＲＡＭと異なり磁場を一切必要としないため消費電力が極めて低く、微細化、高集積化も容易であり、抵抗変化のダイナミックレンジがＭＲＡＭに比べ格段に広いため多値記憶が可能であるという優れた特徴を有する。実際のデバイスにおける基本構造は極めて単純で、基板垂直方向に下部電極材料、ペロブスカイト型酸化物、上部電極材料の順に積層された構造となっている。尚、特許文献１に例示する素子構造では、下部電極材料はランタン・アルミニウム酸化物ＬａＡｌＯ３（ＬＡＯ）の単結晶基板上に堆積されたイットリウム・バリウム・銅酸化物ＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）膜、ペロブスカイト型酸化物は結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）膜、上部電極材料はスパッタリングで堆積されたＡｇ膜で、夫々形成されている。この記憶素子の動作は、上部及び下部電極間に印加する電圧パルスを５1ボルトとして正、負に印加することにより抵抗を可逆的に変化させることができることが報告された。この可逆的な抵抗変化動作（以下、適宜「スイッチング動作」と称す。）における抵抗値を読み出すことによって、新規な不揮発性記憶装置が可能であることを意味している。
このような可変抵抗素子を利用したデバイス構造の半導体記憶装置としてクロスポイント構造の半導体記憶装置が提案されている（例えば、特許文献２参照）。
一般的に、ＤＲＡＭ、ＮＯＲ型フラッシュメモリ、ＦｅＲＡＭ等の半導体記憶装置は、メモリを蓄積する素子部分と、このメモリ素子を選択するための選択トランジスタとを備えて１つのメモリセルが構成されている。これに対し、クロスポイント構造のメモリセルは、この選択トランジスタを廃して、ビット線とワード線の交点（クロスポイント）にメモリデータを蓄積する記憶材料体のみを配して形成される。このクロスポイント構造のメモリセル構成では、選択されたビット線とワード線の交点の蓄積データを、選択トランジスタを用いずに直接読み出すことになるため、選択メモリセルに接続する選択ビット線或いは選択ワード線に接続する非選択メモリセルを介して流れる寄生電流が、選択メモリセルを流れる読み出し電流に重畳することによる動作スピードの遅延、消費電流の増大等の問題があるものの、単純な構造であるためメモリセル面積の縮小による大容量化が可能であるとして注目されている。以下にもっとも簡便なクロスポイント構造の製造方法を説明する。
図１は、クロスポイント構造のメモリセルの平面レイアウト図である。下部電極配線Ｂの配線パターンを定義する領域Ｒ１と、上部電極配線Ｔの配線パターンを定義する領域Ｒ２を夫々示している。ここで、上部電極配線Ｔと下部電極配線Ｂの何れか一方がワード線となり、他方がビット線となる。また、図６及び図７は、従来の製造方法を工程順に示したものであり、図１のＸ−Ｘ´に沿った垂直断面図と、図１のＹ−Ｙ´に沿った垂直断面図を夫々示している。
先ず、図６（ａ）に示すように、トランジスタ回路等（図示せず）を形成したシリコン半導体基板上１１にメモリセル下の層間絶縁膜１２を形成した後、トランジスタ回路等の存在により発生する段差を緩和するために、所謂ＣＭＰ法（化学的機械的研磨法：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ Ｍｅｔｈｏｄ）により表面を平坦化する。
続いて、図６（ｂ）に示すように、下部電極配線Ｂとなる電極材料膜１３を全面に堆積した後、フォトリソグラフィの手法によって、ストライプ状（ライン＆スペース）にパターンニングしたレジストＲ１をマスクとして、電極材料膜１３をエッチングすることにより、下部電極配線Ｂを形成する。
引き続き、レジストＲ１を除去した後、図６（ｃ）に示すように、隣接する下部電極配線Ｂ間の領域を埋め込むのに十分な膜厚の絶縁膜１４を全面に堆積する。
引き続き、図６（ｄ）に示すように、ＣＭＰ法により、絶縁膜１４を下部電極配線Ｂの表面レベルまで研磨する。この結果、下部電極配線Ｂ間が絶縁膜１４で埋め込まれる。埋め込まれた絶縁膜１４の表面と下部電極配線Ｂの表面とが略同じ高さになることにより、表面全体が略平滑な構造が形成される。該研磨工程の目的は、引き続いて成膜される可変抵抗体膜をでき得る限り平坦な表面上に成膜することにある。これは、後工程の可変抵抗体膜のエッチングにおいて、可変抵抗体膜と下部電極膜との間にエッチングの選択比が無いため、下部電極の段差上に可変抵抗体膜を成膜するのが困難なことに因る。
引き続き、図７（ｅ）に示すように、可変抵抗体となる金属酸化膜１５を全面にスパッタリング成膜する。このスパッタリングは酸素を含んだ雰囲気で行われる。引き続き、図７（ｆ）に示すように、上部電極配線Ｔとなる電極材料膜１６を全面に成膜する。
引き続き、フォトリソグラフィの手法によってストライプ状（ライン＆スペース）にパターンニングしたレジストＲ２をマスクとして、上記電極材料膜１６をエッチングすることにより、上部電極配線Ｔを形成する。更に、図７（ｇ）に示すように、上部電極配線Ｔ間に残存する可変抵抗体膜１５をエッチングして除去する。
引き続き、レジストＲ２を除去した後、図７（ｈ）に示すように、メタル配線下の層間絶縁膜１７を全面に堆積する。その後、下部電極配線Ｂ、上部電極配線Ｔ、メモリセル以外のトランジスタ回路等へのコンタクト（コンタクト形成部は図示せず）を形成し、メタル配線（図示せず）を行う。
上述したクロスポイント型デバイスの可変抵抗体であるＰＣＭＯ膜形成（図７（ｅ）参照）は、焼結されたＰＣＭＯターゲットを用いてスパッタリング形成されるが、特許文献１には、スパッタの際に欠損した酸素を補う目的で適宜量の酸素ガスをスパッタリングガスであるＡｒガスに混入して導入している。このように形成されたＰＣＭＯ膜は、ほぼ非晶質であることが知られている。非晶質ＰＣＭＯ膜は通常極めて抵抗が高いため、デバイス動作には向かず、プロセス中の熱処理工程などで結晶化を行い所望の抵抗レベルまで下げる必要がある。
しかしながら、このように結晶化して低抵抗化したＰＣＭＯ膜は、下地の電極表面または絶縁膜表面の状態に強い影響を受ける。この結果、可変抵抗体であるＰＣＭＯ膜は、ＰＣＭＯ膜結晶化度が個々に異なり、個々の可変抵抗体の抵抗値に極めて大きなバラツキを生じさせる。そのため、回路動作させる上で必要なマージンが小さくなってしまい、不安定性の増大や不良率の増加を招くといった問題があった。
本発明は上記問題点に鑑みてなされたものであり、その目的は、可変抵抗体のＰＣＭＯ結晶化度の違いによる抵抗値バラツキを抑え、回路動作マージンを十分確保することができる不揮発性半導体記憶装置の製造方法を提供する点にある。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置の製造方法は、上部電極と下部電極の間にデータを蓄積するための可変抵抗体を形成してなる可変抵抗素子を備えてなる不揮発性半導体記憶装置の製造方法であって、金属酸化物を、酸素を含まない雰囲気中でスパッタリングし、前記可変抵抗体を形成する可変抵抗体形成工程を実行することを第１の特徴とする。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置の製造方法は、同方向に延伸する複数の上部電極配線と前記上部電極配線の延伸方向と直交する方向に延伸する複数の下部電極配線を備え、前記上部電極配線と前記下部電極配線の間にデータを蓄積するための可変抵抗体を形成してなる可変抵抗素子をマトリクス状に配列してなるクロスポイント構造のメモリセルアレイを備える不揮発性半導体記憶装置の製造方法であって、前記複数の下部電極配線上に、金属酸化物を、酸素を含まない雰囲気中でスパッタリングし、前記可変抵抗体を形成する可変抵抗体形成工程を実行することを第２の特徴とする。
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置の製造方法は、前記スパッタリングは、Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ、Ｘｅの何れか１つをスパッタリングガスとして用いることを第３の特徴とする。
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置の製造方法は、前記スパッタリングの成膜温度範囲が、５００℃〜８００℃であることを第４の特徴とする。
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置の製造方法は、前記金属酸化物が、一般式Ｐｒ１−ＸＣａＸ［Ｍｎ１−ＺＭＺ］Ｏ３（但し、０≦ｘ≦１，０≦ｚ＜１）で表される系の酸化物であることを第５の特徴とする。
上記特徴の本発明に係る不揮発性半導体記憶装置の製造方法は、前記一般式中のＭはＴａ，Ｔｉ，Ｃｕ，Ｃｒ，Ｃｏ，Ｆｅ，Ｎｉ，Ｇａの中の何れか１つを含むことを第６の特徴とする。
上記第１〜第４の特徴の本発明に係る不揮発性半導体記憶装置の製造方法は、前記金属酸化物がＴｉの酸化物またはＮｉの酸化物であることを第７の特徴とする。
上記特徴の不揮発性半導体記憶装置の製造方法によれば、可変抵抗素子の抵抗値のバラツキを小さくできる。これによって、当該可変抵抗素子を含む不揮発性半導体記憶装置を構成した場合に、回路動作マージンが大きくなり、安定したメモリ動作が可能となり、更に、不良率を低減することが可能となる。
以下、本発明に係る不揮発性半導体記憶装置の製造方法（以下、適宜「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
図１は、本発明方法におけるメモリセルアレイを形成するための平面レイアウト図であり、下部電極配線Ｂの配線パターンを定義する領域Ｒ１と、上部電極配線Ｔの配線パターンを定義する領域Ｒ２を夫々示している。当該平面レイアウト図は、従来のクロスポイント構造のメモリセルアレイの平面レイアウト図と同じであり、上部電極配線Ｔと下部電極配線Ｂの交差部分（クロスポイント部分）に、上部電極と下部電極の間にデータを蓄積するための可変抵抗体を形成してなる可変抵抗素子がマトリクス状に配置されている。尚、以下の実施形態では、メモリセルの可変抵抗体として巨大磁気抵抗効果を有するＣＭＲ材料（例えばＰＣＭＯ：Ｐｒ０．７Ｃａ０．３ＭｎＯ３ ）薄膜を用いてクロスポイント構造のメモリセル及びメモリセルアレイを構成したＲＲＡＭを一例として、そのメモリセルアレイ構成の具体的な製造方法を示す。
〈第１実施形態〉
本発明方法の一実施形態について図２及び図３を基に説明する。ここで、図２及び図３は、本実施形態における本発明方法の各工程を順に示している。図２及び図３は、図１のＸ−Ｘ´に沿った垂直断面図と、図１のＹ−Ｙ´に沿った垂直断面図を、夫々示している。尚、本発明において「垂直」は、特に断らない限り、半導体基板１１の表面に対して垂直な場合を意味する。
本発明方法の一実施形態について図２及び図３を基に説明する。ここで、図２及び図３は、本実施形態における本発明方法の各工程を順に示している。図２及び図３は、図１のＸ−Ｘ´に沿った垂直断面図と、図１のＹ−Ｙ´に沿った垂直断面図を、夫々示している。尚、本発明において「垂直」は、特に断らない限り、半導体基板１１の表面に対して垂直な場合を意味する。
先ず、従来の製造方法と同様に、トランジスタ回路等（図示せず）を形成したシリコン半導体基板１１上に、メモリセル下の層間絶縁膜としてＢＰＳＧ膜１２を１３００ｎｍの膜厚で形成し、ＣＭＰ法により６００ｎｍまで研磨し、表面を平坦化する。続いて、図２（ａ）に示すように、下部電極配線ＢとなるＰｔ膜１３（第１電極膜に相当）を全面にスパッタする。本実施形態では、膜厚が２００ｎｍとなるようにＰｔ膜１３を堆積した。
続いて、図２（ｂ）に示すように、フォトリソグラフィの手法によってストライプ状（ライン＆スペース）にパターンニングしたレジストＲ１をマスクとして、Ｐｔ膜１３をエッチングすることにより、下部電極配線Ｂを形成する。本実施形態では、ライン幅０．３μｍ、スペース幅０．３μｍのストライプ状のレジストパターンを用いて、エッチングを行った。
引き続き、レジストＲ１を除去した後、図２（ｃ）に示すように、絶縁膜であるシリコン酸化膜１４を全面に堆積する。シリコン酸化膜１４の膜厚は、下部電極配線Ｂ間を埋め込むのに十分な膜厚にする。本実施形態では、膜厚が４００ｎｍとなるようにシリコン酸化膜１４を堆積した。
引き続き、ＣＭＰ法によりシリコン酸化膜１４を下部電極配線Ｂの表面レベルまで研磨する研磨工程を実行する。以上が、下部電極配線Ｂを形成する下部電極配線形成工程である。
研磨工程の結果、図２（ｄ）に示すように、下部電極配線Ｂ間をシリコン酸化膜１４で埋め込み、埋め込まれたシリコン酸化膜１４の表面と下部電極配線Ｂの表面を略同じ高さに平滑化することにより、表面全体が略一様な平面状の構造が形成される。
引き続き、図３（ｅ）に示すように、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３ ）を材料とする可変抵抗体１８を下部電極配線Ｂとシリコン酸化膜１４の表面に膜厚が１００ｎｍとなるようにスパッタリング形成する。スパッタリング条件は、例えば、Ａｒガス流量２１０ｓｃｃｍ、圧力２０ｍＴｏｒｒ、基板温度６７０℃である。反応室内に導入されるガスはＡｒのみであり、無酸素雰囲気で形成されるＰＣＭＯ膜は結晶化した膜になる。また可変抵抗体１８としては、ＴｉＯ２やＮｉＯ等の酸化物もＴｉＯ２ターゲットやＮｉＯターゲットを前記スパッタリング条件と同一の条件でＴｉＯ２膜やＮｉＯ膜を形成して使用することが可能である。尚、ＰＣＭＯ膜１８は、Ｐｒ１−ＸＣａＸ［Ｍｎ１−ＺＭＺ］Ｏ３（但し、０≦ｘ≦１，０≦ｚ＜１）で表される系の酸化物である。ＭはＴａ，Ｔｉ，Ｃｕ，Ｃｒ，Ｃｏ，Ｆｅ，Ｎｉ，Ｇａの中の何れか１つを含むことが望ましい。
引き続き、図３（ｆ）に示すように、ＰＣＭＯ膜１８上に、上部電極ＴとなるＰｔ膜１６をスパッタリング法で形成する。また、本実施形態では、Ｐｔ膜１６の膜厚は１００ｎｍとした。
その後、フォトリソグラフィの手法によって、Ｐｔ膜１６上の上部電極Ｔとなる領域に、上部電極パターンに基づいて、図３（ｇ）に示すようなレジストＲ２を形成する。そして、このレジストＲ２をマスクとして、Ｐｔ膜１６及びＰＣＭＯ膜１８をドライエッチング法により同時にエッチングし、その後レジスト除去して、図３（ｇ）に示すような上部電極Ｔ（Ｐｔ膜１６）及び可変抵抗体（ＰＣＭＯ膜１８）を形成する。
更に、その後、図３（ｈ）に示すように、ＳｉＯ２膜１７をＣＶＤ法により４００ｎｍ堆積する。そして、回路動作に必要なコンタクトホールおよびメタル配線工程を施し完成となる（図示せず）。
尚、上述したＰＣＭＯ膜１８のスパッタリング条件はこれに限られたものではなく、安定したスパッタリングが行われ、ＰＣＭＯ膜１８が結晶化すれば良く、スパッタリングガスにはＡｒ以外の希ガス元素、例えばＨｅ、Ｎｅ、Ｋｒ、Ｘｅを用いても良い。また基板温度はＰＣＭＯ膜が安定に結晶化する５００℃〜８００℃の範囲内であることが望ましい。
本発明方法及び従来技術により形成された不揮発性半導体記憶装置の抵抗値分布を図４に、また、本発明方法及び従来技術により形成された不揮発性半導体記憶装置の抵抗値のチップ内バラツキを図５に示す。
図４は、本発明方法及び従来技術によって半導体基板上に形成されたＰＣＭＯ膜の抵抗分布を示している。尚、スパッタリング成膜温度はいずれも６７０℃である。図４に示すように、上記実施形態のＡｒガスを用いたスパッタリング条件では、抵抗値の分布を測定した結果、２０〜６０ＫΩになり、可変抵抗体として適切な抵抗値が得られた。また、従来技術に係る酸素雰囲気でのスパッタリング条件では、抵抗値の分布を測定した結果、１〜１０ＫΩが得られた。即ち、従来方法の場合は抵抗値の分布が１桁以上に渡り広がっているが、本発明の場合その分布が狭まっておりバラツキが大きく改善されていることがわかる。従って、本発明方法によるスパッタリング条件の方が抵抗値の分布のばらつきの改善が得られたと言える。
続いて、図５は、本発明方法及び従来技術によって形成されたＰＣＭＯ膜の抵抗値のウエハ内のバラツキを示している。ここで、ウエハ内のバラツキは、ウエハ内の抵抗値の標準偏差の３σと抵抗値の平均値を用い、３σ／抵抗値の平均値をバラツキとして示した。図５に示すように、本発明方法によるＡｒガスを用いたスパッタリング条件と従来の酸素雰囲気でのスパッタリング条件の場合の抵抗値分布を比較すると、本発明方法の場合のチップ内のばらつきは８〜４０％程度であるのに対し、従来の方法では４０〜２００％程度である。即ち、チップ内のバラツキも、従来技術に対し、本発明方法の場合は、１０分の１程度に減少しており、本発明方法による無酸素雰囲気でのスパッタリング条件を使用することで、抵抗値のバラツキの大幅な低減が図れたと言える。
このように、抵抗値のバラツキが大幅に低減されたのはＰＣＭＯ膜の結晶化度が非常に高くなっていることに起因している。これはスパッタリング時に酸化性ガスである酸素を含まず、Ａｒガスのみでスパッタリングしているために結晶化温度が低下しているためである。ＴｉＯ２やＮｉＯについても同様にＡｒガスのみでスパッタリングすると結晶化温度が低下するので、結晶化度が高い膜が形成できるので抵抗値のバラツキを低減することができる。またＴｉＯ２やＮｉＯについてもスパッタリングガスにはＡｒ以外の希ガス元素、例えばＨｅ、Ｎｅ、Ｋｒ、Ｘｅを用いても良い。従って、本発明方法によれば、バラツキが極めて小さく、その結果として、動作マージンが十分に確保できる良好な不揮発性半導体記憶装置の実現が可能である。
１１：半導体基板（シリコン基板）
１２：層間絶縁膜（ＢＰＳＧ膜）
１３：Ｐｔ膜
１４：シリコン酸化膜
１５：可変抵抗体
１６：Ｐｔ膜
１７：層間絶縁膜
１８：可変抵抗体
Ｂ： 下部電極配線
Ｔ： 上部電極配線
Ｒ１：レジスト
Ｒ２：レジスト
１２：層間絶縁膜（ＢＰＳＧ膜）
１３：Ｐｔ膜
１４：シリコン酸化膜
１５：可変抵抗体
１６：Ｐｔ膜
１７：層間絶縁膜
１８：可変抵抗体
Ｂ： 下部電極配線
Ｔ： 上部電極配線
Ｒ１：レジスト
Ｒ２：レジスト
Claims (7)
- 上部電極と下部電極の間にデータを蓄積するための可変抵抗体を形成してなる可変抵抗素子を備えてなる不揮発性半導体記憶装置の製造方法であって、
金属酸化物を、酸素を含まない雰囲気中でスパッタリングし、前記可変抵抗体を形成する可変抵抗体形成工程を実行することを特徴とする不揮発性半導体記憶装置の製造方法。 - 同方向に延伸する複数の上部電極配線と前記上部電極配線の延伸方向と直交する方向に延伸する複数の下部電極配線を備え、前記上部電極配線と前記下部電極配線の間にデータを蓄積するための可変抵抗体を形成してなる可変抵抗素子をマトリクス状に配列してなるクロスポイント構造のメモリセルアレイを備える不揮発性半導体記憶装置の製造方法であって、
前記複数の下部電極配線上に、金属酸化物を、酸素を含まない雰囲気中でスパッタリングし、前記可変抵抗体を形成する可変抵抗体形成工程を実行することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記スパッタリングは、Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ、Ｘｅの何れか１つをスパッタリングガスとして用いることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置の製造方法。
- 前記スパッタリングの成膜温度範囲が、５００℃〜８００℃であることを特徴とする請求項１乃至３の何れか１項に記載の不揮発性半導体記憶装置の製造方法。
- 前記金属酸化物が、一般式Ｐｒ１−ＸＣａＸ［Ｍｎ１−ＺＭＺ］Ｏ３（但し、０≦ｘ≦１，０≦ｚ＜１）で表される系の酸化物であることを特徴とする請求項１乃至４の何れか１項に記載の不揮発性半導体記憶装置の製造方法。
- 前記一般式中のＭはＴａ，Ｔｉ，Ｃｕ，Ｃｒ，Ｃｏ，Ｆｅ，Ｎｉ，Ｇａの中の何れか１つを含むことを特徴とする請求項５に記載の不揮発性半導体記憶装置の製造方法。
- 前記金属酸化物がＴｉの酸化物またはＮｉの酸化物であることを特徴とする請求項１乃至４の何れか１項に記載の不揮発性半導体記憶装置の製造方法。
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