JP2007129565A - ローパスフィルタ - Google Patents

Abstract

【課題】ローパスフィルタの高域阻止特性を実現するための第１のインダクタとトラップ特性を実現するための第２インダクタとの電磁結合を防止してトラップ位置の変動を防止すること。
【解決手段】多層配線板内にインダクタＬ１，Ｌ２，Ｌ３を形成する複数の導体パターン１１〜１７を形成すると共に、インダクタＬ１を形成する誘電体層（４０ｂ〜４０ｄ）とインダクタＬ３を形成する誘電体層４０ｇとの間の誘電体層４０ｅを挟んで第１及び第２の電極層２１，２２を対向配置してキャパシタＣを形成する。インダクタＬ１，Ｌ２とインダクタＬ３との間にキャパシタＣを配置し、キャパシタＣの一方の電極である第１の電極層２１をグラウンド層とした。
【選択図】図１

Description

本発明は、インダクタとキャパシタを多層配線板内に構成した電子機器に係り、特に高周波側にトラップを設けたローパスフィルタに関する。

ローパスフィルタは、所要周波数帯域よりも高域側に発生する不要な周波数成分を除去するために用いることができる。例えば、携帯電話機の送信回路において、パワーアンプで電力増幅してアンテナから送信する場合、データ送信に用いる希望周波数に対して２倍、３倍の周波数にも不要周波数成分が発生する。図４に示すように、希望周波数よりも高域側を阻止帯域に設定したローパスフィルタにおいて、不要周波数成分に相当する周波数位置にトラップを設けることにより、非常に効率良く不要周波数成分を除去することができる。

図５はトラップを設けたＬＣローパスフィルタの構成例を示す図である。同図に示すＬＣローパスフィルタは、入力端子Ｖinと出力端子Ｖoutとの間に形成された信号線路上にインダクタＬ１とインダクタＬ２とが直列に接続され、インダクタＬ１とインダクタＬ２との接続点がキャパシタＣを介してグラウンドに接続されたＴ型フィルタを構成している。そして、インダクタＬ１及びインダクタＬ２の接続点とキャパシタＣとの間にインダクタＬ３を設け、信号線路とグラウンドとの間にＬＣ直列共振回路を構成している。かかるＬＣローパスフィルタにおいて、ＬＣ直列共振回路の共振周波数を図４に示すトラップ位置に設定することで、同図に示すトラップを設けることができる。

ところで、最近は上記ローパスフィルタを備えた電子機器の小型化・高密度化を図るため、上記ローパスフィルタと他の回路素子を多層配線板内に構成する傾向にある。

図６は上記ローパスフィルタを構成した多層配線板を横から見た概念図である。この多層配線板は、複数の誘電体層（不図示）を積層してなり各誘電体層上に導体パターンなどを形成して構成される。第１〜第３の導体パターン１０１〜１０３を、多層配線板において隣接した各誘電体層上に形成している。また、第１〜第３の導体パターン１０１〜１０３と同一誘電体層上にそれぞれ隣接して第４〜第６の導体パターン１０４〜１０６を形成している。複数の誘電体層に亙って形成された第１〜第３の導体パターン１０１〜１０３でインダクタＬ１を構成し、第４〜第６の導体パターン１０４〜１０６でインダクタＬ２を構成している。インダクタＬ２（第４〜第６の導体パターン１０４〜１０６）の形成領域の下方に、インダクタＬ３となる第７及び第８の導体パターン１０７及び１０８を形成している。第６の導体パターン１０６の端部と第７の導体パターン１０７の一部とをビアホール１１０を介して導通接続している。また、多層配線板の最下層の基板上に形成したグラウンドとなる電極層１２０と、その上の誘電体層上に形成された電極１０９とでキャパシタＣを構成している。キャパシタＣの一方の電極となる電極１０９と第８の導体パターン１０８とをビアホール１１１を介して導通接続している。

以上のように、インダクタＬ１、Ｌ２、Ｌ３及びキャパシタＣを多層配線板内に構成することにより、図４に示すようなトラップを有する周波数特性のローパスフィルタを構成することができる。
特開平７−３１２５６８号公報

しかしながら、図６に示す多層配線板では、信号線路上に直列に接続されたインダクタＬ２とＬＣ直列共振回路のインダクタ成分を構成しているインダクタＬ３とが上下に近接して配置されるので、インダクタＬ２とインダクタＬ３とが電磁結合してインダクタＬ３のインダクタ値が変化する可能性がある。インダクタＬ３のインダクタ値はトラップ位置を決める重要な要素であるので、インダクタ値が変化するとトラップ位置が変化して不要周波数成分を効果的に除去できなくなる問題がある。

本発明は、かかる点に鑑みてなされたものであり、ローパスフィルタを構成する多層配線板において第１のインダクタと第２のインダクタとを上下に配置しても、インダクタ間の電磁結合を防止でき、所望の周波数位置に設けたトラップの変動を防止できるローパスフィルタ特性を実現できるローパスフィルタを提供することを目的とする。

本発明のローパスフィルタは、複数の配線板が積層された多層配線板と、前記配線板のいずれかに設けられ前記多層配線板に少なくとも第１及び第２のインダクタを形成する複数の導体パターンと、前記第１のインダクタを形成する導体パターンが設けられた配線板と前記第２のインダクタを形成する導体パターンが設けられた配線板との間に配置された配線板を挟んで対向配置され当該配線板と共にキャパシタを形成する第１及び第２の電極とを具備し、前記多層配線板において前記第１のインダクタと前記第２のインダクタとの間に前記キャパシタを配置したことを特徴とする。

この構成によれば、多層配線板において、第１のインダクタと第２のインダクタとの間にキャパシタの第１及び第２の電極が配置されるので、キャパシタの電極面で磁束が遮断され、第１のインダクタと第２のインダクタとの電磁結合を抑制することができる。

また本発明は、上記ローパスフィルタにおいて、前記キャパシタの一方の電極を形成する第１の電極又は第２の電極がグラウンド層であることを特徴とする。これにより、キャパシタの一方の電極をグラウンド層とするので、別にグラウンド層として１層設ける必要がなく、層数を増加することなくインダクタ間の電磁結合を防止することができる。

また本発明は、上記ローパスフィルタにおいて、前記第１のインダクタを形成する導体パターンを入力端子から入力された高周波信号を出力端子から出力する信号線路の一部に直列に接続し、前記信号線路とグラウンドとの間に前記第２のインダクタと前記キャパシタとを前記キャパシタの一方の電極をグラウンド側にして直列に接続したことを特徴とする。
また本発明は、前記導体パターンが第３のインダクタを形成し、前記第１のインダクタの端部と前記第３のインダクタの端部とを接続し、前記第３のインダクタを信号線路に直列に接続したことを特徴とする。

本発明によれば、ローパスフィルタを構成する多層配線板において第１のインダクタと第２のインダクタとを上下に配置しても、インダクタ間の電磁結合を防止でき、所望の周波数位置に設けたトラップの変動を防止できるローパスフィルタ特性を実現できる。

以下、本発明の一実施の形態に係るローパスフィルタについて添付図面を参照して詳細に説明する。

本実施の形態に係るローパスフィルタは、図５に示すローパスフィルタと同一の回路構成を有するものとして説明するが、本発明は図５に示す回路構成に限定されるものではない。

図１は本実施の形態に係るローパスフィルタを構成する多層配線板を横から見た概念図である。同図には、主にインダクタＬ１，Ｌ２，Ｌ３を構成する導体パターン及びキャパシタを構成する電極層が抜き出されて概念的に図示されている。本実施の形態は、ＬＴＣＣ（Low Temperature Co-fired Ceramic）内にローパスフィルタを構成しており、ローパスフィルタを構成する多層配線板は複数の誘電体層を積層して構成している。

図１に示すように、第１のインダクタとなるインダクタＬ１を構成する第１〜第３の導体パターン１１〜１３が基板積層方向に対向配置され、第３のインダクタとなるインダクタＬ２を構成する第４〜第６の導体パターン１４〜１６が基板積層方向に対向配置されている。第１の導体パターン１１と第４の導体パターン１４、第２の導体パターン１２と第５の導体パターン１５、第３の導体パターン１３と第６の導体パターン１６は、それぞれ同一の誘電体層上に形成されている。インダクタＬ１及びインダクタＬ２の下方の誘電体層上に、第２のインダクタとなるインダクタＬ３を構成する第７の導体パターン１７が形成されている。

本実施の形態は、入力端子Ｖinと出力端子Ｖout間に形成される信号線路上に直列に接続されるインダクタＬ１及びＬ２と、ＬＣ直列共振回路のインダクタ成分となるインダクタＬ３との間に、グラウンドを構成する第１の電極層２１と該第１の電極層２１に誘電体層を挟んで対向配置される第２の電極層２２とが配置されている。第１の電極層２１と第２の電極層２２とその間の誘電体層とでキャパシタＣを構成している。

第１の導体パターン１１及び第１の導体パターン１１と同一段にある第４の導体パターン１４との接続点から第７の導体パターン１７に掛けてビアホール３１が形成されている。ビアホール３１によってインダクタＬ１及びＬ２側とインダクタＬ３側とを導通接続する回路構成を実現している。また、第２の電極層２２と第７の導体パターン１７とがビアホール３２を介して導通している。ビアホール３２によってインダクタＬ３の他端がキャパシタＣの一方の電極に接続された回路構成を実現している。

なお、インダクタＬ１及びＬ２とインダクタＬ３との間に配置されたグラウンドを構成する第１の電極層２１は、ビアホール３３を介して基板最下段の基板面上に形成された第３の電極層２３に導通している。さらに、図１では示されていないが、基板底面に形成されたグランウンド端子に対して第３の電極層２３が導通している。また、基板底面に入力端子Ｖin及び出力端子Ｖoutが形成されていて、入力端子Ｖinに対して第１の導体パターン１１の一端がビアホールを介して導通し、出力端子Ｖoutに対して第４の導体パターン１４の一端がビアホールを介して導通している。また、図１においてビアホール３１〜３３は接続関係の説明のために示したに過ぎず、正確な配置関係を示すものではない。

図２は上記ローパスフィルタの多層配線板を構成する各誘電体層の平面図である。本実施の形態における多層配線板は、基板上面から基板底面に掛けて第１〜第８の誘電体層４０ａ〜４０ｈを積層して構成されている。

第１の誘電体層４０ａは、一方の面が基板上面を形成しており各種回路素子を取り付けるランドを構成している。第２の誘電体層４０ｂの上面には、第１及び第４の導体パターン１１及び１４が形成されている。第１の導体パターン１１は、第２の誘電体層４０ｂの上面の左半分に形成されており、その一端は第３の誘電体層４０ｃに連通するビアホール４１の先端に導通接続されている。第４の導体パターン１４は、第２の誘電体層４０ｂの上面の右半分に形成されており、その一端は第３の誘電体層４０ｃに連通するビアホール４２の先端に接続されている。第１の導体パターン１１及び第４の導体パターン１４の他端は互いに連結されており、当該連結点が第７の誘電体層４０ｇに連通するビアホール３１の先端に導通接続されている。

第３の誘電体層４０ｃの上面には、第２及び第５の導体パターン１２及び１５が形成されている。第２の導体パターン１２は、第３の誘電体層４０ｃの上面の左半分に形成されており、その一端はビアホール４１を介して第１の導体パターン１２の一端に導通接続している。第２の導体パターン１２の他端は第４の誘電体層４０ｄに連通するビアホール４３の先端に導通接続している。第５の導体パターン１５は、第３の誘電体層４０ｃの上面の右半分に形成されており、その一端はビアホール４２を介して第４の導体パターン１４の一端に導通接続されている。第５の導体パターン１５の他端は第４の誘電体層４０ｄに連通するビアホール４４の先端に導通接続している。

第４の誘電体層４０ｄの上面には、第３及び第６の導体パターン１３及び１６が形成されている。第３の導体パターン１３は、第４の誘電体層４０ｄの上面の左半分に形成されており、その一端はビアホール４３を介して第２の導体パターン１２の一端に導通接続している。第３の導体パターン１３の他端は、第８の誘電体層４０ｈの基板底面に連通したビアホール４５を介して基板底面に形成した入力端子Ｖinに導通接続している。第６の導体パターン１６は、第４の誘電体層４０ｄの上面の右半分に形成されており、その一端はビアホール４４を介して第５の導体パターン１５の一端に導通接続している。第６の導体パターン１６の他端は、第８の誘電体層４０ｈの基板底面に連通したビアホール４６を介して基板底面に形成した出力端子Ｖoutに導通接続している。

すなわち、第２〜第４の誘電体層４０ｂ〜４０ｄに掛けて、直列接続された第１〜第３の導体パターン１１〜１３がコイル状に旋回形成されると共に直列接続された第４〜第６の導体パターン１４〜１６がコイル状に旋回形成されている。インダクタＬ１の入力側端部となる第３の導体パターン１３の端部に基板底面の入力端子Ｖinが接続される一方、インダクタＬ２の出力側端部となる第６の導体パターン１６の端部に基板底面の出力端子Ｖoutが接続される。最上段に位置する第１の導体パターン１１と第４の導体パターン１４とが接続されている。したがって、入力端子Ｖinから入力した高周波信号が第３、第２、第１の導体パターン１３，１２，１１の順に通過し、さらに第４、第５、第６の導体パターン１４，１５，１６の順に通過して出力端子Ｖoutから出力される。

第５の誘電体層４０ｅの上面には、グラウンドとなる第１の電極層２１が形成されている。上記した通り第１〜第３の導体パターン１１〜１３は各誘電体層における左半分の領域に形成され、第４〜第６の導体パターン１４〜１６各誘電体層における右半分の領域に形成されている。グラウンドとなる第１の電極層２１は、第５の誘電体層４０ｅの上面における左半分及び右半分の領域を含む範囲に亘って形成されている。すなわち、第１の電極層２１は、第１〜第３の導体パターン１１〜１３からなるインダクタＬ１並びに第４〜第６の導体パターン１４〜１６により構成されるインダクタＬ２の下面全体を覆う面積を有している。なお、第１の電極層２１の面積及び形状は、インダクタＬ１及びＬ２とインダクタＬ３との電磁結合を抑制できる面積及び形状であれば良く、図２に示すものに限定されない。例えば、少なくともインダクタＬ３を構成する導体パターン１７の上面を覆う面積が確保されていれば、インダクタＬ１、Ｌ２の下面全体を覆っていなくても、インダクタＬ３との電磁結合を抑制する効果を得ることができる。また、第１の電極層２１の一部は、第８の誘電体層４０ｈに連通するビアホール３３の先端に導通接続されている。

第６の誘電体層４０ｆの上面には、グラウンドとなる電極層２１との間にキャパシタＣを構成する第２の電極層２２が形成されている。すなわち、第５の誘電体層４０ｅを挟んで、一方の側にキャパシタＣの一方の電極となる第１の電極層２１が形成され、他方の側にキャパシタＣの他方の電極となる第２の電極層２２が形成されている。第２の電極層２２の一部は、第７の誘電体層４０ｇに連通するビアホール３２の先端に導通接続されている。

第７の誘電体層４０ｇの上面には、第７の導体パターン１７が形成されている。第７の導体パターン１７の一端はビアホール３１を介して第２の誘電体層４０ｂに連通し第１及び第２の導体パターン１１，１４の連結点に導通している。また、第７の導体パターン１７の他端はビアホール３２を介して第６の誘電体層４０ｆの第２の電極層２２に導通している。

第８の誘電体層４０ｈの上面には、第３の電極層２３が形成されており、第８の誘電体層４０ｈの下面となる基板底面には入力端子Ｖin、出力端子Ｖout、第１のグラウンド端子２４及び第２のグラウンド端子２５が形成されている。第３の電極層２３と第１及び第２のグラウンド端子２４，２５とはビアホール４７ａ〜４７ｃを介して導通している。

なお、本実施の形態では、第１〜第６の導体パターン１１〜１６を銀の金属膜で形成しているが、その他の導電性材料で形成することもできる。

以上のように構成されたローパスフィルタの多層配線板では、第２〜第４の誘電体層４０ｂ〜４０ｄにおいてインダクタＬ１（導体パターン１１〜１３）とインダクタＬ２（導体パターン１４〜１６）を水平方向に並べて配置している。また、第２〜第４の誘電体層４０ｂ〜４０ｄに対して下方（基板底面側）となる第７の誘電体層４０ｇの上面にローパスフィルタの周波数特性にトラップを設けるＬＣ直列共振回路のインダクタ成分であるインダクタＬ３（導体パターン１７）を形成している。

一方、キャパシタＣの一方の電極を構成する第１の電極層２１は、ビアホール３３、第３の電極層２３及びビアホール４７ａ〜４７ｃを介してグラウンド端子２４，２５に接続されている。このため、第１〜第６の導体パターン１１〜１６と第７の導電パターン１７との間に配置された第１の電極層２１はグラウンドと同電位になる。

多層配線板の基板底面に設けた入力端子Ｖinに高周波信号を入力した場合、インダクタＬ１及びＬ２として機能する第１〜第３の導体パターン１１〜１３、並びに第４〜第６の導体パターン１４〜１６を高周波信号が通過する。このとき、第１〜第３の導体パターン１１〜１３からなるインダクタＬ１で発生した磁束の一部が第７の導体パターン１７で構成されるインダクタＬ３の方向へ向かい、第４〜第６の導体パターン１４〜１６からなるインダクタＬ２で発生した磁束の一部がインダクタＬ３の方向へ向かうこととなる。第７の導体パターン１７においても、一端部となるビアホール３１から入力した高周波信号が他端部となるビアホール３２から出力される。このとき、第７の導体パターン１７から発生した磁束の一部がインダクタＬ１及びＬ２の配置された上方へ向かう。

本実施の形態においてもインダクタＬ１及びＬ２とインダクタＬ３とが上下に配置されるが、インダクタＬ１及びＬ２からインダクタＬ３へ向かう磁束又はその逆方向の磁束が発生したとしても、その中間にグラウンドと同電位に保たれた第１の電極層２１（グラウンド）が配置されている。このため、第１の電極層２１によって磁束は遮断され、インダクタＬ１とインダクタＬ３との電磁結合、並びにインダクタＬ２とインダクタＬ３との電磁結合を防止することができる。

このように、本実施の形態によればローパスフィルタの高帯域の減衰特性を実現するためのインダクタＬ１及びＬ２と所望の周波数位置にトラップを設けるためのインダクタ成分であるインダクタＬ３との電磁結合を防止できるので、所望の周波数位置にトラップを設けたローパスフィルタ特性を実現できる。

また本実施の形態によれば、電磁結合を防止すべきインダクタ間に、キャパシタＣの一方の電極であってグラウンド層となる第１の電極層を配置したので、インダクタの電磁結合防止のために別に電磁結合防止用の遮断層を設ける必要がなく、基板全体での層数を増大させること無く所望のフィルタ特性を実現できる。

以上の説明では、入力端子Ｖinと出力端子Ｖoutとの間の信号線路に２つのインダクタＬ１及びＬ２を接続し、その接続点とグラウンドとの間にキャパシタＣを挿入したローパスフィルタを例示したが、本発明はその他の回路構成を有するローパスフィルタにも適用可能である。

例えば、図３に示すように入力端子Ｖinと出力端子Ｖoutとの間の信号線路に１つのインダクタＬ１を直列に接続し、インダクタＬ１の出力側端とグラウンドとの間にキャパシタＣを挿入したローパスフィルタを構成し、インダクタＬ１の出力側端とキャパシタＣとの間にインダクタＬ３を接続してＬＣ直列共振回路を構成する。

このようなローパスフィルタを構成する多層配線板において、インダクタＬ１を構成する導体パターンとインダクタＬ３を構成する導体パターンとの間にキャパシタＣの電極層を配置する。キャパシタＣの一方の電極はグラウンド電位にされるので、前述したようにグラウンド層をキャパシタＣのグラウンド側の電極とすることが望ましい。このように、インダクタＬ１を構成する導体パターンとインダクタＬ３を構成する導体パターンとの間にキャパシタＣの電極層を配置することにより、インダクタＬ１、Ｌ３間の電磁結合を防止することができる。

本発明は、高域減衰特性を有すると共に所望の周波数位置にトラップを設けたローパスフィルタに適用可能である。

本発明の一実施の形態に係るローパスフィルタの素子断面構造を示す概念図 上記一実施の形態に係るローパスフィルタを構成する多層配線板を各層毎に分けた平面図 ＬＣローパスフィルタの回路構成図 トラップを設けたローパスフィルタのフィルタ特性図 Ｔ型のローパスフィルタの回路構成図 図５に示すローパスフィルタの素子断面構造を示す概念図

符号の説明

Ｌ１、Ｌ２、Ｌ３ インダクタ
Ｃ キャパシタ
Ｖin 入力端子
Ｖout 出力端子
１１〜１６ 第１〜第６の導体パターン
１７ 第７の導体パターン
２１ 第１の電極層
２２ 第２の電極層
２３ 第３の電極層
２４ 第１のグラウンド端子
２５ 第２のグラウンド端子
３１〜３３、４１〜４６、４７ａ〜４７ｃ ビアホール
４０ａ〜４０ｈ 第１〜第８の誘電体層

Claims (4)

1. 複数の配線板が積層された多層配線板と、
   前記配線板のいずれかに設けられ前記多層配線板に少なくとも第１及び第２のインダクタを形成する複数の導体パターンと、
   前記第１のインダクタを形成する導体パターンが設けられた配線板と前記第２のインダクタを形成する導体パターンが設けられた配線板との間に配置された配線板を挟んで対向配置され当該配線板と共にキャパシタを形成する第１及び第２の電極と、
   を具備し、
   前記多層配線板において前記第１のインダクタと前記第２のインダクタとの間に前記キャパシタを配置したことを特徴とするローパスフィルタ。
2. 前記キャパシタの一方の電極を形成する第１の電極又は第２の電極がグラウンド層であることを特徴とする請求項１記載のローパスフィルタ。
3. 前記第１のインダクタを形成する導体パターンを入力端子から入力された高周波信号を出力端子から出力する信号線路の一部に直列に接続し、前記信号線路とグラウンドとの間に前記第２のインダクタと前記キャパシタとを前記キャパシタの一方の電極をグラウンド側にして直列に接続したことを特徴とする請求項１又は請求項２記載のローパスフィルタ。
4. 前記導体パターンが第３のインダクタを形成し、
   前記第１のインダクタを形成する導体パターンの端部と前記第３のインダクタを形成する導体パターンの端部とを接続し、前記第３のインダクタを信号線路に直列に接続したことを特徴とする請求項１から請求項３のいずれかに記載のローパスフィルタ。

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