JP2004087524A - 回路基板およびこれを用いた電子機器 - Google Patents
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Abstract
【課題】インダクタとキャパシタを含む回路に関し、通常の回路基板製造技術を用いて製造可能な小型な回路を提供する。
【解決手段】回路基板に二つのスパイラルインダクタを形成し、それぞれの最外周部が向かい合うように配置する。そのスパイラルインダクタの最外周部にビアを接続してキャパシタンスを増大させる。以上の回路基板構造において、スパイラルインダクタの最外周部同士を対向電極としたキャパシタと、スパイラルインダクタの最外周部に形成したビア同士を対向電極とするキャパシタを構成する。
【選択図】 図１
【解決手段】回路基板に二つのスパイラルインダクタを形成し、それぞれの最外周部が向かい合うように配置する。そのスパイラルインダクタの最外周部にビアを接続してキャパシタンスを増大させる。以上の回路基板構造において、スパイラルインダクタの最外周部同士を対向電極としたキャパシタと、スパイラルインダクタの最外周部に形成したビア同士を対向電極とするキャパシタを構成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、小型なＬＣ回路を有する回路基板、およびこの回路基板を用いた電子機器に関するものである。
【０００２】
【従来の技術】
近年、電子機器の小型化の要求に伴い、インダクタ・キャパシタを含むＬＣ回路の小型化が求められている。従来ＬＣ回路を回路基板に形成する際、インダクタ・キャパシタの個別部品を用いたり、一つの配線パターンでインダクタとキャパシタを形成するＬＣ複合部品を用いたりして回路を実現することが行われてきた。
【０００３】
インダクタ・キャパシタをそれぞれ個別部品として回路を実現する例としては、図２９に示されるような特開２００１−２６７１２８に開示されたものがある。図２９（ａ）は回路図、図２９（ｂ）は積層工法を用いたときの構造斜視図を示したものである。図２９（ａ）において、１，２，３は入出力端子、４，５，６はインダクタ、７，８，９はコンデンサであり、インダクタ４とコンデンサ７およびインダクタ６およびコンデンサ９は所望の周波数において共振するように設定されて合波・分波器として動作する。一方、図２９（ｂ）は図２９（ａ）に示した回路を具現化したときの一例で、１０は誘電体シート、１１，１３はスパイラルパターン、１２ａ，１２ｂ，１４はコンデンサパターンである。同図において、スパイラルパターン１３は図２９（ａ）のインダクタ４に相当し、スパイラルパターン１１は図１のインダクタ６に相当したものである。この特開２００１−２６７１２８号公報に開示されている技術は、スパイラルインダクタとこれに対向するコンデンサとの組合せを２つ以上有し、該スパイラルインダクタの巻き方向を同一にすることで、減衰特性およびフィルタ間のアイソレーション特性に優れた高周波積層電子部品を得るものである。
【０００４】
インダクタとキャパシタの複合部品の例としては、特開平１１−３３０８８８、特開平８−１８３７７に開示されたものがある。
【０００５】
図３０は特開平１１−３３０８８８に開示された分布定数型のフィルタ回路である。図３０（ａ）は積層構造図、図３０（ｂ）はその平面図、図３０（ｃ）はラインの重なり部分の等価回路図である。図３０において、１ａ〜１ｈは絶縁層、２ａ〜２ｄ、３ａ〜３ｄはそれぞれ第１、第２の導体２、３を構成する導体層、４ａ〜４ｆは絶縁層１ｂ〜１ｇに設けられた第１の導体の導体層２ａ〜２ｄ間接続用のビアホール、５ａ〜５ｆは絶縁層１ｃ〜１ｈに設けられた第２の導体の導体層３ａ〜３ｄ間接続用のビアホールである。図３０（ｂ）に示すように、第１の導体２の導体層２ａ〜２ｄは直線部ｇと傾斜部ｈとからなる。また、第２の導体３の導体層３ａ〜３ｄも直線部ｉと傾斜部ｊとからなる。
【０００６】
第１の導体２の導体層２ｂ、第２の導体３の導体層３ｂの各直線部ｇ、ｉ間は互いに対向することにより、図３０（ｃ）に示すキャパシタ２０を形成する。また、第１、第２の導体層２ａ〜２ｄ、３ａ〜３ｄそれぞれが、図３０（ｃ）に示すインダクタ２、３として機能する。特開平１１−３３０８８８号公報に開示されている技術は、分布定数型の積層型コモンモードフィルタに関するものであり、第１の導体、第２の導体をそれぞれ２層以上の導体層により形成して積層方向に対向させる事により、導体パターンを形成する面積を広げることなく、積層方向に線路長を確保する事ができ、小型で、十分なインダクタンスを有する分布定数型の積層型コモンモードフィルタを実現できる。
【０００７】
図３１は特開平８−１８３７７に開示された分布定数型のフィルタ回路の一例で、複数の絶縁体層から成る積層体内に、この絶縁体層を介して互いに対向しあう信号ライン導体コイルパターンとグランドライン導体コイルパターンを配置している。前記信号ライン導体コイルパターンは、グランドライン導体コイルパターンと互いに重なりあう四角形状部２１と、四角形状部の一方側の端辺側から延びる２つのインダクタ導体部２２、２３とを有し、且つグランドライン導体コイルパターンは、信号ライン導体コイルパターンと互いに重なりあう四角形状部３１と、四角形状部の他方側の端辺側から延びる２つのインダクタ導体部３２、３３とを有している分布定数型ノイズフィルタである。
【０００８】
このフィルタ回路において、信号ライン導体コイルパターンの四角形状部２１とグランドライン導体コイルパターンの四角形状部３１とが絶縁体層を挟んで対向する部分がキャパシタを構成する。信号ライン導体コイルパターンとグランドライン導体コイルパターンともに、概略四角形状部の端辺より、２つのインダクタ導体部が延びている。従って、夫々のコイルパターンにおける自己インダクタンス値は、その２つのインダクタ導体部の長さで決定されることにより、１次減衰極、二次減衰極の個別の制御が比較的簡単な分布定数型ノイズフィルタを提供するものである。
【０００９】
【発明が解決しようとする課題】
しかしながら、図２９のようにインダクタやキャパシタをそれぞれ個別部品として回路基板に実装する方法では、実装面積が拡大するという問題が存在する。
また、基板上に形成するＬＣ複合部品は分布定数型であり、インダクタンス・キャパシタンスが小さく、所望のインダクタンス・キャパシタンスを得るためには形状の大型化が避けられないという問題が存在する。
【００１０】
例えば、図３０に示すような直線形状の導体では、大きな値のインダクタンスを実現することは困難である。また図３０において、二つの導体層の直線部ｇ、ｉを対向電極とするキャパシタでは大きい容量を実現することも難しく、大容量を得ようとして直線部ｇ、ｉの線路幅を広げるとインダクタンスが小さくなってしまう。このように、大きな容量値を持つインダクタンス・キャパシタンスを実現することがむずかしく、所定のインダクタンス・キャパシタンスを得るためには形状の大型化が避けられない
また、図３１に示すような四角形状の導体を対向させただけのキャパシタでは、樹脂基板のような低誘電率の基板では大容量のキャパシタを得ることが難しく、形状の大型化が避けられない。
【００１１】
本発明は、大容量のインダクタとキャパシタを有する複合部品を含む回路基板を提供し、回路基板の小型化を図ることを目的とする。
【００１２】
【課題を解決するための手段】
本発明の回路基板は、回路基板にスパイラルインダクタを形成し、それぞれの最外周部が向かい合うように、あるいは近接するように配置してキャパシタを構成する。また、本発明では、そのスパイラルインダクタの最外周部にビアを接続してキャパシタンスを増大させることを特徴とする。
【００１３】
本発明の回路基板は、スパイラル状に形成された少なくとも２つの配線パターンである第１の配線パターンと、第２の配線パターンとを有し、前記第１の配線パターンと前記第２の配線パターンのそれぞれの外周部が誘電体を介して対向して構成されるＬＣ回路を含んで構成される。本構成により、該外周部間を対向電極とするキャパシタを構成することができる。
【００１４】
さらに、本発明の回路基板は、前記外周部を、対向面において対向面積を大きくする形状として構成される。
【００１５】
さらに、本発明の回路基板は、前記外周部を、対向面において凹凸を有する形状として構成される。
【００１６】
さらに、前記第１の配線パターンの外周部と、前記第２の配線パターンの外周部との対向距離をキャパシタ容量が増加する距離に制御して構成される。
【００１７】
さらに、本発明の回路基板は、前記第１の配線パターンおよび前記第２の配線パターンのそれぞれの前記外周部の形状をくし型にして構成される。
【００１８】
さらに、本発明の回路基板は、前記第１の配線パターンおよび前記第２の配線パターンのそれぞれの前記外周部にビアを設けて構成される。この構成により、更なるキャパシタ容量の増大を実現できる。
【００１９】
さらに、本発明の回路基板は、前記ビアを磁界の結合を阻害する磁気壁として構成する。
【００２０】
さらに、本発明の回路基板は、前記第１の配線パターンおよび前記第２の配線パターンのそれぞれの外周部の少なくとも一部に対向する少なくともひとつの電極を有する構成とする。
【００２１】
さらに、本発明の回路基板は、前記電極と、前記第１の配線パターンおよび前記第２の配線パターンのそれぞれの外周部の少なくとも一方とが、電気的に接続されて構成される。
【００２２】
さらに、本発明の回路基板は、複数の前記電極を有し、該複数の電極が異なる配線層に配置されて構成される。
【００２３】
さらに、本発明の回路基板は、前記複数の電極が、第１の配線パターンの外周部と電気的に接続された第１の電極と、前記第２の配線パターンの外周部と電気的接続された第２の電極とを含んで構成される。
【００２４】
さらに、本発明の回路基板は、前記第１の配線パターンおよび前記第２の配線パターンのそれぞれの外周部が前記第１の配線パターンおよび前記第２の配線パターンのそれぞれを流れる電流の出力側とする構成とされる。この構成により、特にローパスフィルタに好適に適用できる。
【００２５】
さらに、本発明の回路基板を電子機器に用いることにより、特に携帯型の電子機器などのような小型化を要求される電子機器において、小型化を実現できると共に、所望の特性を得ることができる。
【作用】
２つのスパイラル状に形成されたインダクタの最外周部を互いに向かい合うように、あるいは近接するように配置させ、互いを対向電極とするキャパシタを構成する。このように大きなインダクタンスを実現できるスパイラル状のインダクタを用いてキャパシタを構成することにより所望のインダクタンス・キャパシタンスを得ることができるＬＣ回路を形成する事ができる。
【００２６】
更に、スパイラルインダクタの最外周部にビアを形成したり、スパイラルインダクタの最外周部の電極パターンをくし型にしたり、スパイラルインダクタとは異なる層にインダクタの最外周部と重なり合うように対向電極を形成したりする事により対向面積を増やすことができ、キャパシタの容量を増大することができる。
【００２７】
【発明の実施の形態】
（実施例１）
図１〜図５を参照して本発明の第一の実施例に関するＬＣ回路を内蔵した基板を説明する。本実施例は回路基板の一つの層に二つのスパイラルインダクタを形成し、それぞれのスパイラルインダクタの最外周部にビアを形成し、最外周部同士が向かい合うように配置することによってキャパシタを構成するＬＣ回路に関するものである。
【００２８】
図１（ａ）に本発明のＬＣ回路を内蔵した基板の斜視図を、図１（ｂ）に上面図を示す。
【００２９】
まず、構造について説明する。回路基板には、配線層が３層設けられ、各配線層間には、絶縁層が設けられているプリント基板を用いる。基板の第２の配線層において、ＬＣ回路の入力端子１０１と出力端子１０３との間にスパイラルインダクタ１０５を配置し、同様に入力端子１０２と出力端子１０４との間にスパイラルインダクタ１０６を配置する。二つのスパイラルインダクタは、内側の巻き始めを入力端子に接続し、外側の巻き終わりを出力端子に接続する。第３の配線層は入力端子とスパイラルの内側とを接続するブリッジに使用する。
【００３０】
二つのスパイラルインダクタは、それぞれの最外周部に図１の１０７に示すような導電性のビアを形成する。そして、このビアを有する最外周部が対向するように二つのスパイラルインダクタを配置する。
【００３１】
モジュールの入力端子１０１に入力された信号は、インダクタ１０５を通ってモジュールの出力端子１０３に出力される。同様に、入力端子１０２に入力された信号は、インダクタ１０６を通ってモジュールの出力端子１０４に出力される。
【００３２】
次に、二つのインダクタの最外周部の電界の結合について説明する。図１（ｂ）の線Ａ−Ａ’の断面を図２（ａ）に、図２（ｂ）に本実施例の電界の結合を示す原理図を示す。二つのインダクタの最外周部が互いに配線の側面で対面しており、キャパシタ２０１を有する。このキャパシタの容量はインダクタの最外周部の長さ・線幅・電極厚み・インダクタ間距離を変化させることによって調整できる。さらに、向かい合うビア同士が対向電極となってキャパシタ２０２を構成する。このキャパシタの容量は、インダクタ外周部に形成されたビアの直径・ビアの本数・向かい合うビア同士の距離・プリント基板の絶縁層厚みによって決定されるビアの長さによって調整できる。
【００３３】
インダクタ１０５のビア１０８とインダクタ１０６のビア１０７に挟まれるキャパシタ部２０３の部分の基板材料としては高誘電率材料を用い、基板のほかの部分には、通常プリント基板と材料として用いられるエポキシ樹脂等の材料を用いる。キャパシタ部に他の基板部分の材料よりも高い誘電率を有する材料を用いることにより、キャパシタの容量を増加することができる。また基板のその他の部分にキャパシタ部よりも誘電率が低い材料を用いることによって、インダクタの自己共振周波数とＱ値を向上することができる。ここで、基板材料（例えば、エポキシ樹脂）よりも誘電率の高い材料としては、ガラスセラミックスなどが有る。しかし、基板の誘電率の選択はこの限りではなく、例えば、キャパシタ部とその他の部分に同じ誘電率の材料を使用してもよい。
【００３４】
以上のように構成された本実施例のＬＣ回路の動作について、図３を参照して説明する。
【００３５】
回路の入力端子１０１と出力端子１０３の間にスパイラルインダクタ１０５が、入力端子１０２と出力端子１０４の間にスパイラルインダクタ１０６が直列に接続される。スパイラルインダクタ１０５と１０６の後段にはスパイラルの最外周部で形成されるキャパシタが並列に接続される。
【００３６】
このように本実施例のＬＣ回路は、二つの入力端子と出力端子の間にインダクタが一つずつ直列に接続され、インダクタの出力部にキャパシタが並列に接続される直列Ｌ−並列ＣのＬＣ回路を構成する。しかし、接続の順序はこれに限らない。すなわち、入力端子と出力端子を入れ替えて、インダクタの入力部にキャパシタが並列に接続される並列Ｃ−直列ＬのＬＣ回路として接続してもよい。整合回路や共振回路やフィルタ回路等では、これらの直列Ｌ−並列ＣのＬＣ回路と、並列Ｃ−直列ＬのＬＣ回路とを使い分けることで適用し得る。
【００３７】
次に、二つのインダクタの磁気的な結合について、三つの例を挙げて説明する。
【００３８】
磁気的な結合の一つ目の例を図４（ａ）を参照して説明する。図４（ａ）は基板の絶縁層厚みがスパイラルインダクタの大きさに対して薄く、ビアの長さが短い場合の磁界の結合を示す原理図である。入力端子１０１から正の電流をインダクタ１０５に入力すると、図４（ａ）において、インダクタ１０５の中央より左側に位置する伝送線路４０１には紙面の裏側から表に向かって電流が流れ、外側の伝送線路４０２には紙面の表から裏の向きに電流が流れる。これらの電流によってスパイラルインダクタ１０５の内側には、４０５に示す向きに磁界が発生する。同様に、入力端子１０２から正の電流をインダクタ１０６に入力すると、図４（ａ）において、インダクタ１０６の中央より右側に位置する伝送線路４０３には紙面の裏側から表に向かって電流が流れ、外側の伝送線路４０４には紙面の表から裏の向きに電流が流れる。これらの電流によって、スパイラルインダクタ１０６の内側には４０６に示す磁界が発生する。これら二つのインダクタに流れる電流が作る磁界は、磁界ループ４０７に示すように同じ方向になるため、互いに磁界を強めあう。
【００３９】
このように、ビアの長さを短くした本実施例のＬＣ回路の二つの入力端子１０１、１０２に同相の信号を入力した場合、それぞれのインダクタが作る磁束が同じ方向になるためインダクタを貫く磁束が強くなり、インダクタンスが大きくなる。すなわち、同相信号に対してはそれぞれのインダクタを単独で配置した場合よりも大きなインピーダンスを持つため、コモンモードノイズフィルタとして動作する。
【００４０】
磁気的な結合の二つ目の例を図４（ｂ）を参照して説明する。図４（ｂ）は基板の絶縁層厚みがインダクタ大きさに対して厚く、ビアの長さが長い場合の磁界の結合を示す原理図である。この場合にも上の一つ目の例の場合と同じ向きに磁界が発生するが、ビア１０７、１０８が長いため磁気壁となって磁界を阻害する。したがって図４（ｂ）に示すような磁界になり、図４（ａ）のような磁界ループは発生しない。したがって、インダクタ間の磁気的な結合は弱くなり十分なアイソレーションを有するＬＣ回路として動作する。
【００４１】
磁気的な結合の三つ目の例を図５を参照して説明する。上に上げた二つの例は二つのスパイラルインダクタを逆巻きに巻いた例であったが、３つ目の例は二つのスパイラルインダクタを同じ向きに巻いたものである。図５（ａ）は本例のＬＣ回路を内蔵した基板の斜視図、図５（ｂ）は図５（ａ）の線Ａ−Ａ’における基板の断面における磁界の原理図である。図５（ａ）はスパイラルインダクタの巻き方向を分かりやすくして図を見易くするため、スパイラルインダクタの最外周部に形成するビアを表示していない。
【００４２】
図５（ａ）において、ＬＣ回路の入力端子５０１と出力端子５０３との間にスパイラルインダクタ５０６を配置し、同様に入力端子５０２と出力端子５０４との間にスパイラルインダクタ５０５を配置する。二つのスパイラルインダクタは、内側の巻き始めを入力端子に接続し、外側の巻き終わりを出力端子に接続する。
【００４３】
この回路の入力端子５０１，５０２に正の電流を入力すると、図５（ｂ）の５０７、５０８に示す向きに磁界が発生する。すなわち、二つの入力端子から同相信号を入力したとき、二つのインダクタのそれぞれの中央部には同じ向きに磁界が発生する。これによってインダクタ間の磁気的な結合が弱くなり、十分なアイソレーションを有するＬＣ回路として動作する。
【００４４】
次に、本実施例のＬＣ回路を有する基板の製造方法を説明する。
【００４５】
回路基板には樹脂材料であるプリント基板を用い、代表的な回路形成法であるサブトラクティブ法によってスパイラルインダクタなどの導体パターンを基板上に形成する。サブトラクティブ法とは銅張積層板からエッチングで不要部分を取り、必要とする導体を残す手法である。
【００４６】
インダクタの最外周部に形成するビアはパネルめっき法によって形成する。パネルめっき法とはビア用の穴をドリルマシンなどであけた後にパネルを無電解銅めっきで穴の内側の絶縁面を導通化し、続いて全面を電解銅めっきによりめっきしてプリント配線板を製造する方式のものである。
【００４７】
本実施例では回路基板には樹脂材料であるプリント基板を用い、これにサブトラクティブ法の一種であるパネルめっき法によって回路を形成した。しかし回路形成法はこれに限るものではなく、パターンめっき法などの他のサブトラクティブ法やアディティブ法などを用いても良い。また回路基板材料はプリント基板に限るものではなく、樹脂材料の他にセラミックやシリコン、ガラス、コンポジット材などの絶縁材料を基板として用いることができる。
【００４８】
本実施例では二つのスパイラルインダクタの最外周部をキャパシタとして用いる例を示したが、スパイラルインダクタの数は２つに限らず、複数のインダクタを用いることができる。複数のインダクタを用いる一例として、３つのインダクタを用いた回路の上面図を図２７に示す。二つ以上のインダクタを用いる場合でも、最外周部にビアを形成すればインダクタ同士の磁界の結合を妨げることができる。この場合、回路構成は図２８の回路図のようになる。
【００４９】
尚、本明細書の説明図面において、絶縁層や配線層などの層間の境界線は省略して示している。
【００５０】
以下、実施例２以降についても、基板構成や基板の材料、キャパシタ形成部の基板材料などは、特に記載しない場合は、実施例１と同様である。
【００５１】
（実施例２）
図６、図７を参照して本発明の第２の実施例を説明する。本実施例は、第一の実施例のＬＣ回路を内蔵した基板において、スパイラルインダクタの最外周部の導体パターンがくし型構造を有している。図６に本実施例のＬＣ回路を有する基板の上面図を示し、図６のスパイラルが向かい合う部分２２０１の拡大図を図７（ａ）に、実施例１のスパイラルが向かい合う部分の拡大図を図７（ｂ）に示す。図７（ｂ）のように長方形を向かい合わせた場合よりも、図７（ａ）のようなくし型構造は電極板間の対向面積を増大することができるため、インダクタ間の容量を増大することができる。このように、スパイラルインダクタの最外周部の長さを変化することなくインダクタ間に並列に挿入するキャパシタを増大することができる。
【００５２】
（実施例３）
図８〜図１４を参照して、本発明の第３の実施例を説明する。本実施例は異なる配線層に配置した二つのスパイラルインダクタをそれぞれの最外周部が重なり合うように配置し、それぞれのスパイラルの最外周部からビアを形成したＬＣ回路である。
【００５３】
まず構造について説明する。図８に本実施例のＬＣ回路を内蔵した基板の斜視図を示す。本実施例は絶縁層を介して配線層４層が設けられた４層構造の基板を用いる。この基板の第１層と第４層の上面図を図９に示す。
【００５４】
図１０は図９のＡ−Ａ’線における断面図である。スパイラルの外周部９０１、９０２が重なり合うようにインダクタ８０５と８０６を配置することにより、この対向部１００１にキャパシタを構成する。この外周部９０１、９０２の配線幅はスパイラルのその他の部分よりも大きくしており、本実施例では幅をその他の部分の３倍にしている。これにより、キャパシタ容量を増大することができる。
【００５５】
図１１は図９の線Ｂ−Ｂ’における断面図である。第１層（表面層）にスパイラルインダクタ８０５の最外周線９０１が、第４層（裏面層）にスパイラルインダクタ８０６の最外周線９０２が形成されている。第一層のスパイラルインダクタの最外周線９０１と第３層との間にビア１１０１を複数形成し、同様に第４層のスパイラルインダクタの最外周線９０２と第２層との間にビア１１０２を複数形成し、ビア１１０１と１１０２を１本ずつ交互にくし型に配置する。
【００５６】
このくし型のビアを含むスパイラルの最外周部の作用を説明する。まず、それぞれのスパイラルの最外周部９０１と９０２を対向電極とする並行平板キャパシタ１１０３が形成される。それに加えて、ビア１１０１と１１０２との間にも電界の結合が発生し、キャパシタ１１０４が形成される。キャパシタ１１０４の容量は、ビア１１０１と１１０２を数多く高密度に配置することによって大きくすることができる。このように、スパイラルの最外周部には２種類のキャパシタが形成される。
【００５７】
本実施例の基板を厚み方向に２分割したときの断面図を図１２に示す。本実施例では、スパイラルインダクタ８０５に接続したビア１１０１とスパイラルインダクタ８０６に接続したビア１１０２が一列に並んでいる。しかし、ビアの列は１列に限るものではなく、図１３に示すように２列に配置するなど、複数列ビアを配置してもよい。ビアを一列に配置する場合には一つのビアが隣り合うビアと形成するキャパシタ１１０４は最大二つだけであるが、ビアを二列に配置すれば一つのビアが形成するキャパシタ１３０１は最大３つになり、全体の容量が増加する。このようにして、複数列ビアを配置することによってキャパシタの容量を増加することができる。
【００５８】
このように、本実施例のＬＣ回路を内蔵した基板は、スパイラルインダクタの最外周部を重ねあわせ、さらにそれぞれのスパイラルインダクタの最外周部にビアを形成することによってキャパシタを形成する。
【００５９】
次に、このような構造のＬＣ回路の動作について説明する。
【００６０】
ＬＣ回路の入力端子８０１に入力された信号は、スパイラルインダクタ８０５を通ってＬＣ回路の出力端子８０３に出力される。同様に、入力端子８０２に入力された信号は、スパイラルインダクタ８０６を通ってモジュールの出力端子８０４に出力される。
【００６１】
第１の実施例と同様に、本実施例のＬＣ回路は、回路の入力端子８０１と出力端子８０３の間にスパイラルインダクタ８０５が、入力端子８０２と出力端子８０４の間にスパイラルインダクタ８０６が直列に接続される。スパイラルインダクタ８０５と８０６の後段にはスパイラルインダクタの最外周部で形成されるキャパシタが並列に接続される。
【００６２】
本実施例のＬＣ回路を有する基板の製造方法を、図１４を参照して説明する。本実施例の回路基板は一括積層型の４層のビルドアップ基板を用いる。図１４（ａ）に示す片面銅張積層板に、エッチングによって回路パターンを形成する（図１４（ｂ））。スパイラルインダクタなどの回路パターンはこの工程によって形成される。次に、パターンの反対の樹脂面側にビアのための穴をレーザーによって形成する（図１４（ｃ））。この穴に金属ペーストを充填したものを図１４（ｄ）に示すように準備し、他の各層についてもそれぞれ絶縁層にビアを形成し、このビアに金属ペーストを充填するなどして図１４（ｄ）に示すように各層準備し、重ねて一括でプレスする（図１４（ｅ））。これにより、本実施例のＬＣ回路を有する基板を製造する。
【００６３】
本実施例では一括積層型のビルドアップ基板を用いたが、製造方法はこれに限るものではない。例えば、めっき接続方式やペースト接続方式によるビルドアップ基板を用いてもよい。
【００６４】
また、実施例１の同一層に配置された二つのインダクタの磁気的な結合について説明したが、本実施例のように、異なる層に二つのインダクタを配した場合でも、実施例１と同様にコモンモードノイズフィルタとして動作させる事も可能である。また、図１０におけるインダクタの外周部９０１の９０２と対向していない上面側及びインダクタ外周部９０１の９０１とは対向していない下面側に、さらに、磁気障壁となるようにビアを設けることで、インダクタ間の磁気的な結合を弱くする事により十分なアイソレーションを有するＬＣ回路として動作させる事もできる。
【００６５】
磁気的な結合については、他の実施例でも、磁気的な結合をするように構成したり、磁気障壁を設ける事によって、磁気的な結合を弱めたりするように構成したりする事が可能である事は言うまでもなく、適宜実施例の部分的な構成を組み合わせても実現できる。
【００６６】
（実施例４）
図１５〜図１８を参照して、本発明の第４の実施例を説明する。本実施例は、第１の実施例のＬＣ回路を内蔵した回路基板において、インダクタとは異なる層にスパイラルインダクタの最外周部と重なり合うように対向電極を配置したＬＣ回路を含む回路基板に関するものである。
【００６７】
図１５に本発明のＬＣ回路を内蔵した基板の展開斜視図を示し、図１６に本実施例の基板の上面図を示す。回路基板は絶縁層を介して配線層が４層設けられた４層基板を用いており、第二配線層を図１６（ａ）に、第四配線層を図１６（ｂ）に示す。
【００６８】
第１の実施例では３層基板を用いたが本実施例では４層基板を用い、本実施例の第１〜第３層のパターンは第１の実施例と全く同じである。本実施例では第４配線層に、二つのスパイラルインダクタの最外周部と重なり合うように電極１５０１を配置している。
【００６９】
この構造の電界の結合について説明する。図１６の線Ａ−Ａ’における断面図および本実施例の電界の状態を示すための原理を図１７に示す。第一の実施例と同様に二つのインダクタの最外周部とビアが互いに面しており、キャパシタ１７０１を構成する。さらに、インダクタ１５０２の最外周部１６０７と電極１５０１がキャパシタ１７０２を、インダクタ１５０３の最外周部１６０８と電極１５０１がキャパシタ１７０３を構成する。
【００７０】
この構造のＬＣ回路を内蔵した基板の動作を、図１８を参照して説明する。
【００７１】
端子１６０１への入力信号はインダクタ１５０２を介して端子１６０５に出力される。同様に、端子１６０２への出力信号はインダクタ１５０３を介して端子１６０６に出力される。インダクタの出口側には、インダクタの外周部で構成するキャパシタが並列に挿入される。このキャパシタは、インダクタの外周部同士とビア同士が直接結合したキャパシタ１７０１と、インダクタの外周部と電極１５０１で構成されるキャパシタ１７０２・１７０３が直列接続されたものとが、並列接続したものとして構成している。
【００７２】
第１の実施例に対し、本実施例ではキャパシタ１７０２、１７０３を並列に付加している。これにより、インダクタ間の容量を増大することができる。
【００７３】
（実施例５）
図１９〜図２２を参照して、本発明の第５の実施例を説明する。本実施例は、第４の実施例のＬＣ回路を内蔵した回路基板において、インダクタとは異なる層に配置した対向電極と一方のスパイラルインダクタを、インダクタの最外周部に形成したビアで接続するＬＣ回路を含む回路基板に関するものである。
【００７４】
図１９に本発明のＬＣ回路を内蔵した基板の展開斜視図を示し、図２０に本実施例の基板の上面図を示す。回路基板は４層基板を用いており、第二配線層を図２０（ａ）に、第四配線層を図２０（ｂ）に示す。
【００７５】
まず、構造について説明する。本実施例が第４の実施例と異なる点は、電極１５０１と一方のスパイラルインダクタ１５０３を、その最外周部に形成したビアを伸ばして接続している点である。第４の実施例の説明で用いた図１５〜図１８と本実施例の説明で用いる図１９〜図２２において、同じ構成要素には同じ参照番号をつけている。
【００７６】
次に、電界の結合について説明する。図２０の線Ａ−Ａ’の断面を図２１（ａ）に、本実施例の電界の結合を示す原理図を図２１（ｂ）に示す。第一の実施例と同様に二つのインダクタの最外周部とビアが互いに面しており、キャパシタ１７０１を構成する。さらに、インダクタ１５０２の最外周部１６０７と電極１５０１を対向電極とするキャパシタ１７０２を構成する。
【００７７】
この構造のＬＣ回路を内蔵した基板の動作を、図２２を参照して説明する。
端子１６０１への入力信号はインダクタ１５０２を介して端子１６０５に出力される。同様に、端子１６０２への出力信号はインダクタ１５０３を介して端子１６０６に出力される。インダクタの出口側には、インダクタの外周部で構成するキャパシタが並列に挿入される。このキャパシタは、インダクタの外周部同士とビア同士が直接結合したキャパシタ１７０１と、インダクタ１５０２の外周部と電極１５０１で構成されるキャパシタ１７０２を並列接続したものとして構成している。
【００７８】
第４の実施例に対し、本実施例では図１８におけるキャパシタ１７０３が短絡するため、インダクタ間の容量を増大することができる。例えば、図１８のキャパシタ１７０２とキャパシタ１７０３が等しい容量である場合、キャパシタ１７０２とキャパシタ１７０３が直列接続で構成される部分の容量は、本実施例のキャパシタ１７０２の半分である。
【００７９】
上記の例は４層基板を用いたが、３層基板を用いた場合の例を図２３、図２４に示す。図２３は展開斜視図、図２４は断面図である。３層基板を用いる場合には、下部電極１５０１とはビアで接続しないスパイラルインダクタ１５０２の最外周部には、下部電極１５０１に向かってはビアを形成しない。この場合、インダクタの最外周部のビア同士で構成するキャパシタ１７０１の容量は小さくなるものの、少ない層数で本実施例のＬＣ回路を内蔵する回路基板を実現することができる。このように、必ずしもインダクタの最外周部から隣接する二つの層に向かってビアを形成する必要はない。
【００８０】
（実施例６）
図２５、２６を参照して、本発明の第６の実施例を説明する。
【００８１】
本実施例では第５の実施例と同様に、一つの層にスパイラルインダクタを配置し、スパイラルインダクタの最外周部を接近させ、その隣接層に対向電極を配置する。本実施例が第５の実施例と異なる点は、第５の実施例では対向電極を一つだけ配置し一方のインダクタと対向電極をビアで接続したのに対し、本実施例ではインダクタが形成される配線層から同じ側にある二つの配線層それぞれに電極を設け、二つのインダクタがそれぞれ別個の電極にビアで接続している点である。
【００８２】
図２５（ａ）に本実施例の断面図を示し、図２５（ｂ）に中央部２５０１の拡大図を示す。第５の実施例の説明で用いた図１９〜図２２と本実施例の説明で用いる図２５、２６において、同じ構成要素には同じ参照番号をつけている。
【００８３】
二つのインダクタの最外周部のビア同士がキャパシタ１７０１を構成し、インダクタ１５０２の最外周部と対向電極１５０１がキャパシタ１７０２を構成する。さらに、二つの対向電極がキャパシタ２５０２を構成する。
【００８４】
上記の構造のＬＣ回路の動作を、図２６を参照して説明する。
【００８５】
端子１６０１への入力信号はインダクタ１５０２を介して端子１６０５に出力される。同様に、端子１６０２への入力信号はインダクタ１５０３を介して端子１６０６に出力される。インダクタの出口側には、インダクタの外周部で構成するキャパシタが並列に挿入される。このキャパシタは、インダクタの外周部のビア同士が直接結合したキャパシタ１７０１と、インダクタ１５０２の外周部と対向電極１５０１で構成されるキャパシタ１７０２と、二つの対向電極１５０１と２５０１で構成されるキャパシタ２５０２とが並列接続したものとして構成している。
【００８６】
第５の実施例に対し、本実施例ではキャパシタ２５０２を更に並列に挿入するため、全体の容量を大きくすることができる。特にキャパシタ２５０２はインダクタの最外周部の面積に対し面積が２倍以上大きくしているので、キャパシタ１７０２の２倍以上の容量を有する。さらに電極１５０１、２５０１の外形はインダクタの最外周部の大きさに依存しないため、キャパシタ２５０２は広範囲の容量値を実現できる。
【００８７】
本発明の回路基板は、電子機器に用いることができる。特に、小型化が望まれる携帯機器などに用いることにより回路基板を小さくできると共に、所望のインダクタンスと十分なキャパシタ容量を得ることができるので、個別にキャパシタやインダクタを搭載することなく、所望の性能を有する電子機器を実現できる。
【００８８】
また、上記実施例１〜５おいて、要求されるインダクタンスやキャパシタンスに応じて、スパイラルインダクタの巻き数、長さ、大きさを調整したり、ビアの有無を選択することができる。
【００８９】
【発明の効果】
以上説明したとおり、本発明によれば以下の顕著な効果を得ることができる。本発明の回路基板は、少なくとも二つのスパイラルインダクタを形成し、それぞれの最外周部を近接させて配置することによりキャパシタを構成するＬＣ回路を含む回路基板とすることを特徴とする。
【００９０】
スパイラルインダクタの最外周部にビアを形成する、スパイラルインダクタの最外周部の電極パターンをくし型にする、スパイラルインダクタとは異なる層にインダクタの最外周部と重なり合うように対向電極を形成する、などの方法によってキャパシタの容量を増大することができる。
【００９１】
本発明のＬＣ回路を含む回路基板は、基板にＬＣ回路を内蔵することができるため、従来の基板上にチップ部品を用いて構成するＬＣ回路に対して基板上の面積を削減することができる。また、従来は基板上または基板内にインダクタとキャパシタを別個に実装していたためそれぞれの部品の面積が必要であったのに対し、本発明の回路構造ではインダクタのみの面積によって回路が実現できるため、実装面積の小型化を図ることができ、回路基板の小型化を実現できる。さらに、本発明により、インダクタとキャパシタからなるフィルタ回路、整合回路、共振回路を小型化することができる。
【００９２】
本発明の回路基板において、二つの隣り合うインダクタを上面から見て逆向きに巻き、磁界が結合する位置に配置することにより、回路基板中にコモンモードノイズフィルタを形成することができる。
【００９３】
一方、インダクタの最外周部のビアを磁気壁として用いたり、隣り合うインダクタを上面から見て同じ向きに巻くことにより、隣り合うインダクタ間の磁気的な結合を阻害することができ、磁気的な結合をなくす必要のあるＬＣ回路も実現できる。
【００９４】
このＬＣ回路は、プリント基板やセラミック基板、シリコン基板、ガラス基板、コンポジット基板などの回路基板を用い、それぞれの通常のパターン形成技術とビア形成技術を用いて製造する。したがって特別な工程を必要とすることなく、通常の回路基板の製造方法と同じ工程で製造することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の回路基板を示す斜視図および上面から見た回路形成部の透過図である。
【図２】第１の実施例の回路基板の断面図および電界の結合状態を示す原理図である。
【図３】第１の実施例のＬＣ回路の回路図である。
【図４】第１の実施例のＬＣ回路の断面図および磁界の状態を示す断面図である。
【図５】第１の実施例のＬＣ回路を含む回路基板の斜視図および断面図における原理図である。
【図６】第２の実施例の、二つのスパイラルインダクタの最外周部をくし型構造にしたＬＣ回路を含む回路基板を示す上面図である。
【図７】（ａ）は第２の実施例の回路基板のＬＣ回路のくし型構造の電極の動作原理を示す上面図、（ｂ）は（ａ）を平板構造の電極にした場合の動作原理を示す上面図である。
【図８】第３の実施例の回路基板の斜視図である。
【図９】第３の実施例の第１配線層と第４配線層の上面図である。
【図１０】第３の実施例の断面図である。
【図１１】第３の実施例の動作原理を示す断面図である。
【図１２】第３の実施例の基板内層を示す断面図である。
【図１３】第３の実施例の変形例を示す、基板内層を示す断面図である。
【図１４】第３の実施例の製造方法を示す図である。
【図１５】第４の実施例の回路基板の展開斜視図である。
【図１６】第４の実施例の回路基板の回路形成部を示す断面図および回路基板の下面図である。
【図１７】第４の実施例の回路基板の動作原理を示す断面図である。
【図１８】第４の実施例の回路基板の回路図である。
【図１９】第５の実施例の回路基板の展開斜視図である。
【図２０】第５の実施例の回路基板の回路基板の上面図である。
【図２１】第５の実施例の回路基板の断面図および動作原理を示す断面図である。
【図２２】第５の実施例の回路図である。
【図２３】第５の実施例の変形例の回路基板の展開斜視図である。
【図２４】第５の実施例の変形例の回路基板の動作原理を示す断面図である。
【図２５】第６の実施例の回路基板の断面図および、その動作原理を示す断面図である。
【図２６】第６の実施例の回路図である。
【図２７】３つのスパイラルインダクタを配置したＬＣ回路の上面図である。
【図２８】３つのスパイラルインダクタを配置したＬＣ回路の動作を示す回路図である。
【図２９】従来のインダクタとキャパシタを個別に配置した基板を示す図である。
【図３０】インダクタ・キャパシタを形成した基板を示す従来例を示す図である。
【図３１】インダクタ・キャパシタを形成した基板を示す他の従来例を示す図である。
【符号の説明】
１０１，１０２，５０１，５０２、６０１，６０２，８０１，８０２，１６０１，１６０２ 入力端子
１０３，１０４，５０３，５０４，６０３，６０４，８０３，８０４，１６０５，１６０６，２７０１，２７０２，２７０３ 出力端子
１０５，１０６，５０５，５０６，６０５，６０６，８０５，８０６，１５０２，１５０３，２７０４，２７０５，２７０６ インダクタ
１０７，１０８，１１０１，１１０２，１９０３ ビア
２０１，２０２，３０１，１１０４，１３０１，１７０１，１７０２，１７０３，２５０２ キャパシタ
２０３，１００１ キャパシタ形成領域
４０１，４０２，４０３，４０４ 伝送線路
４０５，４０６，３６０３，３６０４，５０７，５０８ 磁界
４０７ 磁界ループ
３６０５，３６０６ 磁力線
２２０１ スパイラルインダクタ対向領域
９０１，９０２，１６０７，１６０８ スパイラルインダクタ外周部
１５０１ 電極
【発明の属する技術分野】
本発明は、小型なＬＣ回路を有する回路基板、およびこの回路基板を用いた電子機器に関するものである。
【０００２】
【従来の技術】
近年、電子機器の小型化の要求に伴い、インダクタ・キャパシタを含むＬＣ回路の小型化が求められている。従来ＬＣ回路を回路基板に形成する際、インダクタ・キャパシタの個別部品を用いたり、一つの配線パターンでインダクタとキャパシタを形成するＬＣ複合部品を用いたりして回路を実現することが行われてきた。
【０００３】
インダクタ・キャパシタをそれぞれ個別部品として回路を実現する例としては、図２９に示されるような特開２００１−２６７１２８に開示されたものがある。図２９（ａ）は回路図、図２９（ｂ）は積層工法を用いたときの構造斜視図を示したものである。図２９（ａ）において、１，２，３は入出力端子、４，５，６はインダクタ、７，８，９はコンデンサであり、インダクタ４とコンデンサ７およびインダクタ６およびコンデンサ９は所望の周波数において共振するように設定されて合波・分波器として動作する。一方、図２９（ｂ）は図２９（ａ）に示した回路を具現化したときの一例で、１０は誘電体シート、１１，１３はスパイラルパターン、１２ａ，１２ｂ，１４はコンデンサパターンである。同図において、スパイラルパターン１３は図２９（ａ）のインダクタ４に相当し、スパイラルパターン１１は図１のインダクタ６に相当したものである。この特開２００１−２６７１２８号公報に開示されている技術は、スパイラルインダクタとこれに対向するコンデンサとの組合せを２つ以上有し、該スパイラルインダクタの巻き方向を同一にすることで、減衰特性およびフィルタ間のアイソレーション特性に優れた高周波積層電子部品を得るものである。
【０００４】
インダクタとキャパシタの複合部品の例としては、特開平１１−３３０８８８、特開平８−１８３７７に開示されたものがある。
【０００５】
図３０は特開平１１−３３０８８８に開示された分布定数型のフィルタ回路である。図３０（ａ）は積層構造図、図３０（ｂ）はその平面図、図３０（ｃ）はラインの重なり部分の等価回路図である。図３０において、１ａ〜１ｈは絶縁層、２ａ〜２ｄ、３ａ〜３ｄはそれぞれ第１、第２の導体２、３を構成する導体層、４ａ〜４ｆは絶縁層１ｂ〜１ｇに設けられた第１の導体の導体層２ａ〜２ｄ間接続用のビアホール、５ａ〜５ｆは絶縁層１ｃ〜１ｈに設けられた第２の導体の導体層３ａ〜３ｄ間接続用のビアホールである。図３０（ｂ）に示すように、第１の導体２の導体層２ａ〜２ｄは直線部ｇと傾斜部ｈとからなる。また、第２の導体３の導体層３ａ〜３ｄも直線部ｉと傾斜部ｊとからなる。
【０００６】
第１の導体２の導体層２ｂ、第２の導体３の導体層３ｂの各直線部ｇ、ｉ間は互いに対向することにより、図３０（ｃ）に示すキャパシタ２０を形成する。また、第１、第２の導体層２ａ〜２ｄ、３ａ〜３ｄそれぞれが、図３０（ｃ）に示すインダクタ２、３として機能する。特開平１１−３３０８８８号公報に開示されている技術は、分布定数型の積層型コモンモードフィルタに関するものであり、第１の導体、第２の導体をそれぞれ２層以上の導体層により形成して積層方向に対向させる事により、導体パターンを形成する面積を広げることなく、積層方向に線路長を確保する事ができ、小型で、十分なインダクタンスを有する分布定数型の積層型コモンモードフィルタを実現できる。
【０００７】
図３１は特開平８−１８３７７に開示された分布定数型のフィルタ回路の一例で、複数の絶縁体層から成る積層体内に、この絶縁体層を介して互いに対向しあう信号ライン導体コイルパターンとグランドライン導体コイルパターンを配置している。前記信号ライン導体コイルパターンは、グランドライン導体コイルパターンと互いに重なりあう四角形状部２１と、四角形状部の一方側の端辺側から延びる２つのインダクタ導体部２２、２３とを有し、且つグランドライン導体コイルパターンは、信号ライン導体コイルパターンと互いに重なりあう四角形状部３１と、四角形状部の他方側の端辺側から延びる２つのインダクタ導体部３２、３３とを有している分布定数型ノイズフィルタである。
【０００８】
このフィルタ回路において、信号ライン導体コイルパターンの四角形状部２１とグランドライン導体コイルパターンの四角形状部３１とが絶縁体層を挟んで対向する部分がキャパシタを構成する。信号ライン導体コイルパターンとグランドライン導体コイルパターンともに、概略四角形状部の端辺より、２つのインダクタ導体部が延びている。従って、夫々のコイルパターンにおける自己インダクタンス値は、その２つのインダクタ導体部の長さで決定されることにより、１次減衰極、二次減衰極の個別の制御が比較的簡単な分布定数型ノイズフィルタを提供するものである。
【０００９】
【発明が解決しようとする課題】
しかしながら、図２９のようにインダクタやキャパシタをそれぞれ個別部品として回路基板に実装する方法では、実装面積が拡大するという問題が存在する。
また、基板上に形成するＬＣ複合部品は分布定数型であり、インダクタンス・キャパシタンスが小さく、所望のインダクタンス・キャパシタンスを得るためには形状の大型化が避けられないという問題が存在する。
【００１０】
例えば、図３０に示すような直線形状の導体では、大きな値のインダクタンスを実現することは困難である。また図３０において、二つの導体層の直線部ｇ、ｉを対向電極とするキャパシタでは大きい容量を実現することも難しく、大容量を得ようとして直線部ｇ、ｉの線路幅を広げるとインダクタンスが小さくなってしまう。このように、大きな容量値を持つインダクタンス・キャパシタンスを実現することがむずかしく、所定のインダクタンス・キャパシタンスを得るためには形状の大型化が避けられない
また、図３１に示すような四角形状の導体を対向させただけのキャパシタでは、樹脂基板のような低誘電率の基板では大容量のキャパシタを得ることが難しく、形状の大型化が避けられない。
【００１１】
本発明は、大容量のインダクタとキャパシタを有する複合部品を含む回路基板を提供し、回路基板の小型化を図ることを目的とする。
【００１２】
【課題を解決するための手段】
本発明の回路基板は、回路基板にスパイラルインダクタを形成し、それぞれの最外周部が向かい合うように、あるいは近接するように配置してキャパシタを構成する。また、本発明では、そのスパイラルインダクタの最外周部にビアを接続してキャパシタンスを増大させることを特徴とする。
【００１３】
本発明の回路基板は、スパイラル状に形成された少なくとも２つの配線パターンである第１の配線パターンと、第２の配線パターンとを有し、前記第１の配線パターンと前記第２の配線パターンのそれぞれの外周部が誘電体を介して対向して構成されるＬＣ回路を含んで構成される。本構成により、該外周部間を対向電極とするキャパシタを構成することができる。
【００１４】
さらに、本発明の回路基板は、前記外周部を、対向面において対向面積を大きくする形状として構成される。
【００１５】
さらに、本発明の回路基板は、前記外周部を、対向面において凹凸を有する形状として構成される。
【００１６】
さらに、前記第１の配線パターンの外周部と、前記第２の配線パターンの外周部との対向距離をキャパシタ容量が増加する距離に制御して構成される。
【００１７】
さらに、本発明の回路基板は、前記第１の配線パターンおよび前記第２の配線パターンのそれぞれの前記外周部の形状をくし型にして構成される。
【００１８】
さらに、本発明の回路基板は、前記第１の配線パターンおよび前記第２の配線パターンのそれぞれの前記外周部にビアを設けて構成される。この構成により、更なるキャパシタ容量の増大を実現できる。
【００１９】
さらに、本発明の回路基板は、前記ビアを磁界の結合を阻害する磁気壁として構成する。
【００２０】
さらに、本発明の回路基板は、前記第１の配線パターンおよび前記第２の配線パターンのそれぞれの外周部の少なくとも一部に対向する少なくともひとつの電極を有する構成とする。
【００２１】
さらに、本発明の回路基板は、前記電極と、前記第１の配線パターンおよび前記第２の配線パターンのそれぞれの外周部の少なくとも一方とが、電気的に接続されて構成される。
【００２２】
さらに、本発明の回路基板は、複数の前記電極を有し、該複数の電極が異なる配線層に配置されて構成される。
【００２３】
さらに、本発明の回路基板は、前記複数の電極が、第１の配線パターンの外周部と電気的に接続された第１の電極と、前記第２の配線パターンの外周部と電気的接続された第２の電極とを含んで構成される。
【００２４】
さらに、本発明の回路基板は、前記第１の配線パターンおよび前記第２の配線パターンのそれぞれの外周部が前記第１の配線パターンおよび前記第２の配線パターンのそれぞれを流れる電流の出力側とする構成とされる。この構成により、特にローパスフィルタに好適に適用できる。
【００２５】
さらに、本発明の回路基板を電子機器に用いることにより、特に携帯型の電子機器などのような小型化を要求される電子機器において、小型化を実現できると共に、所望の特性を得ることができる。
【作用】
２つのスパイラル状に形成されたインダクタの最外周部を互いに向かい合うように、あるいは近接するように配置させ、互いを対向電極とするキャパシタを構成する。このように大きなインダクタンスを実現できるスパイラル状のインダクタを用いてキャパシタを構成することにより所望のインダクタンス・キャパシタンスを得ることができるＬＣ回路を形成する事ができる。
【００２６】
更に、スパイラルインダクタの最外周部にビアを形成したり、スパイラルインダクタの最外周部の電極パターンをくし型にしたり、スパイラルインダクタとは異なる層にインダクタの最外周部と重なり合うように対向電極を形成したりする事により対向面積を増やすことができ、キャパシタの容量を増大することができる。
【００２７】
【発明の実施の形態】
（実施例１）
図１〜図５を参照して本発明の第一の実施例に関するＬＣ回路を内蔵した基板を説明する。本実施例は回路基板の一つの層に二つのスパイラルインダクタを形成し、それぞれのスパイラルインダクタの最外周部にビアを形成し、最外周部同士が向かい合うように配置することによってキャパシタを構成するＬＣ回路に関するものである。
【００２８】
図１（ａ）に本発明のＬＣ回路を内蔵した基板の斜視図を、図１（ｂ）に上面図を示す。
【００２９】
まず、構造について説明する。回路基板には、配線層が３層設けられ、各配線層間には、絶縁層が設けられているプリント基板を用いる。基板の第２の配線層において、ＬＣ回路の入力端子１０１と出力端子１０３との間にスパイラルインダクタ１０５を配置し、同様に入力端子１０２と出力端子１０４との間にスパイラルインダクタ１０６を配置する。二つのスパイラルインダクタは、内側の巻き始めを入力端子に接続し、外側の巻き終わりを出力端子に接続する。第３の配線層は入力端子とスパイラルの内側とを接続するブリッジに使用する。
【００３０】
二つのスパイラルインダクタは、それぞれの最外周部に図１の１０７に示すような導電性のビアを形成する。そして、このビアを有する最外周部が対向するように二つのスパイラルインダクタを配置する。
【００３１】
モジュールの入力端子１０１に入力された信号は、インダクタ１０５を通ってモジュールの出力端子１０３に出力される。同様に、入力端子１０２に入力された信号は、インダクタ１０６を通ってモジュールの出力端子１０４に出力される。
【００３２】
次に、二つのインダクタの最外周部の電界の結合について説明する。図１（ｂ）の線Ａ−Ａ’の断面を図２（ａ）に、図２（ｂ）に本実施例の電界の結合を示す原理図を示す。二つのインダクタの最外周部が互いに配線の側面で対面しており、キャパシタ２０１を有する。このキャパシタの容量はインダクタの最外周部の長さ・線幅・電極厚み・インダクタ間距離を変化させることによって調整できる。さらに、向かい合うビア同士が対向電極となってキャパシタ２０２を構成する。このキャパシタの容量は、インダクタ外周部に形成されたビアの直径・ビアの本数・向かい合うビア同士の距離・プリント基板の絶縁層厚みによって決定されるビアの長さによって調整できる。
【００３３】
インダクタ１０５のビア１０８とインダクタ１０６のビア１０７に挟まれるキャパシタ部２０３の部分の基板材料としては高誘電率材料を用い、基板のほかの部分には、通常プリント基板と材料として用いられるエポキシ樹脂等の材料を用いる。キャパシタ部に他の基板部分の材料よりも高い誘電率を有する材料を用いることにより、キャパシタの容量を増加することができる。また基板のその他の部分にキャパシタ部よりも誘電率が低い材料を用いることによって、インダクタの自己共振周波数とＱ値を向上することができる。ここで、基板材料（例えば、エポキシ樹脂）よりも誘電率の高い材料としては、ガラスセラミックスなどが有る。しかし、基板の誘電率の選択はこの限りではなく、例えば、キャパシタ部とその他の部分に同じ誘電率の材料を使用してもよい。
【００３４】
以上のように構成された本実施例のＬＣ回路の動作について、図３を参照して説明する。
【００３５】
回路の入力端子１０１と出力端子１０３の間にスパイラルインダクタ１０５が、入力端子１０２と出力端子１０４の間にスパイラルインダクタ１０６が直列に接続される。スパイラルインダクタ１０５と１０６の後段にはスパイラルの最外周部で形成されるキャパシタが並列に接続される。
【００３６】
このように本実施例のＬＣ回路は、二つの入力端子と出力端子の間にインダクタが一つずつ直列に接続され、インダクタの出力部にキャパシタが並列に接続される直列Ｌ−並列ＣのＬＣ回路を構成する。しかし、接続の順序はこれに限らない。すなわち、入力端子と出力端子を入れ替えて、インダクタの入力部にキャパシタが並列に接続される並列Ｃ−直列ＬのＬＣ回路として接続してもよい。整合回路や共振回路やフィルタ回路等では、これらの直列Ｌ−並列ＣのＬＣ回路と、並列Ｃ−直列ＬのＬＣ回路とを使い分けることで適用し得る。
【００３７】
次に、二つのインダクタの磁気的な結合について、三つの例を挙げて説明する。
【００３８】
磁気的な結合の一つ目の例を図４（ａ）を参照して説明する。図４（ａ）は基板の絶縁層厚みがスパイラルインダクタの大きさに対して薄く、ビアの長さが短い場合の磁界の結合を示す原理図である。入力端子１０１から正の電流をインダクタ１０５に入力すると、図４（ａ）において、インダクタ１０５の中央より左側に位置する伝送線路４０１には紙面の裏側から表に向かって電流が流れ、外側の伝送線路４０２には紙面の表から裏の向きに電流が流れる。これらの電流によってスパイラルインダクタ１０５の内側には、４０５に示す向きに磁界が発生する。同様に、入力端子１０２から正の電流をインダクタ１０６に入力すると、図４（ａ）において、インダクタ１０６の中央より右側に位置する伝送線路４０３には紙面の裏側から表に向かって電流が流れ、外側の伝送線路４０４には紙面の表から裏の向きに電流が流れる。これらの電流によって、スパイラルインダクタ１０６の内側には４０６に示す磁界が発生する。これら二つのインダクタに流れる電流が作る磁界は、磁界ループ４０７に示すように同じ方向になるため、互いに磁界を強めあう。
【００３９】
このように、ビアの長さを短くした本実施例のＬＣ回路の二つの入力端子１０１、１０２に同相の信号を入力した場合、それぞれのインダクタが作る磁束が同じ方向になるためインダクタを貫く磁束が強くなり、インダクタンスが大きくなる。すなわち、同相信号に対してはそれぞれのインダクタを単独で配置した場合よりも大きなインピーダンスを持つため、コモンモードノイズフィルタとして動作する。
【００４０】
磁気的な結合の二つ目の例を図４（ｂ）を参照して説明する。図４（ｂ）は基板の絶縁層厚みがインダクタ大きさに対して厚く、ビアの長さが長い場合の磁界の結合を示す原理図である。この場合にも上の一つ目の例の場合と同じ向きに磁界が発生するが、ビア１０７、１０８が長いため磁気壁となって磁界を阻害する。したがって図４（ｂ）に示すような磁界になり、図４（ａ）のような磁界ループは発生しない。したがって、インダクタ間の磁気的な結合は弱くなり十分なアイソレーションを有するＬＣ回路として動作する。
【００４１】
磁気的な結合の三つ目の例を図５を参照して説明する。上に上げた二つの例は二つのスパイラルインダクタを逆巻きに巻いた例であったが、３つ目の例は二つのスパイラルインダクタを同じ向きに巻いたものである。図５（ａ）は本例のＬＣ回路を内蔵した基板の斜視図、図５（ｂ）は図５（ａ）の線Ａ−Ａ’における基板の断面における磁界の原理図である。図５（ａ）はスパイラルインダクタの巻き方向を分かりやすくして図を見易くするため、スパイラルインダクタの最外周部に形成するビアを表示していない。
【００４２】
図５（ａ）において、ＬＣ回路の入力端子５０１と出力端子５０３との間にスパイラルインダクタ５０６を配置し、同様に入力端子５０２と出力端子５０４との間にスパイラルインダクタ５０５を配置する。二つのスパイラルインダクタは、内側の巻き始めを入力端子に接続し、外側の巻き終わりを出力端子に接続する。
【００４３】
この回路の入力端子５０１，５０２に正の電流を入力すると、図５（ｂ）の５０７、５０８に示す向きに磁界が発生する。すなわち、二つの入力端子から同相信号を入力したとき、二つのインダクタのそれぞれの中央部には同じ向きに磁界が発生する。これによってインダクタ間の磁気的な結合が弱くなり、十分なアイソレーションを有するＬＣ回路として動作する。
【００４４】
次に、本実施例のＬＣ回路を有する基板の製造方法を説明する。
【００４５】
回路基板には樹脂材料であるプリント基板を用い、代表的な回路形成法であるサブトラクティブ法によってスパイラルインダクタなどの導体パターンを基板上に形成する。サブトラクティブ法とは銅張積層板からエッチングで不要部分を取り、必要とする導体を残す手法である。
【００４６】
インダクタの最外周部に形成するビアはパネルめっき法によって形成する。パネルめっき法とはビア用の穴をドリルマシンなどであけた後にパネルを無電解銅めっきで穴の内側の絶縁面を導通化し、続いて全面を電解銅めっきによりめっきしてプリント配線板を製造する方式のものである。
【００４７】
本実施例では回路基板には樹脂材料であるプリント基板を用い、これにサブトラクティブ法の一種であるパネルめっき法によって回路を形成した。しかし回路形成法はこれに限るものではなく、パターンめっき法などの他のサブトラクティブ法やアディティブ法などを用いても良い。また回路基板材料はプリント基板に限るものではなく、樹脂材料の他にセラミックやシリコン、ガラス、コンポジット材などの絶縁材料を基板として用いることができる。
【００４８】
本実施例では二つのスパイラルインダクタの最外周部をキャパシタとして用いる例を示したが、スパイラルインダクタの数は２つに限らず、複数のインダクタを用いることができる。複数のインダクタを用いる一例として、３つのインダクタを用いた回路の上面図を図２７に示す。二つ以上のインダクタを用いる場合でも、最外周部にビアを形成すればインダクタ同士の磁界の結合を妨げることができる。この場合、回路構成は図２８の回路図のようになる。
【００４９】
尚、本明細書の説明図面において、絶縁層や配線層などの層間の境界線は省略して示している。
【００５０】
以下、実施例２以降についても、基板構成や基板の材料、キャパシタ形成部の基板材料などは、特に記載しない場合は、実施例１と同様である。
【００５１】
（実施例２）
図６、図７を参照して本発明の第２の実施例を説明する。本実施例は、第一の実施例のＬＣ回路を内蔵した基板において、スパイラルインダクタの最外周部の導体パターンがくし型構造を有している。図６に本実施例のＬＣ回路を有する基板の上面図を示し、図６のスパイラルが向かい合う部分２２０１の拡大図を図７（ａ）に、実施例１のスパイラルが向かい合う部分の拡大図を図７（ｂ）に示す。図７（ｂ）のように長方形を向かい合わせた場合よりも、図７（ａ）のようなくし型構造は電極板間の対向面積を増大することができるため、インダクタ間の容量を増大することができる。このように、スパイラルインダクタの最外周部の長さを変化することなくインダクタ間に並列に挿入するキャパシタを増大することができる。
【００５２】
（実施例３）
図８〜図１４を参照して、本発明の第３の実施例を説明する。本実施例は異なる配線層に配置した二つのスパイラルインダクタをそれぞれの最外周部が重なり合うように配置し、それぞれのスパイラルの最外周部からビアを形成したＬＣ回路である。
【００５３】
まず構造について説明する。図８に本実施例のＬＣ回路を内蔵した基板の斜視図を示す。本実施例は絶縁層を介して配線層４層が設けられた４層構造の基板を用いる。この基板の第１層と第４層の上面図を図９に示す。
【００５４】
図１０は図９のＡ−Ａ’線における断面図である。スパイラルの外周部９０１、９０２が重なり合うようにインダクタ８０５と８０６を配置することにより、この対向部１００１にキャパシタを構成する。この外周部９０１、９０２の配線幅はスパイラルのその他の部分よりも大きくしており、本実施例では幅をその他の部分の３倍にしている。これにより、キャパシタ容量を増大することができる。
【００５５】
図１１は図９の線Ｂ−Ｂ’における断面図である。第１層（表面層）にスパイラルインダクタ８０５の最外周線９０１が、第４層（裏面層）にスパイラルインダクタ８０６の最外周線９０２が形成されている。第一層のスパイラルインダクタの最外周線９０１と第３層との間にビア１１０１を複数形成し、同様に第４層のスパイラルインダクタの最外周線９０２と第２層との間にビア１１０２を複数形成し、ビア１１０１と１１０２を１本ずつ交互にくし型に配置する。
【００５６】
このくし型のビアを含むスパイラルの最外周部の作用を説明する。まず、それぞれのスパイラルの最外周部９０１と９０２を対向電極とする並行平板キャパシタ１１０３が形成される。それに加えて、ビア１１０１と１１０２との間にも電界の結合が発生し、キャパシタ１１０４が形成される。キャパシタ１１０４の容量は、ビア１１０１と１１０２を数多く高密度に配置することによって大きくすることができる。このように、スパイラルの最外周部には２種類のキャパシタが形成される。
【００５７】
本実施例の基板を厚み方向に２分割したときの断面図を図１２に示す。本実施例では、スパイラルインダクタ８０５に接続したビア１１０１とスパイラルインダクタ８０６に接続したビア１１０２が一列に並んでいる。しかし、ビアの列は１列に限るものではなく、図１３に示すように２列に配置するなど、複数列ビアを配置してもよい。ビアを一列に配置する場合には一つのビアが隣り合うビアと形成するキャパシタ１１０４は最大二つだけであるが、ビアを二列に配置すれば一つのビアが形成するキャパシタ１３０１は最大３つになり、全体の容量が増加する。このようにして、複数列ビアを配置することによってキャパシタの容量を増加することができる。
【００５８】
このように、本実施例のＬＣ回路を内蔵した基板は、スパイラルインダクタの最外周部を重ねあわせ、さらにそれぞれのスパイラルインダクタの最外周部にビアを形成することによってキャパシタを形成する。
【００５９】
次に、このような構造のＬＣ回路の動作について説明する。
【００６０】
ＬＣ回路の入力端子８０１に入力された信号は、スパイラルインダクタ８０５を通ってＬＣ回路の出力端子８０３に出力される。同様に、入力端子８０２に入力された信号は、スパイラルインダクタ８０６を通ってモジュールの出力端子８０４に出力される。
【００６１】
第１の実施例と同様に、本実施例のＬＣ回路は、回路の入力端子８０１と出力端子８０３の間にスパイラルインダクタ８０５が、入力端子８０２と出力端子８０４の間にスパイラルインダクタ８０６が直列に接続される。スパイラルインダクタ８０５と８０６の後段にはスパイラルインダクタの最外周部で形成されるキャパシタが並列に接続される。
【００６２】
本実施例のＬＣ回路を有する基板の製造方法を、図１４を参照して説明する。本実施例の回路基板は一括積層型の４層のビルドアップ基板を用いる。図１４（ａ）に示す片面銅張積層板に、エッチングによって回路パターンを形成する（図１４（ｂ））。スパイラルインダクタなどの回路パターンはこの工程によって形成される。次に、パターンの反対の樹脂面側にビアのための穴をレーザーによって形成する（図１４（ｃ））。この穴に金属ペーストを充填したものを図１４（ｄ）に示すように準備し、他の各層についてもそれぞれ絶縁層にビアを形成し、このビアに金属ペーストを充填するなどして図１４（ｄ）に示すように各層準備し、重ねて一括でプレスする（図１４（ｅ））。これにより、本実施例のＬＣ回路を有する基板を製造する。
【００６３】
本実施例では一括積層型のビルドアップ基板を用いたが、製造方法はこれに限るものではない。例えば、めっき接続方式やペースト接続方式によるビルドアップ基板を用いてもよい。
【００６４】
また、実施例１の同一層に配置された二つのインダクタの磁気的な結合について説明したが、本実施例のように、異なる層に二つのインダクタを配した場合でも、実施例１と同様にコモンモードノイズフィルタとして動作させる事も可能である。また、図１０におけるインダクタの外周部９０１の９０２と対向していない上面側及びインダクタ外周部９０１の９０１とは対向していない下面側に、さらに、磁気障壁となるようにビアを設けることで、インダクタ間の磁気的な結合を弱くする事により十分なアイソレーションを有するＬＣ回路として動作させる事もできる。
【００６５】
磁気的な結合については、他の実施例でも、磁気的な結合をするように構成したり、磁気障壁を設ける事によって、磁気的な結合を弱めたりするように構成したりする事が可能である事は言うまでもなく、適宜実施例の部分的な構成を組み合わせても実現できる。
【００６６】
（実施例４）
図１５〜図１８を参照して、本発明の第４の実施例を説明する。本実施例は、第１の実施例のＬＣ回路を内蔵した回路基板において、インダクタとは異なる層にスパイラルインダクタの最外周部と重なり合うように対向電極を配置したＬＣ回路を含む回路基板に関するものである。
【００６７】
図１５に本発明のＬＣ回路を内蔵した基板の展開斜視図を示し、図１６に本実施例の基板の上面図を示す。回路基板は絶縁層を介して配線層が４層設けられた４層基板を用いており、第二配線層を図１６（ａ）に、第四配線層を図１６（ｂ）に示す。
【００６８】
第１の実施例では３層基板を用いたが本実施例では４層基板を用い、本実施例の第１〜第３層のパターンは第１の実施例と全く同じである。本実施例では第４配線層に、二つのスパイラルインダクタの最外周部と重なり合うように電極１５０１を配置している。
【００６９】
この構造の電界の結合について説明する。図１６の線Ａ−Ａ’における断面図および本実施例の電界の状態を示すための原理を図１７に示す。第一の実施例と同様に二つのインダクタの最外周部とビアが互いに面しており、キャパシタ１７０１を構成する。さらに、インダクタ１５０２の最外周部１６０７と電極１５０１がキャパシタ１７０２を、インダクタ１５０３の最外周部１６０８と電極１５０１がキャパシタ１７０３を構成する。
【００７０】
この構造のＬＣ回路を内蔵した基板の動作を、図１８を参照して説明する。
【００７１】
端子１６０１への入力信号はインダクタ１５０２を介して端子１６０５に出力される。同様に、端子１６０２への出力信号はインダクタ１５０３を介して端子１６０６に出力される。インダクタの出口側には、インダクタの外周部で構成するキャパシタが並列に挿入される。このキャパシタは、インダクタの外周部同士とビア同士が直接結合したキャパシタ１７０１と、インダクタの外周部と電極１５０１で構成されるキャパシタ１７０２・１７０３が直列接続されたものとが、並列接続したものとして構成している。
【００７２】
第１の実施例に対し、本実施例ではキャパシタ１７０２、１７０３を並列に付加している。これにより、インダクタ間の容量を増大することができる。
【００７３】
（実施例５）
図１９〜図２２を参照して、本発明の第５の実施例を説明する。本実施例は、第４の実施例のＬＣ回路を内蔵した回路基板において、インダクタとは異なる層に配置した対向電極と一方のスパイラルインダクタを、インダクタの最外周部に形成したビアで接続するＬＣ回路を含む回路基板に関するものである。
【００７４】
図１９に本発明のＬＣ回路を内蔵した基板の展開斜視図を示し、図２０に本実施例の基板の上面図を示す。回路基板は４層基板を用いており、第二配線層を図２０（ａ）に、第四配線層を図２０（ｂ）に示す。
【００７５】
まず、構造について説明する。本実施例が第４の実施例と異なる点は、電極１５０１と一方のスパイラルインダクタ１５０３を、その最外周部に形成したビアを伸ばして接続している点である。第４の実施例の説明で用いた図１５〜図１８と本実施例の説明で用いる図１９〜図２２において、同じ構成要素には同じ参照番号をつけている。
【００７６】
次に、電界の結合について説明する。図２０の線Ａ−Ａ’の断面を図２１（ａ）に、本実施例の電界の結合を示す原理図を図２１（ｂ）に示す。第一の実施例と同様に二つのインダクタの最外周部とビアが互いに面しており、キャパシタ１７０１を構成する。さらに、インダクタ１５０２の最外周部１６０７と電極１５０１を対向電極とするキャパシタ１７０２を構成する。
【００７７】
この構造のＬＣ回路を内蔵した基板の動作を、図２２を参照して説明する。
端子１６０１への入力信号はインダクタ１５０２を介して端子１６０５に出力される。同様に、端子１６０２への出力信号はインダクタ１５０３を介して端子１６０６に出力される。インダクタの出口側には、インダクタの外周部で構成するキャパシタが並列に挿入される。このキャパシタは、インダクタの外周部同士とビア同士が直接結合したキャパシタ１７０１と、インダクタ１５０２の外周部と電極１５０１で構成されるキャパシタ１７０２を並列接続したものとして構成している。
【００７８】
第４の実施例に対し、本実施例では図１８におけるキャパシタ１７０３が短絡するため、インダクタ間の容量を増大することができる。例えば、図１８のキャパシタ１７０２とキャパシタ１７０３が等しい容量である場合、キャパシタ１７０２とキャパシタ１７０３が直列接続で構成される部分の容量は、本実施例のキャパシタ１７０２の半分である。
【００７９】
上記の例は４層基板を用いたが、３層基板を用いた場合の例を図２３、図２４に示す。図２３は展開斜視図、図２４は断面図である。３層基板を用いる場合には、下部電極１５０１とはビアで接続しないスパイラルインダクタ１５０２の最外周部には、下部電極１５０１に向かってはビアを形成しない。この場合、インダクタの最外周部のビア同士で構成するキャパシタ１７０１の容量は小さくなるものの、少ない層数で本実施例のＬＣ回路を内蔵する回路基板を実現することができる。このように、必ずしもインダクタの最外周部から隣接する二つの層に向かってビアを形成する必要はない。
【００８０】
（実施例６）
図２５、２６を参照して、本発明の第６の実施例を説明する。
【００８１】
本実施例では第５の実施例と同様に、一つの層にスパイラルインダクタを配置し、スパイラルインダクタの最外周部を接近させ、その隣接層に対向電極を配置する。本実施例が第５の実施例と異なる点は、第５の実施例では対向電極を一つだけ配置し一方のインダクタと対向電極をビアで接続したのに対し、本実施例ではインダクタが形成される配線層から同じ側にある二つの配線層それぞれに電極を設け、二つのインダクタがそれぞれ別個の電極にビアで接続している点である。
【００８２】
図２５（ａ）に本実施例の断面図を示し、図２５（ｂ）に中央部２５０１の拡大図を示す。第５の実施例の説明で用いた図１９〜図２２と本実施例の説明で用いる図２５、２６において、同じ構成要素には同じ参照番号をつけている。
【００８３】
二つのインダクタの最外周部のビア同士がキャパシタ１７０１を構成し、インダクタ１５０２の最外周部と対向電極１５０１がキャパシタ１７０２を構成する。さらに、二つの対向電極がキャパシタ２５０２を構成する。
【００８４】
上記の構造のＬＣ回路の動作を、図２６を参照して説明する。
【００８５】
端子１６０１への入力信号はインダクタ１５０２を介して端子１６０５に出力される。同様に、端子１６０２への入力信号はインダクタ１５０３を介して端子１６０６に出力される。インダクタの出口側には、インダクタの外周部で構成するキャパシタが並列に挿入される。このキャパシタは、インダクタの外周部のビア同士が直接結合したキャパシタ１７０１と、インダクタ１５０２の外周部と対向電極１５０１で構成されるキャパシタ１７０２と、二つの対向電極１５０１と２５０１で構成されるキャパシタ２５０２とが並列接続したものとして構成している。
【００８６】
第５の実施例に対し、本実施例ではキャパシタ２５０２を更に並列に挿入するため、全体の容量を大きくすることができる。特にキャパシタ２５０２はインダクタの最外周部の面積に対し面積が２倍以上大きくしているので、キャパシタ１７０２の２倍以上の容量を有する。さらに電極１５０１、２５０１の外形はインダクタの最外周部の大きさに依存しないため、キャパシタ２５０２は広範囲の容量値を実現できる。
【００８７】
本発明の回路基板は、電子機器に用いることができる。特に、小型化が望まれる携帯機器などに用いることにより回路基板を小さくできると共に、所望のインダクタンスと十分なキャパシタ容量を得ることができるので、個別にキャパシタやインダクタを搭載することなく、所望の性能を有する電子機器を実現できる。
【００８８】
また、上記実施例１〜５おいて、要求されるインダクタンスやキャパシタンスに応じて、スパイラルインダクタの巻き数、長さ、大きさを調整したり、ビアの有無を選択することができる。
【００８９】
【発明の効果】
以上説明したとおり、本発明によれば以下の顕著な効果を得ることができる。本発明の回路基板は、少なくとも二つのスパイラルインダクタを形成し、それぞれの最外周部を近接させて配置することによりキャパシタを構成するＬＣ回路を含む回路基板とすることを特徴とする。
【００９０】
スパイラルインダクタの最外周部にビアを形成する、スパイラルインダクタの最外周部の電極パターンをくし型にする、スパイラルインダクタとは異なる層にインダクタの最外周部と重なり合うように対向電極を形成する、などの方法によってキャパシタの容量を増大することができる。
【００９１】
本発明のＬＣ回路を含む回路基板は、基板にＬＣ回路を内蔵することができるため、従来の基板上にチップ部品を用いて構成するＬＣ回路に対して基板上の面積を削減することができる。また、従来は基板上または基板内にインダクタとキャパシタを別個に実装していたためそれぞれの部品の面積が必要であったのに対し、本発明の回路構造ではインダクタのみの面積によって回路が実現できるため、実装面積の小型化を図ることができ、回路基板の小型化を実現できる。さらに、本発明により、インダクタとキャパシタからなるフィルタ回路、整合回路、共振回路を小型化することができる。
【００９２】
本発明の回路基板において、二つの隣り合うインダクタを上面から見て逆向きに巻き、磁界が結合する位置に配置することにより、回路基板中にコモンモードノイズフィルタを形成することができる。
【００９３】
一方、インダクタの最外周部のビアを磁気壁として用いたり、隣り合うインダクタを上面から見て同じ向きに巻くことにより、隣り合うインダクタ間の磁気的な結合を阻害することができ、磁気的な結合をなくす必要のあるＬＣ回路も実現できる。
【００９４】
このＬＣ回路は、プリント基板やセラミック基板、シリコン基板、ガラス基板、コンポジット基板などの回路基板を用い、それぞれの通常のパターン形成技術とビア形成技術を用いて製造する。したがって特別な工程を必要とすることなく、通常の回路基板の製造方法と同じ工程で製造することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の回路基板を示す斜視図および上面から見た回路形成部の透過図である。
【図２】第１の実施例の回路基板の断面図および電界の結合状態を示す原理図である。
【図３】第１の実施例のＬＣ回路の回路図である。
【図４】第１の実施例のＬＣ回路の断面図および磁界の状態を示す断面図である。
【図５】第１の実施例のＬＣ回路を含む回路基板の斜視図および断面図における原理図である。
【図６】第２の実施例の、二つのスパイラルインダクタの最外周部をくし型構造にしたＬＣ回路を含む回路基板を示す上面図である。
【図７】（ａ）は第２の実施例の回路基板のＬＣ回路のくし型構造の電極の動作原理を示す上面図、（ｂ）は（ａ）を平板構造の電極にした場合の動作原理を示す上面図である。
【図８】第３の実施例の回路基板の斜視図である。
【図９】第３の実施例の第１配線層と第４配線層の上面図である。
【図１０】第３の実施例の断面図である。
【図１１】第３の実施例の動作原理を示す断面図である。
【図１２】第３の実施例の基板内層を示す断面図である。
【図１３】第３の実施例の変形例を示す、基板内層を示す断面図である。
【図１４】第３の実施例の製造方法を示す図である。
【図１５】第４の実施例の回路基板の展開斜視図である。
【図１６】第４の実施例の回路基板の回路形成部を示す断面図および回路基板の下面図である。
【図１７】第４の実施例の回路基板の動作原理を示す断面図である。
【図１８】第４の実施例の回路基板の回路図である。
【図１９】第５の実施例の回路基板の展開斜視図である。
【図２０】第５の実施例の回路基板の回路基板の上面図である。
【図２１】第５の実施例の回路基板の断面図および動作原理を示す断面図である。
【図２２】第５の実施例の回路図である。
【図２３】第５の実施例の変形例の回路基板の展開斜視図である。
【図２４】第５の実施例の変形例の回路基板の動作原理を示す断面図である。
【図２５】第６の実施例の回路基板の断面図および、その動作原理を示す断面図である。
【図２６】第６の実施例の回路図である。
【図２７】３つのスパイラルインダクタを配置したＬＣ回路の上面図である。
【図２８】３つのスパイラルインダクタを配置したＬＣ回路の動作を示す回路図である。
【図２９】従来のインダクタとキャパシタを個別に配置した基板を示す図である。
【図３０】インダクタ・キャパシタを形成した基板を示す従来例を示す図である。
【図３１】インダクタ・キャパシタを形成した基板を示す他の従来例を示す図である。
【符号の説明】
１０１，１０２，５０１，５０２、６０１，６０２，８０１，８０２，１６０１，１６０２ 入力端子
１０３，１０４，５０３，５０４，６０３，６０４，８０３，８０４，１６０５，１６０６，２７０１，２７０２，２７０３ 出力端子
１０５，１０６，５０５，５０６，６０５，６０６，８０５，８０６，１５０２，１５０３，２７０４，２７０５，２７０６ インダクタ
１０７，１０８，１１０１，１１０２，１９０３ ビア
２０１，２０２，３０１，１１０４，１３０１，１７０１，１７０２，１７０３，２５０２ キャパシタ
２０３，１００１ キャパシタ形成領域
４０１，４０２，４０３，４０４ 伝送線路
４０５，４０６，３６０３，３６０４，５０７，５０８ 磁界
４０７ 磁界ループ
３６０５，３６０６ 磁力線
２２０１ スパイラルインダクタ対向領域
９０１，９０２，１６０７，１６０８ スパイラルインダクタ外周部
１５０１ 電極
Claims (13)
- スパイラル状に形成された少なくとも２つの配線パターンである第１の配線パターンと、第２の配線パターンとを有し、前記第１の配線パターンと前記第２の配線パターンのそれぞれの外周部が誘電体を介して対向して構成されるＬＣ回路を含む事を特徴とする回路基板。
- 前記外周部を、対向面において対向面積を大きくする形状とした事を特徴とする請求項１に記載の回路基板。
- 前記外周部を、対向面において凹凸を有する形状としたことを特徴とする請求項１に記載の回路基板。
- 前記第１の配線パターンの外周部と、前記第２の配線パターンの外周部との対向距離をキャパシタ容量が増加する距離に制御した事を特徴とする請求項１乃至３に記載の回路基板。
- 前記第１の配線パターンおよび前記第２の配線パターンのそれぞれの前記外周部の形状をくし型にした事を特徴とする請求項１乃至４に記載の回路基板。
- 前記第１の配線パターンおよび前記第２の配線パターンのそれぞれの前記外周部にビアを設けた事を特徴とする請求項１乃至５に記載の回路基板。
- 前記ビアを磁界の結合を阻害する磁気壁としていることを特徴とする請求項６に記載の回路基板。
- 前記第１の配線パターンおよび前記第２の配線パターンのそれぞれの外周部の少なくとも一部に対向する少なくともひとつの電極を有することを特徴とする請求項１乃至７に記載の回路基板。
- 前記電極と、前記第１の配線パターンおよび前記第２の配線パターンのそれぞれの外周部の少なくとも一方とが、電気的に接続されている事を特徴とする請求項８に記載の回路基板。
- 複数の前記電極を有し、該複数の電極が異なる配線層に配置されている事を特徴とする請求項８に記載の回路基板。
- 前記複数の電極が、第１の配線パターンの外周部と電気的に接続された第１の電極と、前記第２の配線パターンの外周部と電気的接続された第２の電極とを含む事を特徴とする請求項１０に記載の回路基板。
- 前記第１の配線パターンおよび前記第２の配線パターンのそれぞれの外周部が前記第１の配線パターンおよび前記第２の配線パターンのそれぞれを流れる電流の出力側である事を特徴とする請求項１乃至１１に記載の回路基板。
- 請求項１から１２に記載の回路基板を用いたことを特徴とする電子機器。
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006237560A (ja) * | 2005-01-31 | 2006-09-07 | Sanyo Electric Co Ltd | 回路基板装置 |
| JP2007005614A (ja) * | 2005-06-24 | 2007-01-11 | Mitsubishi Electric Corp | 電波遮蔽装置 |
| WO2008034597A1 (de) * | 2006-09-21 | 2008-03-27 | Atmel Duisburg Gmbh | Integrierte schaltungsanordnung und verwendung von zuleitungen |
| US7435911B2 (en) | 2004-12-30 | 2008-10-14 | Samsung Electro-Mechanics Co., Ltd. | Printed circuit board including embedded capacitor and method of fabricating same |
| US7750434B2 (en) | 2005-01-31 | 2010-07-06 | Sanyo Electric Co., Ltd. | Circuit substrate structure and circuit apparatus |
| CN104093284A (zh) * | 2014-07-25 | 2014-10-08 | 惠州市金百泽电路科技有限公司 | 一种通过pcb布线设计形成板上电容的方法 |
| JP2018186241A (ja) * | 2017-04-27 | 2018-11-22 | 株式会社村田製作所 | 電子部品およびその製造方法 |
| CN110070970A (zh) * | 2013-04-04 | 2019-07-30 | 罗姆股份有限公司 | 芯片构件、电路组件及电子设备 |
| JP2019533300A (ja) * | 2016-08-18 | 2019-11-14 | クアルコム，インコーポレイテッド | 改善されたパッシブオンガラス（ｐｏｇ）マルチプレクサ性能のための多密度ｍｉｍキャパシタ |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4854038U (ja) * | 1971-10-27 | 1973-07-12 | ||
| JPS501364A (ja) * | 1973-05-10 | 1975-01-08 | ||
| JPH01101716A (ja) * | 1987-10-14 | 1989-04-19 | Matsushita Electric Ind Co Ltd | 薄膜ノイズフィルタ |
| JPH03272213A (ja) * | 1990-03-22 | 1991-12-03 | Tdk Corp | 高周波分波フィルタ |
| JPH0439727U (ja) * | 1990-07-30 | 1992-04-03 | ||
| JPH0623218U (ja) * | 1992-08-26 | 1994-03-25 | 太陽誘電株式会社 | 積層複合電子部品 |
| JPH06181119A (ja) * | 1992-12-14 | 1994-06-28 | Takeshi Ikeda | Ｌｃ複合部品 |
| JPH08167522A (ja) * | 1994-12-12 | 1996-06-25 | Tdk Corp | Ｌｃ複合部品及びその製造方法 |
| JPH08321705A (ja) * | 1995-05-26 | 1996-12-03 | Idoutai Tsushin Sentan Gijutsu Kenkyusho:Kk | 高周波伝送線路およびその製造方法 |
| JPH1074667A (ja) * | 1996-08-30 | 1998-03-17 | Kyocera Corp | Ｌｃ回路及びその容量調整方法 |
| JPH10233562A (ja) * | 1997-02-20 | 1998-09-02 | Canon Inc | プリント基板 |
| JPH1131632A (ja) * | 1997-07-11 | 1999-02-02 | Matsushita Electric Ind Co Ltd | 固体複合部品の製造方法 |
-
2002
- 2002-08-22 JP JP2002242320A patent/JP2004087524A/ja active Pending
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4854038U (ja) * | 1971-10-27 | 1973-07-12 | ||
| JPS501364A (ja) * | 1973-05-10 | 1975-01-08 | ||
| JPH01101716A (ja) * | 1987-10-14 | 1989-04-19 | Matsushita Electric Ind Co Ltd | 薄膜ノイズフィルタ |
| JPH03272213A (ja) * | 1990-03-22 | 1991-12-03 | Tdk Corp | 高周波分波フィルタ |
| JPH0439727U (ja) * | 1990-07-30 | 1992-04-03 | ||
| JPH0623218U (ja) * | 1992-08-26 | 1994-03-25 | 太陽誘電株式会社 | 積層複合電子部品 |
| JPH06181119A (ja) * | 1992-12-14 | 1994-06-28 | Takeshi Ikeda | Ｌｃ複合部品 |
| JPH08167522A (ja) * | 1994-12-12 | 1996-06-25 | Tdk Corp | Ｌｃ複合部品及びその製造方法 |
| JPH08321705A (ja) * | 1995-05-26 | 1996-12-03 | Idoutai Tsushin Sentan Gijutsu Kenkyusho:Kk | 高周波伝送線路およびその製造方法 |
| JPH1074667A (ja) * | 1996-08-30 | 1998-03-17 | Kyocera Corp | Ｌｃ回路及びその容量調整方法 |
| JPH10233562A (ja) * | 1997-02-20 | 1998-09-02 | Canon Inc | プリント基板 |
| JPH1131632A (ja) * | 1997-07-11 | 1999-02-02 | Matsushita Electric Ind Co Ltd | 固体複合部品の製造方法 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7435911B2 (en) | 2004-12-30 | 2008-10-14 | Samsung Electro-Mechanics Co., Ltd. | Printed circuit board including embedded capacitor and method of fabricating same |
| US7888599B2 (en) | 2004-12-30 | 2011-02-15 | Samsung Electro-Mechanics Co., Ltd. | Printed circuit board including embedded capacitor and method of fabricating same |
| JP2006237560A (ja) * | 2005-01-31 | 2006-09-07 | Sanyo Electric Co Ltd | 回路基板装置 |
| US7750434B2 (en) | 2005-01-31 | 2010-07-06 | Sanyo Electric Co., Ltd. | Circuit substrate structure and circuit apparatus |
| US8110895B2 (en) | 2005-01-31 | 2012-02-07 | Sanyo Electric Co., Ltd. | Circuit substrate structure and circuit apparatus |
| JP2007005614A (ja) * | 2005-06-24 | 2007-01-11 | Mitsubishi Electric Corp | 電波遮蔽装置 |
| WO2008034597A1 (de) * | 2006-09-21 | 2008-03-27 | Atmel Duisburg Gmbh | Integrierte schaltungsanordnung und verwendung von zuleitungen |
| CN110070970A (zh) * | 2013-04-04 | 2019-07-30 | 罗姆股份有限公司 | 芯片构件、电路组件及电子设备 |
| CN104093284A (zh) * | 2014-07-25 | 2014-10-08 | 惠州市金百泽电路科技有限公司 | 一种通过pcb布线设计形成板上电容的方法 |
| JP2019533300A (ja) * | 2016-08-18 | 2019-11-14 | クアルコム，インコーポレイテッド | 改善されたパッシブオンガラス（ｐｏｇ）マルチプレクサ性能のための多密度ｍｉｍキャパシタ |
| JP7051814B2 (ja) | 2016-08-18 | 2022-04-11 | クアルコム，インコーポレイテッド | 改善されたパッシブオンガラス（ｐｏｇ）マルチプレクサ性能のための多密度ｍｉｍキャパシタ |
| JP2018186241A (ja) * | 2017-04-27 | 2018-11-22 | 株式会社村田製作所 | 電子部品およびその製造方法 |
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