JP2007116834A - Multiphase dc-dc converter circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem associated with conventional multiphase DC-DC converters that a number of phases is fixed and it is difficult to constantly obtain output with the maximum efficiency. <P>SOLUTION: A multiphase DC-DC converter is provided with a circuit whose number of operational phases changes according to the magnitude of an output load in real time. It is further provided with a circuit whose number of operational phases changes with change in ambient temperature in real time. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、高効率で出力制御をおこなう制御回路を有するマルチフェーズ型ＤＣ／ＤＣコンバータ回路に関するものである。   The present invention relates to a multi-phase DC / DC converter circuit having a control circuit that performs output control with high efficiency.

ＩＴ機器の高機能化、高速化、大規模化にともない、電源回路から供給される電流も増大している。特にパソコン場合、ＣＰＵのクロックの高速化とパソコンから電源が供給される周辺機器の多様化などにより、内蔵されるバッテリに要求される出力性能もより強力なものが求められているが、単一のＤＣ／ＤＣコンバータでは大電流の供給が困難である。   With the increase in functionality, speed, and scale of IT equipment, the current supplied from the power supply circuit is also increasing. In particular, in the case of a personal computer, there is a demand for more powerful output performance required for the built-in battery due to higher CPU clock speed and diversification of peripheral devices to which power is supplied from the personal computer. In such a DC / DC converter, it is difficult to supply a large current.

また、電源電圧に発生するリップル除去のために大容量または多数のコンデンサが必要となり、携帯性を重視するパソコンなどの機器では小型化の妨げになる。そこで、上記したようは課題を解決するために、ＤＣ／ＤＣコンバータを複数並列に組み合わせ、それぞれの出力の位相をずらすことにより、大電流化、リップル率の改善を図ったマルチフェーズ型ＤＣ／ＤＣコンバータが使用されている。   In addition, a large capacity or a large number of capacitors are required to remove ripples generated in the power supply voltage, which hinders miniaturization in devices such as personal computers that place importance on portability. Therefore, as described above, in order to solve the problem, a multi-phase DC / DC in which a plurality of DC / DC converters are combined in parallel and the phase of each output is shifted to increase the current and improve the ripple rate. A converter is used.

図３は従来のマルチフェーズ型ＤＣ／ＤＣコンバータの構成を示したものである。１はマルチフェーズ型ＤＣ／ＤＣコンバータ回路であり、Ｃ１，Ｃ２は電解コンデンサ、Ｌ１〜Ｌ３はコイル、ＦＥＴ１〜６はＭＯＳ−ＦＥＴである。図３に示すコントロールＩＣ４は、４フェーズまで対応しており、使用しないフェーズのパルス幅変調器ＰＷＭをＶｃｃに接続することにより、そのフェーズの動作を無効にしている。   FIG. 3 shows the configuration of a conventional multi-phase DC / DC converter. Reference numeral 1 denotes a multi-phase DC / DC converter circuit, C1 and C2 are electrolytic capacitors, L1 to L3 are coils, and FETs 1 to 6 are MOS-FETs. The control IC 4 shown in FIG. 3 supports up to four phases, and the operation of the phase is invalidated by connecting the pulse width modulator PWM of the unused phase to Vcc.

コントロールＩＣ４から各フェーズのドライバＩＣにパルス幅変調信号がパルス幅変調器ＰＷＭ１〜３から入力される。各フェーズのドライバＩＣは２つのＭＯＳ−ＦＥＴに各々交互にオンオフするパルス幅変調信号をパルス幅変調器の端子ＰＷＭ１−１〜ＰＷＭ３−２により入力することで、ＭＯＳ−ＦＥＴがスイッチングを行っている。コントロールＩＣ４には検出したフィードバック信号が入力され、出力電圧を制御している。マルチフェーズ回路のフェーズ数を決定する際、出力最大負荷の大きさに合わせて採用するフェーズ数を決定する。
特開２００３−２８４３３３号 A pulse width modulation signal is input from the pulse width modulators PWM1 to PWM3 from the control IC 4 to the driver IC of each phase. The driver IC of each phase inputs the pulse width modulation signal which turns on and off alternately to the two MOS-FETs through the terminals PWM1-1 to PWM3-2 of the pulse width modulator, so that the MOS-FET performs switching. . The detected feedback signal is input to the control IC 4 to control the output voltage. When determining the number of phases of the multiphase circuit, the number of phases to be employed is determined in accordance with the maximum output load.
JP 2003-284333 A

上記した従来のマルチフェーズ型ＤＣ／ＤＣコンバータにおいては、一度フェーズ数を決定するとそのフェーズ数は固定されてしまい変更することができない構造となっている。実際の電力変換効率は、図４に示すように高負荷になるほど、フェーズのより多い回路の方が高効率となり、低負荷時にはフェーズがより少ない回路の方が高効率になる。このことからフェーズを固定してしまうと、電力変換効率が負荷の大きさに依存してしまうため常に最大の効率を得ることは不可能となり低負荷〜高負荷の広い負荷範囲で高効率を得ることができない。   The conventional multi-phase DC / DC converter described above has a structure in which once the number of phases is determined, the number of phases is fixed and cannot be changed. As shown in FIG. 4, the actual power conversion efficiency is higher for a circuit with more phases as the load is higher, and is more efficient for a circuit with fewer phases at low loads. Therefore, if the phase is fixed, the power conversion efficiency depends on the size of the load, so it is impossible to always obtain the maximum efficiency, and high efficiency is obtained in a wide load range from low load to high load. I can't.

上記のような課題を解決するために、本発明ではマルチフェーズ型ＤＣ／ＤＣコンバータにおいて、出力負荷の大きさで動作フェーズ数が切り替わる回路を設けた。また、回路の周囲温度の変化で動作フェーズ数が切り替わる回路を設け、常に高効率な動作を可能とする機能を持たせるようにした。   In order to solve the above problems, in the present invention, in the multiphase DC / DC converter, a circuit in which the number of operation phases is switched depending on the size of the output load is provided. In addition, a circuit is provided in which the number of operation phases changes depending on changes in the ambient temperature of the circuit, so that it always has a function that enables highly efficient operation.

上記した構成により、電力変換効率が負荷の大きさに依存せず、低負荷から高負荷の広い負荷範囲で高効率を得られ、負荷の大きさに関わらず常に最大の効率を得ることが可能になる。結果として安定して高出力のマルチフェーズ型ＤＣ／ＤＣコンバータを提供することにより、ＩＴ機器に安定して電力を供給することができる。   With the above configuration, the power conversion efficiency does not depend on the load size, and high efficiency can be obtained over a wide load range from low load to high load, and the maximum efficiency can always be obtained regardless of the load size. become. As a result, it is possible to stably supply power to IT equipment by providing a stable and high output multi-phase DC / DC converter.

以下に本発明を実施するための最良の形態である実施例１乃至２について順次説明する。   Examples 1 and 2 which are the best modes for carrying out the present invention will be described in order below.

本発明の実施例１の形態では、従来のマルチフェーズ型ＤＣ／ＤＣコンバータにおいて、出力負荷の大きさで動作フェーズ数が切り替わるフェーズ切替回路を設けるようにしたものである。   In the first embodiment of the present invention, in a conventional multiphase DC / DC converter, a phase switching circuit in which the number of operation phases is switched depending on the size of the output load is provided.

（構成）
次に本発明の実施例１の構成を説明する。図１はこの発明の第１の実施例を示す回路である。１はマルチフェーズ型ＤＣ／ＤＣコンバータの回路であり各フェーズの回路、電圧の制御方法は従来の回路と同様である。２は、マルチフェーズ回路の動作フェーズ数を切り替えるフェーズ切替回路であり、出力負荷の大きさによってフェーズ数がリアルタイムに切り替わる特性を有し、電流検出抵抗Ｒ１とコンパレータＣＭＰ１及びＣＭＰ２、トランジスタＴＲ１及びＴＲ２からなる。電流検出抵抗Ｒ１によって出力負荷の大きさを常に検出する。出力負荷の大きさに比例したポイントＡの電位がコンパレータＣＭＰ１のプラス端子及びコンパレータＣＭＰ２のプラス端子にセットされる。 (Constitution)
Next, the configuration of the first embodiment of the present invention will be described. FIG. 1 is a circuit diagram showing a first embodiment of the present invention. Reference numeral 1 denotes a circuit of a multi-phase DC / DC converter. The circuit of each phase and the voltage control method are the same as those of a conventional circuit. Reference numeral 2 denotes a phase switching circuit that switches the number of operating phases of the multiphase circuit, and has a characteristic that the number of phases is switched in real time depending on the size of the output load. Become. The magnitude of the output load is always detected by the current detection resistor R1. The potential at point A proportional to the magnitude of the output load is set to the plus terminal of the comparator CMP1 and the plus terminal of the comparator CMP2.

ここでフェーズ切替電圧を生成し、コンパレータＣＭＰ１のマイナス端子とコンパレータＣＭＰ２のマイナス端子にセットする。ここでフェーズ切替電圧とは、図２に示す１フェーズと２フェーズの効率が切り替わるポイントＸをコンパレータＣＭＰ２のマイナス端子、２フェーズと３フェーズの効率が切り替わるポイントＹをコンパレータＣＭＰ１のマイナス端子とする。   Here, the phase switching voltage is generated and set to the negative terminal of the comparator CMP1 and the negative terminal of the comparator CMP2. Here, the phase switching voltage means that the point X at which the efficiency of the 1-phase and 2-phase shown in FIG. 2 is switched is the minus terminal of the comparator CMP2, and the point Y at which the efficiency of the 2-phase and 3-phase is switched is the minus terminal of the comparator CMP1.

（動作）
次に実施例１の回路の動作について説明する。出力負荷が小さい場合は、電流検出抵抗１によって生じたポイントＡの電位がコンパレータＣＭＰ１、コンパレータＣＭＰ２のいずれのフェーズ切替電圧より低いことからコンパレータＣＭＰ１、コンパレータＣＭＰ２の出力が'Ｌ'レベルとなり、トランジスタＴＲ１、トランジスタＴＲ２のＥ−Ｂ間に電圧が発生することで、トランジスタ１及び２はＯＮ状態となる。これによりパルス幅変調器ＰＷＭ２の信号とＶｃｃ間、パルス幅変調器ＰＷＭ３の信号とＶｃｃが導通し'Ｈ'レベルに固定されるため、１フェーズとして動作する。 (Operation)
Next, the operation of the circuit of the first embodiment will be described. When the output load is small, the potential at the point A generated by the current detection resistor 1 is lower than the phase switching voltage of either the comparator CMP1 or the comparator CMP2. When a voltage is generated between E and B of the transistor TR2, the transistors 1 and 2 are turned on. As a result, the signal of the pulse width modulator PWM2 and Vcc, and the signal of the pulse width modulator PWM3 and Vcc are conducted and are fixed to the 'H' level, so that they operate as one phase.

出力負荷が少し大きい場合は、電流検出抵抗Ｒ１によって生じたポイントＡの電位がコンパレータＣＭＰ１のフェーズ切替電圧より低く、コンパレータＣＭＰ２のフェーズ切替電圧より高くなることで、コンパレータＣＭＰ１の出力が'Ｌ'レベルにまま、コンパレータＣＭＰ２の出力が'Ｈ'レベルになり、トランジスタＴＲ１はＯＮ状態、トランジスタＴＲ２はＯＦＦ状態となることでパルス幅変調器ＰＷＭ２の信号とＶｃｃ間が切り離され２フェーズとして動作する。   When the output load is slightly large, the potential at the point A generated by the current detection resistor R1 is lower than the phase switching voltage of the comparator CMP1 and higher than the phase switching voltage of the comparator CMP2, so that the output of the comparator CMP1 is at the “L” level. As a result, the output of the comparator CMP2 becomes “H” level, the transistor TR1 is turned on, and the transistor TR2 is turned off, so that the signal of the pulse width modulator PWM2 and Vcc are disconnected and operate as two phases.

出力が大きい場合は、電流検出抵抗Ｒ１によって生じたポイントＡの電位がコンパレータＣＭＰ１、コンパレータＣＭＰ２のフェーズ切替電圧より高くなることでコンパレータＣＭＰ１、コンパレータＣＭＰ２の出力が'Ｈ'レベルとなり、トランジスタＴＲ１、トランジスタＴＲ２はＯＦＦ状態となる。これによりパルス幅変調器ＰＷＭ２の信号と電源電圧Ｖｃｃ、パルス幅変調器ＰＷＭ３の信号と電源電圧Ｖｃｃが切り離され３フェーズとして動作する。   When the output is large, the potential at the point A generated by the current detection resistor R1 becomes higher than the phase switching voltage of the comparators CMP1 and CMP2, so that the outputs of the comparators CMP1 and CMP2 are set to the “H” level. TR2 is turned off. As a result, the signal of the pulse width modulator PWM2 and the power supply voltage Vcc, and the signal of the pulse width modulator PWM3 and the power supply voltage Vcc are separated and operate as three phases.

上記したように、実施例１によれば、電気検出抵抗Ｒ１に流れる電流の大きさによってフェーズ数が切り替わる。これにより負荷の大きさを問わず、常に高効率な動作が可能となり電力損失が削減される。   As described above, according to the first embodiment, the number of phases is switched depending on the magnitude of the current flowing through the electric detection resistor R1. As a result, a highly efficient operation is always possible regardless of the size of the load, and power loss is reduced.

次に実施例２の構成について説明する。図２は本発明の実施例２を示す回路である。１はマルチフェーズ回路であり各フェーズの回路、電圧の制御方法は従来の回路と同様である。３は、サーミスタを用いることでＦＥＴ付近の周囲温度を検知し、その温度によってマルチフェーズ回路１の動作フェーズ数を切り替える機能を持つフェーズ切替回路である。出力負荷が大きくなるとＦＥＴの温度が高くなり、ＦＥＴの付近の周囲の温度が高くなる。この場合、出力負荷の大きさをＦＥＴの周囲温度で検出することで、フェーズ数がリアルタイムに切り替わる。本実施例では、ＦＥＴの周囲温度によって１〜３フェーズに切り替わるようにしている。   Next, the configuration of the second embodiment will be described. FIG. 2 is a circuit showing Embodiment 2 of the present invention. Reference numeral 1 denotes a multi-phase circuit. The circuit of each phase and the voltage control method are the same as those of the conventional circuit. Reference numeral 3 denotes a phase switching circuit having a function of detecting the ambient temperature in the vicinity of the FET by using a thermistor and switching the number of operation phases of the multiphase circuit 1 according to the temperature. As the output load increases, the temperature of the FET increases, and the ambient temperature near the FET increases. In this case, the number of phases is switched in real time by detecting the magnitude of the output load at the ambient temperature of the FET. In this embodiment, the phase is switched to 1 to 3 depending on the ambient temperature of the FET.

まず、図２のサーミスタｒ１によってＦＥＴ付近の周囲温度を検出する。サーミスタｒ１は温度によって抵抗値が変化するため、温度に比例した電位がコンパレータＣＭＰ１、コンパレータＣＭＰ２のマイナス端子に入力される。またサーミスタｒ１は実際の回路では、ＦＥＴ１〜３の近傍に位置するように設置されるものとする。   First, the ambient temperature near the FET is detected by the thermistor r1 in FIG. Since the resistance value of the thermistor r1 varies with temperature, a potential proportional to the temperature is input to the negative terminals of the comparators CMP1 and CMP2. In the actual circuit, the thermistor r1 is assumed to be located in the vicinity of the FETs 1 to 3.

一方、電源電圧Ｖｃｃから電圧を分圧抵抗Ｒ２、Ｒ３、Ｒ４によって、最大効率が得られるようにフェーズ切替電圧を生成し、コンパレータＣＭＰ１のプラス端子とコンパレータＣＭＰ２のプラス端子にセットする。ここでフェーズ切替電圧とは、図２に示す１フェーズと２フェーズの効率が切り替わるポイントＸをコンパレータＣＭＰ２のプラス端子とし、２フェーズと３フェーズの効率が切り替わるポイントをコンパレータＣＭＰ１のプラス端子とする。   On the other hand, a phase switching voltage is generated from the power supply voltage Vcc by the voltage dividing resistors R2, R3, and R4 so as to obtain the maximum efficiency, and set to the plus terminal of the comparator CMP1 and the plus terminal of the comparator CMP2. Here, the phase switching voltage refers to the point X at which the efficiency of 1 phase and 2 phases shown in FIG. 2 is switched as the plus terminal of the comparator CMP2, and the point at which the efficiency of 2 phase and 3 phases is switched as the plus terminal of the comparator CMP1.

上記回路の動作について説明する。周囲温度が低いとサーミスタは抵抗値が高くなるため、ポイントＡの電位がＣＭＰ１、ＣＭＰ２のいずれのフェーズ切り替え電圧より高くなる。そうするとＣＭＰ１、ＣＭＰ２の出力が‘Ｌ’レベルになり、ＴＲ1、ＴＲ２のＥ−Ｂ間に電圧が発生することで、ＴＲ１、ＴＲ２はＯＮ状態となる。これによりパルス幅変調器ＰＷＭ２信号−Ｖｃｃ間、パルス幅変調器ＰＷＭ３信号−Ｖｃｃ間が導通し‘Ｈ'レベルに固定されるため１フェーズとして動作する。   The operation of the above circuit will be described. When the ambient temperature is low, the thermistor has a high resistance value, so that the potential at point A is higher than the phase switching voltage of either CMP1 or CMP2. Then, the outputs of CMP1 and CMP2 become ‘L’ level, and a voltage is generated between E−B of TR1 and TR2, so that TR1 and TR2 are turned on. As a result, the pulse width modulator PWM2 signal-Vcc and the pulse width modulator PWM3 signal-Vcc are electrically connected to each other and are fixed at the 'H' level, so that they operate as one phase.

検出されたＦＥＴの周囲温度が少し高い場合は、周囲温度が高くなるにつれ、サーミスタの抵抗値が少し低くなり、ポイントＡの電位がＣＭＰ１のフェーズ切り替え電圧より低く、ＣＭＰ２のフェーズ切り替え電圧より高くなることで、ＣＭＰ２の出力は‘Ｌ’レベルのまま、ＣＭＰ１の出力が‘Ｈ’レベルになり、ＴＲ２はＯＮ状態、ＴＲ１はＯＦＦ状態となる。よってＴＲ１のみがＯＦＦ状態になることでパルス幅変調器ＰＷＭ３信号−Ｖｃｃ間が切り離され２フェーズとして動作する。   When the ambient temperature of the detected FET is a little high, as the ambient temperature increases, the resistance value of the thermistor becomes a little lower and the potential at point A is lower than the phase switching voltage of CMP1 and higher than the phase switching voltage of CMP2. Thus, the output of CMP2 remains at the “L” level, the output of CMP1 becomes the “H” level, TR2 is in the ON state, and TR1 is in the OFF state. Accordingly, when only TR1 is turned off, the pulse width modulator PWM3 signal and Vcc are disconnected and operate as two phases.

検出されたＦＥＴの周囲温度が高い場合は、サーミスタの抵抗値がさらに低くなり、ポイントＡの電位がＣＭＰ１、ＣＭＰ２のフェーズ切り替え電圧より低くなることで、ＣＭＰ１、ＣＭＰ２の出力が‘Ｈ’レベルとなり、ＴＲ１、ＴＲ２はＯＦＦ状態となる。これによりパルス幅変調器ＰＷＭ２信号−Ｖｃｃ間、パルス幅変調器ＰＷＭ３信号−Ｖｃｃ間が切り離され３フェーズとして動作する。
上記したように実施例２によると、サーミスタを用いてＦＥＴ周辺の温度変化を検知することで出力負荷の増減を判断して、リアルタイムにフェーズ数が切り替わる。これにより、負荷の大きさを問わず、常に高効率な動作が可能となり、電力損失が削減される。 When the detected ambient temperature of the FET is high, the resistance value of the thermistor is further lowered, and the potential at point A becomes lower than the phase switching voltage of CMP1 and CMP2. As a result, the outputs of CMP1 and CMP2 become 'H' level. , TR1 and TR2 are turned off. As a result, the pulse width modulator PWM2 signal-Vcc and the pulse width modulator PWM3 signal-Vcc are disconnected and operate as three phases.
As described above, according to the second embodiment, an increase or decrease in output load is determined by detecting a temperature change around the FET using a thermistor, and the number of phases is switched in real time. As a result, regardless of the size of the load, a highly efficient operation is always possible, and power loss is reduced.

本発明の実施例１のマルチフェーズ型ＤＣ／ＤＣコンバータの構成図である。It is a block diagram of the multiphase type DC / DC converter of Example 1 of this invention. 本発明の実施例２のマルチフェーズ型ＤＣ／ＤＣコンバータの構成図である。It is a block diagram of the multiphase type DC / DC converter of Example 2 of this invention. 従来のマルチフェーズ型ＤＣ／ＤＣコンバータの構成図である。It is a block diagram of the conventional multiphase type DC / DC converter. マルチフェーズ型ＤＣ／ＤＣコンバータの消費電流と効率の関係図である。FIG. 4 is a relationship diagram of current consumption and efficiency of a multi-phase DC / DC converter.

符号の説明Explanation of symbols

１ マルチフェーズ型ＤＣ／ＤＣコンバータ
２ フェーズ切替回路
３ フェーズ切替回路
４ コントロールＩＣ
ＣＭＰ１〜２ コンパレータ
Ｒ１ 電流検出抵抗
Ｒ２〜４ 分圧抵抗
ＦＥＴ１〜６ ＭＯＳ−ＦＥＴ
ＴＲ１〜２ トランジスタ
ＰＷＭ１〜３ パルス幅変調器
ｒ１ サーミスタ 1 Multi-phase DC / DC Converter 2 Phase Switching Circuit 3 Phase Switching Circuit 4 Control IC
CMP1-2 Comparator R1 Current detection resistor R2-4 Voltage dividing resistor
FET1-6 MOS-FET
TR1-2 Transistor PWM1-3 Pulse width modulator r1 Thermistor

Claims (4)

複数の動作フェーズを有するマルチフェーズ型ＤＣ／ＤＣコンバータ回路において、
前記回路の出力負荷の大きさで前記動作フェーズの動作数を切り替え可能なフェーズ切替回路を設けたことを特徴とするマルチフェーズ型ＤＣ／ＤＣコンバータ回路。 In a multi-phase DC / DC converter circuit having a plurality of operation phases,
A multi-phase DC / DC converter circuit comprising a phase switching circuit capable of switching the number of operation phases in accordance with the output load of the circuit. 複数の動作フェーズを有するマルチフェーズ型ＤＣ／ＤＣコンバータ回路において、
前記回路の周囲温度に基づいて動作フェーズの動作数を切替可能なフェーズ切替回路を設けたことを特徴とするマルチフェーズ型ＤＣ／ＤＣコンバータ回路。 In a multi-phase DC / DC converter circuit having a plurality of operation phases,
A multi-phase DC / DC converter circuit comprising a phase switching circuit capable of switching the number of operation phases based on an ambient temperature of the circuit. 前記フェーズ切替回路はサーミスタを有し、
該サーミスタにより前記周囲温度の変化を検出することを特徴とする請求項２記載のマルチフェーズ型ＤＣ／ＤＣコンバータ回路。 The phase switching circuit has a thermistor,
3. The multiphase DC / DC converter circuit according to claim 2, wherein a change in the ambient temperature is detected by the thermistor. 前記フェーズ切替回路は複数のコンパレータからなることを特徴とする請求項１または２記載のマルチフェーズ型ＤＣ／ＤＣコンバータ回路。   3. The multi-phase DC / DC converter circuit according to claim 1, wherein the phase switching circuit includes a plurality of comparators.
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