JP2010114996A - Multiphase dc/dc converter - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a multiphase DC-DC converter that performs suitable overvoltage protection operation regardless of the number of drive phases. <P>SOLUTION: A control circuit 20 for the multiphase DC/DC converter drives a plurality of DC/DC converter circuits 10-1 to 10-m connected in parallel while shifting the output phases from each other, and includes a phase controller 24 which sets the number of drive phases of the DC/DC converter circuits 10-1 to 10-m arbitrarily, and an overvoltage protection unit 25 which turns the low-side transistors NL1 to NLm forming the output stages of all DC/DC converter circuits 10-1 to 10-m on, respectively, regardless of the number of drive phases when the overvoltage of the output voltage Vout is detected. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、マルチフェーズ型ＤＣ／ＤＣコンバータに関するものである。   The present invention relates to a multi-phase DC / DC converter.

図４は、マルチフェーズ型ＤＣ／ＤＣコンバータの一従来例を示す回路ブロック図である。本図に示すように、本従来例のマルチフェーズ型ＤＣ／ＤＣコンバータは、並列接続された複数のＤＣ／ＤＣコンバータ回路１００−１〜１００−ｍ（ただしｍ≧２）と、ＤＣ／ＤＣコンバータ回路１００−１〜１００−ｍの出力位相を互いにずらして駆動するように駆動信号Ｓ１〜Ｓｍを生成する制御回路２００と、を有して成り、ＤＣ／ＤＣコンバータ回路１００−１〜１００−ｍの各出力を足し合わせることで、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成する構成とされていた。   FIG. 4 is a circuit block diagram showing a conventional example of a multi-phase DC / DC converter. As shown in the figure, the conventional multi-phase DC / DC converter includes a plurality of DC / DC converter circuits 100-1 to 100-m (where m ≧ 2) connected in parallel, and a DC / DC converter. And a control circuit 200 that generates drive signals S1 to Sm so that the output phases of the circuits 100-1 to 100-m are shifted from each other, and the DC / DC converter circuits 100-1 to 100-m are generated. The desired output voltage Vout is generated from the input voltage Vin by adding the outputs.

また、制御回路２００は、外部入力されるフェーズ制御信号ＰＨＡＳＥに基づいてＤＣ／ＤＣコンバータ回路１００−１〜１００−ｍの駆動フェーズ数ｘ（ただし１≦ｘ≦ｍ）を任意に設定することが可能な構成とされていた。なお、ＤＣ／ＤＣコンバータ回路１００−１〜１００−ｍの駆動フェーズ数ｘがその最大値ｍより小さく設定されていた場合、駆動フェーズ以外のＤＣ／ＤＣコンバータ回路１００−ｙ（ただし（ｘ＋１）≦ｙ≦ｍ）については、トランジスタＮＨｙ、ＮＬｙがいずれもオフとされ、その出力端がハイインピーダンス状態とされていた。   Further, the control circuit 200 can arbitrarily set the drive phase number x (where 1 ≦ x ≦ m) of the DC / DC converter circuits 100-1 to 100-m based on the phase control signal PHASE input from the outside. It was possible configuration. When the number x of drive phases of the DC / DC converter circuits 100-1 to 100-m is set to be smaller than the maximum value m, the DC / DC converter circuits 100-y other than the drive phase (where (x + 1) ≦ For y ≦ m), the transistors NHy and NLy are both turned off, and their output terminals are in a high impedance state.

また、制御回路２００は、出力電圧Ｖｏｕｔの過電圧が検出されたときに、駆動フェーズのＤＣ／ＤＣコンバータ回路１００−ｘについて、トランジスタＮＨｘ、ＮＬｘのスイッチング動作を停止するとともに、ローサイドのトランジスタＮＬｘをオンさせることにより、出力電圧Ｖｏｕｔを接地電位に引き下げる構成とされていた。   When the overvoltage of the output voltage Vout is detected, the control circuit 200 stops the switching operation of the transistors NHx and NLx and turns on the low-side transistor NLx for the DC / DC converter circuit 100-x in the driving phase. As a result, the output voltage Vout is lowered to the ground potential.

なお、上記に関連する従来技術の一例としては、下記の特許文献１や特許文献２を挙げることができる。
特開２００３−２８４３３３号公報 特開２００７−１１６８３４号公報 In addition, as an example of the related art related to the above, the following Patent Document 1 and Patent Document 2 can be cited.
JP 2003-284333 A JP 2007-116834 A

確かに、上記従来のマルチフェーズ型ＤＣ／ＤＣコンバータであれば、シングルフェーズ型ＤＣ／ＤＣコンパレータに比べて負荷に大電流を出力することができるので、消費電流の大きい負荷（ＣＰＵ［Central Processing Unit］など）の電源として、好適に用いることが可能である。   Certainly, the conventional multi-phase DC / DC converter can output a large current to the load as compared with the single-phase DC / DC comparator, so a load with a large current consumption (CPU [Central Processing Unit] ] And the like.

また、上記従来のマルチフェーズ型ＤＣ／ＤＣコンバータであれば、出力電圧Ｖｏｕｔの過電圧が検出されたときに、先述の過電圧保護動作を行うことができるので、回路素子や負荷を保護することが可能である。   Further, with the conventional multi-phase DC / DC converter, when the overvoltage of the output voltage Vout is detected, the above-described overvoltage protection operation can be performed, so that circuit elements and loads can be protected. It is.

しかしながら、上記従来のマルチフェーズ型ＤＣ／ＤＣコンバータでは、ＤＣ／ＤＣコンバータ回路１００−１〜１００−ｍの駆動フェーズ数ｘが最大値ｍよりも小さく設定されていた場合、駆動フェーズ以外のＤＣ／ＤＣコンバータ回路１００−ｙについては、出力電圧Ｖｏｕｔの過電圧が検出されているか否かに依ることなく、ローサイドのトランジスタＮＬｙが常にオフとされていたので、全フェーズ駆動時に比べて、出力電圧Ｖｏｕｔを接地電位に引き下げるスピードが遅いという課題があった。   However, in the conventional multiphase DC / DC converter, when the number x of drive phases of the DC / DC converter circuits 100-1 to 100-m is set smaller than the maximum value m, the DC / DC other than the drive phase For the DC converter circuit 100-y, the low-side transistor NLy is always turned off regardless of whether or not the overvoltage of the output voltage Vout is detected. There was a problem that the speed of lowering to the ground potential was slow.

図５は、上記の従来課題を説明するためのタイミングチャートであり、上から順に、出力電圧Ｖｏｕｔ、過電圧検出信号ＯＶＰ、トランジスタＮＬ１のゲート信号、トランジスタＮＬ２のゲート信号、及び、トランジスタＮＬ３〜ＮＬｍのゲート信号が各々描写されている。なお、図５では、駆動フェーズ数ｘが「２」に設定されているものとする。   FIG. 5 is a timing chart for explaining the above-described conventional problem. In order from the top, the output voltage Vout, the overvoltage detection signal OVP, the gate signal of the transistor NL1, the gate signal of the transistor NL2, and the transistors NL3 to NLm. Each gate signal is depicted. In FIG. 5, it is assumed that the drive phase number x is set to “2”.

図５に示すように、２フェーズ駆動時において、出力電圧Ｖｏｕｔの過電圧が検出された場合、駆動フェーズのＤＣ／ＤＣコンバータ１００−１、１００−２では、そのスイッチング動作が停止されるとともに、ローサイドのトランジスタＮＬ１、ＮＬ２がオンされる。一方、駆動フェーズ以外のＤＣ／ＤＣコンバータ１００−３〜１００−ｍでは、出力電圧Ｖｏｕｔの過電圧が生じているか否かに依ることなく、ローサイドのトランジスタＮＬ３〜ＮＬｍが常にオフされたままとなる。   As shown in FIG. 5, when an overvoltage of the output voltage Vout is detected during the two-phase driving, the DC / DC converters 100-1 and 100-2 in the driving phase are stopped in switching operation and low side The transistors NL1 and NL2 are turned on. On the other hand, in the DC / DC converters 100-3 to 100-m other than the drive phase, the low-side transistors NL3 to NLm are always kept off regardless of whether or not the overvoltage of the output voltage Vout is generated.

すなわち、上記従来のマルチフェーズ型ＤＣ／ＤＣコンバータでは、トランジスタＮＬ３〜ＮＬｍを介する放電経路が何ら活用されるないので、全フェーズ駆動時に比べて、出力電圧Ｖｏｕｔを接地電位に引き下げるスピードが遅くなってしまう。   That is, in the conventional multi-phase DC / DC converter, the discharge path through the transistors NL3 to NLm is not utilized at all, so that the speed of lowering the output voltage Vout to the ground potential is slower than in all-phase driving. End up.

本発明は、上記の問題点に鑑み、駆動フェーズ数に依らず、適切な過電圧保護動作を行うことが可能なマルチフェーズ型ＤＣ／ＤＣコンバータを提供することを目的とする。   In view of the above problems, an object of the present invention is to provide a multi-phase DC / DC converter capable of performing an appropriate overvoltage protection operation regardless of the number of drive phases.

上記目的を達成するために、本発明に係るマルチフェーズ型ＤＣ／ＤＣコンバータ用の制御回路は、並列接続された複数のＤＣ／ＤＣコンバータ回路の出力位相を互いにずらして駆動する制御回路であって、前記ＤＣ／ＤＣコンバータ回路の駆動フェーズ数を任意に設定するフェーズ制御部と；前記ＤＣ／ＤＣコンバータ回路を用いて生成される出力電圧の過電圧が検出されたときに、前記駆動フェーズ数に依らず、全てのＤＣ／ＤＣコンバータ回路について、各々の出力段を形成するローサイドのトランジスタをオンとする過電圧保護部と；を有して成る構成（第１の構成）とされている。   In order to achieve the above object, a control circuit for a multi-phase DC / DC converter according to the present invention is a control circuit that drives by shifting the output phases of a plurality of DC / DC converter circuits connected in parallel. A phase control unit that arbitrarily sets the number of drive phases of the DC / DC converter circuit; and when an overvoltage of an output voltage generated using the DC / DC converter circuit is detected, depends on the number of drive phases. First, all DC / DC converter circuits have an overvoltage protection unit that turns on a low-side transistor forming each output stage (first configuration).

なお、上記第１の構成から成る制御回路は、前記出力電圧と所定の基準電圧とを比較して比較信号を出力するコンパレータと；前記比較信号をトリガとして所定のパルス幅を有するパルス信号を生成するパルス信号生成部と；前記パルス信号のパルスを順次分配して前記複数のＤＣ／ＤＣコンバータ回路に供給する駆動信号を生成するパルス分配部と；を有して成り、前記フェーズ制御部は、前記ＤＣ／ＤＣコンバータ回路の駆動フェーズ数に応じて前記パルス分配部のパルス分配数を制御し、前記過電圧保護部は、前記出力電圧の過電圧が検出されているか否かに応じて前記駆動信号の論理ゲート処理を行う構成（第２の構成）にするとよい。   The control circuit having the first configuration compares the output voltage with a predetermined reference voltage and outputs a comparison signal; and generates a pulse signal having a predetermined pulse width using the comparison signal as a trigger. And a pulse distribution unit that sequentially distributes pulses of the pulse signal and generates a drive signal to be supplied to the plurality of DC / DC converter circuits, and the phase control unit includes: The number of pulse distribution of the pulse distribution unit is controlled according to the number of drive phases of the DC / DC converter circuit, and the overvoltage protection unit determines whether the drive signal has an overvoltage detected according to whether or not an overvoltage of the output voltage is detected. A configuration for performing logic gate processing (second configuration) is preferable.

また、本発明に係るマルチフェーズ型ＤＣ／ＤＣコンバータは、並列接続された複数のＤＣ／ＤＣコンバータ回路と、前記複数のＤＣ／ＤＣコンバータ回路の出力位相を互いにずらして駆動する上記第１または第２の構成から成る制御回路と、出力電圧の過電圧を検出する過電圧検出回路と、を有して成り、前記複数のＤＣ／ＤＣコンバータ回路の各出力を足し合わせることで、入力電圧から所望の出力電圧を生成する構成（第３の構成）とされている。   Also, the multiphase DC / DC converter according to the present invention is the first or the second driving, wherein the plurality of DC / DC converter circuits connected in parallel and the output phases of the plurality of DC / DC converter circuits are shifted from each other. 2 and an overvoltage detection circuit for detecting an overvoltage of the output voltage, and by adding the outputs of the plurality of DC / DC converter circuits, a desired output is obtained from the input voltage. The configuration generates a voltage (third configuration).

本発明によれば、駆動フェーズ数に依らず、適切な過電圧保護動作を行うことが可能なマルチフェーズ型ＤＣ／ＤＣコンバータを提供することが可能となる。   According to the present invention, it is possible to provide a multi-phase DC / DC converter capable of performing an appropriate overvoltage protection operation regardless of the number of drive phases.

図１は、本発明に係るマルチフェーズ型ＤＣ／ＤＣコンバータの一実施形態を示すブロック図である。図１に示したように、本実施形態のマルチフェーズ型ＤＣ／ＤＣコンバータは、並列接続された複数のＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍ（ただしｍ≧２）と、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの出力位相を互いにずらして駆動する制御回路２０と、出力電圧Ｖｏｕｔの過電圧を検出して過電圧検出信号ＯＶＰを生成する過電圧検出回路３０（例えば、出力電圧Ｖｏｕｔと所定の閾値電圧Ｖｔｈとを比較するコンパレータ）と、を有して成り、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの各出力を足し合わせることで、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成する構成とされている。   FIG. 1 is a block diagram showing an embodiment of a multi-phase DC / DC converter according to the present invention. As shown in FIG. 1, the multi-phase DC / DC converter of this embodiment includes a plurality of DC / DC converter circuits 10-1 to 10-m (where m ≧ 2) connected in parallel, and DC / DC The control circuit 20 that drives the converter circuits 10-1 to 10-m with the output phases shifted from each other, and the overvoltage detection circuit 30 that detects the overvoltage of the output voltage Vout and generates the overvoltage detection signal OVP (for example, the output voltage Vout and A comparator for comparing with a predetermined threshold voltage Vth), and by adding the outputs of the DC / DC converter circuits 10-1 to 10-m, a desired output voltage Vout is obtained from the input voltage Vin. It is set as the structure to generate.

ＤＣ／ＤＣコンバータ回路１０−ｋ（ただし１≦ｋ≦ｍ）は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮＨｋ、ＮＬｋと、インダクタＬｋと、ドライバＤＲＶｋと、を有して成る。トランジスタＮＨｋ、ＮＬｋは、入力電圧Ｖｉｎの印加端と接地端との間に直列接続されており、互いの接続ノードは、インダクタＬｋの一端に接続されている。インダクタＬｋの他端は、出力電圧Ｖｏｕｔの出力端に接続されている。出力電圧Ｖｏｕｔの出力端と接地端との間には、キャパシタＣ１が接続されている。トランジスタＮＨｋ、ＮＬｋのゲートは、ドライバＤＲＶｋのゲート信号出力端に各々接続されている。   The DC / DC converter circuit 10-k (where 1 ≦ k ≦ m) includes N-channel MOS field effect transistors NHk and NLk, an inductor Lk, and a driver DRVk. The transistors NHk and NLk are connected in series between the application terminal of the input voltage Vin and the ground terminal, and the connection node of the transistors NHk and NLk is connected to one end of the inductor Lk. The other end of the inductor Lk is connected to the output end of the output voltage Vout. A capacitor C1 is connected between the output terminal of the output voltage Vout and the ground terminal. The gates of the transistors NHk and NLk are connected to the gate signal output terminal of the driver DRVk.

ドライバＤＲＶｋは、制御回路２０から入力される駆動信号Ｓｋに基づいて、トランジスタＮＨｋ、ＮＬｋのゲート信号を各々生成する。本実施形態に即してより具体的に述べると、ドライバＤＲＶｋには、上記した駆動信号Ｓｋとして、トランジスタＮＨｋの駆動制御に用いられる駆動信号Ｓｋ（Ｈ）と、トランジスタＮＬｋの駆動制御に用いられる駆動信号Ｓｋ（Ｌ）の２系統が入力されている。ドライバＤＲＶｋは、駆動信号Ｓｋ（Ｈ）がハイレベルであるときに、トランジスタＮＨｋをオンとするように、逆に、駆動信号Ｓｋ（Ｈ）がローレベルであるときに、トランジスタＮＨｋをオフとするように、トランジスタＮＨｋのゲート信号を生成する。同様に、ドライバＤＲＶｋは、駆動信号Ｓｋ（Ｌ）がハイレベルであるときに、トランジスタＮＬｋをオンとするように、逆に、駆動信号Ｓｋ（Ｌ）がローレベルであるときに、トランジスタＮＬｋをオフとするように、トランジスタＮＬｋのゲート信号を生成する。ただし、駆動信号Ｓｋ（Ｈ）、Ｓｋ（Ｌ）の論理レベルとトランジスタＮＨｋ、ＮＬｋのオン／オフ状態との上記関係はあくまで例示であって、逆でも構わない。   The driver DRVk generates gate signals for the transistors NHk and NLk based on the drive signal Sk input from the control circuit 20. More specifically, the driver DRVk is used for the drive signal Sk (H) used for the drive control of the transistor NHk and the drive control of the transistor NLk as the drive signal Sk described above. Two systems of drive signal Sk (L) are input. The driver DRVk turns on the transistor NHk when the drive signal Sk (H) is at a high level, and conversely turns off the transistor NHk when the drive signal Sk (H) is at a low level. Thus, the gate signal of the transistor NHk is generated. Similarly, the driver DRVk turns on the transistor NLk when the drive signal Sk (L) is at a high level. Conversely, when the drive signal Sk (L) is at a low level, the driver DRVk turns on the transistor NLk. A gate signal of the transistor NLk is generated so as to be turned off. However, the above relationship between the logic levels of the drive signals Sk (H) and Sk (L) and the on / off states of the transistors NHk and NLk is merely an example, and may be reversed.

一方、制御回路２０は、コンパレータ２１と、パルス信号生成部２２と、パルス分配部２３と、フェーズ制御部２４と、過電圧保護部２５と、を有して成る。   On the other hand, the control circuit 20 includes a comparator 21, a pulse signal generation unit 22, a pulse distribution unit 23, a phase control unit 24, and an overvoltage protection unit 25.

コンパレータ２１は、反転入力端（−）に入力される出力電圧Ｖｏｕｔ（ここでは、出力電圧Ｖｏｕｔの分圧電圧も含むものとする）と、非反転入力端（＋）に入力される所定の基準電圧Ｖｒｅｆと、を比較して比較信号を出力する。すなわち、比較信号の論理レベルは、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆよりも高いときにローレベルとなり、逆に、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆよりも低いときにハイレベルとなる。   The comparator 21 includes an output voltage Vout (here, including a divided voltage of the output voltage Vout) input to the inverting input terminal (−) and a predetermined reference voltage Vref input to the non-inverting input terminal (+). And a comparison signal is output. That is, the logic level of the comparison signal is low when the output voltage Vout is higher than the reference voltage Vref, and conversely, is high when the output voltage Vout is lower than the reference voltage Vref.

パルス信号生成部２２は、上記した比較信号の立上がりエッジをトリガとして所定のパルス幅を有するパルス信号Ｓ０を生成する。   The pulse signal generation unit 22 generates a pulse signal S0 having a predetermined pulse width using the rising edge of the comparison signal as a trigger.

パルス分配部２３は、パルス信号Ｓ０のパルスを順次分配して駆動信号Ｓ１〜Ｓｍを生成する。   The pulse distributor 23 sequentially distributes the pulses of the pulse signal S0 to generate drive signals S1 to Sm.

フェーズ制御部２４は、フェーズ制御信号ＰＨＡＳＥの入力を受けて、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの駆動フェーズ数ｘを任意に設定する。具体的に述べるとフェーズ制御部２４は、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍの駆動フェーズ数ｘに応じて、パルス分配部２３で設定されるパルス信号Ｓ０のパルス分配数を制御する。   The phase control unit 24 receives the input of the phase control signal PHASE and arbitrarily sets the drive phase number x of the DC / DC converter circuits 10-1 to 10-m. More specifically, the phase control unit 24 controls the number of pulse distributions of the pulse signal S0 set by the pulse distribution unit 23 according to the number x of drive phases of the DC / DC converter circuits 10-1 to 10-m. .

過電圧保護部２５は、過電圧検出回路３０から入力される過電圧検出信号ＯＶＰに基づいて、出力電圧Ｖｏｕｔの過電圧が検出されていると判断したときに、フェーズ制御信号ＰＨＡＳＥによって設定された駆動フェーズ数ｘに依ることなく、全てのＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍについて、各々の出力段を形成するローサイドのトランジスタＮＬ１〜ＮＬｍを強制的にオンとする。   When the overvoltage protection unit 25 determines that the overvoltage of the output voltage Vout is detected based on the overvoltage detection signal OVP input from the overvoltage detection circuit 30, the number x of drive phases set by the phase control signal PHASE x Therefore, the low-side transistors NL1 to NLm forming each output stage are forcibly turned on for all the DC / DC converter circuits 10-1 to 10-m.

図２は、過電圧保護部２５の一構成例を示す図である。図２に示すように、本構成例の過電圧保護部２５は、論理積演算器ＡＮＤ１〜ＡＮＤｍと、論理和演算器ＯＲ１〜ＯＲｍと、を有して成る。   FIG. 2 is a diagram illustrating a configuration example of the overvoltage protection unit 25. As shown in FIG. 2, the overvoltage protection unit 25 of this configuration example includes AND operation units AND1 to ANDm and OR operation units OR1 to ORm.

論理積演算器ＡＮＤｋ（ただし１≦ｋ≦ｍ）は、過電圧検出信号ＯＶＰの論理反転信号と駆動信号Ｓｋ（Ｈ）との論理積演算信号をドライバＤＲＶｋに出力する。論理和演算器ＯＲｋは、過電圧検出信号ＯＶＰと駆動信号Ｓｋ（Ｌ）との論理和演算信号をドライバＤＲＶｋに出力する。   The AND operator ANDk (where 1 ≦ k ≦ m) outputs an AND operation signal of the logical inversion signal of the overvoltage detection signal OVP and the drive signal Sk (H) to the driver DRVk. The logical sum operator ORk outputs a logical sum operation signal of the overvoltage detection signal OVP and the drive signal Sk (L) to the driver DRVk.

上記構成から成る過電圧保護部２５において、過電圧検出信号ＯＶＰがローレベルである場合、論理積演算器ＡＮＤｋは、駆動信号Ｓｋ（Ｈ）をドライバＤＲＶｋにスルー出力する形となり、論理和演算器ＯＲｋは、駆動信号Ｓｋ（Ｌ）をドライバＤＲＶｋにスルー出力する形となる。従って、ＤＣ／ＤＣコンバータ回路１０−ｋの出力段を形成するハイサイドのトランジスタＮＨｋ、及び、ローサイドのトランジスタＮＬｋは、それぞれ、駆動信号Ｓｋ（Ｈ）、Ｓｋ（Ｌ）に基づいてオン／オフ制御される。   In the overvoltage protection unit 25 having the above configuration, when the overvoltage detection signal OVP is at a low level, the AND operator ANDk is configured to output the drive signal Sk (H) to the driver DRVk, and the OR operator ORk The drive signal Sk (L) is output through the driver DRVk. Therefore, the high-side transistor NHk and the low-side transistor NLk that form the output stage of the DC / DC converter circuit 10-k are on / off controlled based on the drive signals Sk (H) and Sk (L), respectively. Is done.

一方、過電圧検出信号ＯＶＰがハイレベルである場合、論理積演算器ＡＮＤｋは、駆動信号Ｓｋ（Ｈ）に依ることなく、ドライバＤＲＶｋにローレベルを出力する形となり、論理和演算器ＯＲｋは、駆動信号Ｓｋ（Ｌ）に依ることなく、ドライバＤＲＶｋにハイレベルを出力する形となる。従って、ＤＣ／ＤＣコンバータ回路１０−ｋの出力段を形成するハイサイドのトランジスタＮＨｋは強制的にオフとされ、ローサイドのトランジスタＮＬｋは強制的にオンとされる。   On the other hand, when the overvoltage detection signal OVP is at a high level, the AND operator ANDk outputs a low level to the driver DRVk without depending on the drive signal Sk (H), and the OR operator ORk A high level is output to the driver DRVk without depending on the signal Sk (L). Accordingly, the high-side transistor NHk forming the output stage of the DC / DC converter circuit 10-k is forcibly turned off, and the low-side transistor NLk is forcibly turned on.

図３は、過電圧保護動作の一例を示すタイミングチャートであり、上から順に、出力電圧Ｖｏｕｔ、過電圧検出信号ＯＶＰ、パルス信号Ｓ０、及び、駆動信号Ｓ１〜Ｓｍの挙動を示している。なお、図３では駆動フェーズ数ｘが「２」に設定されているものとする。   FIG. 3 is a timing chart showing an example of the overvoltage protection operation, and shows the behavior of the output voltage Vout, the overvoltage detection signal OVP, the pulse signal S0, and the drive signals S1 to Sm in order from the top. In FIG. 3, it is assumed that the drive phase number x is set to “2”.

出力電圧Ｖｏｕｔが徐々に低下して基準電圧Ｖｒｅｆを下回ると、コンパレータ２１の比較信号（図３では不図示）がローレベルからハイレベルに立ち上がる。パルス信号生成部２２は、上記比較信号の立上がり時点から、所定のオン時間が経過するまでの間、パルス信号Ｓ０をハイレベルに立ち上げ、その後パルス信号Ｓ０をローレベルに立ち下げる。すなわち、パルス信号生成部２２では、比較信号の立上がりエッジをトリガとして所定のパルス幅を有するパルス信号Ｓ０が生成される。   When the output voltage Vout gradually decreases and falls below the reference voltage Vref, the comparison signal (not shown in FIG. 3) of the comparator 21 rises from the low level to the high level. The pulse signal generation unit 22 raises the pulse signal S0 to a high level until the predetermined on-time elapses after the rising edge of the comparison signal, and then lowers the pulse signal S0 to a low level. That is, the pulse signal generation unit 22 generates a pulse signal S0 having a predetermined pulse width with the rising edge of the comparison signal as a trigger.

パルス分配部２３は、パルス信号Ｓ０のパルスを２系統に順次分配して、駆動信号Ｓ１（Ｈ、Ｌ）、Ｓ２（Ｈ、Ｌ）を生成し、これをドライバＤＲＶ１、ＤＲＶ２に出力する。また、パルス分配部２３は、駆動フェーズ以外のＤＣ／ＤＣコンバータ回路１０−３〜１０−ｍに対して、ローレベルに固定された駆動信号Ｓ３〜Ｓｍ（Ｈ、Ｌ）を出力する。   The pulse distribution unit 23 sequentially distributes the pulses of the pulse signal S0 into two systems to generate drive signals S1 (H, L) and S2 (H, L), and outputs them to the drivers DRV1 and DRV2. The pulse distribution unit 23 outputs drive signals S3 to Sm (H, L) fixed at a low level to the DC / DC converter circuits 10-3 to 10-m other than the drive phase.

なお、時刻ｔ１以前では、出力電圧Ｖｏｕｔの過電圧が生じておらず、過電圧検出回路３０で生成される過電圧検出信号ＯＶＰがローレベルに維持されているため、過電圧保護部２５は、上記の駆動信号Ｓ１〜ＳｍをドライバＤＲＶ１〜ＤＲＶｍにスルー出力する。その結果、駆動フェーズのＤＣ／ＤＣコンバータ回路１０−１、１０−２は、その出力位相を互いにずらした形で駆動され、駆動フェーズ以外のＤＣ／ＤＣコンバータ回路１０−３〜１０−ｍは、その出力端がハイインピーダンス状態とされる。   Before the time t1, the overvoltage of the output voltage Vout has not occurred, and the overvoltage detection signal OVP generated by the overvoltage detection circuit 30 is maintained at a low level. Through-output S1 to Sm to drivers DRV1 to DRVm. As a result, the DC / DC converter circuits 10-1 and 10-2 in the drive phase are driven with their output phases shifted from each other, and the DC / DC converter circuits 10-3 to 10-m other than the drive phase are The output terminal is brought into a high impedance state.

時刻ｔ１以前では、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを下回るレベルまで低下する度に、駆動フェーズを順次切り替えながら、上述の動作が繰り返されるが、時刻ｔ１において、過電圧検出回路３０で出力電圧Ｖｏｕｔの過電圧が検出され、過電圧検出信号ＯＶＰがハイレベルに遷移されると、過電圧保護部２５は、先述したように、フェーズ制御信号ＰＨＡＳＥによって設定された駆動フェーズ数ｘに依ることなく、全てのＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍについて、各々の出力段を形成するハイサイドのトランジスタＮＨ１〜ＮＨｍを強制的にオフとし、かつ、ローサイドのトランジスタＮＬ１〜ＮＬｍを強制的にオンとする。   Prior to time t1, the above-described operation is repeated while switching the drive phase each time the output voltage Vout drops to a level lower than the reference voltage Vref. At time t1, the overvoltage detection circuit 30 detects an overvoltage of the output voltage Vout. Is detected and the overvoltage detection signal OVP transits to a high level, the overvoltage protection unit 25, as described above, does not depend on the number x of drive phases set by the phase control signal PHASE, and all DC / DC In the converter circuits 10-1 to 10-m, the high-side transistors NH1 to NHm forming the respective output stages are forcibly turned off, and the low-side transistors NL1 to NLm are forcibly turned on.

このような構成とすることにより、出力電圧Ｖｏｕｔの過電圧が検出されたときには、駆動フェーズのＤＣ／ＤＣコンバータ１０−１、１０−２に含まれるローサイドのトランジスタＮＬ１、ＮＬ２を介した放電経路に加えて、駆動フェーズ以外のＤＣ／ＤＣコンバータ１０−３〜１０−ｍに含まれるローサイドのトランジスタＮＬ３〜ＮＬｍを介した放電経路についても、これを積極的に活用することができるので、より早急に出力電圧Ｖｏｕｔを接地電位に引き下げることが可能となる。   With this configuration, when an overvoltage of the output voltage Vout is detected, in addition to the discharge path via the low-side transistors NL1 and NL2 included in the DC / DC converters 10-1 and 10-2 in the drive phase. In addition, the discharge path via the low-side transistors NL3 to NLm included in the DC / DC converters 10-3 to 10-m other than the drive phase can be actively utilized, so that output is performed more quickly. The voltage Vout can be lowered to the ground potential.

なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。   The configuration of the present invention can be variously modified in addition to the above-described embodiment without departing from the gist of the invention.

例えば、上記実施形態では、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍに含まれるハイサイドスイッチとして、Ｎチャネル型ＭＯＳ電界効果トランジスタＮＨ１〜ＮＨｍを用いた構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、Ｐチャネル型ＭＯＳ電界効果トランジスタを用いても構わない。   For example, in the above embodiment, the configuration using the N-channel MOS field effect transistors NH1 to NHm as the high-side switch included in the DC / DC converter circuits 10-1 to 10-m has been described as an example. The configuration of the present invention is not limited to this, and a P-channel MOS field effect transistor may be used.

また、上記実施形態では、コンパレータ２１の比較信号からパルス信号Ｓ０を生成し、そのパルスを順次分配することで、ｍ系統の駆動信号Ｓ１〜Ｓｍを生成する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、上記比較信号のパルスを順次分配することでｍ系統の比較信号を生成しておき、これらｍ系統の比較信号から駆動信号Ｓ１〜Ｓｍを生成する構成（すなわち、図１のパルス信号生成部２２とパルス分配部２３の接続順序を逆転させた構成）としても構わない。   Further, in the above-described embodiment, the pulse signal S0 is generated from the comparison signal of the comparator 21 and the pulses are sequentially distributed to generate the m system drive signals S1 to Sm as an example. However, the configuration of the present invention is not limited to this, and m comparison signals are generated by sequentially distributing the pulses of the comparison signal, and the drive signals S1 to Sm are generated from these m comparison signals. (That is, a configuration in which the connection order of the pulse signal generation unit 22 and the pulse distribution unit 23 in FIG. 1 is reversed) may be used.

また、上記実施形態では、ＤＣ／ＤＣコンバータ回路１０−１〜１０−ｍとして、降圧回路を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、昇圧回路を用いても構わない。   In the above embodiment, the DC / DC converter circuits 10-1 to 10-m have been described by taking the configuration using the step-down circuit as an example. However, the configuration of the present invention is not limited to this. Alternatively, a booster circuit may be used.

本発明は、ＣＰＵなどの電源として用いられるマルチフェーズ型ＤＣ／ＤＣコンバータに好適な技術であり、特に、その過電圧保護技術として有用である。   The present invention is a technique suitable for a multi-phase DC / DC converter used as a power source for a CPU or the like, and is particularly useful as an overvoltage protection technique thereof.

は、本発明に係るマルチフェーズ型ＤＣ／ＤＣコンバータの一実施形態を示すブロック図である。These are block diagrams which show one Embodiment of the multiphase type DC / DC converter which concerns on this invention. は、過電圧保護部２５の一構成例を示す図である。These are figures which show the example of 1 structure of the overvoltage protection part 25. FIG. は、過電圧保護動作の一例を示すタイミングチャートである。These are timing charts showing an example of the overvoltage protection operation. は、マルチフェーズ型ＤＣ／ＤＣコンバータの一従来例を示すブロック図である。These are block diagrams which show a prior art example of a multiphase type DC / DC converter. は、従来課題を説明するためのタイミングチャートである。These are timing charts for explaining a conventional problem.

符号の説明Explanation of symbols

１０−１〜１０−ｍ ＤＣ／ＤＣコンバータ回路
２０ 制御回路
２１ コンパレータ
２２ パルス信号生成部
２３ パルス分配部
２４ フェーズ制御部
２５ 過電圧保護部
３０ 過電圧検出回路
ＤＲＶ１〜ＤＲＶｍ ドライバ
ＮＨ１〜ＮＨｍ Ｎチャネル型ＭＯＳ電界効果トランジスタ（ハイサイド）
ＮＬ１〜ＮＬｍ Ｎチャネル型ＭＯＳ電界効果トランジスタ（ローサイド）
Ｌ１〜Ｌｍ インダクタ
Ｃ１ キャパシタ
ＡＮＤ１〜ＡＮＤｍ 論理積演算器
ＯＲ１〜ＯＲｍ 論理和演算器 10-1 to 10-m DC / DC converter circuit 20 Control circuit 21 Comparator 22 Pulse signal generation unit 23 Pulse distribution unit 24 Phase control unit 25 Overvoltage protection unit 30 Overvoltage detection circuit DRV1 to DRVm Driver NH1 to NHm N channel type MOS electric field Effect transistor (high side)
NL1-NLm N-channel MOS field effect transistor (low side)
L1-Lm Inductor C1 Capacitor AND1-ANDm AND operator OR1-ORm OR operator

Claims (3)

並列接続された複数のＤＣ／ＤＣコンバータ回路の出力位相を互いにずらして駆動する制御回路であって、
前記ＤＣ／ＤＣコンバータ回路の駆動フェーズ数を任意に設定するフェーズ制御部と；
前記ＤＣ／ＤＣコンバータ回路を用いて生成される出力電圧の過電圧が検出されたときに、前記駆動フェーズ数に依らず、全てのＤＣ／ＤＣコンバータ回路について、各々の出力段を形成するローサイドのトランジスタをオンとする過電圧保護部と；
を有して成ることを特徴とする制御回路。 A control circuit that drives the output phases of a plurality of DC / DC converter circuits connected in parallel to be shifted from each other,
A phase control unit for arbitrarily setting the number of drive phases of the DC / DC converter circuit;
Low-side transistors that form respective output stages for all DC / DC converter circuits regardless of the number of drive phases when an overvoltage of an output voltage generated using the DC / DC converter circuit is detected An overvoltage protection unit that turns on;
A control circuit comprising: 前記出力電圧と所定の基準電圧とを比較して比較信号を出力するコンパレータと；
前記比較信号をトリガとして所定のパルス幅を有するパルス信号を生成するパルス信号生成部と；
前記パルス信号のパルスを順次分配して、前記複数のＤＣ／ＤＣコンバータ回路に各々供給する駆動信号を生成するパルス分配部と；
を有して成り、
前記フェーズ制御部は、前記ＤＣ／ＤＣコンバータ回路の駆動フェーズ数に応じて、前記パルス分配部のパルス分配数を制御し、
前記過電圧保護部は、前記出力電圧の過電圧が検出されているか否かに応じて、前記駆動信号の論理ゲート処理を行うことを特徴とする請求項１に記載の制御回路。 A comparator that compares the output voltage with a predetermined reference voltage and outputs a comparison signal;
A pulse signal generation unit that generates a pulse signal having a predetermined pulse width using the comparison signal as a trigger;
A pulse distributor that sequentially distributes the pulses of the pulse signal to generate a drive signal to be supplied to each of the plurality of DC / DC converter circuits;
Comprising
The phase control unit controls the pulse distribution number of the pulse distribution unit according to the number of drive phases of the DC / DC converter circuit,
2. The control circuit according to claim 1, wherein the overvoltage protection unit performs logic gate processing of the drive signal in accordance with whether or not an overvoltage of the output voltage is detected. 並列接続された複数のＤＣ／ＤＣコンバータ回路と、前記複数のＤＣ／ＤＣコンバータ回路の出力位相を互いにずらして駆動する請求項１または請求項２に記載の制御回路と、出力電圧の過電圧を検出する過電圧検出回路と、を有して成り、前記複数のＤＣ／ＤＣコンバータ回路の各出力を足し合わせることで、入力電圧から所望の出力電圧を生成することを特徴とするマルチフェーズ型ＤＣ／ＤＣコンバータ。   3. The control circuit according to claim 1, wherein the plurality of DC / DC converter circuits connected in parallel and the output phase of the plurality of DC / DC converter circuits are driven to be shifted from each other, and an overvoltage of the output voltage is detected. An overvoltage detection circuit that generates a desired output voltage from an input voltage by adding the outputs of the plurality of DC / DC converter circuits. converter.
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