JP2007103925A

JP2007103925A - Semiconductor device and method for manufacturing the same

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Publication number: JP2007103925A
Application number: JP2006244434A
Authority: JP
Inventors: Kazuhisa Kawaguchi; 和寿川口; Kazunari Fujikawa; 一成藤川
Original assignee: Hitachi Cable Ltd
Current assignee: Hitachi Cable Ltd
Priority date: 2005-09-12
Filing date: 2006-09-08
Publication date: 2007-04-19

Abstract

<P>PROBLEM TO BE SOLVED: To make it possible to: carry out doping at a high concentration; and make an excellent ohmic contact with an electrode. <P>SOLUTION: A semiconductor device using a group III-V compound semiconductor has an emitter electrode and a metal electrode contact layer in contact with the emitter electrode, and the metal electrode contact layer is constructed by a quantum structure. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、III−Ｖ族化合物半導体を用いた半導体装置及びその製造方法に係り、特にヘテロ接合バイポーラトランジスタ（ＨＢＴ）、電界効果トランジスタ（ＦＥＴ）或いは高電子移動度トランジスタ（ＨＥＭＴ）に好適なものである。 The present invention relates to a semiconductor device using a III-V compound semiconductor and a manufacturing method thereof, and particularly suitable for a heterojunction bipolar transistor (HBT), a field effect transistor (FET), or a high electron mobility transistor (HEMT). It is.

ＧａＡｓを代表とするIII−Ｖ族化合物半導体を用いた半導体装置は、歪みが小さく、効率の良いＧＨｚ以上の高周波特性を実現できることから、携帯電話を初めとする多くの通信機器における増幅器などに広く使用されている。そのなかでもエミッタ・ベース接合にヘテロ接合を用いたＨＢＴは、エミッタ層のバンドギャップがベース層のバンドギャップよりも広いことにより、エミッタ注入効率を高くすることができるため、特に高周波特性に優れ、携帯電話用高出力トランジスタ等に広く使用されている。 A semiconductor device using a III-V group compound semiconductor typified by GaAs has a small distortion and can realize an efficient high-frequency characteristic of GHz or more. Therefore, it is widely used as an amplifier in many communication devices such as a mobile phone. in use. Among them, the HBT using a heterojunction for the emitter-base junction can increase the emitter injection efficiency due to the fact that the band gap of the emitter layer is wider than the band gap of the base layer. Widely used in high-power transistors for mobile phones.

図４に示した従来のＩｎＧａＰ／ＧａＡｓ系ＨＢＴを例にとって、その構造を説明する。 The structure of the conventional InGaP / GaAs HBT shown in FIG. 4 will be described as an example.

ＩｎＧａＰ／ＧａＡｓ系ＨＢＴは、半絶縁性ＧａＡｓ基板上に、ＭＯＶＰＥやＭＢＥ法といった気相エピタキシャル成長法により、ｎ型ＧａＡｓサブコレクタ層７、ｎ型ＧａＡｓコレクタ層６、コレクタ空乏化領域となるｎ型ＧａＡｓコレクタ層５、ｐ型ＧａＡｓベース層４、ｎ型ＩｎＧａＰエミッタ層３、ｎ型ＧａＡｓエミッタコンタクト層２及びｎ型ＩｎＧａＡｓノンアロイ層１の各エピタキシャル層を積層することにより形成される。なお、ｎ型ＩｎＧａＡｓ層をノンアロイ層とするのは、アロイ層と比べて接触抵抗が低いからである。 The InGaP / GaAs HBT is formed on a semi-insulating GaAs substrate by vapor phase epitaxy such as MOVPE or MBE, and an n-type GaAs serving as an n-type GaAs subcollector layer 7, an n-type GaAs collector layer 6, and a collector depletion region. The epitaxial layer is formed by laminating the collector layer 5, the p-type GaAs base layer 4, the n-type InGaP emitter layer 3, the n-type GaAs emitter contact layer 2, and the n-type InGaAs non-alloy layer 1. The reason why the n-type InGaAs layer is a non-alloy layer is that the contact resistance is lower than that of the alloy layer.

コレクタ層５，６、ベース層４及びエミッタ層３の導電型としては、ｐ−ｎ−ｐタイプもあるが、図示例のようにｎ−ｐ−ｎタイプのエピタキシャル層を積層する場合が殆どである。ここで、ｎタイプのドーパントとしてはＳｉが一般に使われる。ｐタイプのドーパントとして炭素、亜鉛、ベリリウムといった元素が用いられる。 As the conductivity types of the collector layers 5 and 6, the base layer 4 and the emitter layer 3, there is also a pnp type, but in most cases, an npn type epitaxial layer is laminated as shown in the illustrated example. is there. Here, Si is generally used as the n-type dopant. Elements such as carbon, zinc and beryllium are used as p-type dopants.

ＨＢＴおいては、ｎ型ＩｎＧａＡｓノンアロイ層１の上にエミッタ（金属）電極１４が、ｐ型ＧａＡｓベース層４の上にベース電極１３が、そしてｎ型ＧａＡｓサブコレクタ層７の上にコレクタ電極１２が形成される。エミッタ接地の場合は、電源１５から、コレクタ電極１２に正の電圧を印加し、ベース電極１３よりベース電流を信号入力として流し、出力となるコレクタ電流を制御する。 In the HBT, an emitter (metal) electrode 14 is formed on the n-type InGaAs non-alloy layer 1, a base electrode 13 is formed on the p-type GaAs base layer 4, and a collector electrode 12 is formed on the n-type GaAs subcollector layer 7. Is formed. In the case of grounded emitter, a positive voltage is applied from the power source 15 to the collector electrode 12 and a base current is supplied as a signal input from the base electrode 13 to control the collector current as an output.

ここでＨＢＴの動作原理を、図６を用いて説明する。
図６はｎ−ｐ−ｎタイプＨＢＴのエネルギーバンド構造を示す。ＨＢＴはエミッタ、ベース、コレクタの３つの基本領域を有する半導体素子であり、上記各層１〜７に対応して、ノンアロイ領域３１、エミッタコンタクト領域３２、エミッタ領域３３、ベース領域３４、コレクタ空乏化領域３５、コレクタ領域３６、サブコレクタ領域３７を具備する。図中、９は伝導帯下端、１０は価電子帯上端、１１はフェルミ準位である。 Here, the operation principle of the HBT will be described with reference to FIG.
FIG. 6 shows the energy band structure of an npn type HBT. The HBT is a semiconductor element having three basic regions of an emitter, a base, and a collector. The non-alloy region 31, the emitter contact region 32, the emitter region 33, the base region 34, and the collector depletion region corresponding to each of the layers 1-7. 35, a collector region 36, and a sub-collector region 37. In the figure, 9 is the lower end of the conduction band, 10 is the upper end of the valence band, and 11 is the Fermi level.

ノンアロイ領域３１、エミッタコンタクト領域３２を経てエミッタ領域３３から注入された電子８はベース領域３４に入り、ベース領域３４を高速で通り抜ける。また、ベース領域３４からエミッタ領域３３へ注入されるホールは、ＩｎＧａＰによるワイドギャップ・エミッタの採用で効果的に抑制されるので、エミッタ・ベース間に順方向のバイアスがかかっていても、電流伝送率が低下しない。電子は、ベース領域３４・コレクタ領域３６間のコレクタ空乏化領域３５に到達した後、ベース・コレクタ間の大きな電界で加速されてコレクタ領域３６に入る。ｎ−ｐ−ｎタイプＨＢＴは、電子がエミッタ電極１４からコレクタ電極１２に到達するまでの時間が短いので高速で動作する。 Electrons 8 injected from the emitter region 33 through the non-alloy region 31 and the emitter contact region 32 enter the base region 34 and pass through the base region 34 at high speed. In addition, holes injected from the base region 34 to the emitter region 33 are effectively suppressed by adopting a wide gap emitter by InGaP, so that current transmission is possible even when a forward bias is applied between the emitter and the base. The rate does not decrease. After the electrons reach the collector depletion region 35 between the base region 34 and the collector region 36, the electrons are accelerated by a large electric field between the base and collector and enter the collector region 36. The npn type HBT operates at a high speed because the time required for electrons to reach the collector electrode 12 from the emitter electrode 14 is short.

ＨＢＴで最も重要なのはベース領域３４である。即ち、エミッタ領域３３よりベース領域３４へ電子８を注入し、これがベース領域３４中の正孔と再結合せず、コレクタ領域３５、３６へ伝送されることが理想であり、電流ロスを少なくしなければならない。その為ベース領域３４は最適に設計される必要がある。
ＨＢＴ素子を全体的に見ると、ベース領域３４以外に電流ロスが発生する個所が幾つかある。例えば、サブコレクタ領域３７とこれに接触するコレクタ電極１２、及び金属電極接触層のノンアロイ領域３１とこれに接触するエミッタ電極１４である。 The most important in the HBT is the base region 34. In other words, it is ideal that electrons 8 are injected from the emitter region 33 into the base region 34 and transmitted to the collector regions 35 and 36 without being recombined with holes in the base region 34, thereby reducing current loss. There must be. Therefore, the base region 34 needs to be optimally designed.
Looking at the HBT element as a whole, there are several places where current loss occurs in addition to the base region 34. For example, the sub-collector region 37 and the collector electrode 12 in contact therewith, and the non-alloy region 31 of the metal electrode contact layer and the emitter electrode 14 in contact therewith.

ここでベース領域３４は１０¹⁹〜１０²⁰［ｃｍ^-3］程度のｐ型ＧａＡｓ層であり、サブコレクタ領域３７も３．０〜５．０×１０¹⁸［ｃｍ^-3］と非常に高濃度にドーピングされたｎ型ＧａＡｓ層であり、金属電極であるベース電極１３、コレクタ電極１２とそれぞれ良好なオーミック接触を取ることが出来る。
これに対し、金属電極接触層であるノンアロイ領域３１に対応するノンアロイ層１は、通常ＧａＡｓ層を用いるが、図４に例示したように、ｎ型ＧａＡｓ層ではなくｎ型ＩｎＧａＡｓ層を用いることが多い。これはＩｎＧａＡｓの方がＧａＡｓに比べ金属ライクな性質を示し、また多量のドーパントをドーピング出来る為、１×１０¹⁹［ｃｍ^-3］のｎ型層を形成することが出来る。更にこれらの金属ライクで、多量のドーパントをドーピングできるという特性は、Ｉｎの組成を上げることにより増幅される、といった長所があるためである。したがって、ノンアロイ層１が金属電極であるエミッタ電極１４と良好なオーミック接触を取るためには、ノンアロイ層１を構成するＩｎＧａＡｓのＩｎ組成を大きくすることが好ましい。 Here, the base region 34 is a p-type GaAs layer of about 10 ¹⁹ to 10 ²⁰ [cm ⁻³ ], and the subcollector region 37 is also very high in concentration of 3.0 to 5.0 × 10 ¹⁸ [cm ⁻³ ]. The n-type GaAs layer is doped with the base electrode 13 and the collector electrode 12, which are metal electrodes, and can make good ohmic contact.
On the other hand, the non-alloy layer 1 corresponding to the non-alloy region 31 which is a metal electrode contact layer normally uses a GaAs layer, but as shown in FIG. 4, an n-type InGaAs layer is used instead of an n-type GaAs layer. Many. This is because InGaAs exhibits metal-like properties compared to GaAs, and a large amount of dopant can be doped, so that an n-type layer of 1 × 10 ¹⁹ [cm ⁻³ ] can be formed. Furthermore, these metal-like materials can be doped with a large amount of dopant because they have the advantage of being amplified by increasing the In composition. Therefore, in order for the non-alloy layer 1 to have good ohmic contact with the emitter electrode 14 which is a metal electrode, it is preferable to increase the In composition of InGaAs constituting the non-alloy layer 1.

しかし、ＩｎＧａＡｓのＩｎ組成を増加させると、その格子定数がＧａＡｓのそれより遠ざかる。この為、図５に示すように、エミッタコンタクト層２に対応するＧａＡｓ層１６上に、ノンアロイ層１に対応するＩｎ_xＧａ_1-xＡｓ層１７を所望のＩｎ組成比ｘで直接堆積させると、その界面には図５に示すような転位１８が発生する。この転位１８は結晶欠陥の一種であるから、例えば半導体素子を作製した場合、この転位を含む素子は電気的不良が発生する。 However, when the In composition of InGaAs is increased, its lattice constant is further away from that of GaAs. Therefore, as shown in FIG. 5, when the In _x Ga _1-x As layer 17 corresponding to the non-alloy layer 1 is directly deposited on the GaAs layer 16 corresponding to the emitter contact layer 2 with a desired In composition ratio x. Dislocations 18 as shown in FIG. 5 are generated at the interface. Since the dislocation 18 is a kind of crystal defect, for example, when a semiconductor element is manufactured, an electrical defect occurs in the element including the dislocation.

この事態を回避する為には、ノンアロイ層１とエミッタコンタクト層２との界面で格子定数を合わせるために、Ｉｎ組成を変化させてＩｎＧａＡｓノンアロイ層１７を成長させる必要がある。即ち、ＧａＡｓ層上にＩｎ_xＧａ_1-xＡｓを堆積させる場合、先ずＩｎ組成の設定は０とし、徐々にＩｎ組成を増やして、良好なオーミック接触を取ることが可能な所望の組成まで変化させることを行う。 In order to avoid this situation, it is necessary to grow the InGaAs non-alloy layer 17 by changing the In composition in order to match the lattice constant at the interface between the non-alloy layer 1 and the emitter contact layer 2. That is, when depositing In _x Ga _1-x As on a GaAs layer, first, the In composition is set to 0, and the In composition is gradually increased to change to a desired composition capable of achieving good ohmic contact. To do.

例えば、特許文献１では、ＩｎＧａＡｓノンアロイ層を、Ｉｎ組成をステップ状に変えたステップグレーデッド層と、その上に形成したＩｎ組成を均一とした均一組成層で構成することを提案している。 For example, Patent Document 1 proposes that the InGaAs non-alloy layer is composed of a step graded layer in which the In composition is changed to a step shape, and a uniform composition layer having a uniform In composition formed thereon.

また特許文献２では、ノンアロイ層とオーミックコンタクト層との間にＩｎ組成を０から６０％まで変化させた傾斜層（リニアグレーデッド層）を挿入している。Ｉｎ組成を６０％としているのは、本来Ｃ（炭素）をドーピングするとｐ型キャリア濃度を示すＩｎＧａＡｓ層が、そのＩｎ組成ｘを０．５以上にすることで、ｎ型のキャリア濃度を示すことを利用し、ＩｎＧａＡｓノンアロイ層のＩｎ組成ｘを０．６程度とすることでｎ型のＩｎＧａＡｓノンアロイ層とし、これにより接触抵抗を下げている。 In Patent Document 2, an inclined layer (linear graded layer) in which the In composition is changed from 0 to 60% is inserted between the non-alloy layer and the ohmic contact layer. The reason why the In composition is set to 60% is that an InGaAs layer that exhibits p-type carrier concentration when originally doped with C (carbon) exhibits an n-type carrier concentration by setting its In composition x to 0.5 or more. , And the In composition x of the InGaAs non-alloy layer is set to about 0.6 so that an n-type InGaAs non-alloy layer is obtained, thereby reducing the contact resistance.

一方、金属電極接触層であるノンアロイ領域３１に対応するノンアロイ層１に、通常通りＧａＡｓ層を用いる場合は、ｎ型ドーピングとして専らＳｉが使われている。
特開２００４−２０７５４６号公報特開２００５−７９２６８号公報 On the other hand, when a GaAs layer is used as usual for the non-alloy layer 1 corresponding to the non-alloy region 31 which is a metal electrode contact layer, Si is exclusively used as n-type doping.
JP 2004-207546 A JP 2005-79268 A

（１）金属電極接触層にＩｎＧａＡｓを用いる場合
上記したＩｎ組成を徐々に所望の組成まで増加させる従来技術の方法には、次のような課題がある。すなわち、所望のＩｎ組成を持つＩｎ_xＧａ_1-xＡｓ層の膜厚が臨界膜厚を超えた場合、転位の発生を抑制することが困難であるということである。ここで臨界膜厚とは、あるＩｎ組成ｘに対して転位が発生しない最大のＩｎ_xＧａ_1-xＡｓ膜厚を意味する。例えば、ｘ＝０．５では数ｎｍの臨界膜厚しか持たない。臨界膜厚は、Ｉｎ組成ｘが増加すれば減少し、逆にＩｎ組成ｘが減少すれば増加する。したがって、所望のＩｎ組成を持つＩｎＧａＡｓ層の膜厚は、容易に臨界膜厚を超えてしまうおそれがあり、転位の発生をもたらす。 (1) When InGaAs is used for the metal electrode contact layer The above-described conventional method for gradually increasing the In composition to a desired composition has the following problems. That is, when the thickness of the In _x Ga _1-x As layer having the desired In composition exceeds the critical thickness, it is difficult to suppress the occurrence of dislocations. Here, the critical film thickness means the maximum In _x Ga _1-x As film thickness at which dislocation does not occur for a certain In composition x. For example, when x = 0.5, it has only a critical film thickness of several nm. The critical film thickness decreases as the In composition x increases, and conversely increases as the In composition x decreases. Therefore, the film thickness of the InGaAs layer having the desired In composition may easily exceed the critical film thickness, resulting in the occurrence of dislocations.

（２）金属電極接触層にＧａＡｓを用いる場合
金属電極接触層であるノンアロイ層に、通常通り、Ｉｎ組成をゼロとしたＧａＡｓを用いる場合は、ノンアロイ層より下層にあるＧａＡｓ層と同じ材料を用いるので、エピタキシャル層界面に欠陥が発生することは無い。しかし、ＧａＡｓが金属ライクでないこと、また、ｎ型ドーパントとしてＳｉを用いたのでは、１×１０¹⁹［ｃｍ^-3］以上にｎ型ドーピングすることは困難である。したがって、金属電極との良好なオーミック接触を取ることが困難である。 (2) When using GaAs for the metal electrode contact layer As usual, when using GaAs with an In composition of zero for the non-alloy layer that is the metal electrode contact layer, the same material as the GaAs layer below the non-alloy layer is used. Therefore, no defect occurs at the epitaxial layer interface. However, if GaAs is not metal-like and Si is used as an n-type dopant, it is difficult to do n-type doping to 1 × 10 ¹⁹ [cm ⁻³ ] or more. Therefore, it is difficult to make good ohmic contact with the metal electrode.

そこで、本発明の目的は、上記課題を解決し、高濃度のドーピングを行うことが可能で金属電極と良好なオーミック接触を取ることが可能な金属電極接触層を有する半導体装置及びその製造方法を提供することにある。 Accordingly, an object of the present invention is to solve the above-described problems, and to provide a semiconductor device having a metal electrode contact layer capable of performing high-concentration doping and taking good ohmic contact with the metal electrode, and a method for manufacturing the same. It is to provide.

上記目的を達成するため、本発明は、次のように構成したものである。
第１の発明は、III−Ｖ族化合物半導体を用いた半導体装置において、エミッタ電極と該エミッタ電極に接触する金属電極接触層とを有し、前記金属電極接触層が量子構造で構成されていることを特徴とする。 In order to achieve the above object, the present invention is configured as follows.
A first invention is a semiconductor device using a group III-V compound semiconductor, having an emitter electrode and a metal electrode contact layer in contact with the emitter electrode, the metal electrode contact layer having a quantum structure. It is characterized by that.

第２の発明は、第１の発明において、前記量子構造は、臨界膜厚以下のＩｎ_xＧａ_1-xＡｓ（ｘ＝０．１〜１）層とその上に設けたＧａＡｓ層とを１周期として複数周期積層して構成されていることを特徴とする。 According to a second invention, in the first invention, the quantum structure includes an In _x Ga _1-x As (x = 0.1-1) layer having a critical film thickness or less and a GaAs layer provided thereon. It is characterized by being configured by laminating a plurality of periods as a period.

第３の発明は、第１の又は第２の発明において、前記量子構造で構成されている金属電極接触層がノンアロイ層であることを特徴とする。 A third invention is characterized in that, in the first or second invention, the metal electrode contact layer composed of the quantum structure is a non-alloy layer.

第４の発明は、第１ないし第４の発明において、前記量子構造が、量子ドット、量子細線、若しくは量子井戸のいずれかであることを特徴とする。 According to a fourth invention, in the first to fourth inventions, the quantum structure is any one of a quantum dot, a quantum wire, or a quantum well.

第５の発明は、第１の発明において、前記金属電極接触層を、前記量子構造で構成する代わりに、Ｓｅが１×１０¹⁹ｃｍ^-3以上の濃度でドープされたｎ型ＧａＡｓ層で構成したことを特徴とする。 According to a fifth invention, in the first invention, the metal electrode contact layer is formed of an n-type GaAs layer doped with Se at a concentration of 1 × 10 ¹⁹ cm ⁻³ or more, instead of the quantum structure. It is characterized by that.

第６の発明は、第１ないし第５の発明において、前記半導体装置がヘテロ接合バイポーラトランジスタ、電界効果トランジスタ又は高電子移動度トランジスタのいずれかであることを特徴とする。 According to a sixth invention, in the first to fifth inventions, the semiconductor device is any one of a heterojunction bipolar transistor, a field effect transistor, and a high electron mobility transistor.

第７の発明は、エミッタ電極と該エミッタ電極に接触する金属電極接触層とを有するIII−Ｖ族化合物半導体を用いた半導体装置の製造方法において、前記金属電極接触層を量子構造で形成したことを特徴とする。 According to a seventh invention, in the method of manufacturing a semiconductor device using a group III-V compound semiconductor having an emitter electrode and a metal electrode contact layer in contact with the emitter electrode, the metal electrode contact layer is formed with a quantum structure. It is characterized by.

第８の発明は、第７の発明において、前記量子構造を、臨界膜厚以下のＩｎ_xＧａ_1-xＡｓ（ｘ＝０．１〜１）層とその上に設けたＧａＡｓ層とを１周期として複数周期積層して形成したことを特徴とする。 According to an eighth invention, in the seventh invention, the quantum structure is composed of an In _x Ga _1-x As (x = 0.1-1) layer having a critical thickness or less and a GaAs layer provided thereon. It is characterized by being formed by laminating a plurality of periods as a period.

第９の発明は、第７又は第８の発明において、前記量子構造で構成されている金属電極接触層がノンアロイ層であることを特徴とする。 A ninth invention is characterized in that, in the seventh or eighth invention, the metal electrode contact layer formed of the quantum structure is a non-alloy layer.

第１０の発明は、第７ないし第９の発明において、前記量子構造が、量子ドット、量子細線、若しくは量子井戸のいずれかであることを特徴とする。 A tenth invention is characterized in that, in the seventh to ninth inventions, the quantum structure is any one of a quantum dot, a quantum wire, or a quantum well.

第１１の発明は、第７の発明において、前記金属電極接触層を、前記量子構造で形成する代わりに、Ｓｅを１×１０¹⁹ｃｍ^-3以上の濃度でドープしたｎ型ＧａＡｓ層で形成し、前記ＧａＡｓ層を、前記金属電極接触層下のＧａＡｓ層を成長したときよりも遅く成長させることを特徴とする。 In an eleventh aspect based on the seventh aspect, instead of forming the metal electrode contact layer with the quantum structure, the metal electrode contact layer is formed with an n-type GaAs layer doped with Se at a concentration of 1 × 10 ¹⁹ cm ⁻³ or more. The GaAs layer is grown later than when the GaAs layer under the metal electrode contact layer is grown.

第１２の発明は、第７ないし第１１の発明において、前記半導体装置がヘテロ接合バイポーラトランジスタ、電界効果トランジスタ又は高電子移動度トランジスタのいずれかであることを特徴とする。 According to a twelfth aspect, in the seventh to eleventh aspects, the semiconductor device is any one of a heterojunction bipolar transistor, a field effect transistor, and a high electron mobility transistor.

本発明によれば、高濃度のドーピングを行うことができ、金属電極と良好なオーミック接触を取ることができる。 According to the present invention, high concentration doping can be performed, and good ohmic contact with the metal electrode can be obtained.

以下に本発明を実施形態に基づいて説明する。 Hereinafter, the present invention will be described based on embodiments.

第１の実施の形態
［量子構造を用いたノンアロイ層］
Ｉｎ_xＧａ_1-xＡｓ層の臨界膜厚はＩｎ組成ｘの値により変化する。前述したように、Ｉｎ_xＧａ_1-xＡｓ層は、ｘ＝０．５では数ｎｍの臨界膜厚しか持たない。よって、その膜厚を利用した構造は必然的に量子構造となる。本発明の一態様はこの知見に基づいて創案されたものである。 First Embodiment [Non-alloy layer using a quantum structure]
The critical film thickness of the In _x Ga _1-x As layer varies depending on the value of the In composition x. As described above, the In _x Ga _1-x As layer has a critical film thickness of only a few nm when x = 0.5. Therefore, the structure using the film thickness necessarily becomes a quantum structure. One embodiment of the present invention has been created based on this finding.

本発明の一態様は、エミッタコンタクト層と、その上に形成する金属電極接触層としてのノンアロイ層との界面に生じる転位の発生を抑制可能とする方法として、ノンアロイ層を量子構造にすることを提案する。量子構造の種類としては、量子井戸、量子細線、量子ドットがある。 One embodiment of the present invention is to provide a non-alloy layer with a quantum structure as a method capable of suppressing the occurrence of dislocations at the interface between the emitter contact layer and the non-alloy layer as a metal electrode contact layer formed thereon. suggest. Types of quantum structures include quantum wells, quantum wires, and quantum dots.

図２に、エミッタコンタクト層を構成するＧａＡｓ層１９上に金属電極接触層として設けられるノンアロイ層を、ノンアロイ層とＧａＡｓ１９との界面の歪みを緩和するための超格子バッファ層としても利用される量子井戸構造で構成した一例を示す。量子井戸構造は、臨界膜厚以下のｎ型Ｉｎ_xＧａ_1-xＡｓ井戸層２０と、その上に形成する非常に薄いｎ型ＧａＡｓ障壁層２１とを１周期として複数周期積層した積層構造により構成されている。図示例では５周期積層している。 FIG. 2 shows a quantum structure in which a non-alloy layer provided as a metal electrode contact layer on a GaAs layer 19 constituting an emitter contact layer is also used as a superlattice buffer layer for relaxing strain at the interface between the non-alloy layer and GaAs 19. An example of a well structure is shown. The quantum well structure has a laminated structure in which an n-type In _x Ga _1-x As well layer 20 having a critical thickness or less and a very thin n-type GaAs barrier layer 21 formed thereon are laminated in a plurality of periods. It is configured. In the illustrated example, five cycles are stacked.

ノンアロイ層をこのような量子井戸構造とすることにより、ＧａＡｓ層１９とノンアロイ層との界面における転位の発生を抑制しつつ、ノンアロイ層を所望の面内抵抗になるように、その膜厚を制御できるようにする。Ｉｎ_xＧａ_1-xＡｓ井戸層のＩｎ組成は、好ましくはｘ＝０．１〜１とする。組成をこのような範囲とすれば、ＧａＡｓに比べ金属ライクな性質を示し、またＩｎ_xＧａ_1-xＡｓ井戸層に多量のｎ型ドーパントをドーピング出来る。 By adopting such a quantum well structure for the non-alloy layer, the film thickness is controlled so that the non-alloy layer has a desired in-plane resistance while suppressing the occurrence of dislocations at the interface between the GaAs layer 19 and the non-alloy layer. It can be so. The In composition of the In _x Ga _1-x As well layer is preferably x = 0.1-1. If the composition is in such a range, it exhibits metal-like properties compared to GaAs, and a large amount of n-type dopant can be doped into the In _x Ga _1-x As well layer.

Ｉｎ組成ｘが小さいうちはＩｎ_xＧａ_1-xＡｓは二次元成長を行うため、上述したように量子構造は量子井戸になる。Ｉｎ組成ｘが０．５〜０．７を超えるあたりから臨界膜厚は数原子層オーダーになり、成長モードが二次元から三次元へ移行し、３次元成長を引き起こして直ぐに成長を停止させると、図３に示すようなＩｎＧａＡｓからなる微小結晶粒（量子ドット）２３がＧａＡｓ２２上に多数個形成される。この量子ドット２３の周囲を非常に薄いＧａＡｓ層２４で埋め込み成長を行う。図３の形態は、このＩｎＧａＡｓからなる量子ドット２３を含む非常に薄いＧａＡｓ層２４を、１周期として複数周期積層した積層構造により構成された形態である。図示例では３周期積層している。 As long as the In composition x is small, In _x Ga _1-x As performs two-dimensional growth, so that the quantum structure becomes a quantum well as described above. When the In composition x exceeds 0.5 to 0.7, the critical film thickness is on the order of several atomic layers, and the growth mode shifts from 2D to 3D, causing 3D growth and immediately stopping the growth. A large number of microcrystalline grains (quantum dots) 23 made of InGaAs as shown in FIG. The periphery of the quantum dots 23 is buried and grown with a very thin GaAs layer 24. The form of FIG. 3 is a form constituted by a laminated structure in which a very thin GaAs layer 24 including the quantum dots 23 made of InGaAs is laminated as one period. In the illustrated example, three periods are stacked.

量子構造は、上述した量子井戸、量子ドットの他に量子細線でもよい。また、ヘテロ接合バイポーラトランジスタ、電界効果トランジスタ又は高電子移動度トランジスタのいずれにおいても、その金属電極接触層としてのノンアロイ層に対して適用することができる。 The quantum structure may be a quantum wire other than the above-described quantum well and quantum dot. Further, any of a heterojunction bipolar transistor, a field effect transistor, and a high electron mobility transistor can be applied to a non-alloy layer as the metal electrode contact layer.

金属電極接触層を図２又は図３の如く構成することにより、金属電極接触層とｎ型ＧａＡｓ層との界面における転位の発生を抑制した金属電極接触層を堆積させることが出来るようになり、半導体素子における電気的な特性の損失を抑えることができる。 By configuring the metal electrode contact layer as shown in FIG. 2 or FIG. 3, it is possible to deposit a metal electrode contact layer that suppresses the occurrence of dislocations at the interface between the metal electrode contact layer and the n-type GaAs layer. Loss of electrical characteristics in the semiconductor element can be suppressed.

図１に本発明の実施形態に係るＩｎＧａＰ／ＧａＡｓ系ＨＢＴの構造を示す。
ＩｎＧａＰ／ＧａＡｓ系ＨＢＴは、半絶縁性ＧａＡｓ基板上に、ＭＯＶＰＥ法により、ｎ型ＧａＡｓサブコレクタ層７、ｎ型ＧａＡｓコレクタ層６、コレクタ空乏化領域となるコレクタ層５、ｐ型ＧａＡｓベース層４、ｎ型ＩｎＧａＰエミッタ層３、ｎ型ＧａＡｓエミッタコンタクト層２及び量子構造ノンアロイ層２５を積層することにより形成される。量子構造ノンアロイ層２５の上にはエミッタ電極１４が、ｐ型ＧａＡｓベース層４の上にはベース電極１３が、そしてｎ型ＧａＡｓサブコレクタ層７の上にはコレクタ電極１２が形成される。エミッタ接地の場合は、電源１５から、コレクタ電極１２に正の電圧を印加し、ベース電極１３よりベース電流を信号入力として流し、出力となるコレクタ電流を制御する。
上記エミッタ電極１４、ベース電極１３、及びコレクタ電極１２はともに金属電極である。 FIG. 1 shows the structure of an InGaP / GaAs HBT according to an embodiment of the present invention.
The InGaP / GaAs HBT is formed on a semi-insulating GaAs substrate by an MOVPE method, an n-type GaAs subcollector layer 7, an n-type GaAs collector layer 6, a collector layer 5 serving as a collector depletion region, and a p-type GaAs base layer 4 The n-type InGaP emitter layer 3, the n-type GaAs emitter contact layer 2, and the quantum structure non-alloy layer 25 are stacked. An emitter electrode 14 is formed on the quantum structure non-alloy layer 25, a base electrode 13 is formed on the p-type GaAs base layer 4, and a collector electrode 12 is formed on the n-type GaAs subcollector layer 7. In the case of grounded emitter, a positive voltage is applied from the power source 15 to the collector electrode 12 and a base current is supplied as a signal input from the base electrode 13 to control the collector current as an output.
The emitter electrode 14, the base electrode 13, and the collector electrode 12 are all metal electrodes.

上記量子構造ノンアロイ層２５は、ｎ型Ｉｎ_xＧａ_1-xＡｓのＩｎ組成ｘを比較的小さくして二次元成長させ、臨界膜厚以下のｎ型Ｉｎ_xＧａ_1-xＡｓ層とｎ型ＧａＡｓ層の薄膜を交互に積み重ねて量子井戸構造にしている。量子構造ノンアロイ層２５を周期的な量子井戸構造とすることにより、転位の発生を抑制しつつ所望の面内抵抗になるようにその膜厚を制御することができるようになる。 The quantum structure non-alloy layer 25, n-type In _x Ga _1-x As relatively small and is grown two-dimensionally the In composition x of the critical film thickness or less of the n-type In _x Ga _1-x As layer and the n-type GaAs layer thin films are alternately stacked to form a quantum well structure. By forming the quantum structure non-alloy layer 25 into a periodic quantum well structure, the film thickness can be controlled so as to achieve a desired in-plane resistance while suppressing the generation of dislocations.

上記実施例では、ＨＢＴの例について説明したが、本発明はＦＥＴやＨＥＭＴにも適用することができる。 In the above embodiment, the example of the HBT has been described, but the present invention can also be applied to an FET or a HEMT.

第２の実施の形態
［ＧａＡｓ層を用いたノンアロイ層］
次に、金属電極接触層（ノンアロイ層）に量子構造を用いる代わりに、ｎ型ＧａＡｓ層を用いる場合について説明する。 Second embodiment [non-alloy layer using a GaAs layer]
Next, a case where an n-type GaAs layer is used instead of the quantum structure for the metal electrode contact layer (non-alloy layer) will be described.

ノンアロイ層にｎ型ＧａＡｓを用いる場合は、ノンアロイ層より下層にあるｎ型ＧａＡｓエミッタコンタクト層と同じ材料を用いているので、エピタキシャル層界面に欠陥が発生することは無い。しかし、この場合は高濃度のｎ型ドーピングを行う工夫が必要である。 When n-type GaAs is used for the non-alloy layer, since the same material as the n-type GaAs emitter contact layer below the non-alloy layer is used, no defect is generated at the epitaxial layer interface. However, in this case, a device for performing high-concentration n-type doping is necessary.

金属電極接触層をｎ型ＧａＡｓから成るノンアロイ層で構成した場合、ｎ型ドーパントとしてＳｉを用いたのでは、１×１０¹⁹［ｃｍ^-3］以上にｎ型ドーピングすることが難しい。このためＧａＡｓをノンアロイ層として用いる場合はドーパントとしてＳｅを用い、更に高濃度ドーピングさせるために、成長速度を従来の３分の１程度（０．３〜０．７ｎｍ／ｓｅｃ）に抑えて効率を上げる。更にＶ族原料とIII族原料との供給量比、いわゆるＶ／III比を上げて、ｐ型化する原因となるＣ濃度雰囲気を低減させる。 When the metal electrode contact layer is composed of a non-alloy layer made of n-type GaAs, it is difficult to do n-type doping to 1 × 10 ¹⁹ [cm ⁻³ ] or more if Si is used as the n-type dopant. For this reason, when GaAs is used as a non-alloy layer, Se is used as a dopant, and the growth rate is suppressed to about one third (0.3 to 0.7 nm / sec) as compared with the conventional method in order to achieve a higher concentration doping. increase. Further, the supply amount ratio between the Group V material and the Group III material, the so-called V / III ratio, is increased to reduce the C concentration atmosphere that causes p-type conversion.

上述したように本実施の形態によれば、金属電極接触層に量子構造を用いているので、転位の発生を抑制したＩｎＧａＡｓ層を堆積させることが出来るようになり、半導体素子における電気的な特性の損失を抑えることができる。
また、金属電極接触層にＧａＡｓを用いた場合には、金属電極接触層より下層にある同じ材料のＧａＡｓの成長速度よりも遅い速度で成長させるので、効率良く高濃度のｎ型ドーピングを行うことができる。このため、金属電極と良好なオーミック接触を取ることができる。更にＶ／III比を上げているので、ｐ型化する原因となるＣ濃度雰囲気を低減させることができる。 As described above, according to the present embodiment, since the quantum structure is used for the metal electrode contact layer, it becomes possible to deposit an InGaAs layer in which the generation of dislocations is suppressed, and the electrical characteristics in the semiconductor element. Loss can be suppressed.
In addition, when GaAs is used for the metal electrode contact layer, it is grown at a rate slower than the growth rate of GaAs of the same material below the metal electrode contact layer, so that high-concentration n-type doping is performed efficiently. Can do. For this reason, good ohmic contact with the metal electrode can be obtained. Furthermore, since the V / III ratio is increased, the C concentration atmosphere that causes p-type conversion can be reduced.

また、ノンアロイ層の膜厚は半導体素子の面内抵抗特性に影響を与える。そのため、本来、ノンアロイ層の膜厚は自由に変更でき、半導体素子の面内抵抗値を簡易に変更するためのパラメータの１つとして用いることができる必要がある。この点で、本実施の形態によれば、ノンアロイ層を複数周期の積層により形成するので、ノンアロイ層の膜厚を自由に変更でき、ノンアロイ層の膜厚を上記ようなパラメータとして用いることができる。 The film thickness of the non-alloy layer affects the in-plane resistance characteristics of the semiconductor element. For this reason, the film thickness of the non-alloy layer can be freely changed, and must be used as one of parameters for easily changing the in-plane resistance value of the semiconductor element. In this regard, according to the present embodiment, since the non-alloy layer is formed by stacking a plurality of cycles, the film thickness of the non-alloy layer can be freely changed, and the film thickness of the non-alloy layer can be used as the above parameter. .

＜実施例１＞
半絶縁性ＧａＡｓ基板の（００１）面より［１１０］方向へ２°微傾斜した直径４インチの基板上に、有機金属気相成長法（ＭＯＶＰＥ法）により、ｎ型ＧａＡｓサブコレクタ層（膜厚５００〜８００ｎｍ、キャリア濃度３〜５×１０¹⁸ｃｍ^-3）、ｎ型ＧａＡｓコレクタ層（膜厚６００〜１２００ｎｍ、キャリア濃度１×１０¹⁶ｃｍ^-3）、ｎ型ＧａＡｓコレクタ層（コレクタ空乏化領域）（膜厚６００〜１２００ｎｍ、キャリア濃度１×１０¹⁶ｃｍ^-3）を積層した。
さらにｐ型ＧａＡｓベース層４（膜厚８０〜１００ｎｍ、キャリア濃度１〜４×１０¹⁹ｃｍ^-3）、ｎ型ＩｎＧａＰエミッタ層（膜厚３０〜１００ｎｍ、キャリア濃度３〜５×１０¹⁷ｃｍ^-3）、ｎ型ＧａＡｓエミッタコンタクト層（膜厚８０〜２００ｎｍ、キャリア濃度３〜５×１０¹⁸ｃｍ^-3）及び量子構造ノンアロイ層を積層して、ＩｎＧａＰ／ＧａＡｓ系ＨＢＴ用エピタキシャルウェハを作製した。 <Example 1>
An n-type GaAs subcollector layer (film thickness) is formed by metal organic vapor phase epitaxy (MOVPE method) on a 4 inch diameter substrate slightly inclined by 2 ° in the [110] direction from the (001) plane of a semi-insulating GaAs substrate. 500 to 800 nm, carrier concentration 3 to 5 × 10 ¹⁸ cm ⁻³ ), n-type GaAs collector layer (film thickness 600 to 1200 nm, carrier concentration 1 × 10 ¹⁶ cm ⁻³ ), n-type GaAs collector layer (collector depletion region) ) (Film thickness 600 to 1200 nm, carrier concentration 1 × 10 ¹⁶ cm ⁻³ ).
Further, the p-type GaAs base layer 4 (film thickness 80 to 100 nm, carrier concentration 1 to 4 × 10 ¹⁹ cm ⁻³ ), n-type InGaP emitter layer (film thickness 30 to 100 nm, carrier concentration 3 to 5 × 10 ¹⁷ cm ^−3). ), An n-type GaAs emitter contact layer (film thickness of 80 to 200 nm, carrier concentration of 3 to 5 × 10 ¹⁸ cm ⁻³ ) and a quantum structure non-alloy layer were laminated to produce an InGaP / GaAs HBT epitaxial wafer.

ここで量子構造ノンアロイ層２５には、Ｉｎ組成ｘ＝０．１、膜厚２０ｎｍのｎ型Ｉｎ_0.1Ｇａ_0.9Ａｓ井戸層と、膜厚５０ｎｍのｎ型ＧａＡｓ障壁層とを交互に５周期成長させた量子井戸構造を用いた。 Here, in the quantum structure non-alloy layer 25, an n-type In _0.1 Ga _0.9 As well layer having an In composition x = 0.1 and a thickness of 20 nm and an n-type GaAs barrier layer having a thickness of 50 nm are alternately grown for five periods. A quantum well structure was used.

また、使用した原料は、Ａｓ原料にアルシン（ＡｓＨ₃）、Ｇａ原料にトリメチルガリウム（ＴＭＧ）、及びトリエチルガリウム（ＴＥＧ）、Ｉｎ原料にトリメチルインジウム（ＴＭＩ）、リン原料にフォスフィン（ＰＨ₃）を用いた。またｎ型キャリアのドーパントとしてＳｉとＳｅを用い、この原料としてジシラン（Ｓｉ₂Ｈ₆）、セレン化水素（Ｈ₂Ｓｅ）を用いた。またｐ型キャリアのドーパントとしてＣを用い、この原料として四臭化炭素（ＣＢｒ₄）を用いた。 The raw materials used were arsine (AsH ₃ ) as the As raw material, trimethylgallium (TMG) and triethylgallium (TEG) as the Ga raw material, trimethylindium (TMI) as the In raw material, and phosphine (PH ₃ ) as the phosphorus raw material. Using. Si and Se were used as n-type carrier dopants, and disilane (Si ₂ H ₆ ) and hydrogen selenide (H ₂ Se) were used as the raw materials. Further, C was used as a dopant for the p-type carrier, and carbon tetrabromide (CBr ₄ ) was used as the raw material.

上述した本実施例１の大面積ＨＢＴ用エピタキシャルウェハ（直径４インチ）を透過型電子顕微鏡（ＴＥＭ）で測定した結果、エミッタコンタクト層とノンアロイ層との間に転位の発生は確認されなかった。また、フォトルミネッセンス（ＰＬ）測定において、ノンアロイ層からの発光を確認することが出来たので、良好な結晶が形成されていることもわかった。 As a result of measuring the above-described large area HBT epitaxial wafer (diameter 4 inches) of Example 1 with a transmission electron microscope (TEM), no occurrence of dislocation was confirmed between the emitter contact layer and the non-alloy layer. Moreover, in the photoluminescence (PL) measurement, since light emission from the non-alloy layer could be confirmed, it was also found that a good crystal was formed.

そして、このＨＢＴ用エピタキシャルウェハを加工し、図１に示すように、量子構造ノンアロイ層２５の上にはエミッタ電極１４を、ＧａＡｓベース層４の上にはベース電極１３を、そしてサブコレクタ層７の上にはコレクタ電極１２をそれぞれ形成して、特性評価用ＨＢＴを作製した。このＨＢＴのエミッタ電極１４と量子構造ノンアロイ層２５とは良好なオーミック接触が取れていた。また、このＨＢＴの基本的特性、高周波特性等、ＨＴＢ特性は良好であった。 Then, this HBT epitaxial wafer is processed, and as shown in FIG. 1, the emitter electrode 14 is formed on the quantum structure non-alloy layer 25, the base electrode 13 is formed on the GaAs base layer 4, and the subcollector layer 7 is formed. A collector electrode 12 was formed on each of the electrodes to produce a characteristic evaluation HBT. The emitter electrode 14 of this HBT and the quantum structure non-alloy layer 25 were in good ohmic contact. Further, the HTB characteristics such as basic characteristics and high frequency characteristics of the HBT were good.

＜比較例１＞
実施例１において、量子構造ノンアロイ層２５に、Ｉｎ組成ｘ＝０．２、膜厚２０ｎｍのｎ型Ｉｎ_0.2Ｇａ_0.8Ａｓ井戸層と、ＧａＡｓ障壁層５０ｎｍとを交互に５周期成長させた以外は、実施例１と同じ条件でＨＢＴ用エピタキシャルウェハ、及びＨＢＴを作製した。 <Comparative Example 1>
In Example 1, except that an n-type In _0.2 Ga _0.8 As well layer with an In composition x = 0.2 and a film thickness of 20 nm and a GaAs barrier layer 50 nm were alternately grown for five periods on the quantum structure non-alloy layer 25. The HBT epitaxial wafer and the HBT were manufactured under the same conditions as in Example 1.

比較例１の構造におけるＨＢＴ特性は、場所により良好な結果を得ることが出来なかった。またＴＥＭにより観察したところ、図５に示すような転位が数カ所に渡り確認された。更に平面ＴＥＭによる観察においてもミスフィット転位が確認された。なおＰＬ測定では、ノンアロイ層からの発光は確認できたものの、実施例１で観察された発光強度に対して５０％程度の強度しか得られなかった。 As for the HBT characteristics in the structure of Comparative Example 1, good results could not be obtained depending on the location. When observed by TEM, dislocations as shown in FIG. 5 were confirmed in several places. Furthermore, misfit dislocations were also confirmed by observation with a planar TEM. In PL measurement, although light emission from the non-alloy layer was confirmed, only an intensity of about 50% with respect to the light emission intensity observed in Example 1 was obtained.

このことから、同じ膜厚（２０ｎｍ）でも、Ｉｎ組成ｘを０．１から０．２に高くすると、ＧａＡｓ層とＩｎＧａＡｓ層との界面の格子不整合量が増加して、転位（欠陥）が入りやすくなり、良好な結晶が得られないことが分かる。 From this, even when the In composition x is increased from 0.1 to 0.2 even with the same film thickness (20 nm), the amount of lattice mismatch at the interface between the GaAs layer and the InGaAs layer increases and dislocations (defects) occur. It becomes easy to enter and it can be seen that good crystals cannot be obtained.

＜実施例２＞
実施例１において、Ｉｎ組成ｘ＝０．２、膜厚１０ｎｍのＩｎ_0.2Ｇａ_0.8ＡｓとＧａＡｓ層５０ｎｍを交互に５周期成長させた以外は実施例１と同じ条件でＨＢＴ用エピタキシャルウェハ、及びＨＢＴを作製した。 <Example 2>
In Example 1, an epitaxial wafer for HBT and an HBT were formed under the same conditions as in Example 1 except that In _0.2 Ga _0.8 As and 10 nm-thick In _0.2 Ga _0.8 As and GaAs layers 50 nm were alternately grown for five periods. Was made.

本実施例２の構造における大面積におけるＨＢＴ用エピタキシャルの特性は良好であった。またＴＥＭによる測定の結果、転位の発生は確認されなかった。なおＰＬ測定において、ノンアロイ層からの発光を確認することが出来た。ここで面内のシート抵抗は実施例１の時の約２倍の値を示した。即ち膜厚に比例して面内抵抗の制御が可能なことを示唆する結果となった。 The characteristics of the epitaxial for HBT in a large area in the structure of Example 2 were good. As a result of measurement by TEM, the occurrence of dislocation was not confirmed. In PL measurement, light emission from the non-alloy layer could be confirmed. Here, the in-plane sheet resistance showed a value about twice that in Example 1. That is, the results suggest that the in-plane resistance can be controlled in proportion to the film thickness.

＜実施例３＞
実施例１において、金属電極接触層であるノンアロイ層の材料としてｎ型ＧａＡｓを用いた以外は、実施例１と同じ条件でＨＢＴ用エピタキシャルウェハ、及びＨＢＴを作製した。このとき用いたｎ型ドーパントはＳｅである。このＧａＡｓ層の成長に用いる成長速度を従来の１．０〜２．０ｎｍ／ｓｅｃ程度として成長を行ったところ、当該ＧａＡｓ層にドープされたキャリア濃度は１．０〜１．５×１０¹⁹［ｃｍ^-3］程度であった。更に、この成長速度を従来の３分の１程度に抑え、０．３〜０．７ｎｍ／ｓｅｃに低下させて成長したところ、キャリア濃度は１．５〜２．０×１０¹⁹［ｃｍ^-3］と１．５〜２倍程度の増加が見られた。 <Example 3>
In Example 1, an HBT epitaxial wafer and an HBT were produced under the same conditions as in Example 1 except that n-type GaAs was used as the material of the non-alloy layer that is the metal electrode contact layer. The n-type dopant used at this time is Se. When the growth rate used for the growth of the GaAs layer is about 1.0 to 2.0 nm / sec, the carrier concentration doped in the GaAs layer is 1.0 to 1.5 × 10 ¹⁹ [ cm ^-3 ]. Furthermore, when this growth rate is suppressed to about one third of that of the conventional one and the growth rate is reduced to 0.3 to 0.7 nm / sec, the carrier concentration is 1.5 to 2.0 × 10 ¹⁹ [cm ^−3. ], An increase of about 1.5 to 2 times was observed.

＜比較例２＞
実施例３において、ＧａＡｓの成長速度を従来の１．０〜２．０ｎｍ／ｓｅｃ程度とし、Ｖ／III比を１０〜１００として成長させた以外は実施例３と同じ条件でＨＢＴ用エピタキシャルウェハ、及びＨＢＴを作製した。このときのキャリア濃度は１．１〜１．３×１０¹⁹［ｃｍ^-3］と大きな変化は見られなかった。比較例２の意図は、Ｖ／III比を上げることでＣのオートドーピングを低減させ、ｐ型キャリアの低減を図ろうとしたものであるが、思った程の効果を得ることは出来なかつた。これは成長によって結晶中に取り込まれるＣ濃度が、ｎ型のドーピング濃度に対して２〜３桁小さいオーダーであるために、影響が殆ど無かった為と考えられる。 <Comparative example 2>
In Example 3, the epitaxial wafer for HBT was grown under the same conditions as in Example 3 except that the growth rate of GaAs was about 1.0 to 2.0 nm / sec and the V / III ratio was 10 to 100. And HBT were prepared. At this time, the carrier concentration was 1.1 to 1.3 × 10 ¹⁹ [cm ⁻³ ], and no significant change was observed. The intent of Comparative Example 2 was to reduce the autodoping of C by increasing the V / III ratio to reduce the p-type carrier, but it was not possible to obtain the effect as expected. This is presumably because the C concentration taken into the crystal by growth is on the order of 2 to 3 orders of magnitude smaller than the n-type doping concentration, so that there was almost no influence.

以上述べたように、本実施の形態により、転位の発生を抑制したｎ型Ｉｎ_xＧａ_1-xＡｓ（ｘ＝０．１〜１）層、またはｎ型ＧａＡｓ層を堆積させることで、半導体装置における電気的な特性の損失を抑えることができる。 As described above, according to the present embodiment, an n-type In _x Ga _1-x As (x = 0.1-1) layer or an n-type GaAs layer in which the occurrence of dislocation is suppressed is deposited. Loss of electrical characteristics in the device can be suppressed.

以下に本発明の好ましい態様を付記する。
第１の態様は、ｎ型ＧａＡｓ基板上にｎ型ＩｎＧａＰエミッタ層、ｎ型ＧａＡｓエミッタコンタクト層、およびエミッタ電極を接触させるための金属電極接触層を有するＩｎＧａＰ／ＧａＡｓ半導体ウェハにおいて、前記金属電極接触層が量子構造で構成されており、前記量子構造は、臨界膜厚以下のｎ型Ｉｎ_xＧａ_1-xＡｓ（ｘ＝０．１〜１）層とその上に設けたｎ型ＧａＡｓ層とを１周期として複数周期積層して構成されていることを特徴とする。 Hereinafter, preferred embodiments of the present invention will be additionally described.
A first aspect is an InGaP / GaAs semiconductor wafer having an n-type InGaP emitter layer, an n-type GaAs emitter contact layer, and a metal electrode contact layer for contacting the emitter electrode on an n-type GaAs substrate. The quantum structure is composed of an n-type In _x Ga _1-x As (x = 0.1-1) layer having a critical thickness or less and an n-type GaAs layer provided thereon. It is characterized by being configured by laminating a plurality of periods with one period as one period.

第２の態様は、第１の態様において、前記量子構造で構成されている金属電極接触層がノンアロイ層であり、前記量子構造が、量子ドット、量子細線、若しくは量子井戸のいずれかであることを特徴とする。 According to a second aspect, in the first aspect, the metal electrode contact layer composed of the quantum structure is a non-alloy layer, and the quantum structure is any one of a quantum dot, a quantum wire, or a quantum well. It is characterized by.

第３の態様は、第１の態様において、前記金属電極接触層を、前記量子構造で構成する代わりに、Ｓｅが１×１０¹⁹ｃｍ^-3以上の濃度でドープされたｎ型ＧａＡｓ層で構成したことを特徴とする。 According to a third aspect, in the first aspect, the metal electrode contact layer is composed of an n-type GaAs layer doped with Se at a concentration of 1 × 10 ¹⁹ cm ⁻³ or more instead of the quantum structure. It is characterized by that.

第４の態様は、第１ないし第３の態様において、前記ＩｎＧａＰ／ＧａＡｓ半導体ウェハがヘテロ接合バイポーラトランジスタ用、電界効果トランジスタ用又は高電子移動度トランジスタ用のいずれかであることを特徴とする。 According to a fourth aspect, in the first to third aspects, the InGaP / GaAs semiconductor wafer is any one of a heterojunction bipolar transistor, a field effect transistor, and a high electron mobility transistor.

第５の態様は、ｎ型ＧａＡｓ基板上にｎ型ＩｎＧａＰエミッタ層、ｎ型ＧａＡｓエミッタコンタクト層、およびエミッタ電極を接触させるための金属電極接触層を有するＩｎＧａＰ／ＧａＡｓ半導体ウェハの製造方法において、前記金属電極接触層を量子構造で形成し、前記量子構造は、臨界膜厚以下のｎ型Ｉｎ_xＧａ_1-xＡｓ（ｘ＝０．１〜１）層とその上に設けたｎ型ＧａＡｓ層とを１周期として複数周期積層して形成したことを特徴とする。 According to a fifth aspect of the present invention, there is provided a method of manufacturing an InGaP / GaAs semiconductor wafer having an n-type InGaP emitter layer, an n-type GaAs emitter contact layer, and a metal electrode contact layer for contacting the emitter electrode on an n-type GaAs substrate. The metal electrode contact layer is formed with a quantum structure, and the quantum structure includes an n-type In _x Ga _1-x As (x = 0.1-1) layer having a critical thickness or less and an n-type GaAs layer provided thereon. Is formed by laminating a plurality of periods.

第６の態様は、第５の態様において、前記量子構造で構成されている金属電極接触層がノンアロイ層であり、前記量子構造が、量子ドット、量子細線、若しくは量子井戸のいずれかであることを特徴とする。 According to a sixth aspect, in the fifth aspect, the metal electrode contact layer composed of the quantum structure is a non-alloy layer, and the quantum structure is any one of a quantum dot, a quantum wire, or a quantum well. It is characterized by.

第７の態様は、第５の態様において、前記金属電極接触層を、前記量子構造で形成する代わりに、Ｓｅを１×１０¹⁹ｃｍ^-3以上の濃度でドープしたｎ型ＧａＡｓ層で形成し、前記ＧａＡｓ層を、前記金属電極接触層下のＧａＡｓ層を成長したときよりも遅く成長させることを特徴とする。 According to a seventh aspect, in the fifth aspect, the metal electrode contact layer is formed of an n-type GaAs layer doped with Se at a concentration of 1 × 10 ¹⁹ cm ⁻³ or more, instead of forming the metal electrode contact layer with the quantum structure. The GaAs layer is grown later than when the GaAs layer under the metal electrode contact layer is grown.

第８の態様は、第５ないし第７の態様において、前記ＩｎＧａＰ／ＧａＡｓ半導体ウェハがヘテロ接合バイポーラトランジスタ用、電界効果トランジスタ用又は高電子移動度トランジスタ用のいずれかであることを特徴とする。 An eighth aspect is characterized in that, in the fifth to seventh aspects, the InGaP / GaAs semiconductor wafer is any of a heterojunction bipolar transistor, a field effect transistor, and a high electron mobility transistor.

本発明の一実施形態に係るＨＢＴの構造を示す断面図である。It is sectional drawing which shows the structure of HBT which concerns on one Embodiment of this invention. 本発明の一実施形態に係るＩｎＧａＡｓ／ＧａＡｓ量子構造のノンアロイ層とＧａＡｓエミッタコンタクト層の断面図である。It is sectional drawing of the non-alloy layer and GaAs emitter contact layer of InGaAs / GaAs quantum structure concerning one embodiment of the present invention. 本発明の一実施形態の変形例に係るＩｎＧａＡｓ／ＧａＡｓ量子ドット構造のノンアロイ層とＧａＡｓエミッタコンタクト層の断面図である。It is sectional drawing of the non-alloy layer and GaAs emitter contact layer of the InGaAs / GaAs quantum dot structure concerning the modification of one Embodiment of this invention. 従来のＨＢＴの構造を示す断面図である。It is sectional drawing which shows the structure of the conventional HBT. ＩｎＧａＡｓ／ＧａＡｓ界面の転位の様子を示す図である。It is a figure which shows the mode of the dislocation of an InGaAs / GaAs interface. 従来のＨＢＴのエネルギーバンド図である。It is an energy band figure of the conventional HBT.

符号の説明Explanation of symbols

１ノンアロイ層（ｎ型ＩｎＧａＡｓ）
２エミッタコンタクト層（ｎ型ＧａＡｓ）
３エミッタ層（ｎ型ＩｎＧａＰ）
４ベース層（ｐ型ＧａＡｓ）
５コレクタ（コレクタ空乏化領域）層（ｎ型ＧａＡｓ）
６コレクタ層（ｎ型ＧａＡｓ）
７サブコレクタ層（ｎ型ＧａＡｓ）
８電子
９伝導帯下端
１０価電子帯上端
１１フェルミ準位
１２コレクタ電極
１３ベース電極
１４エミッタ電極
１５電源
１６ＧａＡｓ層
１７Ｉｎ_xＧａ_1-xＡｓ層
１８転位
１９ＧａＡｓ層（エミッタコンタクト層）
２０ｎ型Ｉｎ_xＧａ_1-xＡｓ井戸層
２１ｎ型ＧａＡｓ障壁層
２２ＧａＡｓ層（エミッタコンタクト層）
２３量子ドット
２４ＧａＡｓ層
２５量子構造ノンアロイ層 1 Non-alloy layer (n-type InGaAs)
2 Emitter contact layer (n-type GaAs)
3 Emitter layer (n-type InGaP)
4 Base layer (p-type GaAs)
5 Collector (collector depletion region) layer (n-type GaAs)
6 Collector layer (n-type GaAs)
7 Subcollector layer (n-type GaAs)
8 Electron 9 Lower end of conduction band 10 Upper end of valence band 11 Fermi level 12 Collector electrode 13 Base electrode 14 Emitter electrode 15 Power source 16 GaAs layer 17 In _x Ga _1-x As layer 18 Dislocation 19 GaAs layer (emitter contact layer)
20 n-type In _x Ga _{1 -x} As well layer 21 n-type GaAs barrier layer 22 GaAs layer (emitter contact layer)
23 Quantum dot 24 GaAs layer 25 Quantum structure non-alloy layer

Claims

III−Ｖ族化合物半導体を用いた半導体装置において、
エミッタ電極と該エミッタ電極に接触する金属電極接触層とを有し、
前記金属電極接触層が量子構造で構成されていることを特徴とする半導体装置。 In a semiconductor device using a III-V compound semiconductor,
An emitter electrode and a metal electrode contact layer in contact with the emitter electrode;
A semiconductor device, wherein the metal electrode contact layer has a quantum structure.

請求項１に記載の半導体装置において、
前記量子構造は、臨界膜厚以下のＩｎ_xＧａ_1-xＡｓ（ｘ＝０．１〜１）層とその上に設けたＧａＡｓ層とを１周期として複数周期積層して構成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The quantum structure is configured by laminating a plurality of periods, each including an In _x Ga _1-x As (x = 0.1-1) layer having a critical thickness or less and a GaAs layer provided thereon. A semiconductor device characterized by the above.

請求項１又は２に記載の半導体装置において、
前記量子構造で構成されている金属電極接触層がノンアロイ層であることを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2,
The semiconductor device according to claim 1, wherein the metal electrode contact layer formed of the quantum structure is a non-alloy layer.

請求項１ないし３のいずれかに記載の半導体装置において、
前記量子構造が、量子ドット、量子細線、若しくは量子井戸のいずれかであることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 3,
The semiconductor device, wherein the quantum structure is one of a quantum dot, a quantum wire, or a quantum well.

請求項１に記載の半導体装置において、
前記金属電極接触層を、前記量子構造で構成する代わりに、Ｓｅが１×１０¹⁹ｃｍ^-3以上の濃度でドープされたｎ型ＧａＡｓ層で構成したことを特徴とする半導体装置。 The semiconductor device according to claim 1,
2. The semiconductor device according to claim 1, wherein the metal electrode contact layer is formed of an n-type GaAs layer doped with Se at a concentration of 1 × 10 ¹⁹ cm ⁻³ or more instead of the quantum structure.

請求項１ないし５のいずれかに記載の半導体装置において、
前記半導体装置がヘテロ接合バイポーラトランジスタ、電界効果トランジスタ又は高電子移動度トランジスタのいずれかであることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 5,
The semiconductor device is a heterojunction bipolar transistor, a field effect transistor, or a high electron mobility transistor.

エミッタ電極と該エミッタ電極に接触する金属電極接触層とを有するIII−Ｖ族化合物半導体を用いた半導体装置の製造方法において、
前記金属電極接触層を量子構造で形成した
ことを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device using a group III-V compound semiconductor having an emitter electrode and a metal electrode contact layer in contact with the emitter electrode,
A method of manufacturing a semiconductor device, wherein the metal electrode contact layer is formed with a quantum structure.

請求項７に記載の半導体装置の製造方法において、
前記量子構造を、臨界膜厚以下のＩｎ_xＧａ_1-xＡｓ（ｘ＝０．１〜１）層とその上に設けたＧａＡｓ層とを１周期として複数周期積層して形成したことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 7,
The quantum structure is formed by laminating a plurality of periods, each including an In _x Ga _1-x As (x = 0.1-1) layer having a critical film thickness or less and a GaAs layer provided thereon. A method for manufacturing a semiconductor device.

請求項７又は８に記載の半導体装置の製造方法において、
前記量子構造で構成されている金属電極接触層がノンアロイ層であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 7 or 8,
The metal electrode contact layer comprised by the said quantum structure is a non-alloy layer, The manufacturing method of the semiconductor device characterized by the above-mentioned.

請求項７ないし９のいずれかに記載の半導体装置の製造方法において、
前記量子構造が、量子ドット、量子細線、若しくは量子井戸のいずれかであることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device in any one of Claims 7 thru | or 9,
The method of manufacturing a semiconductor device, wherein the quantum structure is one of a quantum dot, a quantum wire, or a quantum well.

請求項７に記載の半導体装置の製造方法において、
前記金属電極接触層を、前記量子構造で形成する代わりに、Ｓｅを１×１０¹⁹ｃｍ^-3以上の濃度でドープしたｎ型ＧａＡｓ層で形成し、
前記ＧａＡｓ層の成長速度は、前記金属電極接触層下のＧａＡｓ層の成長速度よりも遅いことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 7,
The metal electrode contact layer is formed of an n-type GaAs layer doped with Se at a concentration of 1 × 10 ¹⁹ cm ⁻³ or more instead of forming the quantum structure.
A method of manufacturing a semiconductor device, wherein a growth rate of the GaAs layer is slower than a growth rate of a GaAs layer under the metal electrode contact layer.

請求項７ないし１１のいずれかに記載の半導体装置の製造方法において、
前記半導体装置がヘテロ接合バイポーラトランジスタ、電界効果トランジスタ又は高電子移動度トランジスタのいずれかであることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 7,
A method of manufacturing a semiconductor device, wherein the semiconductor device is a heterojunction bipolar transistor, a field effect transistor, or a high electron mobility transistor.