JP2007294609A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】２個以上の半導体チップをスタック型に一体化する場合のチップ間に作用するノイズを抑制することができるＳｉＰ形態の半導体装置を提供する。
【解決手段】半導体を含んでパッケージ化された半導体装置であって、基板１０に、能動素子が形成された第１回路面を有する第１半導体チップ１８が、第１回路面が基板１０側を向くようにしてマウントされており、能動素子が形成された第２回路面を有する第２半導体チップ２０が、第２回路面が基板１０と反対側を向くようにして第１半導体チップ１８の上方に積層してマウントされている構成とする。
【選択図】図１
【解決手段】半導体を含んでパッケージ化された半導体装置であって、基板１０に、能動素子が形成された第１回路面を有する第１半導体チップ１８が、第１回路面が基板１０側を向くようにしてマウントされており、能動素子が形成された第２回路面を有する第２半導体チップ２０が、第２回路面が基板１０と反対側を向くようにして第１半導体チップ１８の上方に積層してマウントされている構成とする。
【選択図】図１
Description
本発明は半導体装置及びその製造方法に関し、特に能動素子や受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰ（システムインパッケージ）形態の半導体装置とその製造方法に関する。
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品実装密度をいかに向上させるかが重要な課題として研究及び開発がなされてきた。
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package ）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
さらに、インダクタンスやキャパシタなどの受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰと呼ばれる複雑な形態のパッケージへと開発が進んでいる。
上記のようなＳｉＰ形態の半導体装置において、例えば、デジタルチップとデジタルチップ、デジタルチップとアナログチップ、アナログチップとアナログチップなど、能動素子を含むチップを２個以上含んで一体化した半導体装置が知られており、例えば、特許文献１に上記のＳｉＰ形態の半導体装置の構成が開示されている。
上記のようなＳｉＰ形態の半導体装置において、デジタルチップとデジタルチップ、デジタルチップとアナログチップ、アナログチップとアナログチップなど、能動素子を含むチップを２個以上含んで一体化した半導体装置が知られている。
例えばアナログチップとデジタルチップをスタック型にした半導体装置では、特にデジタルチップからアナログチップへのデジタルノイズの影響が存在するため、デジタルチップとアナログチップの間隔を十分距離を離す必要がある。
上記のノイズの影響を低減するため、特許文献１に記載のように、同一平面上に平置きした構造が取られることが多い。
しかしながら、上記のような２つ以上の半導体チップを平置きにする構造では、半導体装置全体のサイズが大きくなってしまい、小型化の要求を満足しない。
しかしながら、上記のような２つ以上の半導体チップを平置きにする構造では、半導体装置全体のサイズが大きくなってしまい、小型化の要求を満足しない。
また、特許文献２にはアナログチップとデジタルチップをスタック型にした半導体装置が記載されている。
２つ以上の半導体チップを縦置きしたスタック構造とした場合には、ノイズを遮蔽する構造を設けることが考えられ、例えば、ノイズ遮蔽シートを介在させることが考えられるが、ノイズ遮蔽シートは厚さが１００μｍ以下のものは存在しないため、薄型化を実現しながらスタック構造を採用することは事実上できない。
２つ以上の半導体チップを縦置きしたスタック構造とした場合には、ノイズを遮蔽する構造を設けることが考えられ、例えば、ノイズ遮蔽シートを介在させることが考えられるが、ノイズ遮蔽シートは厚さが１００μｍ以下のものは存在しないため、薄型化を実現しながらスタック構造を採用することは事実上できない。
このため、有機基板の両側にアナログ及びデジタルチップをそれぞれ実装することが行われているが、基板のスルーホールと片側に外部電極の形成が必要であり、全体の厚さが厚くなってしまうので薄型化は困難となっている。
上記では特にアナログチップとデジタルチップを有する半導体装置について説明したが、デジタルチップとデジタルチップ、あるいは、アナログチップとアナログチップの組み合わせにおいてもチップ間のノイズの影響を低減することが望まれており、スタック型に一体化する場合の課題となっている。
特開平５−１１４６９３号公報
特開２００３−１２４２３６号公報
解決しようとする問題点は、ＳｉＰ形態の半導体装置において２個以上の半導体チップをスタック型に一体化する場合のチップ間に作用するノイズを抑制することが困難である点である。
本発明の半導体装置は、半導体を含んでパッケージ化された半導体装置であって、基板と、能動素子が形成された第１回路面を有し、前記第１回路面が前記基板側を向くように前記基板にマウントされた第１半導体チップと、能動素子が形成された第２回路面を有し、前記第２回路面が前記基板と反対側を向くように前記第１半導体チップの上方に積層してマウントされた第２半導体チップとを有する。
上記の本発明の半導体装置は、半導体を含んでパッケージ化された半導体装置であって、基板に、能動素子が形成された第１回路面を有する第１半導体チップが、第１回路面が基板側を向くようにしてマウントされており、能動素子が形成された第２回路面を有する第２半導体チップが、第２回路面が基板と反対側を向くようにして第１半導体チップの上方に積層してマウントされている。
本発明の半導体装置の製造方法は、半導体を含んでパッケージ化された半導体装置の製造方法であって、基板に、能動素子が形成された第１回路面を有する第１半導体チップを、前記第１回路面が前記基板側を向くようにマウントする工程と、前記第１半導体チップの上方に積層して、能動素子が形成された第２回路面を有する第２半導体チップを、前記第２回路面が前記基板と反対側を向くようにマウントする工程とを有する。
上記の本発明の半導体装置の製造方法は、半導体を含んでパッケージ化された半導体装置の製造方法であって、基板に、能動素子が形成された第１回路面を有する第１半導体チップを、第１回路面が基板側を向くようにマウントする。
次に、第１半導体チップの上方に積層して、能動素子が形成された第２回路面を有する第２半導体チップを、第２回路面が基板と反対側を向くようにマウントする。
次に、第１半導体チップの上方に積層して、能動素子が形成された第２回路面を有する第２半導体チップを、第２回路面が基板と反対側を向くようにマウントする。
本発明の半導体装置は、ＳｉＰ形態の半導体装置において、第１半導体チップの第１回路面が基板側を向くようにしてマウントされ、一方第２半導体チップの第２回路面が基板と反対側を向くようにして第１半導体チップの上方に積層してマウントされ、２つの半導体チップの回路面が互いに異なる方向を向くようにマウントされた構成であり、スタック型として一体化してもチップ間に作用するノイズを抑制することができる。
本発明の半導体装置の製造方法は、ＳｉＰ形態の半導体装置において、第１半導体チップの第１回路面が基板側を向くようにしてマウントし、一方第２半導体チップの第２回路面が基板と反対側を向くようにしてマウントし、２つの半導体チップの回路面が互いに異なる方向を向くようにマウントするので、スタック型として一体化してもチップ間に作用するノイズを抑制可能な半導体装置を製造することができる。
以下に、本発明に係る半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
図１は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。
シリコン基板１０上に、例えば、酸化シリコンからなる下地絶縁膜１１が形成され、その上層に、ＴｉＣｕからなるシード層１２、銅層１４及びニッケル金層１５が積層してなる基板電極Ｅが所定のパターンで形成されている。
上記の基板電極Ｅに、例えば、能動素子が形成された第１回路面を有する第１半導体チップ１８がマウントされている。第１半導体チップ１８は、半導体本体部分１８ａの第１回路面にパッド１８ｂが形成され、パッド１８ｂを除く領域は酸化シリコンなどの保護層１８ｃで覆われており、さらにパッド１８ｂにバンプ（突起電極）１８ｄが形成された構成であり、フェースダウンで、即ち、バンプ１８ｄの形成面である第１回路面が基板１０側を向くようにしてマウントされている。
シリコン基板１０上に、例えば、酸化シリコンからなる下地絶縁膜１１が形成され、その上層に、ＴｉＣｕからなるシード層１２、銅層１４及びニッケル金層１５が積層してなる基板電極Ｅが所定のパターンで形成されている。
上記の基板電極Ｅに、例えば、能動素子が形成された第１回路面を有する第１半導体チップ１８がマウントされている。第１半導体チップ１８は、半導体本体部分１８ａの第１回路面にパッド１８ｂが形成され、パッド１８ｂを除く領域は酸化シリコンなどの保護層１８ｃで覆われており、さらにパッド１８ｂにバンプ（突起電極）１８ｄが形成された構成であり、フェースダウンで、即ち、バンプ１８ｄの形成面である第１回路面が基板１０側を向くようにしてマウントされている。
また、例えば、上記の基板電極Ｅ上に導電性ポスト１７が形成されており、第１半導体チップ１８のバンプに電気的に接続する。導電性ポスト１７の高さは、例えば第１半導体チップ１８の表面の高さと同程度以上となっていることが好ましい。
例えば、第１半導体チップ１８、導電性ポスト１７及び基板電極を被覆して、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第１樹脂層１９が形成されている。
また、例えば導電性ポスト１７の上面が露出するまで第１樹脂層１９の表面が研磨されている。
また、例えば導電性ポスト１７の上面が露出するまで第１樹脂層１９の表面が研磨されている。
また、例えば、第１半導体チップ１８の上方であって、第１樹脂層１９の上層に、能動素子が形成された第２回路面を有する第２半導体チップ２０がマウントされている。第２半導体チップ２０は、半導体本体部分２０ａの第２回路面にパッド２０ｂが形成され、パッド２０ｂを除く領域は酸化シリコンなどの保護層２０ｃで覆われている構成であり、ダイアタッチフィルム２０ｅにより、フェースアップで、即ち、パッド２０ｂの形成面である第２回路面が基板１０と反対側を向くようにしてマウントされている。
また、例えば、導電性ポスト１７の上面及び第２半導体チップ２０を被覆して、第１樹脂層１９と同様のポリイミド樹脂などからなる第２樹脂層２１が形成されている。
第２樹脂層２１には、導電性ポスト１７の上面及び第２半導体チップ２０のパッド２０ｂに達する開口部２１ａが形成されている。
上記の開口部２１ａ内に埋め込まれて、導電性ポスト１７の上面及び第２半導体チップ２０のパッド２０ｂに接続するプラグ部分と一体になって、第２樹脂層２１上にＴｉＣｕなどのシード層２２及び銅層２４からなる第１配線が形成されている。
第２樹脂層２１には、導電性ポスト１７の上面及び第２半導体チップ２０のパッド２０ｂに達する開口部２１ａが形成されている。
上記の開口部２１ａ内に埋め込まれて、導電性ポスト１７の上面及び第２半導体チップ２０のパッド２０ｂに接続するプラグ部分と一体になって、第２樹脂層２１上にＴｉＣｕなどのシード層２２及び銅層２４からなる第１配線が形成されている。
また、例えば、シード層２２及び銅層２４からなる第１配線を被覆して、第１樹脂層１９と同様のポリイミド樹脂などからなる第３樹脂層２５が形成されている。
第３樹脂層２５には、第１配線に達する開口部２５ａが形成されている。
上記の開口部２５ａ内に埋め込まれて、第１配線に接続するプラグ部分と一体になって、第３樹脂層２５上にＴｉＣｕなどのシード層２６及び銅層２８からなる第２配線が形成されている。
第３樹脂層２５には、第１配線に達する開口部２５ａが形成されている。
上記の開口部２５ａ内に埋め込まれて、第１配線に接続するプラグ部分と一体になって、第３樹脂層２５上にＴｉＣｕなどのシード層２６及び銅層２８からなる第２配線が形成されている。
また、第２配線に接続して、銅などからなる導電性ポスト３０が形成されている。
導電性ポスト３０の間隙における第３樹脂層２５の上層に、ポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層３１が形成されている。
さらに、バッファ層３１の表面において導電性ポスト３０に接続するようにバンプ（突起電極）３２が形成されている。
導電性ポスト３０の間隙における第３樹脂層２５の上層に、ポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層３１が形成されている。
さらに、バッファ層３１の表面において導電性ポスト３０に接続するようにバンプ（突起電極）３２が形成されている。
上記の本実施形態の半導体装置において、第１半導体チップ１８は、例えばデジタルチップであり、一方、第２半導体チップ２０は、例えばアナログチップである。
基板１０に樹脂層が積層して絶縁層（１９，２１，２５）が形成されており、上記の第１半導体チップ１８及び第２半導体チップ２０が絶縁層中に埋め込まれている。
基板１０に樹脂層が積層して絶縁層（１９，２１，２５）が形成されており、上記の第１半導体チップ１８及び第２半導体チップ２０が絶縁層中に埋め込まれている。
上記の本実施形態の半導体装置は、ＳｉＰ形態の半導体装置において、基板上に２個の半導体チップが積層して一体化したスタック型であるが、第１半導体チップ１８の第１回路面が基板１０側を向くようにしてマウントされ、一方、第２半導体チップ２０の第２回路面が基板１０と反対側を向くようにして第１半導体チップ１８の上方に積層してマウントされている。ノイズは半導体チップの回路面側に強く伝播される性質があり、上記のように２つの半導体チップの回路面が互いに異なる方向を向くようにマウントされた構成とすることで、スタック型として一体化してもチップ間に作用するノイズを抑制することができる。
第１半導体チップ１８及び第２半導体チップ２０が、上記と上下関係が逆の組み合わせ、あるいは、両者共にデジタルチップあるいはアナログチップであっても、上記と同様にチップ間のノイズを抑制することができる。
上記の構成の本実施形態に係る半導体装置において、第１半導体チップ１８の第１回路面と第２半導体チップ２０の第２回路面が１５０μｍ以上離間して、第１半導体チップ１８と第２半導体チップ２０が基板１０にマウントされていることが好ましい。
第１回路面と第２回路面の離間する距離をある程度以上確保することで、さらにノイズの影響を低減することができる。
第１回路面と第２回路面の離間する距離をある程度以上確保することで、さらにノイズの影響を低減することができる。
また、本実施形態の半導体装置のように、２つのチップをスタックした構造とする場合、チップ上とそれ以外部分での段差がチップ１つのみの場合に比べ２倍以上になり、その上層に形成する再配線層形成の形成工程におけるレジスト膜などのカバレージが悪くなってしまって段切れを起こしたり、実装基板との間の応力緩和に寄与する導電性ポストの高さがパッケージ位置で異なってしまうという不利益が生じることがあったが、本実施形態の半導体装置においては第１半導体チップと同じレイヤーに導電性ポストが形成され、第１半導体チップと導電性ポストを被覆する樹脂層が平坦化されているので、半導体チップを内蔵することにより段差が発生するのは実質的に第２半導体チップの分のみとなり、２個以上の半導体チップをスタック型に一体化しても段切れを抑制することができ、また、実装基板に実装したときの実装基板との間に生じる応力緩和に寄与する導電性ポストの高さのばらつきを低減して応力緩和機能を確保することができる。
次に、上記の本実施形態の半導体装置の製造方法について図２〜１２を参照して説明する。本実施形態においては、例えば図２〜１２に示す全ての工程についてウェハレベルで行うことができる。
まず、図２（ａ）に示すように、例えば、７２５μｍの厚さのシリコン基板１０に、熱酸化法あるいはＣＶＤ（化学気相成長）法などにより、３０ｎｍの膜厚の酸化シリコンからなる下地絶縁膜１１を形成する。
まず、図２（ａ）に示すように、例えば、７２５μｍの厚さのシリコン基板１０に、熱酸化法あるいはＣＶＤ（化学気相成長）法などにより、３０ｎｍの膜厚の酸化シリコンからなる下地絶縁膜１１を形成する。
次に、図２（ｂ）に示すように、例えば、全面にスパッタリング法によりＴｉＣｕ層を形成し、シード層１２とする。膜厚は、例えばＴｉを３００ｎｍ、Ｃｕを３００ｎｍとする。
次に、図２（ｃ）に示すように、例えば、スピン塗布などによりレジスト膜１３を形成し、フォトリソグラフィー工程により露光及び現像などを行って、第１半導体チップをマウントするための基板電極の形成領域においてシード層１２の表面に達する開口部を形成する。
次に、図２（ｄ）に示すように、例えば、シード層１２を一方の電極とする電解メッキ処理により、レジスト膜１３の開口領域において、基板電極を構成する銅層１４を形成する。
次に、図３（ａ）に示すように、例えば、電解メッキ処理あるいは無電解メッキ処理により、レジスト膜１３の開口領域において、銅層１４の上層に基板電極を構成するニッケル金層１５を形成する。
次に、図３（ｂ）に示すように、例えば、レジスト膜１３を除去した後、スピン塗布などによりレジスト膜１６を形成し、フォトリソグラフィー工程により露光及び現像などを行って、導電性ポストの形成領域においてニッケル金層１５の表面に達する開口部を形成する。
次に、図３（ｃ）に示すように、例えば、シード層１２を一方の電極とする電解メッキ処理により、レジスト膜１６の開口領域において、ニッケル金層１５の上層に導電性ポスト１７を形成する。導電性ポストの高さは、次工程において第１半導体チップをマウントしたときの表面の高さと同程度以上となっていることが好ましく、例えば１２０μｍとする。
次に、図４（ａ）に示すように、例えば、レジスト膜１６を除去し、さらに図４（ｂ）に示すように、例えばニッケル金層１５及び銅層１４をマスクとしてシード層１２をエッチング加工する。
これにより、シード層１２、銅層１４及びニッケル金層１５が積層してなる基板電極が所定のパターンで形成される。
これにより、シード層１２、銅層１４及びニッケル金層１５が積層してなる基板電極が所定のパターンで形成される。
次に、図４（ｃ）に示すように、例えば、予め別工程で形成された、半導体本体部分１８ａの能動素子が形成された第１回路面にパッド１８ｂが形成され、パッド１８ｂを除く領域は酸化シリコンなどの保護層１８ｃで覆われており、さらにパッド１８ｂにバンプ（突起電極）１８ｄが形成された構成の第１半導体チップ１８を、フェースダウンで、即ち、バンプ１８ｄの形成面である第１回路面が基板１０側を向くようにして、上記の基板電極にマウントする。
第１半導体チップ１８の製造方法においては、例えば、バンプ１８ｄとしてＡｕスタッドバンプあるいはＡｕメッキバンプを３０μｍの高さで形成し、半導体本体部分を研削法にて８０μｍまで薄型化し、フルカットダイシングすることで個片薄型化を行う。
バンプ１８ｄと基板電極との接合は、例えば超音波接合あるいは導電性樹脂を用いた熱圧着法などにより行う。
バンプ１８ｄと基板電極との接合は、例えば超音波接合あるいは導電性樹脂を用いた熱圧着法などにより行う。
次に、図５（ａ）に示すように、例えば、スピンコート法あるいは印刷法などにより、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、ＢＣＢ樹脂、ＰＢＯ樹脂などの絶縁材料を供給し、第１半導体チップ１８と導電性ポスト１７を被覆する第１樹脂層１９を形成する。
次に、図５（ｂ）に示すように、例えば、グラインダー、バイト、ＣＭＰ（化学機械研磨）などの平坦化処理により、第１樹脂層１９を平坦化するとともに、導電性ポスト１７の上面を露出させる。
次に、図５（ｃ）に示すように、例えば、予め別工程で形成された、半導体本体部分２０ａの能動素子が形成された第２回路面にパッド２０ｂが形成され、パッド２０ｂを除く領域は酸化シリコンなどの保護層２０ｃで覆われた構成の第２半導体チップ２０を、第１半導体チップ１８の上方であって、第１樹脂層１９の上層に、ダイアタッチフィルム２０ｅにより、フェースアップで、即ち、パッド２０ｂの形成面である第２回路面が基板１０と反対側を向くようにしてマウントする。このとき、例えば導電性ポスト１７の上面をアライメントマークとして第２半導体チップのパッドを同時に認識して高精度に搭載を行う。
第２半導体チップ２０の製造方法においては、例えば、研削法などにより２５〜５０μｍまで薄型化し、接着剤であるダイアタッチフィルム２０ｅを裏面にラミネートし、フルカットダイシングすることで個片薄型化を行う。
搭載条件は、チップサイズが１．５ｍｍ□の場合、温度１６０℃、荷重１．６Ｎ、時間２秒とする。チップサイズにより搭載の荷重を調整する。
搭載後、ダイアタッチフィルム２０ｅの硬化のため、１７０℃、１時間以上で硬化処理を行う。
搭載条件は、チップサイズが１．５ｍｍ□の場合、温度１６０℃、荷重１．６Ｎ、時間２秒とする。チップサイズにより搭載の荷重を調整する。
搭載後、ダイアタッチフィルム２０ｅの硬化のため、１７０℃、１時間以上で硬化処理を行う。
次に、図６（ａ）に示すように、例えば、スピンコート法あるいは印刷法などにより、ＢＣＢ樹脂、ポリイミド樹脂、エポキシ樹脂、ＰＢＯ樹脂などの感光性絶縁材料を供給し、第２樹脂層２１を形成する。例えば、硬化後に５０μｍの膜厚となるように形成する。
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
スピンコート：７００ｒｐｍ（２５秒）＋１０００ｒｐｍ（１２５秒）＋１０００ｒｐｍ（１０秒）＋１５００ｒｐｍ（１０秒）
プリベーク：６０℃（２４０秒）＋９０℃（２４０秒）＋１１０℃（１２０秒）
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
スピンコート：７００ｒｐｍ（２５秒）＋１０００ｒｐｍ（１２５秒）＋１０００ｒｐｍ（１０秒）＋１５００ｒｐｍ（１０秒）
プリベーク：６０℃（２４０秒）＋９０℃（２４０秒）＋１１０℃（１２０秒）
次に、図６（ｂ）に示すように、例えば、露光量３００ｍＪ／ｃｍ2でパターン露光及び現像し、導電性ポスト１７の上面及び第２半導体チップ２０のパッド２０ｂに達する開口部２１ａを第２樹脂層２１に形成する。
現像後、３００℃（６０分）のポストキュア処理を行って第２樹脂層２１を硬化させる。
現像後、３００℃（６０分）のポストキュア処理を行って第２樹脂層２１を硬化させる。
次に、図６（ｃ）に示すように、例えば、デスカム処理を行い、スパッタリングの前処理エッチングを行い、さらにスパッタリングにより第２樹脂層２１の開口部２１ａ内を被覆して全面にＴｉＣｕ膜を成膜してシード層２２とする。例えば、膜厚はＴｉが１６０ｎｍ、Ｃｕが６００ｎｍとする。
次に、図７（ａ）に示すように、例えば、第２樹脂層２１に形成した開口部２１ａと第１配線の形成領域以外にメッキされるのを防止するために、レジスト塗布及び現像処理を行い、第２樹脂層２１の開口部２１ａと第１配線の形成領域を開口するパターンのレジスト膜２３を成膜する。
次に、図７（ｂ）に示すように、例えば、レジスト膜２３をマスクとし、シード層２２を一方の電極とする電解メッキにより銅をメッキして、第２樹脂層２１に形成した開口部２１ａと第１配線の形成領域に銅層２４を形成する。
次に、図７（ｃ）に示すように、例えば、アッシング処理などによりレジスト膜２３を除去する。
次に、図８（ａ）に示すように、例えば、銅層２４をマスクとしてシード層２２をエッチング加工する。
以上で、導電性ポスト１７の上面及び第２半導体チップ２０のパッド２０ｂに接続するプラグ部分と一体にして、第２樹脂層２１上にシード層２２及び銅層２４からなる第１配線が形成される。
以上で、導電性ポスト１７の上面及び第２半導体チップ２０のパッド２０ｂに接続するプラグ部分と一体にして、第２樹脂層２１上にシード層２２及び銅層２４からなる第１配線が形成される。
次に、図８（ｂ）に示すように、例えば、第１配線を被覆して、第３樹脂層２５を形成する。成膜条件は、第１絶縁膜１９などと同様とする。
次に、図８（ｃ）に示すように、例えば所定のパターン露光及び現像し、第１配線の表面に達する開口部２５ａを第３樹脂層２５に形成し、ポストキュア処理を行う。
次に、図９（ａ）に示すように、例えば、スパッタリングにより第３樹脂層２５の開口部２５ａ内を被覆して全面にＴｉＣｕ膜を成膜してシード層２６とする。
次に、図９（ｂ）に示すように、例えば、第３樹脂層２５に形成した開口部２５ａと第２配線の形成領域以外にメッキされるのを防止するために、レジスト塗布及び現像処理を行い、第３樹脂層２５の開口部２５ａと第２配線の形成領域を開口するパターンのレジスト膜２７を成膜する。
次に、図９（ｃ）に示すように、例えば、レジスト膜２７をマスクとし、シード層２６を一方の電極とする電解メッキにより銅をメッキして、第３樹脂層２５に形成した開口部２５ａと第１配線の形成領域に銅層２８を形成する。
次に、図１０（ａ）に示すように、例えば、アッシング処理などによりレジスト膜２７を除去する。
次に、図１０（ｂ）に示すように、例えば、レジスト膜２９を成膜あるいは感光性ドライフィルムを貼り合わせ、パターン露光及び現像して導電性ポスト用の開口部２９ａを形成する。
次に、図１０（ｃ）に示すように、例えば、シード層２６を一方の電極とした銅の電解メッキにより、導電性ポスト用の開口部２９ａ内に導電性ポスト３０を形成する。導電性ポスト３０は、例えば直径１８０〜３００μｍ、高さ８０〜１８０μｍとする。
次に、図１１（ａ）に示すように、例えば、レジスト膜２９あるいはドライフィルムを除去し、図１１（ｂ）に示すように、導電性ポスト３０及び銅層２８をマスクとしてシード層２６をエッチング加工する。これにより、シード層２６及び銅層２８からなる第２配線が形成される。
次に、図１１（ｃ）に示すように、例えば、エポキシ系樹脂、ポリイミド系樹脂、シリコーン系樹脂、ポリアミドイミド樹脂、ポリイミド樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などの樹脂を、スピンコート、印刷またはモールドなどにより成膜し、導電性ポスト３０を完全に覆うような膜厚で絶縁性のバッファ層３１を形成する。
次に、図１２（ａ）に示すように、例えば、バッファ層３１の樹脂硬化後に、研削により導電性ポスト３０の頭出しを行う。このときの条件は、例えば＃６００のホイールを用い、３５００ｒｐｍ、０．５ｍｍ／秒とする。
次に、図１２（ｃ）に示すように、例えば、導電性ポスト３０に接続するように、例えばハンダボールの搭載、あるいはハンダペーストの印刷などにより、バンプ（突起電極）３２を形成する。
次に、図１２（ｂ）に示すように、例えば、シリコン基板１０の裏面側からＢＧＲにより所望の薄さまで薄型化し、さらにブレードＢによりシリコン基板１０をダイシングして薄型個片化する。
上記の本実施形態に係る半導体装置の製造方法によれば、ＳｉＰ形態の半導体装置において、第１半導体チップの第１回路面が基板側を向くようにしてマウントし、一方第２半導体チップの第２回路面が基板と反対側を向くようにしてマウントし、２つの半導体チップの回路面が互いに異なる方向を向くようにマウントするので、スタック型として一体化してもチップ間に作用するノイズを抑制可能な半導体装置を製造することができる。
上記の本実施形態に係る半導体装置の製造方法において、第１半導体チップ１８の第１回路面と第２半導体チップ２０の第２回路面を１５０μｍ以上離間して、第１半導体チップ１８と第２半導体チップ２０が基板１０にマウントすることが好ましい。これを実現するために、例えば導電性ポスト１７の高さや第１絶縁膜１９の膜厚を調整することで実施できる。
上記の本実施形態に係る半導体装置に内蔵される半導体チップとしては、デジタル、デジタルチップの組み合わせ、アナログ、アナログチップの組み合わせ、デジタル、アナログチップの組み合わせにおいて相互干渉しないスタック型薄型構造が可能である。
また、１層目と２層目のチップサイズは、再配線構造のため大小関係の制約を受けない。いずれのチップもワイヤーボンディングでの接続がないので、ワイヤのループ高さの分絶縁膜の厚さを厚くする必要がなく、薄型化のスタック構造が実現する。
スタックしたチップの間に特にシールド材やグラウンドパターンなどが形成されていなくてもチップ間のノイズを抑制できる。
また、１層目と２層目のチップサイズは、再配線構造のため大小関係の制約を受けない。いずれのチップもワイヤーボンディングでの接続がないので、ワイヤのループ高さの分絶縁膜の厚さを厚くする必要がなく、薄型化のスタック構造が実現する。
スタックしたチップの間に特にシールド材やグラウンドパターンなどが形成されていなくてもチップ間のノイズを抑制できる。
（変形例）
上記の実施形態においては、スタックした第１半導体チップと第２半導体チップの間にシールド材やグラウンドパターンなどが形成されていないが、シールド材となる誘電体層あるいはグランドパターンとなる導電層が設けられていてもよい。
例えば、第１半導体チップ１８の上層における第１樹脂層１９上の所定の領域に、誘電体層あるいは導電層をパターン形成し、導電層の場合にはグラウンドなど一定電位に固定されるように電気的に接続して製造することができる。
このように、シールド材となる誘電体層あるいはグランドパターンとなる導電層が設けられていると、チップ間のノイズをさらに抑制できる。
上記の実施形態においては、スタックした第１半導体チップと第２半導体チップの間にシールド材やグラウンドパターンなどが形成されていないが、シールド材となる誘電体層あるいはグランドパターンとなる導電層が設けられていてもよい。
例えば、第１半導体チップ１８の上層における第１樹脂層１９上の所定の領域に、誘電体層あるいは導電層をパターン形成し、導電層の場合にはグラウンドなど一定電位に固定されるように電気的に接続して製造することができる。
このように、シールド材となる誘電体層あるいはグランドパターンとなる導電層が設けられていると、チップ間のノイズをさらに抑制できる。
本発明は上記の説明に限定されない。
例えば、第１及び第２配線などに、インダクタンスやキャパシタなどの受動素子が形成されていてもよい。
実施形態においては、絶縁層中の配線として２層の配線（第１配線及び第２配線）が形成されているが、これに限らない。樹脂の絶縁層の層数も上記のような層数などに限定されない。
シリコン基板１０自体にも能動素子などを含む電子回路が形成されていてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
例えば、第１及び第２配線などに、インダクタンスやキャパシタなどの受動素子が形成されていてもよい。
実施形態においては、絶縁層中の配線として２層の配線（第１配線及び第２配線）が形成されているが、これに限らない。樹脂の絶縁層の層数も上記のような層数などに限定されない。
シリコン基板１０自体にも能動素子などを含む電子回路が形成されていてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用できる。
本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置の製造方法に適用できる。
１０…シリコン基板、１１…下地絶縁膜、１２…シード層、１３…レジスト膜、１４…銅層、１５…ニッケル金層、１６…レジスト膜、１７…導電性ポスト、１８…第１半導体チップ、１８ａ…半導体本体部分、１８ｂ…パッド、１８ｃ…保護層、１８ｄ…バンプ、１９…第１樹脂層、２０…第２半導体チップ、２０ａ…半導体本体部分、２０ｂ…パッド、２０ｃ…保護層、２０ｅ…ダイアタッチフィルム、２１…第２樹脂層、２１ａ…開口部、２２…シード層、２３…レジスト膜、２４…銅層、２５…第３樹脂層、２５ａ…開口部、２６…シード層、２７…レジスト膜、２８…銅層、２９…レジスト膜、３０…導電性ポスト、３１…バッファ層、３２…バンプ、Ｂ…ブレード、Ｅ…基板電極
Claims (12)
- 半導体を含んでパッケージ化された半導体装置であって、
基板と、
能動素子が形成された第１回路面を有し、前記第１回路面が前記基板側を向くように前記基板にマウントされた第１半導体チップと、
能動素子が形成された第２回路面を有し、前記第２回路面が前記基板と反対側を向くように前記第１半導体チップの上方に積層してマウントされた第２半導体チップと
を有する半導体装置。 - 前記第１半導体チップの前記第１回路面に突起電極が形成されており、
前記基板上に基板電極が形成されており、
前記突起電極が前記基板電極に接続して、前記第１回路面が前記基板側を向くように前記第１半導体チップが前記基板にマウントされている
請求項１に記載の半導体装置。 - 前記基板に樹脂層が積層して形成された絶縁層を有し、
前記第１半導体チップ及び前記第２半導体チップが前記絶縁層中に埋め込まれている
請求項１に記載の半導体装置。 - 前記第１半導体チップと前記第２半導体チップの間に誘電体層が形成されている
請求項１に記載の半導体装置。 - 前記第１半導体チップと前記第２半導体チップの間に導電層が形成されている
請求項１に記載の半導体装置。 - 前記第１半導体チップの第１回路面と前記第２半導体チップの第２回路面が１５０μｍ以上離間して前記第１半導体チップと前記第２半導体チップが前記基板にマウントされている
請求項１に記載の半導体装置。 - 半導体を含んでパッケージ化された半導体装置の製造方法であって、
基板に、能動素子が形成された第１回路面を有する第１半導体チップを、前記第１回路面が前記基板側を向くようにマウントする工程と、
前記第１半導体チップの上方に積層して、能動素子が形成された第２回路面を有する第２半導体チップを、前記第２回路面が前記基板と反対側を向くようにマウントする工程と
を有する半導体装置の製造方法。 - 前記第１半導体チップの前記第１回路面に突起電極を形成する工程と、
前記基板上に基板電極を形成する工程と
をさらに有し、
前記第１半導体チップをマウントする工程においては、前記突起電極が前記基板電極に接続して、前記第１回路面が前記基板側を向くように前記第１半導体チップを前記基板にマウントする
請求項７に記載の半導体装置の製造方法。 - 前記基板に樹脂層を積層して絶縁層を形成する工程をさらに有し、
前記第１半導体チップおよび前記第２半導体チップを前記絶縁層中に埋め込んで形成する
請求項７に記載の半導体装置の製造方法。 - 前記第１半導体チップをマウントする工程の後、前記第２半導体チップをマウントする工程の前に、前記第１半導体チップの上方に誘電体層を形成する工程をさらに有し、
前記第２半導体チップをマウントする工程においては前記誘電体層の上方にマウントする
請求項７に記載の半導体装置の製造方法。 - 前記第１半導体チップをマウントする工程の後、前記第２半導体チップをマウントする工程の前に、前記第１半導体チップの上方に導電層を形成する工程をさらに有し、
前記第２半導体チップをマウントする工程においては前記導電層の上方にマウントする
請求項７に記載の半導体装置の製造方法。 - 前記第１半導体チップの第１回路面と前記第２半導体チップの第２回路面が１５０μｍ以上離間するように、前記第１半導体チップと前記第２半導体チップを前記基板にマウントする
請求項７に記載の半導体装置の製造方法。
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Citations (3)
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|---|---|---|---|---|
| JPH06177323A (ja) * | 1992-12-02 | 1994-06-24 | Nippon Chemicon Corp | 半導体回路装置 |
| JP2000269411A (ja) * | 1999-03-17 | 2000-09-29 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2005005548A (ja) * | 2003-06-13 | 2005-01-06 | Sony Corp | 半導体装置及びその実装構造、並びにその製造方法 |
-
2006
- 2006-04-24 JP JP2006119608A patent/JP2007294609A/ja active Pending
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