JP2007103556A - ホール素子デバイスとそれを用いたホール素子回路 - Google Patents
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Abstract
【課題】磁束変化による誘起電圧の影響を受けず、検出信号を正確に提供するホール素子デバイスを提供する。
【解決手段】ホール素子デバイス１０に導電体１５を設ける。導電体１５を、第１出力ピンＯＰ１−第２導電性フレームＦ２−ホール素子ＨＥ−第４導電性フレームＦ４−第２出力ピンＯＰ２の経路が受ける磁束変化に起因する誘起電圧と実質的に同じ誘起電圧が発生するように設ける。さらに、導電体１５に発生する誘起電圧と上記経路における誘起電圧とが相殺するように導電体１５の先端部と第２出力ピンＯＰ２の先端部とを接続する。
【選択図】図１
【解決手段】ホール素子デバイス１０に導電体１５を設ける。導電体１５を、第１出力ピンＯＰ１−第２導電性フレームＦ２−ホール素子ＨＥ−第４導電性フレームＦ４−第２出力ピンＯＰ２の経路が受ける磁束変化に起因する誘起電圧と実質的に同じ誘起電圧が発生するように設ける。さらに、導電体１５に発生する誘起電圧と上記経路における誘起電圧とが相殺するように導電体１５の先端部と第２出力ピンＯＰ２の先端部とを接続する。
【選択図】図１
Description
本発明はホール素子を内蔵したホール素子デバイス（ホール素子装置）とそれを用いたホール素子回路に関する。
特に、本発明は、磁束変化に起因して発生するスパイク状パルスの重畳の影響を受けないホール素子デバイス（ホール素子装置）と、それを用いたホール素子回路に関する。
特に、本発明は、磁束変化に起因して発生するスパイク状パルスの重畳の影響を受けないホール素子デバイス（ホール素子装置）と、それを用いたホール素子回路に関する。
ホール素子は、ホール変換効果に基づいて磁界を電気信号に変換する素子として広く使用されている。
ホール素子の使用例としては、たとえば、電流に基づく磁界を検出し、その検出値から電流の有無、あるいは、電流の大きさなどを検出する電流センサとして使用されている。またホール素子の他の使用例としては、たとえば、回転体に磁石を取付け、回転体の回転とともに回転する磁石の磁界の有無を検出して回転体の回転位置の検出、回転体の回転数の検出、あるいは、単位時間当たりの回転体の回転数を演算して回転体の回転速度などの検出に使用されている。
もちろん、ホール素子の使用例はこれら例示した例に限定されない。
ホール素子の使用例としては、たとえば、電流に基づく磁界を検出し、その検出値から電流の有無、あるいは、電流の大きさなどを検出する電流センサとして使用されている。またホール素子の他の使用例としては、たとえば、回転体に磁石を取付け、回転体の回転とともに回転する磁石の磁界の有無を検出して回転体の回転位置の検出、回転体の回転数の検出、あるいは、単位時間当たりの回転体の回転数を演算して回転体の回転速度などの検出に使用されている。
もちろん、ホール素子の使用例はこれら例示した例に限定されない。
ホール素子はこのように磁界の存在する場所に置かれるが、たとえば、ホール素子を電流センサとして用いた場合、周囲の電子部品などから放射される磁界の影響を受けて、検出対象の電流による磁界の検出精度が低下する場合がある。
特許文献１は、そのような対策として、電磁シールドを容易に行い、プリント基板に対して容易に所定の距離を離して取り付けることが可能なホール素子を用いた電流センサを開示している。
特開２００５−２４５１９号公報
特許文献１は、そのような対策として、電磁シールドを容易に行い、プリント基板に対して容易に所定の距離を離して取り付けることが可能なホール素子を用いた電流センサを開示している。
本願発明者は、たとえば、ホール素子を電流センサとして使用した場合、周囲の電子回路などから印加される電磁ノイズとは別に、電流の変化に起因する磁束の変化によって、たとえば、図７（Ｂ）に示すようなスパイク状のパルスが発生することを見いだした。
ホール素子ＨＥを電流センサとして使用する場合について図１１を参照して述べる。
被測定電流が流れる導電バスバー１の周囲に、一部にギャップ（空隙）が設けられているコア（鉄心）２を配置し、コア２のギャップ部にホール素子ＨＥを置く。コア２はたとえば、フェライト製である。
導電バスバー１に矢印で示した被測定電流Ｉp が流れ、その電流によって周囲に磁界が発生する。コア２のギャップに配置されたホール素子ＨＥが磁束に応じた信号を検出する。
ホール素子ＨＥは通常、基板に搭載されて、検出した信号を出力する基板の出力ピンに接続され、パッケージ化されて使用される。ホール素子の出力ピン、基板などの面積が大きくなり、コア２のギャップからの漏れ磁束が、かかる大きな面積領域を貫通する。すなわち、実際はホール素子以外の部分も漏れ磁束が貫通する。被測定電流が変化すると、磁束変化ｄφ／ｄｔで規定される磁気誘導作用が起こる。その磁気誘導作用により、図７（Ｂ）に示すようなスパイク状のパルスが発生する。
被測定電流が流れる導電バスバー１の周囲に、一部にギャップ（空隙）が設けられているコア（鉄心）２を配置し、コア２のギャップ部にホール素子ＨＥを置く。コア２はたとえば、フェライト製である。
導電バスバー１に矢印で示した被測定電流Ｉp が流れ、その電流によって周囲に磁界が発生する。コア２のギャップに配置されたホール素子ＨＥが磁束に応じた信号を検出する。
ホール素子ＨＥは通常、基板に搭載されて、検出した信号を出力する基板の出力ピンに接続され、パッケージ化されて使用される。ホール素子の出力ピン、基板などの面積が大きくなり、コア２のギャップからの漏れ磁束が、かかる大きな面積領域を貫通する。すなわち、実際はホール素子以外の部分も漏れ磁束が貫通する。被測定電流が変化すると、磁束変化ｄφ／ｄｔで規定される磁気誘導作用が起こる。その磁気誘導作用により、図７（Ｂ）に示すようなスパイク状のパルスが発生する。
その結果、たとえば、ホール素子による本来の検出信号が図７（Ａ）に示すものであるべきが、図７（Ｂ）に例示したように、パルスの立ち上がり時点および立ち下がり時点においてスパイク状のパルス電圧が重畳される。スパイク状のパルスは立ち上がり時点で正の値および立ち下がり時点で負の値を示し、その振幅値は磁束の変化の大きさに依存する。スパイク状のパルスが正の値のときはホール素子の検出した値が瞬間的に高くなり、逆に、スパイク状パルスが負の値のときはホール素子の検出した値が瞬間的に低くなる。
このような磁束変化が起きるとその時のホール素子の検出信号は瞬間的に本来の電流の値ではない数値を示すという不具合が起こる場合がある。
このような磁束変化が起きるとその時のホール素子の検出信号は瞬間的に本来の電流の値ではない数値を示すという不具合が起こる場合がある。
上述したスパイク状の誘導パルスの除去としては、特許文献１に記載のように電磁シールド対策をとるとか、各種のノイズ対策をとることができる。
しかしながら、ノイズ除去のためのフィルタを用いると、下記に例示する各種の技術的な不利益に遭遇する。
ホール素子の検出信号は比較的低いので、フィルタでフィルタ処理する前にホール素子の検出信号を増幅しなければならず増幅回路が必要になる。ホール素子に増幅回路、フィルタを設けることは、増幅回路への給電の問題、実装などの点で困難な場合が多い。フィルタの応答性だけ電流の検出速度が低下する。磁束変化に応じたフィルタを準備する必要があり、その分析に時間がかかり、分析した結果に基づくフィルタを個々に選定しなければならない。フィルタを設けると価格的に高価になる。
しかしながら、ノイズ除去のためのフィルタを用いると、下記に例示する各種の技術的な不利益に遭遇する。
ホール素子の検出信号は比較的低いので、フィルタでフィルタ処理する前にホール素子の検出信号を増幅しなければならず増幅回路が必要になる。ホール素子に増幅回路、フィルタを設けることは、増幅回路への給電の問題、実装などの点で困難な場合が多い。フィルタの応答性だけ電流の検出速度が低下する。磁束変化に応じたフィルタを準備する必要があり、その分析に時間がかかり、分析した結果に基づくフィルタを個々に選定しなければならない。フィルタを設けると価格的に高価になる。
なお、ホール素子検出信号を増幅する演算増幅回路に積分フィルタを設けることもできる。しかしながら、この場合も、フィルタの応答性だけ電流の検出速度が低下する、精度が低下するなどの不具合に遭遇する。
上記例は、ホール素子を電流センサとして使用した場合の例であるが、その他の用途においても、磁束変化に伴う上記同様の不具合に遭遇する。
本発明の目的は、簡単な方法で上記不具合を克服するホール素子デバイスを提供することにある。
また本発明の目的は、上記ホール素子デバイスを用いたホール素子回路を提供することにある。
また本発明の目的は、上記ホール素子デバイスを用いたホール素子回路を提供することにある。
本発明によれば、ホール素子と、前記ホール素子の第１、第２の制御端子に接続された第１および第２の導電体と、前記ホール素子の第１、第２の出力端子に接続された第３および第４の導電体と、第５の導電体とを有し、前記第５の導電体は少なくとも前記第３および第４の導電体において磁束変化に起因して発生する第１誘起電圧と同じかまたはほぼ同じ第２の誘起電圧が発生するように設けられており、前記第１の誘起電圧と前記第２の誘起電圧とが相殺されるように、前記第５の導電体の一端と、前記第３導電体の前記第１の出力端子に接続された端部と異なる端部または第４の導電体の前記第２の出力端子に接続された端部と異なる端部とが接続される、ホール素子デバイスが提供される。
好ましくは、前記第５の導電体は、少なくとも前記第３および第４の導電体の近傍に、前記第３および第４の導電体と並行して配設される。
また好ましくは、前記ホール素子、前記第１および第２の導電体および前記第３および第４の導電性体は、パッケージ内に収容されており、前記第５の導電体は、前記パッケージの外部に、少なくとも前記第３および第４の導電体の近傍に、前記第３および第４の導電体と並行して配設される。
また好ましくは、前記ホール素子、前記第１および第２の導電体および前記第３および第４の導電性体は、パッケージ内に収容されており、前記第５の導電体は、前記パッケージの外部に、少なくとも前記第３および第４の導電体の近傍に、前記第３および第４の導電体と並行して配設される。
また好ましくは、前記パッケージの外部において、前記第１〜第４の導電体の端部に接続された第１〜第４の導電性ピンが設けられ、前記第５の導電体は、前記第３および第４の導電体に接続された前記第３および第４の導電性ピンにおいて磁束変化に起因して発生する第３誘起電圧と同じかまたはほぼ同じ第４の誘起電圧が発生するように設けられた付加的な導電体を含み、前記第１の誘起電圧と前記第３の誘起電圧との和と、前記第２の誘起電圧と前記第４の誘起電圧との和とが相殺されるように、前記付加的な導電体を有する第５の導電体と、前記第３導電性ピンまたは前記第４の導電性ピンの一端とが接続される。
本発明によれば、上記ホール素子デバイスと、演算増幅回路を含む信号処理回路とを有し、前記ホール素子デバイスの前記第５の導電体の他端と、第４の導電体の前記第２の出力端子に接続された端部と異なる端部または前記第３導電体の前記第１の出力端子に接続された端部と異なる端部とが、前記信号処理回路の入力端子に接続されている、ホール素子回路が提供される。
本発明によれば、前記ホール素子の第１、第２の出力端子に接続され、前記信号処理回路にホール素子の検出信号を入力する前記第３および第４の導電体と前記第５の導電体と合体して、下記のごとく構成することもできる。
（１）並行する第１１および第１２の導電体と、前記第１１および第１２の導電体の一端に接続され、相互に直交し、前記信号処理回路の第１、第２入力端子に接続される第１３および第１４の導電体と、前記第１１および第１２の導電体の他端に接続され、相互に直交し、前記ホール素子チップの第１、第２の出力電極に接続される第１５および第１６の導電体とを有するものとする。
（２）前記ホール素子を挟んで並行する第１１および第１２の導電体と、前記第１１および第１２の導電体の一端に接続され、前記ホール素子の両側で相互に直交し、前記信号処理回路の第１、第２入力端子に接続される第１３および第１４の導電体と、前記第１１および第１２の導電体の他端に接続され、前記ホール素子の両側で相互に直交し、前記ホール素子の第１、第２の出力電極に接続される第１５および第１６の導電体とを有するものとする。
（１）並行する第１１および第１２の導電体と、前記第１１および第１２の導電体の一端に接続され、相互に直交し、前記信号処理回路の第１、第２入力端子に接続される第１３および第１４の導電体と、前記第１１および第１２の導電体の他端に接続され、相互に直交し、前記ホール素子チップの第１、第２の出力電極に接続される第１５および第１６の導電体とを有するものとする。
（２）前記ホール素子を挟んで並行する第１１および第１２の導電体と、前記第１１および第１２の導電体の一端に接続され、前記ホール素子の両側で相互に直交し、前記信号処理回路の第１、第２入力端子に接続される第１３および第１４の導電体と、前記第１１および第１２の導電体の他端に接続され、前記ホール素子の両側で相互に直交し、前記ホール素子の第１、第２の出力電極に接続される第１５および第１６の導電体とを有するものとする。
本発明のホール素子デバイスは、第５の導電体を付加するだけで、磁束変化に起因する誘導電圧の影響を受けない。
なお、第５の導電体を付加しても、ホール素子デバイスによる検出精度は低下せず、検出の応答性（応答速度）も低下しない。
なお、第５の導電体を付加しても、ホール素子デバイスによる検出精度は低下せず、検出の応答性（応答速度）も低下しない。
特に磁束変化に応じた誘導電圧を相殺しているため、より低い磁場強度においても、磁束を検出でき、たとえば、高感度の電流センサなどに使用できる。
本発明のホール素子デバイスは、磁束変化に起因する誘導電圧の影響だけでなく、各種のノイズの影響も受けない。
第５の導電体は通常、平板状の導電体であり、回路要素を含まない。したがって、低価格で製造でき、給電の問題もない。
さらに本発明のホール素子デバイスは、寸法が小さいので、たとえば、電流検出などに適用した場合でも、実装の問題も発生しない。
さらに本発明のホール素子デバイスは、寸法が小さいので、たとえば、電流検出などに適用した場合でも、実装の問題も発生しない。
第５の導電体は既存のパッケージ化されたホール素子本体に併設することができるので、既存のホール素子本体に適用することもできる。
第５の導電体を付加したホール素子デバイスをホール素子回路として構成した場合、従来のホール素子の回路構成と比較して、回路接続が複雑になることもない。
本発明のホール素子回路を、たとえば、図１１を参照して述べた電流センサとして適用した場合、漏れ磁束の影響を大幅に改善しているため、ギャップをより広くでき、あるいは、フェライトなどの低飽和磁気強度の材料を用いたコアを製造することができ、コアの設計と製造が容易になる。
フェライトをコアの材料とすることにより、低価格の電流センサが実現できる。
コアにおける広いギャップにより、電流センサとしての定格検出電流に対して飽和電流は広くとれ、電流センサとしての設計に利点がある。
フェライトをコアの材料とすることにより、低価格の電流センサが実現できる。
コアにおける広いギャップにより、電流センサとしての定格検出電流に対して飽和電流は広くとれ、電流センサとしての設計に利点がある。
以下、本発明のホール素子デバイスとそれを用いたホール素子回路の実施の形態について述べる。
第１実施の形態
図１〜図７を参照して本発明のホール素子デバイス（ホール素子装置）およびホール素子回路の第１実施の形態について述べる。
図１〜図７を参照して本発明のホール素子デバイス（ホール素子装置）およびホール素子回路の第１実施の形態について述べる。
図１は本発明の実施の形態のホール素子回路の概要を示す図である。
図２（Ａ）〜（Ｃ）は図１に示したホール素子回路におけるホール素子デバイスの組み立て方法を示す図であり、図２（Ｄ）は図２（Ｃ）に示したホール素子デバイスの線Ｘ−Ｘにおける矢印Ａから見た部分断面図である。
図３は図１、図２に示したホール素子本体部の内部の構成図である。
図４はホール素子の等価回路とホール素子デバイスの回路を示す図である。
図２（Ａ）〜（Ｃ）は図１に示したホール素子回路におけるホール素子デバイスの組み立て方法を示す図であり、図２（Ｄ）は図２（Ｃ）に示したホール素子デバイスの線Ｘ−Ｘにおける矢印Ａから見た部分断面図である。
図３は図１、図２に示したホール素子本体部の内部の構成図である。
図４はホール素子の等価回路とホール素子デバイスの回路を示す図である。
図１に示したように、本発明の実施の形態のホール素子回路１００は、ホール素子デバイス（ホール素子装置）１０と、信号処理回路２０とを有する。
図２（Ａ）〜（Ｄ）に示したように、ホール素子デバイス１０は、ホール素子本体１１と、接続ピン１２と、導電体１５とを有する。
図２（Ａ）〜（Ｄ）に示したように、ホール素子デバイス１０は、ホール素子本体１１と、接続ピン１２と、導電体１５とを有する。
ホール素子本体の構成
図３に示したように、ホール素子本体１１は、ホールダイ１１１に搭載されたホール素子ＨＥと、第１〜第４導電性フレームＦ１〜Ｆ４と、ワイヤＷ１〜Ｗ４とが、たとえば、樹脂性のパッケージ１１５内に気密的に収容されて構成されている。
ホール素子ＨＥは、等価回路として図４に示したように、磁束φに応じた磁界によって磁気抵抗値が変化する４個の磁気変化素子ＭＲ１〜ＭＲ４がブリッジ状に接続されていると理解される。
図４に図解したように、ホール素子ＨＥには、第１、第２の制御信号端子ＣＴ１，ＣＴ２と、第１、第２の信号出力端子ＯＴ１，ＯＴ２が設けられている。
図３に示したように、ホール素子本体１１は、ホールダイ１１１に搭載されたホール素子ＨＥと、第１〜第４導電性フレームＦ１〜Ｆ４と、ワイヤＷ１〜Ｗ４とが、たとえば、樹脂性のパッケージ１１５内に気密的に収容されて構成されている。
ホール素子ＨＥは、等価回路として図４に示したように、磁束φに応じた磁界によって磁気抵抗値が変化する４個の磁気変化素子ＭＲ１〜ＭＲ４がブリッジ状に接続されていると理解される。
図４に図解したように、ホール素子ＨＥには、第１、第２の制御信号端子ＣＴ１，ＣＴ２と、第１、第２の信号出力端子ＯＴ１，ＯＴ２が設けられている。
第１、第２の制御信号端子ＣＴ１，ＣＴ２が本発明の第１、第２の制御端子に対応している。
第１、第２の信号出力端子ＯＴ１，ＯＴ２が本発明の第１、第２の出力端子に対応している。
第１〜第４導電性フレームＦ１〜Ｆ４が本発明の第１〜第４の導電体に対応している。なお、本発明の第１〜第４の導電体としては、第１〜第４導電性フレームＦ１〜Ｆ４の他、ホール素子ＨＥと第１〜第４導電性フレームＦ１〜Ｆ４とをそれぞれ接続するワイヤＷ１〜Ｗ４を含めることができる。
導電体１５が本発明の第５の導電体に対応している。
第１、第２の信号出力端子ＯＴ１，ＯＴ２が本発明の第１、第２の出力端子に対応している。
第１〜第４導電性フレームＦ１〜Ｆ４が本発明の第１〜第４の導電体に対応している。なお、本発明の第１〜第４の導電体としては、第１〜第４導電性フレームＦ１〜Ｆ４の他、ホール素子ＨＥと第１〜第４導電性フレームＦ１〜Ｆ４とをそれぞれ接続するワイヤＷ１〜Ｗ４を含めることができる。
導電体１５が本発明の第５の導電体に対応している。
図３と図４を参照してホール素子本体１１の構成と回路構成を述べる。
ホール素子ＨＥの第１制御信号端子ＣＴ１には第１ワイヤＷ１を介して第１導電性フレームＦ１が接続され、第２の制御信号端子ＣＴ２には第３ワイヤＷ３を介して第３導電性フレームＦ３が接続されている。
同様に、ホール素子ＨＥの第１の信号出力端子ＯＴ１には第２ワイヤＷ２を介して第２導電性フレームＦ２が接続され、第２の信号出力端子ＯＴ２には、第４ワイヤＷ４を介して第４導電性フレームＦ４が接続されている。
ホール素子ＨＥの第１制御信号端子ＣＴ１には第１ワイヤＷ１を介して第１導電性フレームＦ１が接続され、第２の制御信号端子ＣＴ２には第３ワイヤＷ３を介して第３導電性フレームＦ３が接続されている。
同様に、ホール素子ＨＥの第１の信号出力端子ＯＴ１には第２ワイヤＷ２を介して第２導電性フレームＦ２が接続され、第２の信号出力端子ＯＴ２には、第４ワイヤＷ４を介して第４導電性フレームＦ４が接続されている。
接続ピン１２は、導電性の第１、第２制御ピンＣＰ１，ＣＰ２と、導電性の第１、第２出力ピンＯＰ１，ＯＰ２とからなる。
図３に示したように、これらのピンＣＰ１，ＯＰ１，ＣＰ２，ＯＰ２がそれぞれ、パッケージ１１５の外部と内部との境界近傍の内部において第１〜第４の導電性フレームＦ１〜Ｆ４の端部に接続されており、パッケージ１１５の外部に延びる本発明の第１〜第４の導電性ピンに対応している。
すなわち、パッケージ１１５側の端部において、第１導電性フレームＦ１に第１制御ピンＣＰ１が接続され、第２導電性フレームＦ２に第１出力ピンＯＰ１が接続され、第３導電性フレームＦ３に第２制御ピンＣＰ２が接続され、第４導電性フレームＦ４に第２出力ピンＯＰ２が接続されている。
本実施の形態においては、ホール素子本体１１と接続ピン１２とが一体的に構成されている場合について述べている。ただし、上述したように、たとえば、パッケージ１１５の外側の端部において、第１導電性フレームＦ１に第１制御ピンＣＰ１が接続されているのとは異なり、第１導電性フレームＦ１と第１制御ピンＣＰ１とを連続して構成してもよい。第２導電性フレームＦ２と第１出力ピンＯＰ１、第３導電性フレームＦ３と第２制御ピンＣＰ２、第４導電性フレームＦ４と第２出力ピンＯＰ２についても同様に、連続して構成されていてもよい。
以上のごとく一体的に構成されているホール素子本体１１と接続ピン１２とを、本実施の形態においてホール素子基本部１３と呼ぶ。
図３に示したように、これらのピンＣＰ１，ＯＰ１，ＣＰ２，ＯＰ２がそれぞれ、パッケージ１１５の外部と内部との境界近傍の内部において第１〜第４の導電性フレームＦ１〜Ｆ４の端部に接続されており、パッケージ１１５の外部に延びる本発明の第１〜第４の導電性ピンに対応している。
すなわち、パッケージ１１５側の端部において、第１導電性フレームＦ１に第１制御ピンＣＰ１が接続され、第２導電性フレームＦ２に第１出力ピンＯＰ１が接続され、第３導電性フレームＦ３に第２制御ピンＣＰ２が接続され、第４導電性フレームＦ４に第２出力ピンＯＰ２が接続されている。
本実施の形態においては、ホール素子本体１１と接続ピン１２とが一体的に構成されている場合について述べている。ただし、上述したように、たとえば、パッケージ１１５の外側の端部において、第１導電性フレームＦ１に第１制御ピンＣＰ１が接続されているのとは異なり、第１導電性フレームＦ１と第１制御ピンＣＰ１とを連続して構成してもよい。第２導電性フレームＦ２と第１出力ピンＯＰ１、第３導電性フレームＦ３と第２制御ピンＣＰ２、第４導電性フレームＦ４と第２出力ピンＯＰ２についても同様に、連続して構成されていてもよい。
以上のごとく一体的に構成されているホール素子本体１１と接続ピン１２とを、本実施の形態においてホール素子基本部１３と呼ぶ。
本発明の第５の導電体の１例としての導電体１５は、図２（Ａ）に示したように、第１ピン１５１と、第２ピン１５２と、共通接続部１５３とからなり、これら第１ピン１５１、第２ピン１５２および共通接続部１５３とは、たとえば、導電ワイヤフレームとして平板状に一体構成されている。
ホール素子デバイス１０は、図２（Ｃ）に示したように、図２（Ｂ）に示したホール素子基本部１３と、図２（Ａ）に示した導電体１５とを組み合わせたものである。
その組み合わせ方法は、（第１出力ピンＯＰ１−パッケージ１１５内の第２導電性フレームＦ２−第２ワイヤＷ２−ホール素子ＨＥ−第４ワイヤＷ４−第４導電性フレームＦ４−第２出力ピンＯＰ２）で形成される経路において磁束の変化ｄφ／ｄｔに起因して発生する誘起電圧（第１誘起電圧）の波形と、同じ磁束の変化ｄφ／ｄｔに起因して（第１ピン１５１−共通接続部１５３−第２ピン１５２）で形成される導電体１５の経路において発生する誘起電圧（第２誘起電圧）との波形とが、同じかまたはほぼ同じ（以下、実質的に同じという）ようにする。
そのため、たとえば、図２（Ｃ）、（Ｄ）に示したように、第１ピン１５１と第１出力ピンＯＰ１、第２ピン１５２と第２出力ピンＯＰ２とがそれぞれ並行し、かつ、図２（Ｃ）の面Ｂから見てあるいはその反対側からみて、これらが重複した位置になるように、位置合わせをする。さらに、第１ピン１５１、共通接続部１５３、第２ピン１５２の第１面が、第１出力ピンＯＰ１、第２導電性フレームＦ２、ホール素子ＨＥ、第４導電性フレームＦ４、第２出力ピンＯＰ２の第２面と重複するように位置合わせをする。第１面と第２面とは極力接近することが望ましい。本実施の形態では、ホール素子本体１１のパッケージ１１５の外面に導電体１５を置いているから、第１面と第２面とはパッケージ１１５のほぼ半分の厚さだけ離隔して、第１面と第２面とが併設されている。
その組み合わせ方法は、（第１出力ピンＯＰ１−パッケージ１１５内の第２導電性フレームＦ２−第２ワイヤＷ２−ホール素子ＨＥ−第４ワイヤＷ４−第４導電性フレームＦ４−第２出力ピンＯＰ２）で形成される経路において磁束の変化ｄφ／ｄｔに起因して発生する誘起電圧（第１誘起電圧）の波形と、同じ磁束の変化ｄφ／ｄｔに起因して（第１ピン１５１−共通接続部１５３−第２ピン１５２）で形成される導電体１５の経路において発生する誘起電圧（第２誘起電圧）との波形とが、同じかまたはほぼ同じ（以下、実質的に同じという）ようにする。
そのため、たとえば、図２（Ｃ）、（Ｄ）に示したように、第１ピン１５１と第１出力ピンＯＰ１、第２ピン１５２と第２出力ピンＯＰ２とがそれぞれ並行し、かつ、図２（Ｃ）の面Ｂから見てあるいはその反対側からみて、これらが重複した位置になるように、位置合わせをする。さらに、第１ピン１５１、共通接続部１５３、第２ピン１５２の第１面が、第１出力ピンＯＰ１、第２導電性フレームＦ２、ホール素子ＨＥ、第４導電性フレームＦ４、第２出力ピンＯＰ２の第２面と重複するように位置合わせをする。第１面と第２面とは極力接近することが望ましい。本実施の形態では、ホール素子本体１１のパッケージ１１５の外面に導電体１５を置いているから、第１面と第２面とはパッケージ１１５のほぼ半分の厚さだけ離隔して、第１面と第２面とが併設されている。
ホール素子本体１１内の配置をさらに詳しく述べると、導電体１５の共通接続部１５３、共通接続部１５３に続く第１ピン１５１の上部、および、共通接続部１５３に続く第２ピン１５２の上部が、ホール素子ＨＥ、ワイヤＷ２、第２導電性フレームＦ２、第１出力ピンＯＰ１の上部、および、ホール素子ＨＥ、ワイヤＷ４、第４導電性フレームＦ４、第２出力ピンＯＰ２の上部と並行し、かつ、重複した位置になるように位置合わせをしている。
さらに、第１出力ピンＯＰ１、第２導電性フレームＦ２、ワイヤＷ２、ホール素子ＨＥ、第４導電性フレームＦ４、ワイヤＷ４、第２出力ピンＯＰ２において磁束の変化によって発生する第１誘起電圧と、導電体１５において磁束の変化によって発生する第２誘起電圧とを相殺するようにするため、図１、図４、図５に示したように、第２ピン１５２の先端部と第２出力ピンＯＰ２の先端部を接続し、第１出力ピンＯＰ１と第１ピン１５１を演算増幅回路ＯＰの非反転入力端子Ｔ＋と反転入力端子Ｔ−に接続する。
図５に示したように、第２導電性フレームＦ２と第１出力ピンＯＰ１との経路第１インピーダンスＺ１と、共通接続部１５３と第１ピン１５１との経路を第３インピーダンスＺ３、第３導電性フレームＦ３と第２出力ピンＯＰ２との経路を第２インピーダンスＺ２、共通接続部１５３と第２ピン１５２とを第４インピーダンスＺ４と等価的に表すことができる。
これらのインピーダンスＺ１〜Ｚ４は、原理的には、抵抗値、インダクタンス成分、キャパシタンス成分からなる。
ホール素子デバイス１０を低周波信号で動作させた場合は、インピーダンスＺ１〜Ｚ４は抵抗成分が主となる。ホール素子デバイス１０を高周波信号で動作させた場合は、インピーダンスＺ１〜Ｚ４は、抵抗成分の他、インダクタンス成分、キャパシタンス成分が現れる。
他方、第１〜第４導電性フレームＦ１〜Ｆ４と接続ピン１２とを導電性金属、たとえば、アルミニウムなどの低抵抗値の材料で製造した場合は、インピーダンスＺ１〜Ｚ４は抵抗成分の高いものとなる。逆に、第１〜第４導電性フレームＦ１〜Ｆ４を導電性樹脂など、アルミニウムよりも抵抗値の高い材料で製造したときは、抵抗成分の他、インダクタンス成分、キャパシタンス成分が現れる。
これらのインピーダンスＺ１〜Ｚ４は、原理的には、抵抗値、インダクタンス成分、キャパシタンス成分からなる。
ホール素子デバイス１０を低周波信号で動作させた場合は、インピーダンスＺ１〜Ｚ４は抵抗成分が主となる。ホール素子デバイス１０を高周波信号で動作させた場合は、インピーダンスＺ１〜Ｚ４は、抵抗成分の他、インダクタンス成分、キャパシタンス成分が現れる。
他方、第１〜第４導電性フレームＦ１〜Ｆ４と接続ピン１２とを導電性金属、たとえば、アルミニウムなどの低抵抗値の材料で製造した場合は、インピーダンスＺ１〜Ｚ４は抵抗成分の高いものとなる。逆に、第１〜第４導電性フレームＦ１〜Ｆ４を導電性樹脂など、アルミニウムよりも抵抗値の高い材料で製造したときは、抵抗成分の他、インダクタンス成分、キャパシタンス成分が現れる。
なお、正確に上述した相殺効果を得るため、第１誘起電圧の電圧降下を考慮すると、図５に示したように、第２導電性フレームＦ２と第１出力ピンＯＰ１とにおける第１インピーダンスＺ１と、共通接続部１５３と第１ピン１５１との第３インピーダンスＺ３とを一致またはほぼ一致させる。同様に、第３導電性フレームＦ３と第２出力ピンＯＰ２とにおける第２インピーダンスＺ２と、共通接続部１５３と第２ピン１５２との第４インピーダンスＺ４とを一致またはほぼ一致させることが望ましい。
特に、好ましくは、インピーダンスＺ１〜Ｚ４の値を同じにする。
特に、好ましくは、インピーダンスＺ１〜Ｚ４の値を同じにする。
インピーダンスＺ１〜Ｚ４の値を同じにするには、たとえば、第１出力ピンＯＰ１、第２導電性フレームＦ２、ホール素子ＨＥ、第４導電性フレームＦ４、第２出力ピンＯＰ２において磁束の変化によって発生する誘起電圧と、導電体１５において磁束の変化によって発生する誘起電圧を等しくするため、たとえば、これら導電性部材の材料を同じにし、かつ、第１出力ピンＯＰ１、第２導電性フレームＦ２、ホール素子ＨＥ、第４導電性フレームＦ４、第２出力ピンＯＰ２と導電体１５の対向する面積を等しくする。
たとえば、そのような条件に合致するように、導電体１５の形状を調整してもよい。
たとえば、そのような条件に合致するように、導電体１５の形状を調整してもよい。
また、たとえば、パッケージ１１５内の第１〜第４導電性フレームＦ１〜Ｆ４を導電性材料で形成し、接続ピン１２を導電性金属、たとえば、アルミニウムで形成した場合は、導電体１５として、共通接続部１５３の部分を第１〜第４導電性フレームＦ１〜Ｆ４と同じ導電性材料で形成し、第１ピン１５１と第２ピン１５２については、第２、第４導電性フレームＦ２、Ｆ４と重複する部分を第２、第４導電性フレームＦ２、Ｆ４と同じ材料で形成し、第１、第２出力ピンＯＰ１，ＯＰ２と重複する部分を第１、第２出力ピンＯＰ１，ＯＰ２と同じ材料で形成することができる。
図５を参照して本発明の実施の形態のホール素子回路１００の回路接続を述べる。
第１制御ピンＣＰ１には、抵抗器Ｒ３を介して制御電圧電源ＣＶが接続されている。第２制御ピンＣＰ２は接地されている。これにより、図５に示した第１、第２制御ピンＣＰ１，ＣＰ２には、制御電圧電源ＣＶの電圧が印加される。抵抗器Ｒ３は制御電圧電源ＣＶの電圧を調整する役割をしている。
第２出力ピンＯＰ２の先端部と導電体１５の第２ピン１５２の先端部とが接続されている。第１出力ピンＯＰ１と導電体１５の第１ピン１５１とが演算増幅回路ＯＰの非反転入力端子Ｔ＋と反転入力端子Ｔ−に接続されている。
演算増幅回路ＯＰの出力端子Ｔout と非反転入力端子Ｔ＋との間に帰還抵抗器Ｒ２が接続されている。演算増幅回路ＯＰの反転入力端子Ｔ−とオフセット出力端子Ｔｏｆｆとの間に、出力インピーダンスとしての抵抗器Ｒ１が接続されている。
演算増幅回路ＯＰは、本実施の形態においては、差動増幅回路として機能し、第１出力ピンＯＰ１と導電体１５の第１ピン１５１との間の差電圧を、所定の増幅度で増幅して、出力電圧Ｖout として出力する。この出力電圧Ｖout が、たとえば、ホール素子回路１００が電流センサとして使用されているとき、ホール素子で検出した電流値を示す。
演算増幅回路ＯＰの出力電圧のオフセット電圧は、非反転入力端子Ｔ＋から抵抗器Ｒ１を介して印加されるオフセット電圧Ｖoff によって決まる。
第１制御ピンＣＰ１には、抵抗器Ｒ３を介して制御電圧電源ＣＶが接続されている。第２制御ピンＣＰ２は接地されている。これにより、図５に示した第１、第２制御ピンＣＰ１，ＣＰ２には、制御電圧電源ＣＶの電圧が印加される。抵抗器Ｒ３は制御電圧電源ＣＶの電圧を調整する役割をしている。
第２出力ピンＯＰ２の先端部と導電体１５の第２ピン１５２の先端部とが接続されている。第１出力ピンＯＰ１と導電体１５の第１ピン１５１とが演算増幅回路ＯＰの非反転入力端子Ｔ＋と反転入力端子Ｔ−に接続されている。
演算増幅回路ＯＰの出力端子Ｔout と非反転入力端子Ｔ＋との間に帰還抵抗器Ｒ２が接続されている。演算増幅回路ＯＰの反転入力端子Ｔ−とオフセット出力端子Ｔｏｆｆとの間に、出力インピーダンスとしての抵抗器Ｒ１が接続されている。
演算増幅回路ＯＰは、本実施の形態においては、差動増幅回路として機能し、第１出力ピンＯＰ１と導電体１５の第１ピン１５１との間の差電圧を、所定の増幅度で増幅して、出力電圧Ｖout として出力する。この出力電圧Ｖout が、たとえば、ホール素子回路１００が電流センサとして使用されているとき、ホール素子で検出した電流値を示す。
演算増幅回路ＯＰの出力電圧のオフセット電圧は、非反転入力端子Ｔ＋から抵抗器Ｒ１を介して印加されるオフセット電圧Ｖoff によって決まる。
上述した第１出力ピンＯＰ１、第２導電性フレームＦ２、ホール素子ＨＥ、第４導電性フレームＦ４、第２出力ピンＯＰ２の経路に発生する第１誘起電圧と、導電体１５に発生する第２誘起電圧の相殺について述べる。
図６は図５に示したホール素子回路１００の等価回路である。
図７（Ａ）は、ホール素子ＨＥの検出電圧を示す波形であり、図７（Ｂ）は磁束の変化ｄφ／ｄｔによって第１出力ピンＯＰ１、第２導電性フレームＦ２、ホール素子ＨＥ、第４導電性フレームＦ４、第２出力ピンＯＰ２に発生するスパイク状の第１誘起電圧の波形であり、図７（Ｃ）は磁束の変化ｄφ／ｄｔによって導電体１５に発生するスパイク状の第２誘起電圧の波形である。
上述した条件により、第１誘起電圧の波形と第２誘起電圧の波形は等しい。すなわち、両者の誘起電圧の発生タイミング、振幅、持続時間などが等しい。
図４、図５に示したように、第２出力ピンＯＰ２の先端部と第２ピン１５２の先端部を接続し、第１出力ピンＯＰ１と第１ピン１５１とを演算増幅回路ＯＰの非反転入力端子Ｔ＋と反転入力端子Ｔ−に接続しているから、図６に示したように、波形が等しく、発生タイミングも等しい第１誘起電圧と第２誘起電圧とは相殺される。
その結果、演算増幅回路ＯＰは、図７（Ｄ）に示したように、図７（Ａ）に示した波形と同じ、第１誘起電圧と第２誘起電圧の影響を受けないホール素子ＨＥの検出信号に応じた正確な信号を提供することができる。
なお、演算増幅回路ＯＰは、帰還抵抗器Ｒ２と、演算増幅回路ＯＰの非反転入力端子Ｔ＋に接続される入力抵抗器Ｒ５とで規定される増幅度でホール素子ＨＥの検出信号を増幅することができる。たとえば、出力インピーダンスとしての抵抗器Ｒ１と帰還抵抗器Ｒ２の値を等しくし、演算増幅回路ＯＰの非反転入力端子Ｔ＋に接続される入力抵抗器Ｒ５と演算増幅回路ＯＰの反転入力端子Ｔ−に接続される入力抵抗器Ｒ４とを等しくする。
図６は図５に示したホール素子回路１００の等価回路である。
図７（Ａ）は、ホール素子ＨＥの検出電圧を示す波形であり、図７（Ｂ）は磁束の変化ｄφ／ｄｔによって第１出力ピンＯＰ１、第２導電性フレームＦ２、ホール素子ＨＥ、第４導電性フレームＦ４、第２出力ピンＯＰ２に発生するスパイク状の第１誘起電圧の波形であり、図７（Ｃ）は磁束の変化ｄφ／ｄｔによって導電体１５に発生するスパイク状の第２誘起電圧の波形である。
上述した条件により、第１誘起電圧の波形と第２誘起電圧の波形は等しい。すなわち、両者の誘起電圧の発生タイミング、振幅、持続時間などが等しい。
図４、図５に示したように、第２出力ピンＯＰ２の先端部と第２ピン１５２の先端部を接続し、第１出力ピンＯＰ１と第１ピン１５１とを演算増幅回路ＯＰの非反転入力端子Ｔ＋と反転入力端子Ｔ−に接続しているから、図６に示したように、波形が等しく、発生タイミングも等しい第１誘起電圧と第２誘起電圧とは相殺される。
その結果、演算増幅回路ＯＰは、図７（Ｄ）に示したように、図７（Ａ）に示した波形と同じ、第１誘起電圧と第２誘起電圧の影響を受けないホール素子ＨＥの検出信号に応じた正確な信号を提供することができる。
なお、演算増幅回路ＯＰは、帰還抵抗器Ｒ２と、演算増幅回路ＯＰの非反転入力端子Ｔ＋に接続される入力抵抗器Ｒ５とで規定される増幅度でホール素子ＨＥの検出信号を増幅することができる。たとえば、出力インピーダンスとしての抵抗器Ｒ１と帰還抵抗器Ｒ２の値を等しくし、演算増幅回路ＯＰの非反転入力端子Ｔ＋に接続される入力抵抗器Ｒ５と演算増幅回路ＯＰの反転入力端子Ｔ−に接続される入力抵抗器Ｒ４とを等しくする。
上記例は、ホール素子デバイス１０に対する磁束変化による誘起電圧について述べたが、ホール素子デバイス１０にその周辺の電子回路などから各種のノイズが印加されたときも、第１出力ピンＯＰ１、第２導電性フレームＦ２、ホール素子ＨＥ、第４導電性フレームＦ４、第２出力ピンＯＰ２に印加されるノイズと、導電体１５に印加されるノイズとは等しいから、上述した方法により両者のノイズは相殺される。
以上のとおり、本実施の形態においては、第１出力ピンＯＰ１、第２導電性フレームＦ２、ホール素子ＨＥ、第４導電性フレームＦ４、第２出力ピンＯＰ２の経路において磁束の変化によって発生する第１の誘起電圧と実質的に等しい第２の誘起電圧が発生する導電体１５を設け、第２出力ピンＯＰ２と導電体１５の第２ピン１５２とを接続するだけで、磁束の変化によって発生するスパイク状の誘起電圧の影響を除去することができる。
導電体１５は、第１出力ピンＯＰ１、第２導電性フレームＦ２、ホール素子ＨＥ、第４導電性フレームＦ４、第２出力ピンＯＰ２との構成において、上述した関係で設ければよく、換言すれば、磁束の変化などにホール素子デバイス１０の設置環境に無関係に、上記例示した条件で導電体１５を設ければよいので、実施が容易である。
導電体１５は平板状であり、導電体１５を設けることによる寸法的な問題が起こることがない。
導電体１５は回路素子を含まないので低価格である。
導電体１５は既存のホール素子デバイス１０またはホール素子基本部１３に取り付けることができるので、適用範囲が広い。
導電体１５は、第１出力ピンＯＰ１、第２導電性フレームＦ２、ホール素子ＨＥ、第４導電性フレームＦ４、第２出力ピンＯＰ２との構成において、上述した関係で設ければよく、換言すれば、磁束の変化などにホール素子デバイス１０の設置環境に無関係に、上記例示した条件で導電体１５を設ければよいので、実施が容易である。
導電体１５は平板状であり、導電体１５を設けることによる寸法的な問題が起こることがない。
導電体１５は回路素子を含まないので低価格である。
導電体１５は既存のホール素子デバイス１０またはホール素子基本部１３に取り付けることができるので、適用範囲が広い。
このように、ホール素子デバイス１０およびホール素子回路１００において第５の導電体として導電体１５を付加するだけで、磁束変化に起因する誘導電圧の影響を受けない。なお、導電体１５を付加しても、ホール素子デバイスによる検出精度は低下せず、検出の応答性（応答速度）も低下しない。
特に磁束変化に応じた誘導電圧を相殺しているため、より低い磁場強度においても、磁束を検出でき、たとえば、高感度の電流センサなどに使用できる。
特に磁束変化に応じた誘導電圧を相殺しているため、より低い磁場強度においても、磁束を検出でき、たとえば、高感度の電流センサなどに使用できる。
ホール素子デバイス１０およびホール素子回路１００は磁束変化に起因する誘導電圧の影響だけでなく、各種のノイズの影響も受けない。
導電体１５は、上述した配置条件の下で、既存のパッケージ化されたホール素子本体に併設することができるので、既存のホール素子本体に適用することもできる。
ホール素子デバイス１０およびホール素子回路１００をたとえば、図１１を参照して述べた電流センサとして適用した場合、漏れ磁束の影響を大幅に改善しているため、ギャップをより広くでき、あるいは、コア２のフェライトなどの低飽和磁気強度の材料を用いたコア２を製造することができ、コア２の設計と製造が容易になる。
また、フェライトをコア２の材料とすることにより低価格の電流センサが実現できる。
コア２における広いギャップにより、電流センサとしての定格検出電流に対して飽和電流は広くとれ、電流センサとしての設計に利点がある。
コア２のギャップからの漏れ磁束の影響がなくなるため、ホール素子をコア２の近傍に置いても信号検出の応答速度、精度に関する問題がないから、電流センサの寸法を小さくできる。
また、フェライトをコア２の材料とすることにより低価格の電流センサが実現できる。
コア２における広いギャップにより、電流センサとしての定格検出電流に対して飽和電流は広くとれ、電流センサとしての設計に利点がある。
コア２のギャップからの漏れ磁束の影響がなくなるため、ホール素子をコア２の近傍に置いても信号検出の応答速度、精度に関する問題がないから、電流センサの寸法を小さくできる。
第１変形例
上記実施の形態においては、図２（Ｃ）に例示したように、第１ピン１５１、共通接続部１５３、第２ピン１５２からなる導電体１５の面が、第１出力ピンＯＰ１、第２導電性フレームＦ２、ホール素子ＨＥ、第４導電性フレームＦ４、第２出力ピンＯＰ２の面と重複するように、その近傍に位置合わせをした場合について述べたが、第１、第２制御ピンＣＰ１，ＣＰ２および第１、第２出力ピンＯＰ１，ＯＰ２の長さが短い場合は、あるいは、第１、第２制御ピンＣＰ１，ＣＰ２および第１、第２出力ピンＯＰ１，ＯＰ２が後付けされる場合などには、少なくとも、ホール素子本体１１内の第２導電性フレームＦ２、ホール素子ＨＥ、第４導電性フレームＦ４の面と接近して重複するように、導電体１５を設けることができる。その場合、導電体１５における第１ピン１５１と第２ピン１５２との長さを、上述した第１、第２出力ピンＯＰ１，ＯＰ２までの長さにせず、第２、第４導電性フレームＦ２、Ｆ４の長さと等しくすればよい。
上記実施の形態においては、図２（Ｃ）に例示したように、第１ピン１５１、共通接続部１５３、第２ピン１５２からなる導電体１５の面が、第１出力ピンＯＰ１、第２導電性フレームＦ２、ホール素子ＨＥ、第４導電性フレームＦ４、第２出力ピンＯＰ２の面と重複するように、その近傍に位置合わせをした場合について述べたが、第１、第２制御ピンＣＰ１，ＣＰ２および第１、第２出力ピンＯＰ１，ＯＰ２の長さが短い場合は、あるいは、第１、第２制御ピンＣＰ１，ＣＰ２および第１、第２出力ピンＯＰ１，ＯＰ２が後付けされる場合などには、少なくとも、ホール素子本体１１内の第２導電性フレームＦ２、ホール素子ＨＥ、第４導電性フレームＦ４の面と接近して重複するように、導電体１５を設けることができる。その場合、導電体１５における第１ピン１５１と第２ピン１５２との長さを、上述した第１、第２出力ピンＯＰ１，ＯＰ２までの長さにせず、第２、第４導電性フレームＦ２、Ｆ４の長さと等しくすればよい。
この変形例は、たとえば、ホール素子本体１１のパッケージ１１５内に、絶縁物を挟んで、第２導電性フレームＦ２、ホール素子ＨＥ、第４導電性フレームＦ４の面と重複するように、共通接続部１５３と、長さが第２導電性フレームＦ２とほぼ等しい第１ピン１５１、長さが第４導電性フレームＦ４とほぼ等しい第２ピン１５２とを配置するように構成することができる。そして、第２ピン１５２と第４導電性フレームＦ４の端部とを接続する。好ましくは、第１ピン１５１と第２導電性フレームＦ２の材料、第２ピン１５２と第４導電性フレームＦ４の材料を同じにし、これらの面積も同じにする。
このように、ホール素子本体１１を構成すると、ホール素子本体１１自体で磁束変化の影響を受けないホール素子デバイスとなる。
このように、ホール素子本体１１を構成すると、ホール素子本体１１自体で磁束変化の影響を受けないホール素子デバイスとなる。
第２実施の形態
図８〜図１０を参照して本発明のホール素子回路の第２実施の形態を述べる。
第１例
図８は本発明のホール素子回路の実施の形態の第１例として、ＡＳＩＣ（Application
Specific Integrated Circuit 、特定用途向け集積回路）ホール素子回路の第１例を示す外観図である。
図８〜図１０を参照して本発明のホール素子回路の第２実施の形態を述べる。
第１例
図８は本発明のホール素子回路の実施の形態の第１例として、ＡＳＩＣ（Application
Specific Integrated Circuit 、特定用途向け集積回路）ホール素子回路の第１例を示す外観図である。
図８（Ａ）は、ＡＳＩＣとして構成したホール素子回路２００の構成図である。ＡＳＩＣホール素子回路２００は、ホール素子チップ２１０と、演算増幅回路チップ２２０と、第１、第２出力ピン２３１、２３２とを有する。
ＡＳＩＣホール素子回路を電流センサとして用いるとき、ホール素子チップ２１０内のホール素子ＨＥが、たとえば、図１１に示したように、検出対象の電流が流れる電線などの近傍に配置される。
ホール素子チップ２１０の両端には第１、第２出力ピン２３１、２３２が接続されている第１、第２出力用電極２１１、２１２が設けられており、第１、第２出力用電極２１１、２１２と直交するホール素子チップ２１０の両端には第１、第２制御用電極２１３、２１４が設けられている。第１、第２制御用電極２１３、２１４に接続される第１、第２制御ピンは図解を省略している。
ホール素子チップ２１０の内部は図３に例示したホール素子ＨＥが内蔵されている。
演算増幅回路チップ２２０には、図５に例示した演算増幅回路ＯＰと、入力抵抗器Ｒ４，Ｒ５と、帰還抵抗器Ｒ２、抵抗器Ｒ１などが内蔵されている。演算増幅回路チップ２２０の端面には、第１、第２出力ピン２３１、２３２が接続される第１、第２入力端子２２１、２２２が設けられている。演算増幅回路チップ２２０の出力端子は図解を省略している。
ＡＳＩＣホール素子回路を電流センサとして用いるとき、ホール素子チップ２１０内のホール素子ＨＥが、たとえば、図１１に示したように、検出対象の電流が流れる電線などの近傍に配置される。
ホール素子チップ２１０の両端には第１、第２出力ピン２３１、２３２が接続されている第１、第２出力用電極２１１、２１２が設けられており、第１、第２出力用電極２１１、２１２と直交するホール素子チップ２１０の両端には第１、第２制御用電極２１３、２１４が設けられている。第１、第２制御用電極２１３、２１４に接続される第１、第２制御ピンは図解を省略している。
ホール素子チップ２１０の内部は図３に例示したホール素子ＨＥが内蔵されている。
演算増幅回路チップ２２０には、図５に例示した演算増幅回路ＯＰと、入力抵抗器Ｒ４，Ｒ５と、帰還抵抗器Ｒ２、抵抗器Ｒ１などが内蔵されている。演算増幅回路チップ２２０の端面には、第１、第２出力ピン２３１、２３２が接続される第１、第２入力端子２２１、２２２が設けられている。演算増幅回路チップ２２０の出力端子は図解を省略している。
図８（Ａ）に示したＡＳＩＣホール素子回路２００においても、磁束変化ｄφ／ｄｔによってスパイク状の誘起電圧が発生し、その誘起電圧がホール素子ＨＥの検出電圧に重畳される。
上記問題を解決するため、図８（Ａ）に示したＡＳＩＣホール素子回路２００と同様の図８（Ｂ）に示したＡＳＩＣホール素子回路２００Ａと、図８（Ｃ）に示した導電体２５０を組み合わせて、図８（Ｄ）に示したＡＳＩＣホール素子回路２００Ｂを構成する。
導電体２５０は、第１実施の形態における導電体１５と同様、本発明の第５の導電体に対応している。
上記問題を解決するため、図８（Ａ）に示したＡＳＩＣホール素子回路２００と同様の図８（Ｂ）に示したＡＳＩＣホール素子回路２００Ａと、図８（Ｃ）に示した導電体２５０を組み合わせて、図８（Ｄ）に示したＡＳＩＣホール素子回路２００Ｂを構成する。
導電体２５０は、第１実施の形態における導電体１５と同様、本発明の第５の導電体に対応している。
図８（Ｃ）は、下層に、ホール素子チップ２１０の端部に設けられ、並行する第１、第２出力用電極２１１、２１２と、これら出力用電極２１１、２１２に接続され、対称な位置にある第１、第２出力ピン２３１、２３２と、これら第１、第２出力ピン２３１、２３２が接続される演算増幅回路チップ２２０の端面の第１、第２入力端子２２１、２２２が位置している。
図８（Ｃ）は、下層と対向する平行な上層に、導電体２５０が位置している。導電体２５０は、第１出力ピン２３１と同じ平面形状をし第１出力用電極２１１の上部途中まで延びる第１導電体２５１と、第２出力ピン２３２と同じ形状をし第２出力用電極２１２の上部途中まで延びる第２導電体２５２と、第１導電体２５１と第２導電体２５２の一方の両端部を接続しホール素子チップ２１０内のホール素子ＨＥの上部を走る第３導電体２５３と、第３導電体２５３と対向する側の第１導電体２５１と第２導電体２５２の他方の両端部を接続する第４導電体２５４からなる。
図８（Ｃ）は、下層と対向する平行な上層に、導電体２５０が位置している。導電体２５０は、第１出力ピン２３１と同じ平面形状をし第１出力用電極２１１の上部途中まで延びる第１導電体２５１と、第２出力ピン２３２と同じ形状をし第２出力用電極２１２の上部途中まで延びる第２導電体２５２と、第１導電体２５１と第２導電体２５２の一方の両端部を接続しホール素子チップ２１０内のホール素子ＨＥの上部を走る第３導電体２５３と、第３導電体２５３と対向する側の第１導電体２５１と第２導電体２５２の他方の両端部を接続する第４導電体２５４からなる。
図８（Ｄ）に示すように、図８（Ｂ）に示したＡＳＩＣホール素子回路２００Ａと、図８（Ｃ）に示した導電体２５０とを、（演算増幅回路チップ２２０の第１入力端子２２１−第１出力ピン２３１−第１出力用電極２１１−ホール素子チップ２１０内のホール素子ＨＥ−第２出力用電極２１２−第２出力ピン２３２−演算増幅回路チップ２２０の第２入力端子２２２）で形成される第１回路と、第１、第３、第２、第４導電体２５１、２５３、２５２、２５４からなる導電体２５０とが、図解の例において、上下に並行し、かつ、平面的に重複するように位置を合わせて組み合わせ、さらに、第２導電体２５２の端部と第２出力ピン２３２とを第１接続体２５で上下に接続してＡＳＩＣホール素子回路２００Ｂを構成する。
演算増幅回路チップ２２０の第１入力端子２２１に第１出力ピン２３１が接続され、演算増幅回路チップ２２０の第２入力端子２２２に第４導電体２５４から下に延びる第２接続体２５６が接続される。
演算増幅回路チップ２２０の第１入力端子２２１に第１出力ピン２３１が接続され、演算増幅回路チップ２２０の第２入力端子２２２に第４導電体２５４から下に延びる第２接続体２５６が接続される。
第１実施の形態を参照して上述したように、上記第１回路において発生する誘起電圧と、導電体２５０において発生する誘起電圧とが等しく、第２導電体２５２の端部と第２出力ピン２３２とが接続されているので、両者の誘起電圧が相殺される。
その結果、ホール素子チップ２１０内のホール素子ＨＥの検出電圧のみが演算増幅回路チップ２２０に入力され、演算増幅回路チップ２２０からホール素子ＨＥの検出信号に応じた信号を取り出すことができる。
なお、図８（Ｄ）に示したＡＳＩＣホール素子回路２００Ｂにおいても、磁束変化の影響だけでなく、外部のノイズの影響も除去できる。
その結果、ホール素子チップ２１０内のホール素子ＨＥの検出電圧のみが演算増幅回路チップ２２０に入力され、演算増幅回路チップ２２０からホール素子ＨＥの検出信号に応じた信号を取り出すことができる。
なお、図８（Ｄ）に示したＡＳＩＣホール素子回路２００Ｂにおいても、磁束変化の影響だけでなく、外部のノイズの影響も除去できる。
また演算増幅回路チップ２２０において、ホール素子ＨＥの検出電圧を適宜増幅したり、場合によっては、フィルタ処理を行うこともできる。
さらに、演算増幅回路チップ２２０からホール素子チップ２１０の制御電圧を印加することもできる。
さらに、演算増幅回路チップ２２０からホール素子チップ２１０の制御電圧を印加することもできる。
ＡＳＩＣホール素子回路２００Ｂを、たとえば、電流センサとして使用したとき、第１実施の形態のホール素子回路１００を電流センサとして使用した場合と同様の効果が得られる。
第２例
図９は、本発明のホール素子回路の実施の形態の第２例としてＡＳＩＣホール素子回路の第２例を示す外観図である。
図９（Ａ）は、図８（Ａ）を参照して述べたＡＳＩＣホール素子回路２００と同様である。
ＡＳＩＣホール素子回路を電流センサとして用いるとき、ホール素子チップ２１０内のホール素子ＨＥが検出対象の電流が流れる電線などの近傍に配置される。
図９（Ｂ）は、図８（Ａ）に示したＡＳＩＣホール素子回路２００の第１、第２出力ピン２３１、２３２を削除してホール素子チップ２１０と演算増幅回路チップ２２０とに分離した図を示す。
図９（Ｃ）は、図８（Ａ）に示したＡＳＩＣホール素子回路２００の第１、第２出力ピン２３１、２３２に代えて、並行する第１、第２導電体２６１、２６２と、これらの一端に接続され対向する向きで演算増幅回路チップ２２０の第１、第２入力端子２２１、２２２にそれぞれ接続される第３、第４導電体２６３、２６４と、第１、第２導電体２６１、２６２の他端に接続され対向する向きでホール素子チップ２１０の第１、第２出力用電極２１１、２１２にそれぞれ接続される第５、第６導電体２６５、２６６とを有する導電体２６０を示している。
図９は、本発明のホール素子回路の実施の形態の第２例としてＡＳＩＣホール素子回路の第２例を示す外観図である。
図９（Ａ）は、図８（Ａ）を参照して述べたＡＳＩＣホール素子回路２００と同様である。
ＡＳＩＣホール素子回路を電流センサとして用いるとき、ホール素子チップ２１０内のホール素子ＨＥが検出対象の電流が流れる電線などの近傍に配置される。
図９（Ｂ）は、図８（Ａ）に示したＡＳＩＣホール素子回路２００の第１、第２出力ピン２３１、２３２を削除してホール素子チップ２１０と演算増幅回路チップ２２０とに分離した図を示す。
図９（Ｃ）は、図８（Ａ）に示したＡＳＩＣホール素子回路２００の第１、第２出力ピン２３１、２３２に代えて、並行する第１、第２導電体２６１、２６２と、これらの一端に接続され対向する向きで演算増幅回路チップ２２０の第１、第２入力端子２２１、２２２にそれぞれ接続される第３、第４導電体２６３、２６４と、第１、第２導電体２６１、２６２の他端に接続され対向する向きでホール素子チップ２１０の第１、第２出力用電極２１１、２１２にそれぞれ接続される第５、第６導電体２６５、２６６とを有する導電体２６０を示している。
図９（Ｄ）に示したＡＳＩＣホール素子回路２００Ｃは、対称な位置関係にあり並行する第１、第２導電体２６１、２６２において磁束変化に起因して発生する誘起電圧が相殺される。
さらに、対称な位置関係にある、対向する第３、第４導電体２６３、２６４、対向する第５、第６導電体２６５、２６６においても、磁束変化に起因して発生する誘起電圧が相殺される。
図９（Ｄ）に示したＡＳＩＣホール素子回路２００Ｃにおいても、磁束変化の影響だけでなく、外部ノイズの影響を除去できる。
さらに、対称な位置関係にある、対向する第３、第４導電体２６３、２６４、対向する第５、第６導電体２６５、２６６においても、磁束変化に起因して発生する誘起電圧が相殺される。
図９（Ｄ）に示したＡＳＩＣホール素子回路２００Ｃにおいても、磁束変化の影響だけでなく、外部ノイズの影響を除去できる。
演算増幅回路チップ２２０において、ホール素子ＨＥの検出電圧を適宜増幅したり、場合によっては、フィルタ処理を行うこともできる。
また、演算増幅回路チップ２２０からホール素子チップ２１０の制御電圧を印加することもできる。
また、演算増幅回路チップ２２０からホール素子チップ２１０の制御電圧を印加することもできる。
図９（Ｄ）のＡＳＩＣホール素子回路２００Ｃを、たとえば、電流センサとして使用したとき、第１実施の形態のホール素子回路１００を電流センサとして使用した場合と同様の効果が得られる。
導電体２６０は、第１実施の形態の導電体１５に対応する本発明の第５の導電体と、本発明のホール素子の第１、第２の出力端子に接続された第３、第４の導電体との両者の役割をしており、図９（Ａ）に示した第１、第２出力ピン２３１、２３２を導電体２６０に代えるだけで、上述した効果を奏する。
第３例
図１０は、本発明のホール素子回路の実施の形態の第３例としてＡＳＩＣホール素子回路の第３例を示す外観図である。
図１０（Ａ）は、図８（Ａ）を参照して述べたＡＳＩＣホール素子回路２００と同様である。
ホール素子デバイスを電流センサとして用いるとき、ホール素子チップ２１０内のホール素子ＨＥが検出対象の電流が流れる電線などの近傍に配置される。
図１０（Ｂ）は、図９（Ｂ）と同様、図８（Ａ）に示したＡＳＩＣホール素子回路２００の第１、第２出力ピン２３１、２３２を削除してホール素子チップ２１０と演算増幅回路チップ２２０とに分離した図を示す。
図１０（Ｃ）は、第１、第２出力ピン２３１、２３２に代えて、ホール素子チップ２１０を挟んで上下に並行する第１、第２導電体２７１、２７２と、これらの一端に接続され対向する向きで演算増幅回路チップ２２０の第１、第２入力端子２２１、２２２にそれぞれ接続される第３、第４導電体２７３、２７４と、第１、第２導電体２７１、２７２の他端に接続され対向する向きでホール素子チップ２１０の第１、第２出力用電極２１１、２１２にそれぞれ接続される第５、第６導電体２７５、２７６とを有する導電体２７０を示している。
導電体２７０は、導電体２６０と同様、第１実施の形態の導電体１５に対応する本発明の第５の導電体と、本発明のホール素子の第１、第２の出力端子に接続された第３、第４の導電体との両者の役割をしている。
図１０は、本発明のホール素子回路の実施の形態の第３例としてＡＳＩＣホール素子回路の第３例を示す外観図である。
図１０（Ａ）は、図８（Ａ）を参照して述べたＡＳＩＣホール素子回路２００と同様である。
ホール素子デバイスを電流センサとして用いるとき、ホール素子チップ２１０内のホール素子ＨＥが検出対象の電流が流れる電線などの近傍に配置される。
図１０（Ｂ）は、図９（Ｂ）と同様、図８（Ａ）に示したＡＳＩＣホール素子回路２００の第１、第２出力ピン２３１、２３２を削除してホール素子チップ２１０と演算増幅回路チップ２２０とに分離した図を示す。
図１０（Ｃ）は、第１、第２出力ピン２３１、２３２に代えて、ホール素子チップ２１０を挟んで上下に並行する第１、第２導電体２７１、２７２と、これらの一端に接続され対向する向きで演算増幅回路チップ２２０の第１、第２入力端子２２１、２２２にそれぞれ接続される第３、第４導電体２７３、２７４と、第１、第２導電体２７１、２７２の他端に接続され対向する向きでホール素子チップ２１０の第１、第２出力用電極２１１、２１２にそれぞれ接続される第５、第６導電体２７５、２７６とを有する導電体２７０を示している。
導電体２７０は、導電体２６０と同様、第１実施の形態の導電体１５に対応する本発明の第５の導電体と、本発明のホール素子の第１、第２の出力端子に接続された第３、第４の導電体との両者の役割をしている。
図１０（Ｄ）に示したＡＳＩＣホール素子回路２００Ｄは、ホール素子チップ２１０を挟んで上下に並行する第１、第２導電体２７１、２７２において磁束変化に起因して発生する誘起電圧が相殺される。さらに、対向する第３、第４導電体２７３、２７４においても磁束変化に起因して発生する誘起電圧が相殺され、対向する第５、第６導電体２７５、２７６においても磁束変化に起因して発生する誘起電圧が相殺される。
図１０（Ｄ）に示したＡＳＩＣホール素子回路２００Ｄにおいても、磁束変化の影響だけでなく、外部ノイズの影響を除去できる。
図１０（Ｄ）に示したＡＳＩＣホール素子回路２００Ｄにおいても、磁束変化の影響だけでなく、外部ノイズの影響を除去できる。
演算増幅回路チップ２２０において、ホール素子ＨＥの検出電圧を適宜増幅したり、場合によっては、フィルタ処理を行うこともできる。
また、演算増幅回路チップ２２０からホール素子チップ２１０の制御電圧を印加することもできる。
また、演算増幅回路チップ２２０からホール素子チップ２１０の制御電圧を印加することもできる。
図１０（Ｄ）のＡＳＩＣホール素子回路２００Ｄを、たとえば、電流センサとして使用したとき、第１実施の形態のホール素子回路１００を電流センサとして使用した場合と同様の効果が得られる。
さらに、導電体２７０は、導電体２６０と同様、第１実施の形態の導電体１５に対応する本発明の第５の導電体と、本発明のホール素子の第１、第２の出力端子に接続された第３、第４の導電体との両者の役割をしており、図１０（Ａ）に示した第１、第２出力ピン２３１、２３２を導電体２７０に代えるだけで、上述した効果を奏する。
さらに、導電体２７０は、導電体２６０と同様、第１実施の形態の導電体１５に対応する本発明の第５の導電体と、本発明のホール素子の第１、第２の出力端子に接続された第３、第４の導電体との両者の役割をしており、図１０（Ａ）に示した第１、第２出力ピン２３１、２３２を導電体２７０に代えるだけで、上述した効果を奏する。
第３実施の形態
図８〜図１０を参照して述べたＡＳＩＣホール素子回路２００Ｂ、２００Ｃ、２００Ｄを、第１実施の形態のホール素子回路１００に適用することもできる。
その場合、図８〜図１０における、ホール素子チップ２１０をホール素子本体１１に置き換え、演算増幅回路チップ２２０を信号処理回路２０に置き換え、第１、第２出力用電極２１１、２１２を第１、第２出力ピンＯＰ１，ＯＰ２に置き換え、第１、第２入力端子２２１、２２２を第１、第２制御ピンＣＰ１，ＣＰ２に置き換える。
以下、各例について述べる。
図８〜図１０を参照して述べたＡＳＩＣホール素子回路２００Ｂ、２００Ｃ、２００Ｄを、第１実施の形態のホール素子回路１００に適用することもできる。
その場合、図８〜図１０における、ホール素子チップ２１０をホール素子本体１１に置き換え、演算増幅回路チップ２２０を信号処理回路２０に置き換え、第１、第２出力用電極２１１、２１２を第１、第２出力ピンＯＰ１，ＯＰ２に置き換え、第１、第２入力端子２２１、２２２を第１、第２制御ピンＣＰ１，ＣＰ２に置き換える。
以下、各例について述べる。
第１例
図８（Ｄ）に示したＡＳＩＣホール素子回路２００Ｂに対応するホール素子回路１００としては、第１、第２出力ピンＯＰ１，ＯＰ２の他に導電体１５が付加される導電体１５として、第１、第２出力ピンＯＰ１，ＯＰ２、第２、第４導電性フレームＦ２、Ｆ４、ホール素子ＨＥと並行し、かつ、たとえば、上下に重複する形状とする。
この内容は、第１実施の形態で述べたものと実質的に同じである。
図８（Ｄ）に示したＡＳＩＣホール素子回路２００Ｂに対応するホール素子回路１００としては、第１、第２出力ピンＯＰ１，ＯＰ２の他に導電体１５が付加される導電体１５として、第１、第２出力ピンＯＰ１，ＯＰ２、第２、第４導電性フレームＦ２、Ｆ４、ホール素子ＨＥと並行し、かつ、たとえば、上下に重複する形状とする。
この内容は、第１実施の形態で述べたものと実質的に同じである。
第２例
図９（Ｄ）に示したＡＳＩＣホール素子回路２００Ｃに対応するホール素子回路１００としては、第１、第２出力ピンＯＰ１，ＯＰ２（第３および第４の導電体）と、導電体１５（第５の導電体）と合体して、並行する第１１および第１２の導電体と、前記第１１および第１２の導電体の一端に接続され、相互に直交し、前記信号処理回路の第１、第２入力端子に接続される第１３および第１４の導電体と、前記第１１および第１２の導電体の他端に接続され、相互に直交し、前記ホール素子チップの第１、第２の出力電極に接続される第１５および第１６の導電体とを有する構成とする。
図９（Ｄ）に示したＡＳＩＣホール素子回路２００Ｃに対応するホール素子回路１００としては、第１、第２出力ピンＯＰ１，ＯＰ２（第３および第４の導電体）と、導電体１５（第５の導電体）と合体して、並行する第１１および第１２の導電体と、前記第１１および第１２の導電体の一端に接続され、相互に直交し、前記信号処理回路の第１、第２入力端子に接続される第１３および第１４の導電体と、前記第１１および第１２の導電体の他端に接続され、相互に直交し、前記ホール素子チップの第１、第２の出力電極に接続される第１５および第１６の導電体とを有する構成とする。
第３例
図１０（Ｄ）に示したＡＳＩＣホール素子回路２００Ｄに対応するホール素子回路１００としては、第１、第２出力ピンＯＰ１，ＯＰ２（第３および第４の導電体）と、導電体１５（第５の導電体）と合体して、前記ホール素子を挟んで並行する第１１および第１２の導電体と、前記第１１および第１２の導電体の一端に接続され、前記ホール素子の両側で相互に直交し、前記信号処理回路の第１、第２入力端子に接続される第１３および第１４の導電体と、前記第１１および第１２の導電体の他端に接続され、前記ホール素子の両側で相互に直交し、前記ホール素子の第１、第２の出力電極に接続される第１５および第１６の導電体とを有する構成とする。
図１０（Ｄ）に示したＡＳＩＣホール素子回路２００Ｄに対応するホール素子回路１００としては、第１、第２出力ピンＯＰ１，ＯＰ２（第３および第４の導電体）と、導電体１５（第５の導電体）と合体して、前記ホール素子を挟んで並行する第１１および第１２の導電体と、前記第１１および第１２の導電体の一端に接続され、前記ホール素子の両側で相互に直交し、前記信号処理回路の第１、第２入力端子に接続される第１３および第１４の導電体と、前記第１１および第１２の導電体の他端に接続され、前記ホール素子の両側で相互に直交し、前記ホール素子の第１、第２の出力電極に接続される第１５および第１６の導電体とを有する構成とする。
以上の実施の形態は、第１実施の形態のホール素子回路１００および図８〜図１０を参照して述べたＡＳＩＣホール素子回路２００を、主として電流センサとして使用する場合を例示して述べたが、本発明の実施に際しては、ホール素子回路１００および図８〜図１０を参照して述べたＡＳＩＣホール素子回路２００の適用は、電流センサには限定されず、たとえば、回転体の回転数の検出など、ホール素子が検出可能なものへの適用が可能である。
１…ホール素子本体
１１…ホール素子本体部
ＨＥ…ホール素子、Ｆ１〜Ｆ４…導電性フレーム、
Ｗ１〜Ｗ４…ワイヤ、１１１…ホールダイ、１１５…パッケージ
ＣＴ１，ＣＴ２…制御信号端子、ＯＴ１，ＯＴ２…信号出力端子
１２…接続ピン
１５、１５０…導電体
１００…ホール素子回路
ＯＰ…演算増幅回路
ＣＶ…制御電圧電源ＣＶ
２００，２００Ａ〜２００Ｄ…ＡＳＩＣホール素子回路
２１０…ホール素子チップ
２２０…演算増幅回路チップ
２５０、２６０、２７０…導電体
１１…ホール素子本体部
ＨＥ…ホール素子、Ｆ１〜Ｆ４…導電性フレーム、
Ｗ１〜Ｗ４…ワイヤ、１１１…ホールダイ、１１５…パッケージ
ＣＴ１，ＣＴ２…制御信号端子、ＯＴ１，ＯＴ２…信号出力端子
１２…接続ピン
１５、１５０…導電体
１００…ホール素子回路
ＯＰ…演算増幅回路
ＣＶ…制御電圧電源ＣＶ
２００，２００Ａ〜２００Ｄ…ＡＳＩＣホール素子回路
２１０…ホール素子チップ
２２０…演算増幅回路チップ
２５０、２６０、２７０…導電体
Claims (10)
- ホール素子と、
前記ホール素子の第１、第２の制御端子に接続された第１および第２の導電体と、
前記ホール素子の第１、第２の出力端子に接続された第３および第４の導電体と、
第５の導電体と
を有し、
前記第５の導電体は、少なくとも前記第３および第４の導電体において磁束変化に起因して発生する第１誘起電圧と同じかまたはほぼ同じ第２の誘起電圧が発生するように設けられており、
前記第１の誘起電圧と前記第２の誘起電圧とが相殺されるように、前記第５の導電体の一端と、前記第３導電体の前記第１の出力端子に接続された端部と異なる端部または第４の導電体の前記第２の出力端子に接続された端部と異なる端部とが接続される、
ホール素子デバイス。 - 前記第５の導電体は、少なくとも前記第３および第４の導電体の近傍に、前記第３および第４の導電体と並行して配設される、
請求項１に記載のホール素子デバイス。 - 前記ホール素子、前記第１および第２の導電体および前記第３および第４の導電性体は、パッケージ内に収容されており、
前記第５の導電体は、前記パッケージの外部に、少なくとも前記第３および第４の導電体の近傍に、前記第３および第４の導電体と並行して配設される、
請求項２に記載のホール素子デバイス。 - 前記パッケージの外部において、前記第１〜第４の導電体の端部に接続された第１〜第４の導電性ピンが設けられ、
前記第５の導電体は、前記第３および第４の導電体に接続された前記第３および第４の導電性ピンにおいて磁束変化に起因して発生する第３誘起電圧と同じかまたはほぼ同じ第４の誘起電圧が発生するように設けられた付加的な導電体を含み、
前記第１の誘起電圧と前記第３の誘起電圧との和と、前記第２の誘起電圧と前記第４の誘起電圧との和とが相殺されるように、前記付加的な導電体を有する第５の導電体と、前記第３導電性ピンまたは前記第４の導電性ピンの一端とが接続される、
請求項３に記載のホール素子デバイス。 - 請求項１〜４のいずれかのホール素子デバイスと、
演算増幅回路を含む信号処理回路とを有し、
前記ホール素子デバイスの前記第５の導電体の他端と、第４の導電体の前記第２の出力端子に接続された端部と異なる端部または前記第３導電体の前記第１の出力端子に接続された端部と異なる端部とが、前記信号処理回路の入力端子に接続されている、
ホール素子回路。 - 前記第３および第４の導電体と前記第５の導電体と合体して、並行する第１１および第１２の導電体と、前記第１１および第１２の導電体の一端に接続され、相互に直交し、前記信号処理回路の第１、第２入力端子に接続される第１３および第１４の導電体と、前記第１１および第１２の導電体の他端に接続され、相互に直交し、前記ホール素子チップの第１、第２の出力電極に接続される第１５および第１６の導電体とを有する構成とする、 請求項５に記載のホール素子回路。
- 前記第３および第４の導電体と前記第５の導電体と合体して、前記ホール素子を挟んで並行する第１１および第１２の導電体と、前記第１１および第１２の導電体の一端に接続され、前記ホール素子の両側で相互に直交し、前記信号処理回路の第１、第２入力端子に接続される第１３および第１４の導電体と、前記第１１および第１２の導電体の他端に接続され、前記ホール素子の両側で相互に直交し、前記ホール素子の第１、第２の出力電極に接続される第１５および第１６の導電体とを有する構成とする、
請求項５に記載のホール素子回路。 - ホール素子チップであって、ホール素子を含み、当該ホール素子チップの対向する端部に配設された第１、第２の制御電極と、該第１、第２の制御電極と直交する当該ホール素子チップの対向する端部に配設された第１、第２の出力電極とを有するホール素子チップと、
１端面に第１、第２入力端子を有し、前記ホール素子チップにおけるホール素子の検出信号を信号処理する演算処理回路チップと、
前記ホール素子で検出した信号を前記第１、第２の出力電極から前記演算増幅回路チップの前記第１、第２入力端子に導く、第１および第２の導電体と、
前記第１、第２の出力電極と、前記第１および第２の導電体と前記ホール素子の配設位置と並行し、前記第１、第２の出力電極と、前記第１および第２の導電体と前記ホール素子と重複する位置に一巡して配設され、その一部が前記第１または第２の導電体と接続れている第３の導電体と
を有するホール素子回路。 - ホール素子チップであって、ホール素子を含み、当該ホール素子チップの対向する端部に配設された第１、第２の制御電極と、該第１、第２の制御電極と直交する当該ホール素子チップの対向する端部に配設された第１、第２の出力電極とを有するホール素子チップと、
１端面に第１、第２入力端子を有し、前記ホール素子チップにおけるホール素子の検出信号を信号処理する演算処理回路チップと、
前記ホール素子チップに設けられた前記ホール素子で検出した信号を前記第１、第２の出力電極から前記演算増幅回路チップの前記第１、第２入力端子に導く導電体と
を有し、
前記導電体は、
並行する第１および第２の導電体と、
前記第１および第２の導電体の一端に接続され、相互に直交し、前記演算増幅回路チップの第１、第２入力端子に接続される第３および第４の導電体と、
前記第１および第２の導電体の他端に接続され、相互に直交し、前記ホール素子チップの第１、第２の出力電極に接続される第５および第６の導電体と
を有する、
ホール素子回路。 - ホール素子チップであって、ホール素子を含み、当該ホール素子チップの対向する端部に配設された第１、第２の制御電極と、該第１、第２の制御電極と直交する当該ホール素子チップの対向する端部に配設された第１、第２の出力電極とを有するホール素子チップと、
１端面に第１、第２入力端子を有し、前記ホール素子チップにおけるホール素子の検出信号を信号処理する演算処理回路チップと、
前記ホール素子チップに設けられた前記ホール素子で検出した信号を前記第１、第２の出力電極から前記演算増幅回路チップの前記第１、第２入力端子に導く、導電体と
を有し、
前記導電体は、
前記ホール素子チップを挟んで並行する第１および第２の導電体と、
前記第１および第２の導電体の一端に接続され、前記ホール素子チップの両側で相互に直交し、前記演算増幅回路チップの第１、第２入力端子に接続される第３および第４の導電体と、
前記第１および第２の導電体の他端に接続され、前記ホール素子チップの両側で相互に直交し、前記ホール素子チップの第１、第２の出力電極に接続される第５および第６の導電体と
を有する、
ホール素子回路。
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