JP2007073938A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 80
- 229910052751 metal Inorganic materials 0.000 claims abstract description 44
- 239000002184 metal Substances 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000012535 impurity Substances 0.000 claims abstract description 29
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 18
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 18
- 239000010410 layer Substances 0.000 description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052691 Erbium Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- Microelectronics & Electronic Packaging (AREA)
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- Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】 トランジスタ毎の閾値制御が可能な半導体装置を提供する。
【解決手段】 半導体基板と、前記半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極の側面に形成された第１のゲート側壁絶縁膜と、前記半導体基板に前記第１のゲート電極を挟んで形成された第１の不純物領域と、を備えた第１のトランジスタと、前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２のゲート電極の側面に形成され前記第１のゲート側壁絶縁膜よりも前記半導体基板からの高さが低い第２のゲート側壁絶縁膜と、前記半導体基板に前記第２のゲート電極を挟んで形成された第２の不純物領域と、を備えた第２のトランジスタと、を有し、前記第１のゲート電極及び前記第２のゲート電極は金属シリサイド層を含み、少なくとも前記第２のゲート絶縁膜の一部に金属シリサイド層が接していることを特徴とする半導体装置。
【選択図】図１Ｂ
【解決手段】 半導体基板と、前記半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極の側面に形成された第１のゲート側壁絶縁膜と、前記半導体基板に前記第１のゲート電極を挟んで形成された第１の不純物領域と、を備えた第１のトランジスタと、前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２のゲート電極の側面に形成され前記第１のゲート側壁絶縁膜よりも前記半導体基板からの高さが低い第２のゲート側壁絶縁膜と、前記半導体基板に前記第２のゲート電極を挟んで形成された第２の不純物領域と、を備えた第２のトランジスタと、を有し、前記第１のゲート電極及び前記第２のゲート電極は金属シリサイド層を含み、少なくとも前記第２のゲート絶縁膜の一部に金属シリサイド層が接していることを特徴とする半導体装置。
【選択図】図１Ｂ
Description
本発明は、半導体装置に関し、特に、異なる閾値を有する複数のトランジスタを備える半導体装置に関する。
近年、半導体デバイスの微細化に伴う高集積化、高速化により、その消費電力は増大している。そこで、高性能で消費電力が小さく、バルクＭＯＳ電界効果トランジスタ（バルクＭＯＳＦＥＴ）とのデザイン親和性が高い完全空乏型ＳＯＩ−ＭＯＳ電界効果トランジスタ（ＦＤＳＯＩ−ＭＯＳＦＥＴ）が次世代の低消費電力デバイスとして期待されている。
ＦＤＳＯＩ−ＭＯＳＦＥＴを作製する場合、ゲート電極はｍｉｄ ｇａｐ近傍の仕事関数（φｍ）を有することが必要とされるため、通常はメタルゲートが用いられる。
一方、ＦＤＳＯＩ−ＭＯＳＦＥＴは、部分空乏型ＳＯＩ（ＰＤＳＯＩ）ＭＯＳＦＥＴ等と比較して、シリコン酸化膜上のＳＯＩ層を薄くする必要があるため、チャネル不純物注入の効果が小さく、閾値の制御が難しいことが知られている。
そのため、異なる閾値を有する複数のＭＯＳＦＥＴを混載する場合は、それぞれのＭＯＳＦＥＴにそれぞれの閾値に応じた仕事関数φｍを有するメタルゲートを形成することにより閾値を制御する必要がある。
このように各ＭＯＳＦＥＴのメタルゲートの閾値を変えるために、各ＭＯＳＦＥＴ毎に異なる種類の金属からなるメタルゲートを形成する技術が報告されている（例えば、特許文献１参照）。
しかし、従来技術である異なる種類の金属からなるメタルゲートの混載は、技術的に非常に困難であるという問題点があった。
特開平１１−２６１０７１号公報
本発明の目的は、トランジスタ毎の閾値制御が可能な、半導体装置を提供することにある。
本発明の一態様は、半導体基板と、前記半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極の側面に形成された第１のゲート側壁絶縁膜と、前記半導体基板に前記第１のゲート電極を挟んで形成された第１の不純物領域と、を備えた第１のトランジスタと、前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２のゲート電極の側面に形成され前記第１のゲート側壁絶縁膜よりも前記半導体基板からの高さが低い第２のゲート側壁絶縁膜と、前記半導体基板に前記第２のゲート電極を挟んで形成された第２の不純物領域と、を備えた第２のトランジスタと、を有し、前記第１のゲート電極及び前記第２のゲート電極は金属シリサイド層を含み、少なくとも前記第２のゲート絶縁膜の一部に金属シリサイド層が接していることを特徴とする半導体装置を提供する。
本発明によれば、トランジスタ毎の閾値制御が可能な半導体装置を提供することができる。
〔第１の実施の形態〕
図１Ａ〜図１Ｂは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
図１Ａ〜図１Ｂは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図１Ａ（ａ）に示すような半導体装置を製造する。図１Ａ（ａ）における半導体装置４００の構成を以下に示す。シリコン支持基板（図示しない）上にＳｉＯ２からなる埋め込み酸化膜４０１が形成され、その上に不純物領域１０４、２０４を含む単結晶シリコンからなるＳＯＩ層４０２が形成されている。ＳＯＩ層４０２の上には例えばＳｉＯＮからなるゲート絶縁膜１０２、２０２を介して例えばポリシリコンからなるゲート電極１０１、２０１が形成され、その側面にゲート側壁絶縁膜１０３、２０３が形成されている。更に、ＳＯＩ層４０２には例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離構造４０３が形成され、第１のトランジスタ１００と第２のトランジスタ２００とを分離している。
ここで、ゲート側壁絶縁膜１０３、２０３の構造は、図示しないが、単層構造（例えば、ＳｉＮ等）や２層構造（例えば、ＳｉＮとＳｉＯ２）、更には３層以上の構造であってもよい。
また、不純物領域１０４、２０４は、ＳＯＩ層４０２に不純物イオンを注入することにより形成される。不純物イオンは、ｎ型ＭＯＳＦＥＴの場合は、Ａｓ、Ｐ等のｎ型不純物イオン、ｐ型ＭＯＳＦＥＴの場合は、Ｂ、Ｉｎ等のｐ型不純物イオンが用いられる。
なお、ゲート電極１０１及びゲート電極２０１は、それぞれ請求項１において定義されている第１のゲート電極及び第２のゲート電極に相当し、ゲート絶縁膜１０２及びゲート絶縁膜２０２は、それぞれ請求項１において定義されている第１のゲート絶縁膜及び第２のゲート絶縁膜に相当し、ゲート側壁絶縁膜１０３及びゲート側壁絶縁膜２０３は、それぞれ請求項１において定義されている第１のゲート側壁絶縁膜及び第２のゲート側壁絶縁膜に相当し、不純物領域１０４及び不純物領域２０４は、それぞれ請求項１において定義されている第１の不純物領域及び第２の不純物領域に相当する。
次に、図１Ａ（ｂ）に示すように、リソグラフィーにより第１のトランジスタ１００をレジスト４０４で覆う。
次に、図１Ａ（ｃ）に示すように、異方エッチングにより、第２のトランジスタ２００のゲート側壁絶縁膜２０３を選択的に削り、その高さを低くする。
次に、図１Ｂ（ｄ）に示すように、第１のレジスト１００を覆っていたレジスト４０４を除去する。
次に、図１Ｂ（ｅ）に示すように、半導体装置４００全体にスパッタリングを施し、金属膜４０５を形成する。ここで、金属膜４０５はＮｉ、Ｐｔ、Ｃｏ、Ｅｒ、ＮｉＰｔなどがあげられる。
次に、熱処理を施すと、ゲート電極１０１、２０１ならびにＳＯＩ層４０２内の不純物領域１０４、２０４に金属膜４０５から金属が注入されてシリサイド化反応が起こる。このとき、第１のトランジスタ１００のゲート電極１０１がゲート側壁絶縁膜１０３により側面を完全に覆われているのに対し、第２のトランジスタ２００のゲート電極２０１はゲート側壁絶縁膜２０３の高さが低くなっているために側面が露出している。そのため、金属膜４０５と接する面積が大きいゲート電極２０１の方のシリサイド化が著しく、フルシリサイド化される。ここでフルシリサイド化とは、少なくとも一部のシリサイド層がゲート絶縁膜に接している状態をいう。
なお、第１のトランジスタ１００のゲート電極１０１はフルシリサイド化しても、上部のみがシリサイド化してもよいが、いずれの場合もシリコンに対する金属の比率がゲート電極２０１と比較して小さくなる。
次に、図１Ｂ（ｆ）に示すように、残留した金属膜４０５を除去すると、全部がシリサイド化したゲート電極２０１と、一部あるいは全部がシリサイド化したゲート電極１０１と、ＳＯＩ層４０２内の不純物領域１０４、２０４の露出した上部表面がシリサイド化して形成されたシリサイド領域１０５、２０５を有する半導体装置４００が得られる。
その後、図示しないが、半導体装置４００全体に例えばＳｉＮからなる保護絶縁膜を形成し、その上に例えばＳｉＯ２からなる層間絶縁膜を堆積させ、層間絶縁膜内に配線を形成することで半導体装置４００が完成する。
（第１の実施の形態の効果）
この第１の実施の形態によれば、２つのトランジスタが備えるゲート側壁絶縁膜の高さを変えてからゲート電極のシリサイド化を行うことにより、ゲート電極に含まれる金属の比率を変化させて各トランジスタの閾値を個別に制御することができる。
この第１の実施の形態によれば、２つのトランジスタが備えるゲート側壁絶縁膜の高さを変えてからゲート電極のシリサイド化を行うことにより、ゲート電極に含まれる金属の比率を変化させて各トランジスタの閾値を個別に制御することができる。
なお、この第１の実施の形態はＰＤＳＯＩ（Ｐａｒｔｉａｌｌｙ Ｄｅｐｌｅｔｅｄ Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）半導体装置とＦＤＳＯＩ（Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）半導体装置の両者に適用が可能であるが、ＳＯＩ層が薄いためにチャネル不純物注入による閾値の制御が困難なＦＤＳＯＩ半導体装置へ適用する方がより効果的である。
〔第２の実施の形態〕
図２Ａ〜図２Ｂは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。第１の実施の形態においてトランジスタの数が２個であったのに対し、この第２の実施の形態においては、トランジスタが３個ある場合について説明する。なお、各構成部分の材料等は第１の実施の形態と同様であるので、説明を省略する。
図２Ａ〜図２Ｂは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。第１の実施の形態においてトランジスタの数が２個であったのに対し、この第２の実施の形態においては、トランジスタが３個ある場合について説明する。なお、各構成部分の材料等は第１の実施の形態と同様であるので、説明を省略する。
まず、図２Ａ（ａ）に示すような半導体装置を製造する。第１の実施の形態に係る図１Ａ（ａ）における半導体装置４００の構成との違いは、第１のトランジスタ１００と第２のトランジスタ２００に加えて第３のトランジスタ３００が形成されていることである。
次に、図２Ａ（ｂ）に示すように、リソグラフィーにより第１のトランジスタ１００及び第３のトランジスタ３００をレジスト４０４で覆い、異方エッチングにより、第２のトランジスタ２００のゲート側壁絶縁膜２０３を選択的に削り、その高さを低くする。
ここで、第２のトランジスタ２００のゲート側壁絶縁膜２０３の半導体基板からの高さが第１のトランジスタ１００のゲート側壁絶縁膜１０３の高さよりも低くなるようにエッチングする。
次に、図２Ａ（ｃ）に示すように、リソグラフィーにより第１のトランジスタ１００及び第２のトランジスタ２００をレジスト４０４で覆い、異方エッチングにより、第３のトランジスタ３００のゲート側壁絶縁膜３０３を選択的に削り、その高さを低くする。
ここで、第３のトランジスタ３００のゲート側壁絶縁膜３０３の半導体基板からの高さが第２のトランジスタ２００のゲート側壁絶縁膜２０３の高さよりも低くなるようにエッチングする。
次に、レジスト４０４を除去した後に、図２Ｂ（ｄ）に示すように、半導体装置４００全体にスパッタリングを施し、金属膜４０５を形成する。
次に、熱処理を施すと、ゲート電極１０１、２０１、３０１ならびにＳＯＩ層４０２内の不純物領域１０４、２０４、３０４に金属膜４０５から金属が注入されてシリサイド化反応が起こる。このとき、第１のトランジスタ１００のゲート電極１０１がゲート側壁絶縁膜１０３により側面を完全に覆われており、第２のトランジスタ２００のゲート電極２０１はゲート側壁絶縁膜２０３の高さが低くなっているために側面が露出し、第３のトランジスタ３００のゲート電極３０１はゲート側壁絶縁膜３０３がゲート側壁絶縁膜２０３よりも更に高さが低くなっているためにゲート電極２０１よりも更に側面の露出が大きくなっている。そのため、ゲート電極１０１、ゲート電極２０１、ゲート電極３０１の順にシリサイド化する割合が増える。ここで、ゲート電極３０１、ゲート電極２０１はフルシリサイド化する。
なお、第１のトランジスタ１００のゲート電極１０１はフルシリサイド化しても、一部のみがシリサイド化してもよいが、いずれの場合も、シリコンに対する金属の比率はゲート電極１０１、ゲート電極２０１、ゲート電極３０１の順に大きくなる。
次に、残留した金属膜４０５を除去すると、図２Ｂ（ｅ）に示すように、全部がシリサイド化したゲート電極２０１、３０１と、一部あるいは全部がシリサイド化したゲート電極１０１と、ＳＯＩ層４０２内の不純物領域１０４、２０４、３０４の露出した上部表面がシリサイド化して形成されたシリサイド領域１０５、２０５、３０５を有する半導体装置４００が得られる。
その後、図示しないが、半導体装置４００全体に保護絶縁膜を形成し、その上に層間絶縁膜を堆積させ、層間絶縁膜内に配線を形成することで半導体装置４００が完成する。
（第２の実施の形態の効果）
この第２の実施の形態によれば、３つの異なる閾値を有するトランジスタの混載が要求される場合でも、各トランジスタが備えるゲート側壁絶縁膜の高さを変えてからゲート電極のシリサイド化を行うことにより、ゲート電極に含まれる金属の比率を変化させて各トランジスタの閾値を個別に制御することにより、これを実現することができる。なお、４つ以上異なる閾値のトランジスタを形成できることは言うまでもない。
この第２の実施の形態によれば、３つの異なる閾値を有するトランジスタの混載が要求される場合でも、各トランジスタが備えるゲート側壁絶縁膜の高さを変えてからゲート電極のシリサイド化を行うことにより、ゲート電極に含まれる金属の比率を変化させて各トランジスタの閾値を個別に制御することにより、これを実現することができる。なお、４つ以上異なる閾値のトランジスタを形成できることは言うまでもない。
なお、この第２の実施の形態はＰＤＳＯＩ半導体装置とＦＤＳＯＩ半導体装置の両者に適用が可能であるが、ＳＯＩ層が薄いためにチャネル不純物注入による閾値の制御が困難なＦＤＳＯＩ半導体装置へ適用する方がより効果的である。
〔第３の実施の形態〕
図３は、本発明の第３の実施の形態に係る半導体装置の断面図である。第１、第２の実施の形態に係る半導体装置がＳＯＩ構造であったのに対し、この第３の実施の形態においては半導体装置がバルク構造を有する場合について説明する。なお、各構成部分の材料等は第１の実施の形態と同様である構成部分については説明を省略する。
図３は、本発明の第３の実施の形態に係る半導体装置の断面図である。第１、第２の実施の形態に係る半導体装置がＳＯＩ構造であったのに対し、この第３の実施の形態においては半導体装置がバルク構造を有する場合について説明する。なお、各構成部分の材料等は第１の実施の形態と同様である構成部分については説明を省略する。
第３の実施の形態に係る半導体装置４００の構成を以下に示す。不純物領域１０４、２０４、３０４を含む単結晶シリコンからなるシリコン基板４０６の上にゲート絶縁膜１０２、２０２、３０２を介してゲート電極１０１、２０１、３０１が形成され、その側面にゲート側壁絶縁膜１０３、２０３、３０３が形成されている。更に、シリコン基板４００内に素子分離構造４０３が形成され、第１のトランジスタ１００、第２のトランジスタ２００、及び第３のトランジスタ３００に分離されており、シリコン基板４０６内の不純物領域１０４、２０４、３０４の露出した上部表面にシリサイド領域１０５、２０５、３０５が形成されている。なお、以上の図示されている部分よりも上層に形成される保護絶縁膜、層間絶縁膜および配線等については図示しない。
各トランジスタのゲート側壁絶縁膜の高さは、第１のトランジスタ１００のゲート側壁絶縁膜１０３、第２のトランジスタ２００のゲート側壁絶縁膜２０３、第３のトランジスタ３００のゲート側壁絶縁膜３０３の順に低くなり、それに伴って各トランジスタのゲート電極に含まれる金属の比率が、第１のトランジスタ１００のゲート電極１０１、第２のトランジスタ２００のゲート電極２０１、第３のトランジスタ３００のゲート電極３０１の順に大きくなる。
（第３の実施の形態の効果）
この第３の実施の形態によれば、バルク構造を有する半導体装置に３つの異なる閾値を有するトランジスタを混載する場合でも、各トランジスタが備えるゲート側壁絶縁膜の高さを変えてからゲート電極のシリサイド化を行うことにより、ゲート電極に含まれる金属の比率を変化させて各トランジスタの閾値を個別に制御することにより、これを実現することができる。第１及び第２の実施の形態と同様に、２または４以上の異なる閾値を有するトランジスタを形成することは言うまでもない。
この第３の実施の形態によれば、バルク構造を有する半導体装置に３つの異なる閾値を有するトランジスタを混載する場合でも、各トランジスタが備えるゲート側壁絶縁膜の高さを変えてからゲート電極のシリサイド化を行うことにより、ゲート電極に含まれる金属の比率を変化させて各トランジスタの閾値を個別に制御することにより、これを実現することができる。第１及び第２の実施の形態と同様に、２または４以上の異なる閾値を有するトランジスタを形成することは言うまでもない。
〔第４の実施の形態〕
図４は、本発明の第４の実施の形態に係る半導体装置の断面図である。この第４の実施の形態においては、半導体装置がＳＯＩ構造のトランジスタとバルク構造のトランジスタの両方を有する場合について説明する。なお、各構成部分の材料等は第１、第３の実施の形態と同様である構成部分については説明を省略する。
図４は、本発明の第４の実施の形態に係る半導体装置の断面図である。この第４の実施の形態においては、半導体装置がＳＯＩ構造のトランジスタとバルク構造のトランジスタの両方を有する場合について説明する。なお、各構成部分の材料等は第１、第３の実施の形態と同様である構成部分については説明を省略する。
第４の実施の形態に係る半導体装置４００の構成を以下に示す。第１のトランジスタ１００部分には、不純物領域１０４を含むシリコン基板４０６の上にゲート絶縁膜１０２を介してゲート電極１０１が形成され、その側面にゲート側壁絶縁膜１０３が形成されている。一方、第２のトランジスタ２００部分には、シリコン支持基板（図示しない）上に埋め込み酸化膜４０１が形成され、その上に不純物領域２０４を含むＳＯＩ層４０２が形成されており、その上にゲート絶縁膜２０２を介してゲート電極２０１が形成され、その側面にゲート側壁絶縁膜２０３が形成されている。更に、シリコン基板４００及びＳＯＩ層４０２内に素子分離構造４０３が形成され、第１のトランジスタ１００と第２のトランジスタ２００とが分離されており、不純物領域１０４、２０４の露出した上部表面にシリサイド領域１０５、２０５がそれぞれ形成されている。なお、以上の図示されている部分よりも上層に形成される保護絶縁膜、層間絶縁膜および配線等については図示しない。
第２のトランジスタ２００のゲート側壁絶縁膜２０３のゲート側壁絶縁膜の高さは、第１のトランジスタ１００のゲート側壁絶縁膜１０３の高さより低く、それに伴って第２のトランジスタ２００のゲート電極２０１に含まれる金属の比率が、第１のトランジスタ１００のゲート電極１０１に含まれる金属の比率よりも大きくなる。
（第４の実施の形態の効果）
この第４の実施の形態によれば、半導体装置にＳＯＩ構造のトランジスタと、バルク構造のトランジスタを混載し、かつ両トランジスタの閾値が異なる場合でも、各トランジスタが備えるゲート側壁絶縁膜の高さを変えてからゲート電極のシリサイド化を行うことにより、ゲート電極に含まれる金属の比率を変化させて各トランジスタの閾値を個別に制御することにより、これを実現することができる。
この第４の実施の形態によれば、半導体装置にＳＯＩ構造のトランジスタと、バルク構造のトランジスタを混載し、かつ両トランジスタの閾値が異なる場合でも、各トランジスタが備えるゲート側壁絶縁膜の高さを変えてからゲート電極のシリサイド化を行うことにより、ゲート電極に含まれる金属の比率を変化させて各トランジスタの閾値を個別に制御することにより、これを実現することができる。
なお、上記各実施の形態は一実施例に過ぎず、本発明はこれらに限定されずに、発明の趣旨を逸脱しない範囲内において種々変形実施が可能である。例えば、上記各実施の形態では２または３の異なる閾値を有するトランジスタを用いて説明したが、トランジスタは半導体装置にいくつ備わっていてもよい。また、それぞれのトランジスタのゲート側壁絶縁膜の高さもこれらの組み合わせに限られるものではない。
また、本発明は以下の構成を有する半導体装置の製造方法においても特徴を有する。
（１） 半導体基板を準備する第１の工程と、
前記半導体基板上に第１のゲート側壁絶縁膜によって絶縁された第１のゲート電極を有する第１のトランジスタと、前記第１のゲート側壁絶縁膜よりも高さの低い第２のゲート側壁絶縁膜によって絶縁された第２のゲート電極を有する第２のトランジスタとを形成する第２の工程と、
前記第１及び第２のゲート側壁絶縁膜、並びに前記第１及び第２のゲート電極を金属膜で被覆する第３の工程と、
前記第１及び第２のゲート電極と前記金属膜を加熱して前記第１及び第２のゲート電極を金属シリサイドゲート電極にする第４の工程とを備えた半導体装置の製造方法。
（２） 前記第４の工程は、前記第２のゲート電極を金属フルシリサイドゲート電極にする上記（１）に記載の半導体装置の製造方法。
（３） 前記第４の工程は、前記第１のゲート電極を金属フルシリサイドゲート電極にする上記（２）に記載の半導体装置の製造方法。
（４） 前記第４の工程は、前記第１のゲート電極をシリコンに対する金属の組成比が前記第２のゲート電極におけるシリコンに対する金属の組成比より小さい金属シリサイドゲート電極にする上記（１）に記載の半導体装置の製造方法。
（５） 前記第１の工程は、ＳＯＩ基板を準備する上記（１）に記載の半導体装置の製造方法。
（６） 前記第１の工程は、前記第１のトランジスタを形成する部分はバルク構造を有し、前記第２のトランジスタを形成する部分にはＳＯＩ構造を有する半導体基板を準備する上記（１）に記載の半導体装置の製造方法。
（１） 半導体基板を準備する第１の工程と、
前記半導体基板上に第１のゲート側壁絶縁膜によって絶縁された第１のゲート電極を有する第１のトランジスタと、前記第１のゲート側壁絶縁膜よりも高さの低い第２のゲート側壁絶縁膜によって絶縁された第２のゲート電極を有する第２のトランジスタとを形成する第２の工程と、
前記第１及び第２のゲート側壁絶縁膜、並びに前記第１及び第２のゲート電極を金属膜で被覆する第３の工程と、
前記第１及び第２のゲート電極と前記金属膜を加熱して前記第１及び第２のゲート電極を金属シリサイドゲート電極にする第４の工程とを備えた半導体装置の製造方法。
（２） 前記第４の工程は、前記第２のゲート電極を金属フルシリサイドゲート電極にする上記（１）に記載の半導体装置の製造方法。
（３） 前記第４の工程は、前記第１のゲート電極を金属フルシリサイドゲート電極にする上記（２）に記載の半導体装置の製造方法。
（４） 前記第４の工程は、前記第１のゲート電極をシリコンに対する金属の組成比が前記第２のゲート電極におけるシリコンに対する金属の組成比より小さい金属シリサイドゲート電極にする上記（１）に記載の半導体装置の製造方法。
（５） 前記第１の工程は、ＳＯＩ基板を準備する上記（１）に記載の半導体装置の製造方法。
（６） 前記第１の工程は、前記第１のトランジスタを形成する部分はバルク構造を有し、前記第２のトランジスタを形成する部分にはＳＯＩ構造を有する半導体基板を準備する上記（１）に記載の半導体装置の製造方法。
１００ 第１のトランジスタ
２００ 第２のトランジスタ
３００ 第３のトランジスタ
１０１、２０１、３０１ ゲート電極
１０２、２０２、３０２ ゲート絶縁膜
１０３、２０３、３０３ ゲート側壁絶縁膜
１０４、２０４、３０４ 不純物領域
１０５、２０５、３０５ シリサイド領域
４００ 半導体装置
４０１ 埋め込み酸化膜
４０２ ＳＯＩ層
４０３ 素子分離構造
４０４ レジスト
４０５ 金属膜
４０６ シリコン基板
２００ 第２のトランジスタ
３００ 第３のトランジスタ
１０１、２０１、３０１ ゲート電極
１０２、２０２、３０２ ゲート絶縁膜
１０３、２０３、３０３ ゲート側壁絶縁膜
１０４、２０４、３０４ 不純物領域
１０５、２０５、３０５ シリサイド領域
４００ 半導体装置
４０１ 埋め込み酸化膜
４０２ ＳＯＩ層
４０３ 素子分離構造
４０４ レジスト
４０５ 金属膜
４０６ シリコン基板
Claims (5)
- 半導体基板と、
前記半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極の側面に形成された第１のゲート側壁絶縁膜と、前記半導体基板に前記第１のゲート電極を挟んで形成された第１の不純物領域と、を備えた第１のトランジスタと、
前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２のゲート電極の側面に形成され前記第１のゲート側壁絶縁膜よりも前記半導体基板からの高さが低い第２のゲート側壁絶縁膜と、前記半導体基板に前記第２のゲート電極を挟んで形成された第２の不純物領域と、を備えた第２のトランジスタと、
を有し、
前記第１のゲート電極及び前記第２のゲート電極は金属シリサイド層を含み、少なくとも前記第２のゲート絶縁膜の一部に金属シリサイド層が接していることを特徴とする半導体装置。 - 前記第２のゲート電極に含まれる金属の比率が、前記第１のゲート電極に含まれる金属の比率よりも高いことを特徴とする請求項１に記載の半導体装置。
- 前記第１のゲート電極は、少なくとも前記第１のゲート絶縁膜の一部に金属シリサイド層が接していることを特徴とする請求項２に記載の半導体装置。
- 前記第１のトランジスタと前記第２のトランジスタは、完全空乏型ＳＯＩ（ＦＤＳＯＩ）構造を有することを特徴とする請求項１に記載の半導体装置。
- 前記第１のトランジスタは、バルク構造を有し、
前記第２のトランジスタは、ＦＤＳＯＩ構造を有することを特徴とする請求項１に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006213630A JP2007073938A (ja) | 2005-08-09 | 2006-08-04 | 半導体装置 |
| US11/501,236 US20070034953A1 (en) | 2005-08-09 | 2006-08-09 | Semiconductor device and method of fabricating same |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005230665 | 2005-08-09 | ||
| JP2006213630A JP2007073938A (ja) | 2005-08-09 | 2006-08-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007073938A true JP2007073938A (ja) | 2007-03-22 |
Family
ID=37741832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006213630A Abandoned JP2007073938A (ja) | 2005-08-09 | 2006-08-04 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20070034953A1 (ja) |
| JP (1) | JP2007073938A (ja) |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5889331A (en) * | 1996-12-31 | 1999-03-30 | Intel Corporation | Silicide for achieving low sheet resistance on poly-Si and low Si consumption in source/drain |
| US6204103B1 (en) * | 1998-09-18 | 2001-03-20 | Intel Corporation | Process to make complementary silicide metal gates for CMOS technology |
| US6630721B1 (en) * | 2000-05-16 | 2003-10-07 | Advanced Micro Devices, Inc. | Polysilicon sidewall with silicide formation to produce high performance MOSFETS |
| US6846734B2 (en) * | 2002-11-20 | 2005-01-25 | International Business Machines Corporation | Method and process to make multiple-threshold metal gates CMOS technology |
| KR100511043B1 (ko) * | 2003-03-07 | 2005-08-30 | 삼성전자주식회사 | 반도체 장치의 금속 실리사이드 층의 형성 방법 |
| US6879000B2 (en) * | 2003-03-08 | 2005-04-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Isolation for SOI chip with multiple silicon film thicknesses |
| US6902994B2 (en) * | 2003-08-15 | 2005-06-07 | United Microelectronics Corp. | Method for fabricating transistor having fully silicided gate |
| US7224029B2 (en) * | 2004-01-28 | 2007-05-29 | International Business Machines Corporation | Method and structure to create multiple device widths in FinFET technology in both bulk and SOI |
| US7015126B2 (en) * | 2004-06-03 | 2006-03-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming silicided gate structure |
| US7342287B2 (en) * | 2005-07-19 | 2008-03-11 | International Business Machines Corporation | Power gating schemes in SOI circuits in hybrid SOI-epitaxial CMOS structures |
| US7723805B2 (en) * | 2006-01-10 | 2010-05-25 | Freescale Semiconductor, Inc. | Electronic device including a fin-type transistor structure and a process for forming the electronic device |
| US7902021B2 (en) * | 2006-02-28 | 2011-03-08 | Freescale Semiconductor, Inc. | Method for separately optimizing spacer width for two or more transistor classes using a recess spacer integration |
-
2006
- 2006-08-04 JP JP2006213630A patent/JP2007073938A/ja not_active Abandoned
- 2006-08-09 US US11/501,236 patent/US20070034953A1/en not_active Abandoned
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| Publication number | Publication date |
|---|---|
| US20070034953A1 (en) | 2007-02-15 |
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