JP2007123518A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板11の活性領域10に、ゲート絶縁膜13およびゲート電極14が形成されている。ゲート電極14の側面上には、L字状の断面形状を有するサイドウォール16が形成されている。半導体基板11のうちゲート電極14およびサイドウォール16の外側に位置する領域にはソース・ドレイン領域18が形成されている。ゲート電極14の上面上およびサイドウォールの表面上には、応力を有するストレスライナー膜19が形成されている。
【選択図】図1
Description
S.Ito et al., IEDM 2000, p.247
以下、本発明の第1の実施形態に係る半導体装置について、図面を参照しながら説明する。
図5は、本発明の第2の実施形態における半導体装置の構造を示す断面図である。本実施形態の半導体装置では、ゲート電極14の側面上に、サイドウォール23を介してL字状のサイドウォール16が形成されている。サイドウォール23はシリコン酸化膜からなり、5〜10nmの厚さで形成されている。なお、サイドウォール23の材質や厚さはこれに限定されない。それ以外の構成は第1の実施形態と同様であるので、その説明を省略する。
図6は、本発明の第3の実施形態における半導体装置の構造を示す断面図である。本実施形態の半導体装置では、ゲート電極14の側面上に、サイドウォール23を介してL字状のサイドウォール24が形成され、さらに、サイドウォール24の表面上に、さらにサイドウォール16が形成されている。サイドウォール24はシリコン酸化膜からなり、5〜10nmの厚さで設けられている。なお、サイドウォール24の材質や厚さはこれに限定されない。それ以外の構成は第1の実施形態と同様であるので、その説明を省略する。
図7は、本発明の第4の実施形態における半導体装置の構造を示す断面図である。本実施形態の半導体装置では、半導体基板31に、Nチャネルトランジスタ形成領域NchとPチャネルトランジスタ形成領域Pchとがあり、各トランジスタが配置されている。半導体基板31において、Nチャネルトランジスタ形成領域Nchの活性領域30とPチャネルトランジスタ形成領域Pchの活性領域40とは素子分離32および導電型の異なるウェル領域によって互いに電気的に分離されている。
図11は、本発明の第5の実施形態における半導体装置の構造を示す断面図である。本実施形態の半導体装置では、ゲート電極34、44の側面上に、サイドウォール55を介してL字状のサイドウォール36、46が形成されている。サイドウォール55はシリコン酸化膜からなり、5〜10nmの厚さで形成されている。なお、サイドウォール55の材質や厚さはこれに限定されない。それ以外の構成は第4の実施形態と同様であるので、その説明を省略する。
図12は、本発明の第6の実施形態において、1ビットのSRAMのセルを示す平面図である。本実施形態のSRAMは、中央に位置するPチャネルトランジスタ配置領域Pchの両側に、Nチャネルトランジスタ配置領域Nchが配置している。そして、Nチャネルトランジスタ配置領域NchにはアクセストランジスタTrAおよびドライブトランジスタTrDが配置し、Pチャネルトランジスタ配置領域PchにはロードトランジスタTrLが配置している。
上述の実施形態では、ゲート電極の両側にコンタクトを形成しているが、必ずしもゲートの両側にコンタクトは存在しなくてもよい。また、ストレスライナー膜にコンタクトが接していてもかまわない。
11 半導体基板
12 素子分離
13 ゲート絶縁膜
14 ゲート電極
15 SDエクステンション拡散層
16 L字状サイドウォール
16a、17a 絶縁膜
17 サイドウォール
18 ソース・ドレイン領域
19 ストレスライナー膜
20 層間絶縁膜
21 コンタクト
22 シリサイド層
23 サイドウォール
24 サイドウォール
30 活性領域
31 半導体基板
32 素子分離
33 ゲート絶縁膜
34 ゲート電極
35 SDエクステンション拡散層
36 L字状サイドウォール
37 サイドウォール
37a 絶縁膜
38 ソース・ドレイン領域
39 ストレスライナー膜
40 活性領域
43 ゲート絶縁膜
44 ゲート電極
45 SDエクステンション拡散層
46 L字状サイドウォール
48 ソース・ドレイン領域
50 層間絶縁膜
51 コンタクト
51a コンタクト孔
52 シリサイド層
53 マスク
54a コンタクト孔
55 サイドウォール
60 サイドウォール
61 半導体基板
62 素子分離領域
63 ゲート絶縁膜
64 ゲート電極
65 SDエクステンション拡散層
66 サイドウォール
67 サイドウォール
68 ソース・ドレイン領域
69 ストレスライナー膜
70 サイドウォール
74 ゲート配線
76 サイドウォール
77 サイドウォール
80 サイドウォール
83 ゲート絶縁膜
84 ゲート電極
85 SDエクステンション拡散層
86 サイドウォール
88 ソース・ドレイン領域
89 ストレスライナー膜
90 サイドウォール
93 ゲート絶縁膜
94 ゲート電極
95 SDエクステンション拡散層
96 サイドウォール
98 ソース・ドレイン領域
100 層間絶縁膜
101 コンタクト
102 シェアードコンタクト
Claims (22)
- MISトランジスタを有する半導体装置であって、
前記MISトランジスタは、半導体基板の上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の上に形成された第1のゲート電極と、
前記第1のゲート電極の側面上から前記半導体基板の上面上に亘って形成され、L字状の断面形状を有する絶縁膜からなる第1のサイドウォールと、
前記半導体基板のうち前記第1のゲート電極および前記第1のサイドウォールの外側領域の下に位置する領域に形成された第1のソース・ドレイン領域と、
前記第1のゲート電極の上方および前記第1のサイドウォールの上を覆う、応力を有する絶縁膜とを備える半導体装置。 - 請求項1に記載の半導体装置であって、
前記半導体基板はシリコンであって、
前記第1のゲート電極のゲート長方向は前記シリコンの<100>方向に沿っている、半導体装置。 - 請求項1または2に記載の半導体装置であって、
前記第1のゲート電極の上部および前記第1のソース・ドレイン領域の上部にはシリサイド層が形成されている、半導体装置。 - 請求項1〜3のうちいずれか1項に記載の半導体装置であって、
前記第1のゲート電極と前記第1のサイドウォールとの間には、板状の断面形状を有する第2のサイドウォールが形成されている、半導体装置。 - 請求項1〜4のうちいずれか1項に記載の半導体装置であって、
前記半導体基板のうち前記第1のサイドウォールの下に位置する領域にはSDエクステンション拡散層が形成されている、半導体装置。 - 請求項1〜5のうちいずれか1項に記載の半導体装置であって、
前記MISトランジスタはN型MISトランジスタであって、
前記応力を有する絶縁膜は引っ張り応力を有する、半導体装置。 - 請求項6に記載の半導体装置であって、
P型MISトランジスタをさらに備え、
前記P型MISトランジスタは、
前記半導体基板の上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の上に形成された第2のゲート電極と、
前記第2のゲート電極の側面上に形成され、L字状の断面形状を有する第3のサイドウォールと、
前記第3のサイドウォールの上に形成された第4のサイドウォールと、
前記半導体基板のうち前記第2のゲート電極および前記第3のサイドウォールの外側領域の下に位置する領域に形成された第2のソース・ドレイン領域とを備える、半導体装置。 - 請求項7に記載の半導体装置であって、
前記N型MISトランジスタおよび前記P型MISトランジスタの上方に形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記P型MISトランジスタにおける前記第2のソース・ドレイン領域に到達するコンタクトとをさらに備え、
前記コンタクトは、前記第4のサイドウォールに接している、半導体装置。 - 請求項6〜8のうちいずれか1項に記載の半導体装置であって、
前記N型MISトランジスタおよび前記P型MISトランジスタはSRAMを構成するトランジスタである、半導体装置。 - 請求項1に記載の半導体装置であって、
前記MISトランジスタはP型MISトランジスタであって、
前記応力を有する絶縁膜は圧縮応力を有する、半導体装置。 - 第1のゲート絶縁膜および第1のゲート電極を有するMISトランジスタを有する半導体装置の製造方法であって、
前記第1のゲート電極の表面および前記半導体基板の表面を覆う第1の絶縁膜と、前記第1の絶縁膜の上を覆う第2の絶縁膜とを形成する工程(a)と、
異方性エッチングを行うことにより、前記第1のゲート電極の側面上に、前記第1の絶縁膜からなる第1のサイドウォールと、前記第2の絶縁膜からなる第2のサイドウォールとを形成する工程(b)と、
前記第1のゲート電極、前記第1のサイドウォールおよび前記第2のサイドウォールをマスクとしてイオン注入を行うことにより、前記半導体基板に第1のソース・ドレイン領域を形成する工程(c)と、
前記工程(c)の後に、前記第2のサイドウォールを選択的に除去する工程(d)と、
前記工程(d)の後に、前記第1のサイドウォールの表面上に応力を有する絶縁膜を形成する工程(e)とを備える、半導体装置の製造方法。 - 請求項11に記載の半導体装置の製造方法であって、
前記半導体基板はシリコンであって、
前記第1のゲート電極のゲート長方向は前記シリコンの<100>方向に沿っている、半導体装置の製造方法。 - 請求項11または12に記載の半導体装置の製造方法であって、
前記工程(c)では、前記第1のサイドウォールよりも前記第2のサイドウォールの方の選択比が高い条件のエッチングを行うことにより、前記第2のサイドウォールを除去する、半導体装置の製造方法。 - 請求項11〜13のうちいずれか1項に記載の半導体装置の製造方法であって、
前記工程(b)では、前記第1のサイドウォールの断面形状をL字状にする、半導体装置の製造方法。 - 請求項11〜14のうちいずれか1項に記載の半導体装置の製造方法であって、
前記工程(c)の後に、前記第1のゲート電極の上部および前記第1のソース・ドレイン領域の上部にシリサイド層を形成する工程をさらに備える、半導体装置の製造方法。 - 請求項11〜15のうちいずれか1項に記載の半導体装置の製造方法であって、
前記工程(a)の前に、前記第1のゲート電極の側面上に板状の断面形状を有する第3のサイドウォールを形成する工程をさらに備え、
前記工程(a)では、前記第1のゲート電極および前記第3のサイドウォールの表面を覆う前記第1の絶縁膜を形成する、半導体装置の製造方法。 - 請求項11〜16のうちいずれか1項に記載の半導体装置の製造方法であって、
前記第1のゲート電極をマスクとしてイオン注入を行うことにより、前記半導体基板にSDエクステンション拡散層を形成する工程をさらに備える、半導体装置の製造方法。 - 請求項11〜17のうちいずれか1項に記載の半導体装置の製造方法であって、
前記MISトランジスタはN型MISトランジスタであって、
前記応力を有する絶縁膜として引っ張り応力を有する膜を形成する、半導体装置の製造方法。 - 請求項18に記載の半導体装置の製造方法であって、
第2のゲート絶縁膜および第2のゲート電極を有するP型MISトランジスタをさらに備え、
前記工程(a)では、前記第1の絶縁膜および前記第2の絶縁膜を前記第2のゲート電極の表面上にも形成し、
前記工程(b)では、前記異方性エッチングを行うことにより、前記第2のゲート電極の側面上に、前記第1の絶縁膜からなる第4のサイドウォールと、前記第2の絶縁膜からなる第5のサイドウォールとを形成し、
前記第2のゲート電極、前記第4のサイドウォールおよび前記第5のサイドウォールをマスクとしてイオン注入を行うことにより、前記半導体基板に第2のソース・ドレイン領域を形成する工程をさらに備え、
前記工程(d)では、前記第5のサイドウォールを除去せずに残存させ、
前記工程(e)では、前記第5のサイドウォールの表面上に前記応力を有する絶縁膜を形成する、半導体装置の製造方法。 - 請求項19に記載の半導体装置であって、
前記工程(e)の後に、前記応力を有する絶縁膜の上を覆う層間絶縁膜を形成する工程(f)と、
前記層間絶縁膜を貫通して前記第2のソース・ドレイン領域に到達するコンタクトホールを形成する工程(g)と、
前記コンタクトホールを導体で埋める工程(h)とをさらに備え、
前記工程(g)では、前記応力を有する絶縁膜のうち第5のサイドウォールの表面上に位置する部分を除去することにより前記コンタクトホールを形成する、半導体装置の製造方法。 - 請求項19または20に記載の半導体装置であって、
前記N型MISトランジスタおよび前記P型MISトランジスタはSRAMを構成する、半導体装置の製造方法。 - 請求項11〜17のうちいずれか1項に記載の半導体装置の製造方法であって、
前記MISトランジスタはN型MISトランジスタであって、
前記応力を有する絶縁膜は圧縮応力を有する、半導体装置の製造方法。
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