JP2007073926A - 誘電膜及びその形成方法並びに誘電膜を備えた半導体メモリ素子及びその製造方法 - Google Patents
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Abstract
【課題】静電容量を確保し、且つ漏れ電流特性を改善することができる誘電膜及びその形成方法並びに半導体メモリ素子及びその製造方法を提供すること。
【解決手段】誘電膜(50)は、少なくとも25の比誘電率を有する第1誘電膜(10)と、第1誘電膜(10)よりも結晶化率が低い物質を用いて第1誘電膜(10)の上に形成された第2誘電膜(20)と、第1誘電膜(10)と同じ物質を用いて第2誘電膜(20)の上に形成された第3誘電膜(30)とを備えており、半導体メモリ素子は、下部電極が形成された基板と、下部電極の上に形成された誘電膜(50)と、誘電膜(50)の上に形成された上部電極とを備える。
【選択図】図1
【解決手段】誘電膜(50)は、少なくとも25の比誘電率を有する第1誘電膜(10)と、第1誘電膜(10)よりも結晶化率が低い物質を用いて第1誘電膜(10)の上に形成された第2誘電膜(20)と、第1誘電膜(10)と同じ物質を用いて第2誘電膜(20)の上に形成された第3誘電膜(30)とを備えており、半導体メモリ素子は、下部電極が形成された基板と、下部電極の上に形成された誘電膜(50)と、誘電膜(50)の上に形成された上部電極とを備える。
【選択図】図1
Description
本発明は、半導体メモリ素子の誘電膜に関し、特に、誘電膜及びその形成方法並びに誘電膜を備えた半導体メモリ素子及びその製造方法に関する。
半導体メモリ素子、例えばDRAM(Dynamic Random Access Memory)素子の場合、集積度が高くなるにつれて、情報の基本単位である1ビットを記憶するメモリセルの面積が次第に小さくなっている。しかし、メモリセルの面積の減少に比例してキャパシタの面積を減少させることはできない。これは、ソフトエラー(soft error)を防止して安定した動作を維持するために、単位セル当り一定以上の静電容量が必要であるためである。したがって、制限されたセル面積内に、メモリのキャパシタの容量を適正値以上に維持させるための研究が行われている。このような研究は、大きく分類して、次の3種類の方法に関して行われてきた。第1に、誘電膜の厚さを減少させる方法、第2に、キャパシタの有効面積を増加させる方法、第3に、比誘電率が高い誘電膜を用いる方法である。
このような方法の中で、比誘電率が高い誘電膜を用いる第3の方法に関して具体的に説明すると次の通りである。従来、キャパシタに利用される誘電膜は、SiO2から、誘電率がSiO2の約2倍であるSi3N4を用いたNO(Nitride-Oxide)または、ONO(Oxide-Nitride-Oxide)薄膜に移り、これらが主流であった。
しかし、SiO2、NO及びONOなどの薄膜は、物質自体の誘電率が小さいため、静電容量を増大させるためには、誘電膜の厚さを薄くしたり、表面積を広くしたりすることが必要であるが、こうした方法では静電容量を増大させるには限界がある。よって、誘電率が高い物質を用いることが、現状では不可欠である。
その結果、高集積DRAMでは、従来の誘電膜に代わる物質として、HfO2、SiON、Al2O3及びSrTiO3などの高誘電膜が導入された。これらのうち、SiON及びAl2O3の場合には、その厚さが薄くなれば漏れ電流が急激に増加するため、SiON及びAl2O3を利用して約40Å以下の厚さを有する誘電膜を形成することが難しい。
これに対し、高誘電率を有するSrTiO3(比誘電率ε≒200)薄膜の場合、200Å以上の厚さで高い静電容量及び優れた漏れ電流特性を確保することができる。しかし、100nm以下の微細素子に適用されるキャパシタの誘電膜の場合、100Å以下の厚さを有することが要求され、SrTiO3薄膜は、その厚さが100Å以下になると、誘電率及び漏れ電流特性が急激に悪くなることが報告されている。
一方、HfO2は、比誘電率が25と大きいが、結晶化の温度が比較的低いことが原因である熱の安定性の問題によって漏れ電流が大きく、単独で適用するのは難しいという問題があった。このような問題を解決するために、従来では、HfO2の上にAl2O3膜を積層した構造が導入されたが、Al2O3の低い比誘電率(ε≒9)のため、十分な静電容量を実現できないという問題が発生した。
本発明は、上記した従来の問題点を解決するためになされたものであって、その目的は、第1に、静電容量を確保し、且つ漏れ電流特性を改善することができる誘電膜及びその形成方法を提供することにある。
第2に、上記の誘電膜を具備することによって、静電容量を確保し、且つ漏れ電流特性を改善することができる半導体メモリ素子及びその製造方法を提供することにある。
前記目的を達成するために、本発明の第1の側面によれば、少なくとも25の比誘電率を有する第1誘電膜と、該第1誘電膜よりも結晶化率が低い物質を用いて前記第1誘電膜の上に形成された第2誘電膜と、前記第1誘電膜と同じ物質を用いて前記第2誘電膜の上に形成された第3誘電膜とを備える誘電膜を提供する。
前記目的を達成するために、本発明の第2の側面によれば、少なくとも25の比誘電率を有する第1誘電膜を形成する第1ステップと、前記第1誘電膜の上に前記第1誘電膜よりも結晶化率が低い第2誘電膜を形成する第2ステップと、前記第2誘電膜の上に前記第1誘電膜と同じ物質の第3誘電膜を形成する第3ステップとを含む誘電膜の形成方法を提供する。
前記目的を達成するために、本発明の第3の側面によれば、下部電極が形成された基板と、前記下部電極の上に前記第1の側面によって提供された誘電膜と、該誘電膜の上に形成された上部電極とを備える半導体メモリ素子を提供する。
前記目的を達成するために、本発明の第4の側面によれば、下部電極が形成された基板を提供するステップと、前記下部電極の上に、前記第2の側面によって提供される誘電膜の形成方法を利用して誘電膜を形成するステップと、前記誘電膜の上に上部電極を形成するステップとを含む半導体メモリ素子の製造方法を提供する。
前記目的を達成するために、本発明の第5の側面によれば、基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたフローティングゲートと、前記フローティングゲートの上に前記第1の側面によって提供される誘電膜と、該誘電膜の上部に形成されたコントロールゲートとを備える半導体メモリ素子を提供する。
前記目的を達成するために、本発明の第6の側面によれば、基板上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜の上にフローティングゲートを形成するステップと、前記フローティングゲートの上に、前記第2の側面によって提供される誘電膜の形成方法を利用して誘電膜を形成するステップと、前記誘電膜の上にコントロールゲートを形成するステップとを含む半導体メモリ素子の製造方法を提供する。
本発明によれば、少なくとも25の比誘電率を有する同じ物質からなる第1誘電膜及び第3誘電膜の間に、これらと異なる物質からなり、これらよりも結晶化率が低い第2誘電膜を挿入することによって、誘電膜の結晶化を防止することができる。これによって、高い比誘電率を有する高誘電膜の漏れ電流特性を改善することができる。
また、本発明によれば、第1誘電膜及び第3誘電膜の各々を結晶化しない薄い厚さに形成し、これらの間に結晶化しない第2誘電膜を、これらよりも薄く形成し、最終的な誘電膜全体の厚さが目標値を満足するように形成することによって、誘電膜による静電容量を確保することができる。
したがって、高誘電膜による静電容量を確保し、漏れ電流特性を改善することができる。さらには、キャパシタの静電容量を確保し、漏れ電流特性を改善することができるだけでなく、不揮発性メモリ素子の漏れ電流特性を改善することもできる。
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
図1は、本発明の実施の形態に係る誘電膜を示す断面図である。
図1に示しているように、本発明の実施の形態に係る誘電膜50は、少なくとも25の比誘電率を有する第1誘電膜10と、第1誘電膜10より結晶化率が低い物質で第1誘電膜10の上に形成された第2誘電膜20と、第1誘電膜10と同じ物質で第2誘電膜20の上に形成された第3誘電膜30とを備えている。ここで、結晶化率とは、温度を含む様々な外部要因によって、膜が結晶化する割合(確率)をいう。本明細書では、結晶化率とは、同じ温度において膜が結晶化する確率をいう。
膜が結晶化すると、膜の結晶粒界を通して漏れ電流が急激に増加するようになる。したがって、このような漏れ電流を抑制するために、本発明の実施の形態では、第1誘電膜10及び第3誘電膜30は結晶化しない厚さに形成される。例えば、第1誘電膜10及び第3誘電膜30は、10Å〜70Åの厚さに形成される。
この時、第1〜第3誘電膜10、20、30は、全体の厚さが70Å〜100Åになるように形成され、第1誘電膜10及び第3誘電膜30は、ZrO2、HfO2、La2O3及びTa2O5からなる群の中から選択される何れかからなる。好ましくは、第1誘電膜10及び第3誘電膜30は、ZrO2からなり、それぞれ35Å〜45Åの厚さに形成される。
また、第2誘電膜20は、第1誘電膜10よりも低い比誘電率を有するか、少なくとも900℃の温度で結晶化する物質で形成される。例えば、第2誘電膜20は、Al2O3、SiO2及びTa2O5からなる群の中から選択される何れかの物質からなる。好ましくは、第2誘電膜20は、Al2O3からなり、3Å〜10Åの厚さに形成される。
従って、本発明の実施の形態に係る誘電膜50は、同じ物質からなる第1誘電膜10及び第3誘電膜30の間に、これら第1誘電膜10及び第3誘電膜30と異なる物質からなる第2誘電膜20が挿入された3層の積層構造を有する。例えば、誘電膜50は、ZrO2/Al2O3/ZrO2またはHfO2/Al2O3/HfO2などの積層構造を有する。最も好ましくは、誘電膜50は、ZrO2/Al2O3/ZrO2の積層構造を有する。これは、HfO2がZrO2に比べてバンドギャップ特性が悪く、漏れ電流特性を低下させる問題があるためである。下記の表1に示しているように、HfO2のバンドギャップエネルギEgは5.7eVで、ZrO2のバンドギャップエネルギEgの7.8eVよりも低い。
なお、ZrO2のような高誘電膜は、一定温度下で結晶化する。特に、ZrO2は、図2に示しているように、50Å以上の厚さで表面の粗さ(平均の粒径Rms)が急激に増大する特性がある。このような表面の粗さの増大は、ZrO2の結晶化によるものである。このことは、ZrO2の厚さが50Å以上になると、漏れ電流が顕著に増加することを示している。図3は、ZrO2膜の結晶化に因る漏れ電流特性を説明するためのSEM(Semiconductor Electron Microscope)写真である。図3に示しているように、1部が結晶化するZrO2の結晶粒界に沿って漏れ電流が流れるようになる。
したがって、本発明の実施の形態では、第1誘電膜10及び第3誘電膜30の各々の厚さを結晶化しない厚さ、例えば、35Å〜45Åの厚さとし、第1誘電膜10及び第3誘電膜30の間に、これら第1誘電膜10及び第3誘電膜30と異なる物質で結晶化しない第2誘電膜20が挿入された積層構造に形成する。これによって、誘電膜50の形成後に行われる熱処理によっても、誘電膜50が結晶化しないようにする。したがって、誘電膜50の漏れ電流特性を改善させることができる。
図4は、ZrO2の単一膜を80Åの厚さに形成した場合の表面の粗さを示す顕微鏡写真であり、図5は、本発明の好ましい実施の形態に係るZrO2/Al2O3/ZrO2の積層構造を有する誘電膜を、それぞれの層を40Å、5Å、40Åの厚さに形成した場合の表面の粗さを示す顕微鏡写真である。図4と図5とを比較すると、本発明の好ましい実施の形態に係る誘電膜50では、表面の粗さが減少していることが分かる。したがって、全体的に誘電膜50の漏れ電流を減少させることができる。
以下、図1に示した誘電膜50の形成方法を簡略に説明する。本発明の実施の形態に係る誘電膜50の形成方法は、少なくとも25の比誘電率を有する第1誘電膜10を形成するステップと、第1誘電膜10の上に同じ温度下で第1誘電膜10よりも結晶化率が低い第2誘電膜20を形成するステップと、第2誘電膜20の上に第1誘電膜10と同じ物質の第3誘電膜30を形成するステップとを含む。
第1誘電膜10及び第3誘電膜30は、それぞれ結晶化しない厚さに形成する。好ましくは、10Å〜70Åの厚さに形成する。
また、第1誘電膜10及び第3誘電膜30は、ZrO2、HfO2、La2O3、TiO2及びTa2O5からなる群の中から選択される何れかの物質で形成する。好ましくは、第1誘電膜10及び第3誘電膜30をZrO2で、それぞれ35Å〜45Åの厚さに形成する。
また、第1誘電膜10及び第3誘電膜30は、単原子層蒸着(ALD:Atomic Layer Deposition)法または化学気相蒸着(CVD:Chemical Vapor Deposition)法を利用して形成する。ここで、単原子層蒸着法を利用し、第1誘電膜10及び第3誘電膜30を形成する場合、H2O、O3及び酸素プラズマのうちの何れかの酸化反応ガスを利用し、未反応ガスを除去するためのパージガスとしては、N2またはArを利用する。
第2誘電膜20は、第1誘電膜10よりも低い誘電率を有し、少なくとも900℃の温度で結晶化する物質として、Al2O3、SiO2及びTa2O5からなる群の中から選択される何れかの物質で形成する。好ましくは、Al2O3で、3Å〜10Åの厚さに形成する。
また、第2誘電膜20は、単原子層蒸着法を利用して形成する。ここで、単原子層蒸着法を利用して第2誘電膜20を形成する場合、H2O、O3及び酸素プラズマのうちの何れかの酸化反応ガスを利用し、未反応ガスを除去するためのパージガスとしては、N2またはArを利用する。
第1〜第3誘電膜10、20、30を形成するステップは、全て同じチャンバ内で、すなわち、インシチュー(in-situ)で実施するか、第1誘電膜10及び第3誘電膜30を形成するための第1チャンバと第2誘電膜20を形成するための第2チャンバとをそれぞれ独立に用いて実施できる。同じチャンバ内で第1〜第3誘電膜10、20、30を形成する場合には、200℃〜350℃の工程温度で実施する。
図6は、本発明の好ましい実施の形態に係る誘電膜の形成方法を示すフローチャートである。これを用いて、本発明の好ましい実施の形態に係る誘電膜の形成方法を詳細に説明する。ここでは、説明の便宜上、図5に示したように理想的なZrO2/Al2O3/ZrO2の積層構造を有する誘電膜の形成方法についてのみ言及する。
まず、第1誘電膜として、ZrO2膜の形成工程を行う。ZrO2膜の形成工程は次の通りである。ステップS10において、Zr(O−tBu)4、Zr[N(CH3)2]4、Zr[N(C2H5)(CH3)]4、Zr[N(C2H5)2]4、Zr(tmhd)4、Zr(OiC3H7)3(tmhd)、Zr(OtBu)4及びZr(OtBu)(C2H5CH3)3からなる群の中から選択される何れかのZrソースガスを、200℃〜350℃に維持されたALD装備のチャンバ内部に注入し、ウェーハ(図示せず)上にZrを吸着させる。そして、ステップS11において、チャンバ内部にN2(または、Ar)ガスを注入し、吸着されないでチャンバ内部に残留するZrソースガスを外部に排出(パージ)する。次いで、ステップS12において、チャンバ内部にO3(または、H2Oまたは酸素プラズマ)を注入し、ウェーハ上に吸着されたZrを酸化させて第1誘電膜としてZrO2膜を形成する。次いで、ステップS13において、チャンバ内部にN2ガスを再度注入し、反応していないO3を排出する。
このようなステップS10〜S13を一周期TZrとする。次に、ステップS14において、ZrO2膜の厚さT1が40Å未満か否かを判断し、T1が40ÅになるまでステップS10〜S13を繰り返し実施する。このとき、ZrO2膜の厚さT1を40Åに制限する理由は、ZrO2膜の結晶化を防止するためである。一例として、ZrO2膜の厚さが50Åを越えると、ZrO2膜の結晶化が容易に行われる。一周期TZrの間でZrO2膜の厚さT1は約1Å増大する。したがって、周期TZrを40回程度繰り返すと、約40Åの厚さのZrO2膜を形成できる。
次いで、第2誘電膜として、Al2O3膜の形成工程を行う。Al2O3膜の形成工程は次の通りである。ステップS15において、インシチューでAl(CH3)3ソースガスをチャンバ内部に注入し、ZrO2膜の上にAlを吸着させる。このとき、ステップS15をインシチューで行わず、ZrO2膜の形成に用いたチャンバとは別のチャンバ内で独立して実施することもできる。その次に、ステップS16において、チャンバ内部でN2(または、Ar)ガスを注入して、吸着されず、チャンバ内部に残留するAlソースガスを外部に排出する。その次に、ステップS17において、チャンバ内部にO3(または、H2Oまたは酸素プラズマ)を注入して、吸着されたAlを酸化させ、第2誘電膜であるAl2O3を形成する。その次に、ステップS18において、チャンバ内部にN2ガスを注入し、反応していないO3を排出する。このようなステップS15〜S18を、一周期TAlとする。次に、ステップS19において、Al2O3膜の厚さT2が5Å未満か否かを判断し、T2が5ÅになるまでステップS15〜S18を繰り返し実施する。一周期TAlの間で、Al2O3膜の厚さT2は約1Å増大する。したがって、周期TAlを5回程度繰り返すと、約5Åの厚さのAl2O3膜を形成できる。
次いで、第1誘電膜と同じZrO2の第3誘電膜を形成するために、ステップS20において、ZrO2膜の形成ステップS10〜S14と同じ処理を実施する。これによって、第3誘電膜として約40ÅのZrO2膜が形成される。
次いで、ステップS21において、ステップS10〜S20の一連の処理によって形成されたZrO2/Al2O3/ZrO2の積層全体の厚さTfinalが、好ましい静電容量を確保するための目標値である厚さTgoal以上であるか否かを判断し、Tfinal≧Tgoalでない場合には、ZrO2膜を形成する1周期Tzrの処理、即ちステップS10〜S13と同じ処理を1回だけ実施する。ステップS21及びS22の処理は、ZrO2/Al2O3/ZrO2の積層全体の厚さTfinalが目標値の厚さTgoalとほぼ同じになるまで実施される。ここで、目標値の厚さTgoalが約80Åである場合、ステップS22を実行しない。このように、本発明の好ましい実施の形態では、約80Åの厚さに誘電膜を形成して誘電膜による静電容量を確保することができる。
(第1適用例)
本発明の実施の形態に係る誘電膜は、代表例として半導体メモリ素子、特にDRAMのキャパシタに適用され得る。図7は、本発明の実施の形態を適用して形成されたキャパシタ(第1適用例)を示す断面図である。ここでは、説明の便宜上、積層型(スタック型)キャパシタを示した。しかし、これは1つの適用例であり、この他にもコンケーブ型またはシリンダ型のキャパシタにも、本発明の実施の形態に係る誘電膜は適用され得る。
本発明の実施の形態に係る誘電膜は、代表例として半導体メモリ素子、特にDRAMのキャパシタに適用され得る。図7は、本発明の実施の形態を適用して形成されたキャパシタ(第1適用例)を示す断面図である。ここでは、説明の便宜上、積層型(スタック型)キャパシタを示した。しかし、これは1つの適用例であり、この他にもコンケーブ型またはシリンダ型のキャパシタにも、本発明の実施の形態に係る誘電膜は適用され得る。
図7に示しているように、本発明の第1適用例に係るキャパシタは、トランジスタ及びビットラインの形成工程が完了した基板100と、基板100の上にビットラインを覆うように形成された層間絶縁膜110と、層間絶縁膜110の上に形成された下部電極120と、下部電極120の上に、上記した本発明の実施の形態によって形成された誘電膜160と、誘電膜160の上に形成された上部電極170とを備えている。
ここで、誘電膜160は、上記した実施の形態に係る誘電膜と同じ構造、すなわち、同じ物質で形成された第1誘電膜130及び第3誘電膜150と、これらとは異なる物質であり、これらの間に挿入された第2誘電膜140とからなる。ここで、誘電膜160は、上記した実施の形態に係る誘電膜と同じ構成を有しているため、誘電膜160の構成の詳細に関する説明は省略する。
ここで、下部電極120は、ドープドポリシリコン、TiN、Ru、RuO2、Pt、Ir、IrO2、RuTiN、HfN及びZrNからなる群の中から選択される何れかの物質で形成される。
また、上部電極170は、ドープドポリシリコン、TiN、Ru、RuO2、Pt、Ir、IrO2及びRuTiNからなる群の中から選択される何れかの物質で形成される。
以下に、図7に示しているキャパシタの形成方法を説明する。
まず、トランジスタ及びビットライン形成工程が完了した基板100上にビットラインを覆うように層間絶縁膜110(ILD:Inter Layer Dielectric)を形成する。このとき、層間絶縁膜110は、酸化膜系の物質で形成する。例えば、HDP(High Density Plasma)酸化膜、BPSG(Boro-Phospho-Silicate Glass)膜、PSG(Phospho-Silicate Glass)膜、PETEOS(Plasma Enhanced Tetraethyl Orthosilicate)膜、PECVD(Plasma Enhanced Chemical Vapor Deposition)膜、USG(Undoped Silicate Glass)膜、FSG(Fluorinated Silicate Glass)膜、CDO(Carbon Doped Oxide)膜及びOSG(Organic Silicate Glass)膜からなる群の中から選択される何れか1つの膜を利用した単層の膜、または、この群の中から選択される複数の膜が積層された積層膜に形成する。
次いで、マスク工程及びエッチング工程によって層間絶縁膜110をエッチングし、基板100の1部を露出させるコンタクトホール(図示せず)を形成する。その次に、コンタクトホールを埋め込むようにプラグ用の物質を蒸着した後、エッチバック(etch-back)またはCMP(Chemical Mechanical Polishing)を実施してコンタクトホールに埋め込まれたコンタクトプラグ(図示せず)を形成する。
次いで、コンタクトプラグを含んだ層間絶縁膜110の上に、下部電極120を形成する。このとき、下部電極120は、スパッタリング法、ALD法及びCVD法のうち何れかの方法を利用して形成する。好ましくは、下部電極120は、ALD法を利用して、ドープドポリシリコン、TiN、Ru、RuO2、Pt、Ir、IrO2、RuTiN、HfN及びZrNからなる群の中から選択される何れかの物質で形成する。
次いで、下部電極120の上に、図6に示したフローチャートと同様にして誘電膜160を形成する。誘電膜160は、同じ物質で形成された第1誘電膜130及び第3誘電膜150の間に、これらとは異なる物質で形成された第2誘電膜140が挿入された構造をしている。このとき、第1誘電膜130及び第3誘電膜150はそれぞれ、結晶化しない厚さ、例えば、10Å〜70Åの厚さに形成する。好ましくは、ZrO2を40Åの厚さに形成する。また、第2誘電膜140は、結晶化されない誘電膜を3Å〜10Åの厚さに形成する。好ましくは、Al2O3を5Åの厚さに形成する。
次いで、熱工程を実施して誘電膜160を緻密化する。このとき、結晶化されない誘電膜160は、熱工程時にも結晶化せず、漏れ電流発生を抑制できる。
次いで、第3誘電膜150の上に上部電極170を形成する。このとき、上部電極170は、スパッタリング法、ALD法及びCVD法のうち何れかの方法を利用して形成する。好ましくは、上部電極170は、ALD法を利用してドープドポリシリコン、TiN、Ru、RuO2、Pt、Ir、IrO2、RuTiN、HfN及びZrNからなる群の中から選択される何れかの物質で形成する。
(第2適用例)
本発明の好ましい実施の形態に係る誘電膜は、半導体メモリ素子のキャパシタ以外に、不揮発性メモリ素子のIPD(Inter Poly Dielectric)またはIPO(Inter Poly Oxide)にも適用され得る。図8は、本発明の実施の形態を適用して形成された不揮発性メモリ素子(第2適用例)を示す断面図である。
本発明の好ましい実施の形態に係る誘電膜は、半導体メモリ素子のキャパシタ以外に、不揮発性メモリ素子のIPD(Inter Poly Dielectric)またはIPO(Inter Poly Oxide)にも適用され得る。図8は、本発明の実施の形態を適用して形成された不揮発性メモリ素子(第2適用例)を示す断面図である。
ゲート絶縁膜210が形成された基板200と、ゲート絶縁膜210上の一部の領域に形成されたフローティングゲート220と、上記した本発明の好ましい実施の形態によって形成された誘電膜260と、誘電膜260の上に形成されたコントロールゲート270とを備えている。ここで、誘電膜260は、上記した実施の形態と同じ構造、すなわち、同じ物質で形成された第1誘電膜230及び第3誘電膜250と、これらとは異なる物質であり、これらの間に挿入された第2誘電膜240とからなる。ここで、誘電膜260は、上記した実施の形態と同じ構成を有しているため、誘電膜260の詳細に関する説明は省略する。
また、図8に示している不揮発性メモリ素子の製造方法は、次の通りである。まず、基板200の上の一部にゲート絶縁膜210を形成した後、ゲート絶縁膜210の上にフローティングゲート220を形成する。そして、フローティングゲート220の上に、本発明の好ましい実施の形態によって誘電膜260を形成した後、誘電膜260の上にコントロールゲート270を形成する。
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で上記した実施の形態を様々に変更することが可能であり、それらも本発明の技術的範囲に属する。
10、130、230 第1誘電膜
20、140、240 第2誘電膜
30、150、250 第3誘電膜
50、160、260 誘電膜
100、200 基板
110 層間絶縁膜
120 下部電極
170 上部電極
210 ゲート絶縁膜
220 フローティングゲート
270 コントロールゲート
20、140、240 第2誘電膜
30、150、250 第3誘電膜
50、160、260 誘電膜
100、200 基板
110 層間絶縁膜
120 下部電極
170 上部電極
210 ゲート絶縁膜
220 フローティングゲート
270 コントロールゲート
Claims (41)
- 少なくとも25の比誘電率を有する第1誘電膜と、
該第1誘電膜よりも結晶化率が低い物質を用いて前記第1誘電膜の上に形成された第2誘電膜と、
前記第1誘電膜と同じ物質を用いて前記第2誘電膜の上に形成された第3誘電膜と
を備えることを特徴とする誘電膜。 - 前記第1誘電膜及び第3誘電膜が、それぞれ結晶化しない厚さに形成されることを特徴とする請求項1に記載の誘電膜。
- 結晶化しない前記厚さが、10Å〜70Åであることを特徴とする請求項2に記載の誘電膜。
- 前記第1誘電膜及び第3誘電膜が、ZrO2、HfO2、La2O3及びTa2O5からなる群の中から選択される何れかの物質からなることを特徴とする請求項2に記載の誘電膜。
- 前記第1〜第3誘電膜の全体の厚さが、70Å〜100Åであることを特徴とする請求項4に記載の誘電膜。
- 前記第1誘電膜及び第3誘電膜の各々が、35Å〜45Åの厚さに形成されることを特徴とする請求項5に記載の誘電膜。
- 前記第2誘電膜が、同じ温度において前記第1誘電膜よりも結晶化率が低い物質からなることを特徴とする請求項1に記載の誘電膜。
- 前記第2誘電膜が、前記第1誘電膜よりも低い比誘電率を有することを特徴とする請求項1に記載の誘電膜。
- 前記第2誘電膜が、少なくとも900℃の温度で結晶化する物質からなることを特徴とする請求項8に記載の誘電膜。
- 前記第2誘電膜が、Al2O3、SiO2及びTa2O5からなる群の中から選択される何れかの物質で形成されることを特徴とする請求項1または7に記載の誘電膜。
- 前記第2誘電膜が、3Å〜10Åの厚さに形成されることを特徴とする請求項1、5、7、8及び9のうちの何れか1項に記載の誘電膜。
- 少なくとも25の比誘電率を有する第1誘電膜を形成する第1ステップと、
前記第1誘電膜の上に前記第1誘電膜よりも結晶化率が低い第2誘電膜を形成する第2ステップと、
前記第2誘電膜の上に前記第1誘電膜と同じ物質の第3誘電膜を形成する第3ステップと
を含むことを特徴とする誘電膜の形成方法。 - 前記第1誘電膜及び第3誘電膜が、それぞれ結晶化しない厚さに形成されることを特徴とする請求項12に記載の誘電膜の形成方法。
- 結晶化しない前記厚さが、10Å〜70Åとすることを特徴とする請求項13に記載の誘電膜の形成方法。
- 前記第1誘電膜及び第3誘電膜が、ZrO2、HfO2、La2O3及びTa2O5からなる群の中から選択される何れかの物質で形成されることを特徴とする請求項13に記載の誘電膜の形成方法。
- 前記第1誘電膜及び第3誘電膜の各々が、35Å〜45Åの厚さに形成されることを特徴とする請求項15に記載の誘電膜の形成方法。
- 前記第1誘電膜を形成する前記第1ステップ及び前記第3誘電膜を形成する前記第3ステップが、単原子層蒸着法または化学気相蒸着法を利用するステップであることを特徴とする請求項13に記載の誘電膜の形成方法。
- 前記第1誘電膜を形成する第1ステップ及び前記第3誘電膜を形成する前記第3ステップが、Zrソースガスとして、Zr(O−tBu)4、Zr[N(CH3)2]4、Zr[N(C2H5)(CH3)]4、Zr[N(C2H5)2]4、Zr(tmhd)4、Zr(OiC3H7)3(tmhd)、Zr(OtBu)4及びZr(OtBu)(C2H5CH3)3からなる群の中から選択される何れかのガスを利用するステップであることを特徴とする請求項15〜17の何れか1項に記載の誘電膜の形成方法。
- 単原子層蒸着法を利用して前記第1誘電膜を形成する前記第1ステップ及び前記第3誘電膜を形成する前記第3ステップが、酸化反応ガスとして、H2O、O3及び酸素プラズマからなる群の中から選択される何れかのガスを利用するステップであることを特徴とする請求項17に記載の誘電膜の形成方法。
- 単原子層蒸着法を利用して前記第1誘電膜を形成する前記第1ステップ及び前記第3誘電膜を形成する前記第3ステップが、未反応ガスを除去するためのパージガスとして、N2またはArを利用するステップであることを特徴とする請求項17に記載の誘電膜の形成方法。
- 前記第2誘電膜が、同じ温度において前記第1誘電膜よりも結晶化率が低い物質で形成されることを特徴とする請求項12に記載の誘電膜の形成方法。
- 前記第2誘電膜が、前記第1誘電膜よりも低い比誘電率を有することを特徴とする請求項12に記載の誘電膜の形成方法。
- 前記第2誘電膜が、少なくとも900℃の温度で結晶化する物質で形成されることを特徴とする請求項22に記載の誘電膜の形成方法。
- 前記第2誘電膜が、Al2O3、SiO2及びTa2O5からなる群の中から選択される何れかの物質で形成されることを特徴とする請求項12または21に記載の誘電膜の形成方法。
- 前記第2誘電膜が、3Å〜10Åの厚さに形成されることを特徴とする請求項12、21、22及び23のうち何れか1項に記載の誘電膜の形成方法。
- 前記第2誘電膜を形成する前記第2ステップが、単原子層蒸着法を利用して行われるステップであることを特徴とする請求項21〜23のうち何れか1項に記載の誘電膜の形成方法。
- 単原子層蒸着法を利用して前記第2誘電膜を形成する前記第2ステップが、酸化反応ガスとして、H2O、O3及び酸素プラズマからなる群の中から選択される何れかのガスを利用するステップであることを特徴とする請求項26に記載の誘電膜の形成方法。
- 単原子層蒸着法を利用して前記第2誘電膜を形成する前記第2ステップが、未反応ガスを除去するためのパージガスとして、N2またはArを利用するステップであることを特徴とする請求項26に記載の誘電膜の形成方法。
- 前記第1〜第3誘電膜を形成する前記第1〜第3ステップが、全て同じチャンバ内で実施されることを特徴とする請求項12、13、17、21及び22のうち何れか1項に記載の誘電膜の形成方法。
- 同じ前記チャンバ内において前記第1〜第3誘電膜を形成する前記第1〜第3ステップが、200℃〜350℃の工程温度で実施されることを特徴とする請求項29に記載の誘電膜の形成方法。
- 前記第1誘電膜を形成する前記第1ステップ及び前記第3誘電膜を形成する前記第3ステップが、第1チャンバにおいて実施され、
前記第2誘電膜を形成する前記第2ステップが、前記第1チャンバと異なる第2チャンバにおいて実施されることを特徴とする請求項12、13、17、21及び22のうち何れか1項に記載の誘電膜の形成方法。 - 下部電極が形成された基板と、
前記下部電極の上に形成された、請求項1〜9の何れか1項に記載の誘電膜と、
該誘電膜の上に形成された上部電極と
を備えることを特徴とする半導体メモリ素子。 - 前記下部電極が、ドープドポリシリコン、TiN、Ru、RuO2、Pt、Ir、IrO2、RuTiN、HfN及びZrNからなる群の中から選択される何れかの物質で形成されていることを特徴とする請求項32に記載の半導体メモリ素子。
- 前記上部電極が、ドープドポリシリコン、TiN、Ru、RuO2、Pt、Ir、IrO2及びRuTiNからなる群の中から選択される何れかの物質で形成されていることを特徴とする請求項32に記載の半導体メモリ素子。
- 下部電極が形成された基板を準備するステップと、
前記下部電極の上に、請求項12、13、17、21、22及び23のうち何れか1項に記載の誘電膜の形成方法を利用して誘電膜を形成するステップと、
前記誘電膜の上に上部電極を形成するステップと
を含むことを特徴とする半導体メモリ素子の製造方法。 - 前記下部電極が、ドープドポリシリコン、TiN、Ru、RuO2、Pt、Ir、IrO2、RuTiN、HfN及びZrNからなる群の中から選択される何れかの物質で形成されることを特徴とする請求項35に記載の半導体メモリ素子の製造方法。
- 前記下部電極が、スパッタリング法、化学気相蒸着法及び単原子層蒸着法のうちの何れかの方法を利用して形成されることを特徴とする請求項35に記載の半導体メモリ素子の製造方法。
- 前記上部電極が、ドープドポリシリコン、TiN、Ru、RuO2、Pt、Ir、IrO2及びRuTiNからなる群の中から選択される何れかの物質で形成されることを特徴とする請求項35に記載の半導体メモリ素子の製造方法。
- 前記上部電極が、スパッタリング法、化学気相蒸着法及び単原子層蒸着法のうちの何れかの方法を利用して形成される請求項35に記載の半導体メモリ素子の製造方法。
- 基板上に形成されたゲート絶縁膜と、
該ゲート絶縁膜の上に形成されたフローティングゲートと、
該フローティングゲートの上に形成された、請求項1〜9のうち何れか1項に記載の誘電膜と、
該誘電膜の上に形成されたコントロールゲートと
を備えることを特徴とする半導体メモリ素子。 - 基板上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜の上にフローティングゲートを形成するステップと、
前記フローティングゲートの上に、請求項12、13、17、21、22及び23のうち何れか1項に記載の誘電膜の形成方法を利用して誘電膜を形成するステップと、
前記誘電膜の上にコントロールゲートを形成するステップと
を含むことを特徴とする半導体メモリ素子の製造方法。
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