JP2007067447A - 縦型超接合半導体素子 - Google Patents
縦型超接合半導体素子 Download PDFInfo
- Publication number
- JP2007067447A JP2007067447A JP2006326461A JP2006326461A JP2007067447A JP 2007067447 A JP2007067447 A JP 2007067447A JP 2006326461 A JP2006326461 A JP 2006326461A JP 2006326461 A JP2006326461 A JP 2006326461A JP 2007067447 A JP2007067447 A JP 2007067447A
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- buried region
- resistance layer
- impurity concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 239000012535 impurity Substances 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 230000015556 catabolic process Effects 0.000 abstract description 20
- 230000009467 reduction Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 178
- 238000009792 diffusion process Methods 0.000 description 28
- 238000000034 method Methods 0.000 description 23
- 238000009826 distribution Methods 0.000 description 22
- 239000002344 surface layer Substances 0.000 description 14
- 238000010438 heat treatment Methods 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000006185 dispersion Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- -1 Boron ion Chemical class 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000007429 general method Methods 0.000 description 2
- 125000004437 phosphorous atom Chemical group 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000009377 nuclear transmutation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【解決手段】オン状態では電流を流すとともに、オフ状態では空乏化する半導体基体領域32と低抵抗層31との間に低抵抗層31と同じ導電型で、かつ不純物濃度が低いn-高抵抗層32aを設ける。
【選択図】 図1
Description
なお本発明の発明者らは、オン状態では電流を流すとともに、オフ状態では空乏化する並列pn層からなるドリフト層を備える半導体素子を超接合半導体素子と称することとした。
以上のような状況に鑑み本発明の目的は、オン抵抗と耐圧とのトレードオフ関係を大幅に緩和させて、高耐圧でありながらオン抵抗の低減による電流容量の増大が可能な超接合半導体素子、およびその簡易で量産性良く製造し得る製造方法を提供することにある。
また、第二導電型領域が高抵抗層によって低抵抗層から分離されていることとしてもよい。
また、第一の主面側に少なくとも1つの第二導電型のベース領域と、少なくとも1つの第一導電型の表面領域と、ベース領域内の第一導電型のソース領域と、ソース領域と表面領域との間のベース領域表面にゲート絶縁膜を介して設けられたゲート電極を有し、前記表面領域の不純物濃度が第一導電型領域の不純物濃度より高いこととする。
これらのようにすれば、オフ状態では半導体基体領域を空乏化させられるので、並列pn層からなる半導体基体領域の不純物濃度を高めることができて、オン状態でのオン抵抗を低減できる。
従って、次の効果を奏する。
高抵抗層が電位分担をするので、その分耐圧を高めることができる。また、並列pn層からなる半導体基体領域の空乏化を容易にして、それらの領域の不純物濃度の高濃度化を可能にしたこと、およびそのことにより並列pn層からなる半導体基体領域の厚さを薄くできることにより、例えば実施例に示した80%減というようなオン電圧の大幅な低減、オン電圧と耐圧とのトレードオフ特性の改善を可能にした。
[実施例1]
図1は、本発明の実施例1に係る縦型の超接合MOSFETの部分断面図、図2(a)は、図1中のA−A線に沿って切断した状態を示す平面図、図2(b)は、図1中のB−B線に沿って切断した状態を示す平面図である。
本実施例1の超接合MOSFETと、例えば図20に示した従来の超接合MOSFETとの違いは、特にドリフト層32の形成方法およびその結果としてのドリフト層32の構造にある。すなわち、ドリフト層32のn埋め込み領域32bとp埋め込み領域32cとが不純物の拡散により形成されているため、ドリフト層32内に拡散にともなう不純物濃度分布を有する点である。
n+ ドレイン層31となる低抵抗のn型のサブストレート上に、エピタキシャル法によりn- 高抵抗層32aを成長させる[図4(a)]。この厚さをl0 とする。本実施例ではl0 を4μmとした。
次いでフォトレジストのマスクパターン4を形成し、燐(以下Pと記す)イオン5を注入する[同図(c)]。加速電圧は50keV、ドーズ量は1×1013cm-2とする。6は注入されたP原子である。
熱処理して注入された不純物を拡散させ、n埋め込み領域32bとp埋め込み領域32cとを形成する[図5(a)]。本実施例の場合1150℃、5時間の熱処理をおこなった。この熱処理により、不純物は約3μm拡散し、n埋め込み領域32bとp埋め込み領域32cとがそれぞれ接続した。イオン注入時のマスクの形状および不純物のドーズ量および熱処理時間によって、最終的な埋め込み領域32b、32cの形状は変えられる。
この後、熱酸化によりゲート絶縁膜35を形成し、減圧CVD法により多結晶シリコン膜を堆積し、フォトリソグラフィによりゲート電極層36とする。更に絶縁膜39を堆積し、フォトリソグラフィにより窓開けをおこない、アルミニウム合金の堆積、パターン形成によりソース電極37、ドレイン電極38および図示されないゲート電極の形成を経て図1のような縦型MOSFETが完成する。
図6は、本発明の実施例1の超接合MOSFETの変形例の部分断面図である。これは、図4(d)の不純物イオン注入およびエピタキシャル成長後の熱処理時間を長時間おこなったものである。熱処理時間を長くしたため、n- 高抵抗層32aは消滅して隣接するn埋め込み領域32bとp埋め込み領域32cとがほぼ全面で接し、その境界はほぼ平面になっている。そのため断面図においてはn埋め込み領域32bとp埋め込み領域32cとの境界は直線として表される。
いずれの配置を採用した場合でも、拡散のための熱処理時間を長くすれば、n埋め込み領域32bとp埋め込み領域32cとの接触する面積が次第に増して行き、n- 高抵抗層32aは次第に少なくなって、遂には消滅する。
[実施例2]
図13は、本発明の実施例2にかかる超接合MOSFETの部分断面図である。
実施例1の超接合MOSFETのように、n埋め込み領域とp埋め込み領域とのための不純物導入を必ずしも同じ深さに形成しなければならない訳ではなく、本実施例のようにn埋め込み領域42bとp埋め込み領域42cとを別の深さに形成しても良い。
平面的なパターンとしては、実施例1と同様にストライプ状、格子状、分散配置等とすることができる。以後の実施例でも同様である。
[実施例3]
図14は、本発明の実施例3にかかるトレンチゲートを持つ超接合UMOSFETの部分断面図である。
n埋め込み領域52b、p埋め込み領域52cは容易に空乏化されるため、不純物濃度を高くできることと、そのことによりドリフト層52の厚さを薄くできることにより、オン電圧の大幅な低減、オン電圧と耐圧とのトレードオフ特性の改善が可能となる。そして、エピタキシャル成長と不純物の拡散という極く一般的な方法で、容易にオン抵抗と耐圧とのトレードオフ特性が改善された超接合UMOSFETを製造できる。
[実施例4]
図15は、本発明の実施例4にかかる超接合IGBTの部分断面図である。
p+ ドレイン層61aは低抵抗のp型サブストレートを使用し、その上にn+ バッファ層61bとなるエピタキシャル層、更にドレイン層62をエピタキシャル成長と不純物の拡散により形成すれば良い。
[実施例5]
図16は、本発明の実施例5にかかる超接合ダイオードの部分断面図である。
本実施例5の超接合ダイオードにおいても、n埋め込み領域72b、p埋め込み領域72cは実施例1とほぼ同じディメンジョンと不純物濃度を持ち、逆バイアス電圧の印加に際して、ドリフト層72が空乏化して耐圧を負担するものである。
製造方法は、図4(a)〜(d)までを実施例1と同様におこなった後、イオン注入および拡散によるp+ アノード層73の形成、カソード電極77、アノード電極78の形成をおこなう。
[実施例6]
図17は、本発明の実施例6にかかる超接合ダイオードの部分断面図である。
図16の超接合ダイオードとの違いは、ドリフト層82である。ドリフト層82は、n- 高抵抗層82a、n埋め込み領域82b、p埋め込み領域82cとからなるが、その不純物濃度の最も高い面が、n+ カソード層81、p+ アノード層83に接している。このような構造とすることもできる。
実施例5の超接合ダイオードと同様にオン電圧の大幅な低減、オン電圧と耐圧とのトレードオフの改善が可能となる。
[実施例7]
図18は、本発明の実施例7にかかる超接合ショットキーダイオードの部分断面図である。
図18において、91は低抵抗のn+ カソード層、92は、n- 高抵抗層92a、n埋め込み領域92b、p埋め込み領域92cからなるドリフト層である。表面層には、n- 高抵抗層92aが残され、一部p埋め込み領域92cが露出していて、n- 高抵抗層92aとショツトキーバリアを形成するショットキー電極98が設けられる。n+ カソード層91の裏面側に接触してカソード電極97が設けられている。
n埋め込み領域92b、p埋め込み領域92cは容易に空乏化されるため、不純物濃度を高くできることと、そのことによりドリフト層92の厚さを薄くできることにより、オン電圧の大幅な低減、オン電圧と耐圧とのトレードオフ特性の改善が可能となる。
このように極めて一般的な技術であるエピタキシャル成長と不純物の拡散により、容易に高耐圧、低オン電圧の超接合ショットキーダイオードを製造できる。
2 ほう素イオン
3 ほう素原子
5 燐イオン
6 燐原子
11、21、31、41、51 n+ ドレイン層
12 n- ドリフト層
13a、23a、33a、43a、53a pベース領域
14、24、34、44、54 n+ ソース領域
15、25、35、45、55 ゲート絶縁膜
16、26、36、46、56 ゲート電極層
17、27、37、47、57 ソース電極
18、28、38、48、58 ドレイン電極
22 ドリフト層
22a nドリフト領域
22b pドリフト領域
32、42、52、62、72、82、92 半導体基体領域またはドリフト層
32a、42a、52a、62a、72a、82a、92a n- 高抵抗層
32b、42b、52b、62b、72b、82b、92b n埋め込み領域
32c、42c、52c、62c、72c、82c、92c p埋め込み領域
32d、42d nチャネル領域
33b、43b、53b p+ ウェル領域
39、59 絶縁膜
61a p+ ドレイン層
61b n+ バッファ層
71、81、91 n+ カソード層
73、83 アノード層
77、97 カソード電極
78 アノード電極
98 ショットキー電極
Claims (5)
- 第一と第二の主面と、第一と第二の主面間に第一導電型の低抵抗層と、オン状態では電流が流れ、オフ状態では空乏化する第一導電型領域と第二導電型領域とを主面と平行方向に交互に配置した並列pn層からなる半導体基体領域とを備える縦型超接合半導体素子において、前記並列pn層からなる半導体基体領域と低抵抗層との間に、該低抵抗層と同じ導電型でかつ不純物濃度の低い高抵抗層を有することを特徴とする縦型超接合半導体素子。
- 第一導電型領域が高抵抗層によって低抵抗層に接続されていることを特徴とする請求項1に記載の縦型超接合半導体素子。
- 第二導電型領域が高抵抗層によって低抵抗層から分離されていることを特徴とする請求項1に記載の縦型超接合半導体素子。
- 第一の主面側に少なくとも1つの第二導電型のベース領域と、少なくとも1つの第一導電型の表面領域と、ベース領域内の第一導電型のソース領域と、ソース領域と表面領域との間のベース領域表面にゲート絶縁膜を介して設けられたゲート電極を有し、前記表面領域の不純物濃度が第一導電型領域の不純物濃度より高いことを特徴とする請求項1に記載の縦型超接合半導体素子。
- ベース領域の表面に高不純物濃度の第二導電型ウエル領域を有することを特徴とする請求項4に記載の縦型超接合半導体素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006326461A JP4844371B2 (ja) | 2006-12-04 | 2006-12-04 | 縦型超接合半導体素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006326461A JP4844371B2 (ja) | 2006-12-04 | 2006-12-04 | 縦型超接合半導体素子 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20926798A Division JP3988262B2 (ja) | 1998-07-24 | 1998-07-24 | 縦型超接合半導体素子およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007067447A true JP2007067447A (ja) | 2007-03-15 |
JP4844371B2 JP4844371B2 (ja) | 2011-12-28 |
Family
ID=37929208
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006326461A Expired - Lifetime JP4844371B2 (ja) | 2006-12-04 | 2006-12-04 | 縦型超接合半導体素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4844371B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012060017A (ja) * | 2010-09-10 | 2012-03-22 | Toshiba Corp | 電力用半導体装置及びその製造方法 |
KR101190007B1 (ko) | 2010-12-28 | 2012-10-12 | (주) 트리노테크놀로지 | 반도체 소자 및 그 수퍼정션 구조 형성 방법 |
JP2017037997A (ja) * | 2015-08-11 | 2017-02-16 | 富士電機株式会社 | 半導体素子及び半導体素子の製造方法 |
CN113488389A (zh) * | 2021-06-07 | 2021-10-08 | 西安电子科技大学 | 一种沟槽栅双层超结vdmosfet半导体器件及其制备方法 |
CN113871455A (zh) * | 2021-09-28 | 2021-12-31 | 上海华虹宏力半导体制造有限公司 | 半导体结构及其形成方法 |
CN113937156A (zh) * | 2021-10-11 | 2022-01-14 | 上海华虹宏力半导体制造有限公司 | 半导体结构及其形成方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH077154A (ja) * | 1993-03-25 | 1995-01-10 | Siemens Ag | パワーmosfet |
JPH09191109A (ja) * | 1995-11-06 | 1997-07-22 | Toshiba Corp | 半導体装置 |
WO1997029518A1 (de) * | 1996-02-05 | 1997-08-14 | Siemens Aktiengesellschaft | Durch feldeffekt steuerbares halbleiterbauelement |
JP2001501042A (ja) * | 1997-07-17 | 2001-01-23 | シーメンス アクチエンゲゼルシヤフト | 縦形パワーmosfet |
-
2006
- 2006-12-04 JP JP2006326461A patent/JP4844371B2/ja not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH077154A (ja) * | 1993-03-25 | 1995-01-10 | Siemens Ag | パワーmosfet |
JPH09191109A (ja) * | 1995-11-06 | 1997-07-22 | Toshiba Corp | 半導体装置 |
WO1997029518A1 (de) * | 1996-02-05 | 1997-08-14 | Siemens Aktiengesellschaft | Durch feldeffekt steuerbares halbleiterbauelement |
JP2001501042A (ja) * | 1997-07-17 | 2001-01-23 | シーメンス アクチエンゲゼルシヤフト | 縦形パワーmosfet |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012060017A (ja) * | 2010-09-10 | 2012-03-22 | Toshiba Corp | 電力用半導体装置及びその製造方法 |
KR101190007B1 (ko) | 2010-12-28 | 2012-10-12 | (주) 트리노테크놀로지 | 반도체 소자 및 그 수퍼정션 구조 형성 방법 |
JP2017037997A (ja) * | 2015-08-11 | 2017-02-16 | 富士電機株式会社 | 半導体素子及び半導体素子の製造方法 |
CN113488389A (zh) * | 2021-06-07 | 2021-10-08 | 西安电子科技大学 | 一种沟槽栅双层超结vdmosfet半导体器件及其制备方法 |
CN113871455A (zh) * | 2021-09-28 | 2021-12-31 | 上海华虹宏力半导体制造有限公司 | 半导体结构及其形成方法 |
CN113871455B (zh) * | 2021-09-28 | 2023-08-18 | 上海华虹宏力半导体制造有限公司 | 半导体结构及其形成方法 |
CN113937156A (zh) * | 2021-10-11 | 2022-01-14 | 上海华虹宏力半导体制造有限公司 | 半导体结构及其形成方法 |
CN113937156B (zh) * | 2021-10-11 | 2023-07-04 | 上海华虹宏力半导体制造有限公司 | 半导体结构及其形成方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4844371B2 (ja) | 2011-12-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3988262B2 (ja) | 縦型超接合半導体素子およびその製造方法 | |
US10529848B2 (en) | Insulated-gate semiconductor device and method of manufacturing the same | |
JP4447065B2 (ja) | 超接合半導体素子の製造方法 | |
US7253476B2 (en) | Semiconductor device with alternating conductivity type layer and method of manufacturing the same | |
KR102204272B1 (ko) | 게이트 트렌치들 및 매립된 종단 구조체들을 갖는 전력 반도체 디바이스들 및 관련 방법들 | |
JP6801323B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2003324196A (ja) | 縦型mosfetとその製造方法 | |
JP2013084905A (ja) | 縦型半導体素子を備えた半導体装置 | |
JP6345378B1 (ja) | 半導体装置 | |
JP2009088005A (ja) | 半導体装置およびその製造方法 | |
US11322607B2 (en) | Semiconductor device | |
JP4844371B2 (ja) | 縦型超接合半導体素子 | |
JP4867131B2 (ja) | 半導体装置およびその製造方法 | |
JP2002083962A (ja) | 半導体素子およびその製造方法 | |
TWI741185B (zh) | 半導體裝置及半導體裝置之製造方法 | |
JP7403401B2 (ja) | 半導体装置 | |
JP6005903B2 (ja) | 半導体装置の製造方法 | |
JP4710822B2 (ja) | 超接合半導体素子 | |
JP7332543B2 (ja) | 半導体装置 | |
JP6972680B2 (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
JP2022067972A (ja) | 半導体装置および半導体装置の製造方法 | |
US20240088221A1 (en) | Semiconductor device | |
JP2007096344A (ja) | 超接合半導体素子の製造方法 | |
JP2023042402A (ja) | 半導体装置 | |
JP2021040041A (ja) | 超接合半導体装置および超接合半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20081216 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101214 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110210 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110913 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110926 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141021 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |