JP4710822B2 - 超接合半導体素子 - Google Patents
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Description
なお本発明の発明者らは、オン状態では電流を流すとともに、オフ状態では空乏化する並列pn層からなるドリフト層を備える半導体素子を超接合半導体素子と称することとした。
以上のような状況に鑑み本発明の目的は、順電圧やオン抵抗と耐圧とのトレードオフ関係を大幅に緩和させて、高耐圧でありながら順電圧やオン抵抗の低減による電流容量の増大が可能な超接合半導体素子の簡易で量産性良く製造し得る製造方法、およびその製造方法による超接合半導体素子を提供することにある。
また、第一導電型低不純物濃度層の厚さtn が第二導電型仕切り領域の深さより小さいこととする。
また、主面が(110)面であることとする。
第二導電型仕切り領域の深さが第一導電型ドリフト領域の深さより深いものとする。第二導電型仕切り領域の深さが、第一導電型ドリフト領域の深さより浅い場合には、第二導電型仕切り領域の下方に第一導電型の領域が残ることになり、残った第一導電型領域が完全に空乏化されず、耐圧が低下する恐れがある。
第二導電型仕切り領域の深さを極端に第一導電型ドリフト領域の深さより大きくすることは無駄である。
第二導電型仕切り領域の下方に不純物濃度の低い第一導電型低不純物濃度層を有するもの、第一導電型低不純物濃度層の厚さtn が第二導電型仕切り領域の接合深さyp より小さいものとする。
主面を(110)面とすれば、イオン注入の際のチャネリング現象を利用して、同じ加速電圧で通常の2倍以上の深さにイオン注入できる。
他の一方の領域となる層は、エピタキシャル成長や、表面からの拡散層とすることができ、また、両方の領域をイオン注入により形成することもできる。従って、次の効果を奏する。
本発明は、特に電力用の半導体素子において電力損失の劇的な低減を可能にした革新的な素子を実現するものである。
[実施例1]
図1(a)は、本発明の実施例1の超接合ダイオードの主要部の部分断面図である。図に示した部分の他に周縁部に耐圧を担う部分があるが、その部分は一般的な半導体素子と同様のガードリング構造やフィールドプレート構造でよいので、ここでは省略する。
逆バイアス時には、空乏層がnドリフト領域22aとp仕切り領域22bとの並列pn層に広がり、空乏化することにより、耐圧を保持できる。特にnドリフト領域22aとp仕切り領域22bとを交互に形成することにより、nドリフト領域22aおよびp仕切り領域22b間のpn接合から空乏層が、nドリフト領域22aおよびp仕切り領域22bの幅方向に広がり、しかも両側のp仕切り領域22bおよびnドリフト領域22aから空乏層が広がるので空乏化が非常に早まる。従って、nドリフト領域22aの不純物濃度を高めることができる。
n+ カソード層21となる低抵抗のn型のサブストレート上に、エピタキシャル法によりnドリフト領域22aを成長させる[図3(a)]。
CVD法によりタングステン膜を厚さ約3μmに堆積し、フォトリソグラフィにより第一マスク1を形成する[同図(b)]。イオン注入においては、マスクの幅より広い原子分布となるので、予め考慮する必要がある。
第一マスク1を除去した後、p+ アノード領域23を形成するためのBイオン2aを注入する[同図(c)]。加速電圧は100keV、ドーズ量は3×1015cm-2とした。
p仕切り領域22b形成のためのイオン注入時の最高加速電圧を高くし、しかも加速電圧を連続的に変化させたために、p仕切り領域22bとnドリフト領域22aとの間のpn接合は、深くて滑らかな接合面となる。
本実施例1の超接合ダイオードにおいては、nドリフト領域22aとp仕切り領域22bとは、ほぼ同じディメンジョンと不純物濃度を持ち、逆バイアス電圧の印加に際して、ドリフト層22が空乏化して耐圧を担うものである。
更にnドリフト領域22aの幅を狭くし、不純物濃度を高くすれば、より一層の動作抵抗の低減、および動作抵抗と耐圧とのトレードオフ関係の改善が可能である。
実施例1の超接合ダイオードと異なっている点は、p仕切り領域22bの深さyp がnドリフト領域22aの深さyn より深くなっている点である。
もし仮にp仕切り領域22bの深さyp が、nドリフト領域22aの深さyn より浅い場合には、p仕切り領域22bの下方にnドリフト領域22aが残ることになり、残ったnドリフト領域22aが完全に空乏化されず、耐圧が低下する恐れがある。従って、図のようにp仕切り領域22bの深さyp がnドリフト領域22aの深さyn より深くなるようにし、n+ カソード層21に達するようにするのが良い。
p仕切り領域22bの深さyp を深くするには、イオン注入の際の加速電圧を高くすれば良い。イオン注入の加速電圧を高めて、更に高耐圧のダイオードを造ることもできる。
また全く同様にして、p仕切り領域22aをエピタキシャル法により形成し、そこへドナー不純物をイオン注入してnドリフト領域22bを形成することもできる。
[実施例2]
図4は、本発明の実施例2の超接合ダイオードの部分断面図である。
図4において、p仕切り領域32bとnドリフト領域32aとの境界は、曲線(三次元的には曲面)となっている。
図5は、図4中のD−D線に沿っての不純物濃度分布図、である。縦軸は対数表示した不純物濃度である。図5においては、p+ アノード領域33に続きイオン注入された離散的な不純物源からの拡散によるp仕切り領域32bの濃度分布が見られ、更に低抵抗のn+ カソード層31が現れている。nドリフト領域32aはエピタキシャル層であるからほぼ均一な不純物濃度であり、実施例1の図2(c)と同様の不純物分布となる。
この場合も、極めて一般的な技術であるエピタキシャル成長、イオン注入および拡散により、容易に高耐圧、低順電圧の超接合ダイオードが製造できる。低耐圧の半導体装置で、ドリフト層が浅くて良いときは、多重イオン注入をおこなわなくても、一回のイオン注入でドリフト層を形成できる場合もある。
図1(b)のような超接合ダイオードを別の製造方法で造ることもできる。
図6(a)ないし(e)は、実施例3の超接合ダイオードの製造方法を説明するための工程順の断面図である。以下図面に沿って説明する。
高抵抗のn型ウェハに一方の表面から深い拡散をおこないn+ カソード層41を形成する。42cは高抵抗のn- 高抵抗層である。[図6(a)]。両面から拡散をおこなった後、一方を除去しても良い。
第一マスク1を除去した後、同様にして第二マスク4を形成し、Bイオン2aをイオン注入する[同図(c)]。加速電圧は100keV〜10MeV間を連続的に変化させ、均等に約2×1016cm-3になるようにする。
1000℃で1時間熱処理してイオン注入した不純物を活性化し、欠陥をアニールし、nドリフト領域42a、p仕切り領域42b、p+ アノード領域43の各領域を形成する[同図(e)]。n- 高抵抗層42cはダイオード中央部では残らず、周縁の耐圧保持部分のみに残ることになる。この後、カソード電極、アノード電極の形成をおこないプロセスを完了する。
本実施例3の超接合ダイオードにおいても、nドリフト領域42aとp仕切り領域42bとは、ほぼ同じディメンジョンと不純物濃度を持ち、逆バイアス電圧の印加に際して、ドリフト層42が空乏化して耐圧を担う。
図1(a)のようにnドリフト領域42aとp仕切り領域42bとをほぼ同じ深さにイオン注入しても良いし、また実施例2のようにイオン注入を離散的な加速電圧でおこなうこともできる。
図7は、本発明の実施例4の超接合ダイオードの部分断面図である。
図7において、51は低抵抗のn+ カソード層、52はnドリフト領域52aとp仕切り領域52bとからなるドリフト層である。表面層にはp+ アノード領域53が形成されている。p+ アノード領域53に接触してアノード電極58が、n+ カソード層51に接触してカソード電極57が設けられている。
図9(a)ないし(e)は、本実施例4の超接合ダイオードの製造方法を説明するための工程順の断面図である。以下図面に沿って説明する。
1250℃で約10時間の拡散をおこなって、n+ カソード層51に達するようにnドリフト領域52aを形成する[同図(b)]。従って、n- 高抵抗層52cはダイオード中央部では残らず、周縁の耐圧保持部分のみに残ることになる。
第一マスク1を除去し、pアノード領域53形成のためのBイオン2aを選択的に注入する[同図(d)]。
例えば、300Vクラスのダイオードとしては、各部の寸法および不純物濃度等は次のような値をとる。n+ カソード層11の表面不純物濃度3×1020cm-3、拡散深さ200μm、nドリフト領域12aの幅3μm、表面不純物濃度1×1017cm-3、拡散深さ10μm、p仕切り領域12bの幅3μm、平均不純物濃度2×1016cm-3、p+ アノード領域13の拡散深さ1μm、表面不純物濃度5×1019cm-3である。
全く同様にして、p仕切り領域52bを拡散により形成し、そこへドナー不純物をイオン注入してnドリフト領域52aを形成することもできる。
n- 高抵抗領域52cは、n+ カソード層51となる低抵抗サブストレート上にエピタキシャル成長により形成したエピタキシャルウェハを用いても良い。
[実施例5]
図10は、本発明の実施例5の超接合ダイオードの部分断面図である。
図1(b)の断面図と同じように見えるが、製造方法が異なっているため半導体内部の構造が異なっている。すなわち、本実施例5の超接合ダイオードでは、nドリフト領域62aおよびp仕切り領域62bが共に表面からの不純物拡散による分布を有している。
高抵抗のn型ウェハに一方の表面から深い拡散をおこないn+ カソード層61を形成する。62cは高抵抗のn- 高抵抗層である。[図12(a)]。
そのn- 高抵抗層62cの表面に酸化膜の第一マスク5を形成し、Bイオン2aを注入する[同図(b)]。2bは注入されたB原子である。加速電圧は100keV、ドーズ量は7×1012cm-2である。
1200℃で約50時間熱処理して、n+ カソード層61に達するようにnドリフト領域62aおよびp仕切り領域62bを形成する。従って、n- 高抵抗層62cはダイオード中央部では残らず、周縁の耐圧保持部分のみに残ることになる。その後、pアノード領域63形成のためのBイオン2aを注入する[同図(d)]。
このような極めて一般的な技術であるエピタキシャル成長、イオン注入および拡散により、容易に高耐圧、低順電圧の超接合ダイオードが製造できる。
これまでの実施例は、最も簡単な構造のダイオードとしたが、図13は、本発明の実施例6の超接合ショットキーバリアダイオード(SBD)の部分断面図である。
nドリフト領域72a、p仕切り領域72bの幅および深さ等については、実施例1と同様である。
n埋め込み領域72b、p埋め込み領域72cは容易に空乏化されるため、不純物濃度を高くできることと、そのことによりドリフト層72の厚さを薄くできることにより、順電圧の大幅な低減、順電圧と耐圧とのトレードオフ特性の改善が可能となる。
図15は、本発明の実施例7にかかる超接合MOSFETの部分断面図である。
図15において、81は低抵抗のn+ ドレイン層、82はnドリフト領域82a、p仕切り領域82bとからなる並列pn層のドリフト層である。表面層には、nドリフト領域82aに接続してnチャネル領域82dが、p仕切り領域82bに接続してpウェル領域83aがそれぞれ形成されている。pウェル領域83aの内部にn+ ソース領域84が形成されている。n+ ソース領域84とnチャネル領域82dとに挟まれたpウェル領域83aの表面上には、ゲート絶縁膜85を介してゲート電極層86が、また、n+ ソース領域84とpウェル領域73aの表面に共通に接触するソース電極87が設けられている。n+ ドレイン層81の裏面にはドレイン電極88が設けられている。89は表面保護および安定化のための絶縁膜であり、例えば、熱酸化膜と燐シリカガラス(PSG)からなる。ソース電極87は、図のように絶縁膜89を介してゲート電極層86の上に延長されることが多い。ドリフト層82のうちドリフト電流が流れるのは、nドリフト領域82aである。
また、表面層のpウェル領域83aとp仕切り領域82bとは平面的な形状が同様でなければならない訳ではなく、接続が保たれていれば、全く異なるパターンとしても良い。例えば、両者をストライプ状とした場合に、それらが互いに直交するストライプ状とすることもできる。
その製造方法としては、次のような工程を取る。実施例1〜実施例5のいずれかと同様にして、n+ ドレイン層81、nドリフト領域82a、p仕切り領域82bを形成する。
通常の縦型MOSFETと同様にして、不純物イオンの選択的な注入および熱処理により、表面層にpウェル領域83a、n+ ソース領域84を形成する。
この後、熱酸化によりゲート絶縁膜85を形成し、減圧CVD法により多結晶シリコン膜を堆積し、フォトリソグラフィによりゲート電極層86とする。更に絶縁膜89を堆積し、フォトリソグラフィにより窓開けをおこない、アルミニウム合金の堆積、パターン形成によりソース電極87、ドレイン電極88および図示されないゲート電極の形成を経て図15のような超接合MOSFETが完成する。
更にnドリフト領域82aの幅を狭くし、不純物濃度を高くすれば、より一層のオン抵抗の低減、およびオン抵抗と耐圧とのトレードオフ関係の改善が可能である。
この例では、nドリフト領域82a、p仕切り領域82bの下方に、n- 高抵抗層82cがある。
p仕切り領域82bの深さが、十分にあればこのようにその下方に、n- 高抵抗層82cがあってもよい。但し、nドリフト領域82aとn+ ドレイン層81との間に、n- 高抵抗層82cが残ると、オン抵抗が増すことになる。またp仕切り領域82bから広がる空乏層が電流経路を狭めるJFET効果が起きるので、n- 高抵抗層82cの厚さは余り厚くならないようにする方が良い。少なくともp仕切り領域82bの厚さyp より薄くする方が良い。
2a ほう素イオン
2b ほう素原子
3a 燐イオン
3b 燐原子
4 第二マスク
5 第一マスク
6 第二マスク
11、81 n+ ドレイン層
12、22、32、42、52、62、72、82 ドリフト層
12a、22a、32a、42a、52a、62a、72a、82a nドリフト領域
12b、22b、32b、42b、52b、62b、72b、82b p仕切り領域
13a、83a pウェル領域
14、84 n+ ソース領域
15、85 ゲート絶縁膜
16、86 ゲート電極層
17、87 ソース電極
18、88 ドレイン電極
19、89 絶縁膜
21、31、41、51、61、71 n+ カソード層
23、33、43、53、63 p+ アノード領域
27、37、47、57、67、77 カソード電極
28、38、48、58、68 アノード電極
52c、62c、82c n- 高抵抗層
78 ショットキー電極
82d nチャネル領域
83b p+ コンタクト領域
Claims (4)
- 第一と第二の主面と、それぞれの主面に設けられた電極と、第一と第二の主面間の第二の主面側に第一導電型の低抵抗層と、第一と第二の主面間の第一の主面側にオン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列pn層とを備え、第一導電型ドリフト領域および第二導電型仕切り領域の双方の深さyが、第一導電型ドリフト領域および第二導電型仕切り領域それぞれの幅xより大きい超接合半導体素子において、第一導電型ドリフト領域及び第二導電型仕切り領域と低抵抗層との間に不純物濃度の低い第一導電型低不純物濃度層を有し、第二導電型仕切り領域の深さが第一導電型ドリフト領域の深さより深いことを特徴とする超接合半導体素子。
- 第二導電型仕切り領域の深さが第一導電型ドリフト領域の深さの1.2倍以下であることを特徴とする請求項1に記載の超接合半導体素子。
- 第一導電型低不純物濃度層の厚さtn が第二導電型仕切り領域の深さより小さいことを特徴とする請求項1に記載の超接合半導体素子。
- 主面が(110)面であることを特徴とする請求項1に記載の超接合半導体素子。
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