JP2007043134A - Semiconductor chip package and its manufacturing method - Google Patents

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明 徳満
Fumihiko Ooka
文彦 大岡
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a miniaturized semiconductor chip package and its manufacturing method. <P>SOLUTION: The semiconductor chip package 1 comprises a first semiconductor chip 10 having a movable structure containing a movable part, a plurality of first electrode pads 18, a closed circular first sealing part 20 provided on the top surface of a frame while surrounding the movable structure and a thin plate-like member 30 sealing the movable structure; a second semiconductor chip 50 having a plurality of second electrode pads 52; a substrate 40 which has a third electrode pad 42 and is mounted with the first semiconductor chip 10 and the second semiconductor chip 50; a first bonding wire 62a connecting the second electrode pad 52 to the third electrode pad 42; and a second bonding wire 62b connecting the firs electrode pad 18 to the second electrode pad 52. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体チップパッケージ及びその製造方法に関する The present invention relates to a semiconductor chip package and a manufacturing method thereof.

半導体微細加工技術を応用したマイクロマシニング技術を用いて、数百μｍ程度の微小構造体を製造する技術が発展してきている。例えば、各種のセンサ、光通信分野における光スイッチ、高周波（ＲＦ）部品等への応用が始まっている。 A technology for manufacturing a micro structure having a size of about several hundred μm by using a micromachining technology to which a semiconductor microfabrication technology is applied has been developed. For example, application to various sensors, optical switches in the field of optical communication, high frequency (RF) components, etc. has begun.

このような微小構造体は、従来の半導体製造プロセスにより製造することが出来るため、単一のチップに集積できる。 Since such a microstructure can be manufactured by a conventional semiconductor manufacturing process, it can be integrated on a single chip.

上述した微小構造体を含む、特定の機能を有するシステムが構築されているチップは、Ｍｉｃｒｏ−Ｅｌｅｃｔｒｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ−Ｓｙｓｔｅｍｓ：ＭＥＭＳ、又はＭｉｃｒｏ−Ｓｙｓｔｅｍ−Ｔｅｃｈｎｏｌｏｇｙ：ＭＩＳＴと称されている（以下、ＭＥＭＳデバイスと称する。）。このようなＭＥＭＳデバイスとしては、いわゆる加速度センサが知られている（例えば、特許文献１参照。）。 A chip in which a system having a specific function including the above-described microstructure is constructed is referred to as “Micro-Electrical-Mechanical-Systems: MEMS” or “Micro-System-Technology: MIST” (hereinafter, MEMS device). Called). A so-called acceleration sensor is known as such a MEMS device (see, for example, Patent Document 1).

この文献に開示されているピエゾ型加速度センサチップによれば、枠状のフレームを備えている。このフレームは、中央部及び梁部を含んでいる。この梁部はフレームの内周側面の少なくとも一部分と中央部との間で延在している。重り(可動)部は、この中央部に揺動自在に支持されている。支持部材は、フレームの下面側を支持して、重り部の外周縁の切り込み部を解して包囲している。 According to the piezo-type acceleration sensor chip disclosed in this document, a frame-like frame is provided. This frame includes a central portion and a beam portion. The beam portion extends between at least a part of the inner peripheral side surface of the frame and the central portion. The weight (movable) part is supported at the center part so as to be swingable. The support member supports the lower surface side of the frame and surrounds the cutout portion on the outer peripheral edge of the weight portion.

この可動部は、外力（応力）を受けて運動する構成部分であるので、可動部とも称せられ、可動部と梁部とは、一体的な微小構造体として作り込まれている。この梁部は肉薄で、しかも細幅で形成されている。 Since this movable part is a component that moves by receiving an external force (stress), it is also referred to as a movable part, and the movable part and the beam part are built as an integral microstructure. The beam portion is thin and has a narrow width.

このような構成を有するセンサチップは、一般的にパッケージ化されたデバイスとされる。 A sensor chip having such a configuration is generally a packaged device.

以下、図１１を参照して、従来の加速度センサチップパッケージの構成例につき、説明する。 Hereinafter, a configuration example of a conventional acceleration sensor chip package will be described with reference to FIG.

図１１（Ａ）は、従来の加速度センサチップパッケージを上面側からみた、構成要素を説明するための概略的な平面図である。なお、内部の構成を示すため、保護カバー（後述する）の上面側の図示を省略して、透過的な図としてある。 FIG. 11A is a schematic plan view for explaining the components of a conventional acceleration sensor chip package as viewed from the upper surface side. In addition, in order to show an internal structure, illustration of the upper surface side of a protective cover (after-mentioned) is abbreviate | omitted and it is a transparent figure.

図１１（Ｂ）は、図１１（Ａ）のＡ―Ａ´で示した一点鎖線で切断した切り口を示す模式的な図である。 FIG. 11B is a schematic diagram illustrating a cut surface taken along the alternate long and short dash line indicated by AA ′ in FIG.

この加速度センサチップパッケージ１００は、加速度センサチップ１１０を具えている。加速度センサチップ１１０は、電極パッド１１２を有している。電極パッド１１２は、加速度センサチップ１１０から信号を出力するか、又は加速度センサチップ１１０に信号を入力するためのパッドである。また、加速度センサチップ１１０には、機械的に動作する可動構造体１１４が作り込まれている。 The acceleration sensor chip package 100 includes an acceleration sensor chip 110. The acceleration sensor chip 110 has electrode pads 112. The electrode pad 112 is a pad for outputting a signal from the acceleration sensor chip 110 or inputting a signal to the acceleration sensor chip 110. The acceleration sensor chip 110 has a movable structure 114 that is mechanically operated.

さらに、加速度センサチップ１１０は、可動構造体１１４を封止して、その動作を規制する封止基板１１６を有している。この封止基板１１６は、接着剤１２２により、基板１２０に接合されている。 Furthermore, the acceleration sensor chip 110 has a sealing substrate 116 that seals the movable structure 114 and restricts its operation. The sealing substrate 116 is bonded to the substrate 120 with an adhesive 122.

基板１２０には、保護カバー１３０の開放口の端縁が接着されている。保護カバー１３０は、加速度センサチップ１１０を封止する閉空間１４０を画成する。 The edge of the opening of the protective cover 130 is bonded to the substrate 120. The protective cover 130 defines a closed space 140 that seals the acceleration sensor chip 110.

また、基板１２０の端縁には、外部端子１５０が設けられている。外部端子１５０は、保護カバー１３０と相俟って形成される閉空間１４０内部から、その外部へ導出される。閉空間１４０内では、センサチップ１１０の電極パッド１１２と外部端子１５０とがボンディングワイヤ１６０により、電気的に接続されている。 An external terminal 150 is provided on the edge of the substrate 120. The external terminal 150 is led out from the inside of the closed space 140 formed together with the protective cover 130. In the closed space 140, the electrode pads 112 of the sensor chip 110 and the external terminals 150 are electrically connected by bonding wires 160.

さらに、加速度センサの検知部の動作を妨げることなく全体をモールド樹脂により封止することを目的として、当該検知部の外周域に、例えば枠状のモールド樹脂阻止部を設ける構成が知られている（特許文献２参照。）。
特開平１１−１３５８０４号公報 特開平０７−２２５２４０号公報 Furthermore, for the purpose of sealing the whole with a mold resin without hindering the operation of the detection unit of the acceleration sensor, a configuration in which, for example, a frame-shaped mold resin blocking unit is provided in the outer peripheral area of the detection unit is known. (See Patent Document 2).
JP-A-11-135804 JP 07-225240 A

上述した従来の加速度センサチップパッケージによれば、加速度センサチップと外部端子とがボンディングワイヤにより電気的に接続されている。そして、このボンディングワイヤを収めつつ、加速度センサチップを封止するために、保護カバーを用いている。したがって、トランスファーモールドや、液状樹脂を用いたポッティングによる封止が行えず、パッケージが占める体積が大きくなってしまっている。 According to the conventional acceleration sensor chip package described above, the acceleration sensor chip and the external terminal are electrically connected by the bonding wire. A protective cover is used to seal the acceleration sensor chip while accommodating this bonding wire. Therefore, sealing by transfer molding or potting using a liquid resin cannot be performed, and the volume occupied by the package has increased.

また、従来の加速度センサチップパッケージの製造方法においては、加速度センサチップをダイシングしてから、パッケージ化していたため、ダイシング時の切削屑が、可動（錘）部の周辺に付着して、可動部が作動しなくなってしまう虞があった。 Further, in the conventional method of manufacturing an acceleration sensor chip package, since the acceleration sensor chip is diced and then packaged, cutting waste during dicing adheres to the periphery of the movable (weight) portion, and the movable portion is There was a risk that it would not work.

さらに、例えば特許文献２が開示するように、加速度センサチップに特殊な部材を付加するものとすれば、製造工程がより煩雑になってしまうことから、加速度センサチップのみならず最終製品である加速度センサチップパッケージのスループットが悪化してしまう虞がある。 Furthermore, as disclosed in, for example, Patent Document 2, if a special member is added to the acceleration sensor chip, the manufacturing process becomes more complicated. Therefore, not only the acceleration sensor chip but also the final product acceleration. There is a risk that the throughput of the sensor chip package will deteriorate.

このように、加速度センサチップパッケージのより一層の小型化を図るための技術、また、加速度センサチップパッケージを製造するにあたり、特に可動部の破損を防止して、歩留まり向上させることができ、かつ生産性を向上したより簡易な製造方法を実現するための技術が嘱望されている As described above, the technology for further downsizing the acceleration sensor chip package, and the manufacture of the acceleration sensor chip package, in particular, can prevent the movable part from being damaged and improve the yield and production. Technology to realize a simpler manufacturing method with improved performance is desired

この発明は、上記課題に鑑みてなされたものである。上述した課題を解決するにあたり、この発明の半導体チップパッケージは、主として下記のような構成を備えている。 The present invention has been made in view of the above problems. In solving the above-described problems, the semiconductor chip package of the present invention mainly has the following configuration.

本発明の半導体チップパッケージは、上面及び上面と対向する下面を有するフレーム部、フレーム部内に設けられている可動部を含む可動構造体、フレーム部の上面側に配列されている複数の第１電極パッド、フレーム部の上面に、可動構造体を囲んで設けられている閉環状の第１封止部、及び第１封止部上に設けられていて、可動構造体を封止する薄板状部材を有する、ＭＥＭＳチップである第１半導体チップと、第１表面及び第１表面と対向する第２表面、及び第１表面側に配列されている複数の第２半導体チップと、半導体チップ搭載領域が設けられている第１主表面、第１主表面と対向する第２主表面、及び半導体チップ搭載領域外である第１主表面の端縁に沿って設けられている第３電源パッドを有する基板であって、第１及び第２半導体チップが半導体チップ搭載領域上に搭載されている基板と、第１電極パッド及び第２電極パッドを接続する第１ボンディングワイヤと、第２電極パッド及び第３電極パッドを接続する第２ボンディングワイヤとを有している。 A semiconductor chip package of the present invention includes a frame portion having an upper surface and a lower surface opposite to the upper surface, a movable structure including a movable portion provided in the frame portion, and a plurality of first electrodes arranged on the upper surface side of the frame portion A closed annular first sealing portion provided on the upper surface of the pad and the frame portion so as to surround the movable structure, and a thin plate-like member which is provided on the first sealing portion and seals the movable structure A first semiconductor chip that is a MEMS chip, a first surface, a second surface facing the first surface, a plurality of second semiconductor chips arranged on the first surface side, and a semiconductor chip mounting region A substrate having a first main surface provided, a second main surface facing the first main surface, and a third power supply pad provided along an edge of the first main surface outside the semiconductor chip mounting region The first and first A substrate on which a semiconductor chip is mounted on a semiconductor chip mounting region, a first bonding wire for connecting the first electrode pad and the second electrode pad, and a second bonding wire for connecting the second electrode pad and the third electrode pad And have.

本発明の半導体チップパッケージの製造方法は、上面及び上面と対向する下面を有するフレーム部、フレーム部内に設けられている可動部を含む可動構造体、フレーム部の上面側に配列されている複数の第１電極パッドを有する第１半導体チップであって、フレーム部の上面に、可動構造体を囲んで設けられている閉環状の第１封止部と、第１封止部上に設けられていて、可動構造体を封止する薄板状部材とを形成して、ＭＥＭＳチップである第１半導体チップを準備する工程と、複数の辺からなる第１表面、第１表面と対向する第２表面、及び第１表面側に配列されている複数の第２電極パッドを有する第２半導体チップをそれぞれ準備する工程と、半導体チップ搭載領域が設けられている第１主表面、第１主表面と対向する第２主表面、及び半導体チップ搭載領域外である第１主表面の端縁に沿って設けられている第３電極パッドを有する基板を準備する工程と、基板の前記チップ搭載領域上に、第１及び第２半導体チップを搭載する工程と、第１電極パッド及び第２電極パッドを接続する第1ボンディングワイヤ、並びに第２電極パッド及び第３電極パッドを接続する第２ボンディングワイヤを設ける工程とを有している。 A manufacturing method of a semiconductor chip package of the present invention includes a frame portion having an upper surface and a lower surface opposite to the upper surface, a movable structure including a movable portion provided in the frame portion, and a plurality of elements arranged on the upper surface side of the frame portion. A first semiconductor chip having a first electrode pad, which is provided on a top surface of a frame portion and a closed annular first sealing portion provided surrounding the movable structure, and on the first sealing portion. Forming a thin plate-like member for sealing the movable structure and preparing a first semiconductor chip as a MEMS chip; a first surface comprising a plurality of sides; a second surface facing the first surface And preparing a second semiconductor chip having a plurality of second electrode pads arranged on the first surface side, a first main surface provided with a semiconductor chip mounting region, and facing the first main surface A second main surface to And a step of preparing a substrate having a third electrode pad provided along the edge of the first main surface outside the semiconductor chip mounting region, and the first and second semiconductors on the chip mounting region of the substrate A step of mounting the chip, and a step of providing a first bonding wire for connecting the first electrode pad and the second electrode pad, and a second bonding wire for connecting the second electrode pad and the third electrode pad. .

本発明の半導体チップパッケージの構成によれば、必須の空間のみを確保することができるので、パッケージの顕著な小型化が実現されるとともに、様々なパッケージ形状に適用することができる。 According to the configuration of the semiconductor chip package of the present invention, since only an essential space can be ensured, the package can be significantly reduced in size and can be applied to various package shapes.

また、この発明の半導体チップパッケージの製造方法によれば、簡易な工程で製造される加速度センサチップパッケージの歩留まりを顕著に向上させることができる。 Further, according to the method for manufacturing a semiconductor chip package of the present invention, the yield of the acceleration sensor chip package manufactured by a simple process can be remarkably improved.

さらに、この発明の半導体チップパッケージの製造方法によれば、パッケージを構成するＭＥＭＳチップ（第１半導体チップ）は、ウェハレベルでチップ毎に第１封止部を形成した後に個片化されるので、半導体基板の位置を決めてさえすれば、チップ毎の位置を決めることなく第１封止部を形成することができる。すなわち、チップ毎の位置決めが不要となるため、位置精度、すなわち繰り返し精度を向上させることができ、結果として、第１封止部の形成を精度良く行うことができる。従って、ＭＥＭＳチップ、ひいてはこれを含むパッケージの歩留まり及び生産性を向上させることができる。 Furthermore, according to the method for manufacturing a semiconductor chip package of the present invention, the MEMS chip (first semiconductor chip) constituting the package is singulated after the first sealing portion is formed for each chip at the wafer level. As long as the position of the semiconductor substrate is determined, the first sealing portion can be formed without determining the position for each chip. That is, since positioning for each chip becomes unnecessary, it is possible to improve the positional accuracy, that is, the repeatability, and as a result, the first sealing portion can be formed with high accuracy. Therefore, the yield and productivity of the MEMS chip, and hence the package including the MEMS chip, can be improved.

以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、従って、この発明は、特に図示例にのみ限定されるものではない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. It should be noted that the drawings only schematically show the shapes, sizes, and arrangement relationships of the constituent components to the extent that the present invention can be understood. Therefore, the present invention is limited only to the illustrated examples. It is not a thing.

また、以下の説明において、特定の材料、条件及び数値限定条件等を用いることがあるが、これらは好適例の１つに過ぎず、従って、この発明は、何らこれら好適例に限定されるものではない。 In the following description, specific materials, conditions, numerical limiting conditions, and the like may be used. However, these are only preferred examples, and therefore the present invention is not limited to these preferred examples. is not.

さらに、以下の説明に用いる各図において、同様の構成成分については、その重複する説明を省略する場合もあることを理解されたい。 Furthermore, in each figure used for the following description, it is to be understood that a duplicate description of the same component may be omitted.

＜第１の実施の形態＞
（半導体チップの構成）
まず、図１を参照して、この発明の半導体チップの構成例につき説明する。ここでは機能素子として、いわゆるピエゾ抵抗素子を具えたピエゾ型加速度センサチップを例にとって説明する。 <First Embodiment>
(Configuration of semiconductor chip)
First, a configuration example of a semiconductor chip according to the present invention will be described with reference to FIG. Here, a piezo-type acceleration sensor chip having a so-called piezoresistive element will be described as an example of the functional element.

ここでいう加速度センサチップとは、所定の加速度を計測することができるチップ（以下、単にチップとも称する。）であり、また、加速度センサチップパッケージとは、かかる加速度センサチップを含む、パッケージ化されたデバイスである。 The acceleration sensor chip here is a chip capable of measuring a predetermined acceleration (hereinafter also simply referred to as a chip), and the acceleration sensor chip package is a package including such an acceleration sensor chip. Device.

図１（Ａ）及び（Ｂ）に示すように、第１半導体チップ１０は、チップ１１を含んでいる。チップ１１は、上面１３ａ及びこの上面１３ａと対向する下面１３ｂを有するフレーム部１３を含んでいる。フレーム部１３は、チップ１１の外形（輪郭）を画成する四角枠状の外枠である。 As shown in FIGS. 1A and 1B, the first semiconductor chip 10 includes a chip 11. The chip 11 includes a frame portion 13 having an upper surface 13a and a lower surface 13b facing the upper surface 13a. The frame portion 13 is a rectangular frame-shaped outer frame that defines the outer shape (contour) of the chip 11.

チップ１１には、開口部１６が設けられている。この例では、開口部１６は、フレーム部１３が囲む貫通孔として設けられている。 The chip 11 is provided with an opening 16. In this example, the opening 16 is provided as a through hole surrounded by the frame 13.

チップ１１は、可動構造体１５を具えている。この可動構造体１５は、梁部１４ａと可動（錘）部１４ｂとを有している。可動部１４ｂは、梁部１４ａと一体的につながって可動に設けられている。 The chip 11 includes a movable structure 15. The movable structure 15 has a beam portion 14a and a movable (weight) portion 14b. The movable portion 14b is connected to the beam portion 14a so as to be movable.

フレーム部１３からは、梁部１４ａが、開口部１６内に突出延在している。この梁部１４ａは肉薄で、しかも細幅にされている。梁部１４ａは、可動部１４ｂの運動時に撓む可撓部である。 A beam portion 14 a extends from the frame portion 13 into the opening portion 16. The beam portion 14a is thin and narrow. The beam portion 14a is a flexible portion that bends during the movement of the movable portion 14b.

梁部１４ａの開口部１６内に突出する先端側には、上述した可動部１４ｂが設けられている。可動部１４ｂは、梁部１４ａにより開口部１６内に吊り下げられていて、かつ開口部１６内に収められている。 The movable portion 14b described above is provided on the distal end side that protrudes into the opening 16 of the beam portion 14a. The movable portion 14 b is suspended in the opening portion 16 by the beam portion 14 a and is housed in the opening portion 16.

この可動部１４ｂの上面１４ｂａの高さは、フレーム部１３及び梁部１４ａの高さとほぼ同一としてあり、また、可動部１４ｂの厚さＡは、フレーム部１３の厚さＢよりも小さくしてある。すなわち、可動部１４ｂは、梁部１４ａにより、開口部１６の中空に支持されている。 The height of the upper surface 14ba of the movable portion 14b is substantially the same as the height of the frame portion 13 and the beam portion 14a, and the thickness A of the movable portion 14b is smaller than the thickness B of the frame portion 13. is there. That is, the movable part 14b is supported in the hollow of the opening part 16 by the beam part 14a.

可動構造体１５は、例えば、シリコンウェハに作り込まれている。フレーム部１３と梁部１４ａとは、一体的につながっている。このつながっている部分により、フレーム部１３は、梁部１４ａを支持し、かつ、梁部１４ａは可動部１４ｂを支持している。 The movable structure 15 is made in a silicon wafer, for example. The frame portion 13 and the beam portion 14a are integrally connected. By this connected portion, the frame portion 13 supports the beam portion 14a, and the beam portion 14a supports the movable portion 14b.

可動部１４ｂは、加速度の計測のため、平面方向の他に図１（Ｂ）に示す白抜き矢印ａ及びｂ方向に運動できるように構成する必要がある。従って、可動部１４ｂがフレーム部１３と直接的に接触しないようにするために、及び梁部１４ａによって当該運動が抑制されないようにするために、可動部１４ｂとフレーム部１３との間、およびフレーム部１３と可動部１４ｂとの間のつながり部分を除いた梁部１４ａの側縁と可動部との間は、間隙１６ａを以って切り離してある。 The movable portion 14b needs to be configured to be able to move in the directions of the white arrows a and b shown in FIG. Therefore, in order to prevent the movable part 14b from coming into direct contact with the frame part 13 and to prevent the movement of the movable part 14b from being suppressed by the beam part 14a, and between the movable part 14b and the frame part 13 and the frame. The side edge of the beam portion 14a excluding the connecting portion between the portion 13 and the movable portion 14b and the movable portion are separated by a gap 16a.

この例では、可動構造体１５を、４つの部分からなる梁部１４ａと、この梁部１４ａの４つの部分により４方向から支持される可動部１４ｂとを含む構成として説明した。しかしながら、この発明の半導体チップの構成は、上述の構成例に限定されえず、従来公知のＭＥＭＳチップが具えるあらゆる可動構造体の構成例に適用することができる。半導体チップが、加速度センサチップである場合には、例えば、梁部１４ａが一方向のみから可動部１４ｂを支持する構成の加速度センサチップであっても適用が可能である。 In this example, the movable structure 15 has been described as a configuration including the beam portion 14a including four portions and the movable portion 14b supported from four directions by the four portions of the beam portion 14a. However, the configuration of the semiconductor chip of the present invention is not limited to the above-described configuration example, and can be applied to any configuration example of a movable structure including a conventionally known MEMS chip. When the semiconductor chip is an acceleration sensor chip, for example, the present invention can be applied even if the beam portion 14a is an acceleration sensor chip configured to support the movable portion 14b from only one direction.

この第１半導体チップ１０は、チップ１１の上面（又は下面）方向から見た平面的な外形寸法と同一サイズとされている。その形状は、この例では直方体状として記載してあるが、これに限定されるものではない。 The first semiconductor chip 10 has the same size as the planar outer dimension viewed from the upper surface (or lower surface) direction of the chip 11. The shape is described as a rectangular parallelepiped shape in this example, but is not limited thereto.

図１（Ａ）及び（Ｂ）に示す構成例では、四角枠状のフレーム部１３の上面側の各片の中心から開口部１６内に直角に突出した４つの部分からなる梁部１４ａが設けられている。 In the configuration example shown in FIGS. 1 (A) and 1 (B), a beam portion 14a composed of four portions protruding at right angles into the opening 16 from the center of each piece on the upper surface side of the square frame-shaped frame portion 13 is provided. It has been.

可動部１４ｂは、梁部１４ａの突出した４つの部分の先端側で支持されている。可動部１４ｂは、この例では立方体状としてある。すなわち、可動部１４ｂの平面的形状は四角形であって、梁部１４ａは、立方体の上面に相当する四角形の４辺の中央部分でそれぞれつながっている。 The movable portion 14b is supported on the front end side of the four portions from which the beam portion 14a protrudes. The movable portion 14b has a cubic shape in this example. That is, the planar shape of the movable portion 14b is a quadrangle, and the beam portion 14a is connected to each other at the center of the four sides of the quadrangle corresponding to the upper surface of the cube.

図示例では、可動部１４ｂの形状を立方体とした。しかしながら、これに限定されず、想定される加速度、測定条件等に応じた、任意好適な所望の形状とすることができる。 In the illustrated example, the shape of the movable portion 14b is a cube. However, the shape is not limited to this, and any desired shape can be obtained according to the assumed acceleration, measurement conditions, and the like.

梁部１４ａには、検出素子１９が設けられている。この検出素子１９は、この例ではピエゾ抵抗素子としてある。 A detection element 19 is provided on the beam portion 14a. The detection element 19 is a piezoresistive element in this example.

この検出素子１９は、測定目的とする加速度が測定できる、設計に応じた適当な個数で、好適な位置に設けておけば良い。これら検出素子１９は、この可動構造体１５の変位量（加速度）を検出するための素子である。 The detection elements 19 may be provided in a suitable position in an appropriate number according to the design that can measure the acceleration targeted for measurement. These detection elements 19 are elements for detecting the amount of displacement (acceleration) of the movable structure 15.

検出素子１９は、例示したピエゾ抵抗素子に限定されない。例えば静電容量型等の任意のタイプの加速度センサに適用される、任意好適な検出素子を選択して適宜適用することができる。 The detection element 19 is not limited to the illustrated piezoresistive element. For example, any suitable detection element applied to any type of acceleration sensor such as a capacitance type can be selected and appropriately applied.

さらにピエゾ抵抗素子１９のそれぞれには、信号を外部に出力するか、又はピエゾ抵抗素子１９に信号を入力するための配線が接続されている（図示せず。）。この配線には、例えば、従来公知の配線構造を適用できる。また、配線材料としては、アルミニウム（Ａｌ）等の一般的な材料を適用することができる。 Further, each piezoresistive element 19 is connected to a wiring for outputting a signal to the outside or inputting a signal to the piezoresistive element 19 (not shown). For example, a conventionally known wiring structure can be applied to this wiring. Moreover, as a wiring material, general materials, such as aluminum (Al), can be applied.

フレーム部１３上には、第１封止部２０が、開口部１６、すなわち間隙１６ａを囲んで、かつフレーム部１３が開口部１６を画成する端縁から離間して設けられている。 On the frame portion 13, the first sealing portion 20 is provided so as to surround the opening portion 16, that is, the gap 16 a, and the frame portion 13 is separated from the edge that defines the opening portion 16.

図１（Ｂ）に示すように、第１封止部２０は、この例では等幅の閉じた線状、すなわち、閉環状としてある。その輪郭、すなわち、外郭及び内郭の形状は、矩形状としてある。 As shown in FIG. 1B, in this example, the first sealing portion 20 has a closed linear shape having an equal width, that is, a closed annular shape. The outlines, that is, the outer and inner contours are rectangular.

第１封止部２０は、好ましくは、例えば、従来公知の液状樹脂、又は任意好適な接着手段を有するボンディングシートといったシート状部材を用いるのが良い。 The first sealing portion 20 is preferably a sheet-like member such as a conventionally known liquid resin or a bonding sheet having any suitable bonding means.

このフレーム部１３上に設けられている第１封止部２０より外側のフレーム部１３の部分領域を外側領域１３ｃとも称する。 A partial region of the frame portion 13 outside the first sealing portion 20 provided on the frame portion 13 is also referred to as an outer region 13c.

第１封止部２０の上面２０ａには、薄板状部材３０が、この例では第１封止部２０自体が有する接着力により接合されている。 In this example, the thin plate member 30 is joined to the upper surface 20a of the first sealing portion 20 by the adhesive force of the first sealing portion 20 itself.

薄板状部材３０は、上述した梁部１４ａ及び可動部１４ｂからは離間して接合されている。すなわち、薄板状部材３０は、可動構造体１５を開口部１６（間隙１６ａ）の上面側から離間して、梁部１４ａの可撓及び可動部の可動を妨げないように封止する。この薄板状部材３０は、樹脂、シリコン（Ｓｉ）、ガラス、銅等の金属を材料とするものを適用することができる。また、シリコンを適用する場合は、シリコンにチップ１１から出力される信号を処理するための回路が形成された制御チップのように機能を持たせたものであっても良い。 The thin plate member 30 is joined apart from the beam portion 14a and the movable portion 14b described above. That is, the thin plate member 30 seals the movable structure 15 away from the upper surface side of the opening 16 (gap 16a) so as not to hinder the flexibility of the beam portion 14a and the movable portion. The thin plate member 30 may be made of a metal such as resin, silicon (Si), glass, or copper. In addition, when silicon is applied, a silicon chip having a function like a control chip in which a circuit for processing a signal output from the chip 11 is formed may be used.

薄板状部材３０は、上述した可動構造体１５を封止して、可動部１４ｂの上面１４ｂａ方向への動作を規制する機能を果たす。従って、薄板状部材３０と可動部１４ｂの上面１４ｂａとの間隙の高さＣは、加速度センサとしての所定の加速度が測定できる範囲で、可動部１４ｂの矢印ａ方向（図１（Ｂ）参照）への変位を妨げない程度であって、梁部１４ａが過剰な変位によって破壊される限界変位量よりも小さい程度に設定される。すなわち、上述した第１封止部２０の厚さは、この所定の加速度が測定できる高さと梁部１４ａの変位の限界の高さとを勘案して設定すれば良い。また、可動部１４ｂの下面１４ｂｂと半導体チップ１０の搭載面（図示せず）との間隙Ｄもまた、Ｃと同様に所定の加速度が測定できる高さと、梁部１４ａの変位の限界の高さとを勘案して設定すれば良い。例えば２ｍｍ角程度の加速度センサを形成する場合には、Ｃ及びＤをそれぞれ１０〜３０μｍ程度の間隙とすれば良い。 The thin plate-like member 30 functions to seal the above-described movable structure 15 and restrict the operation of the movable portion 14b in the direction of the upper surface 14ba. Accordingly, the height C of the gap between the thin plate member 30 and the upper surface 14ba of the movable portion 14b is within the range in which a predetermined acceleration as an acceleration sensor can be measured, and is in the direction of arrow a of the movable portion 14b (see FIG. 1B). It is set to a level that does not hinder the displacement of the beam 14a and is smaller than a limit displacement amount at which the beam portion 14a is destroyed by excessive displacement. That is, the thickness of the first sealing portion 20 described above may be set in consideration of the height at which the predetermined acceleration can be measured and the limit height of the displacement of the beam portion 14a. Further, the gap D between the lower surface 14bb of the movable portion 14b and the mounting surface (not shown) of the semiconductor chip 10 also has a height at which a predetermined acceleration can be measured, as in C, and a height of a limit of displacement of the beam portion 14a. Should be set in consideration of the above. For example, when forming an acceleration sensor of about 2 mm square, C and D may each be set to a gap of about 10 to 30 μm.

薄板状部材３０の外形サイズは、第１封止部２０の外郭を端縁とするできる限り小さい大きさが好ましい。なお、薄板状部材３０の外形サイズは、第１封止部２０の外郭よりも大きいサイズであっても問題ないが、後述する第１電極パッドに対するワイヤボンディングに支障をきたさない範囲で任意好適なサイズであれば良い。また、薄板状部材３０の厚みは任意好適なものとできるが、半導体チップ１０の厚みを全体として薄型化するためにも、ＭＥＭＳチップとしての機能を損なわない範囲で、可能な限り薄型とするのが良い。 The outer size of the thin plate member 30 is preferably as small as possible with the outer edge of the first sealing portion 20 as an edge. The outer size of the thin plate member 30 may be larger than the outer size of the first sealing portion 20, but is not particularly limited as long as it does not hinder wire bonding to the first electrode pad described later. Any size is acceptable. Further, the thickness of the thin plate-like member 30 can be arbitrarily suitable. However, in order to reduce the thickness of the semiconductor chip 10 as a whole, the thickness of the thin plate-like member 30 should be as thin as possible within a range that does not impair the function as the MEMS chip. Is good.

上述のように、この発明の第１半導体チップ１０は、可能な限り薄厚の薄板状部材３０を用いる。従って、可動構造体１５の効果的な封止を行いつつ、パッケージの厚さを、より薄型化することができる。 As described above, the first semiconductor chip 10 of the present invention uses the thin plate member 30 as thin as possible. Therefore, the thickness of the package can be further reduced while effectively sealing the movable structure 15.

フレーム部１３上に設けられている第１封止部２０よりも外側に位置するフレーム部１３の外側領域１３ｃには、複数の第１電極パッド１８が設けられている。第１電極パッド１８は、この絶縁膜から露出して設けられている。 A plurality of first electrode pads 18 are provided in the outer region 13 c of the frame portion 13 located outside the first sealing portion 20 provided on the frame portion 13. The first electrode pad 18 is provided exposed from the insulating film.

一般に、加速度センサチップの表面には、いわゆるパッシベーション膜等の絶縁膜が設けられている。すなわち、この第１電極パッド１８は、この絶縁膜から露出して設けられている。 In general, an insulating film such as a so-called passivation film is provided on the surface of the acceleration sensor chip. That is, the first electrode pad 18 is exposed from the insulating film.

第１電極パッド１８は、梁部１４ａの検出素子１９に、上述した図示しない配線を経て電気的に接続される。 The first electrode pad 18 is electrically connected to the detection element 19 of the beam portion 14a through the above-described wiring (not shown).

この例では、４つの辺を有する矩形の１つの辺に沿って、５つの第１電極パッドがワイヤボンディングが可能なように、互い違いに２列に配列されている。 In this example, five first electrode pads are alternately arranged in two rows so that wire bonding is possible along one side of a rectangle having four sides.

次に、この半導体チップ１０の動作について簡単に説明する。 Next, the operation of the semiconductor chip 10 will be briefly described.

半導体チップ１０に加速度がかかると、可動部１４ｂが変位する。すなわち、可動部１４ｂを支持する梁部１４ａには、可動部１４ｂの変位量に応じた大きさの撓みが発生する。この撓みの大きさを、梁部１４ａに設けられている検出素子１９の電気的な抵抗値の変化量として計測する。計測された抵抗値の変化量は、検出素子１９と電気的に接続されている第１電極パッド１８を介して出力される。このようにして、半導体チップ１０に加わる加速度が定量的に検出される。 When acceleration is applied to the semiconductor chip 10, the movable portion 14b is displaced. That is, the beam portion 14a that supports the movable portion 14b is flexed with a magnitude corresponding to the amount of displacement of the movable portion 14b. The magnitude of this deflection is measured as the amount of change in the electrical resistance value of the detection element 19 provided in the beam portion 14a. The measured change amount of the resistance value is output via the first electrode pad 18 that is electrically connected to the detection element 19. In this way, the acceleration applied to the semiconductor chip 10 is quantitatively detected.

この発明の半導体チップの構成によれば、衝撃等の応力に対して脆弱な可動部を最小の面積、かつ最小の高さで封止することができるので、この半導体チップのさらなる薄型化が実現される。 According to the configuration of the semiconductor chip of the present invention, since the movable part vulnerable to stress such as impact can be sealed with the minimum area and the minimum height, the semiconductor chip can be further thinned. Is done.

（半導体チップの製造方法）
次に、図２から図５を参照して、上述した第１半導体チップ１０の製造方法について説明する。 (Semiconductor chip manufacturing method)
Next, a method for manufacturing the first semiconductor chip 10 described above will be described with reference to FIGS.

この発明の半導体チップの製造方法は、ウェハレベルで可動構造体を作り込み、第１封止部及び薄板状部材を設けて、可動構造体を封止し、最後に個片化する点に特色を有している。 The semiconductor chip manufacturing method of the present invention is characterized in that a movable structure is formed at a wafer level, a first sealing portion and a thin plate-like member are provided, the movable structure is sealed, and finally separated into individual pieces. have.

以下、具体的な製造方法につき、説明する。なお、この発明の製造方法例の説明では、ウェハレベルでの処理では半導体チップが形成されるチップ領域が格子状に多数配列された状態で同時に形成されていくものであるところ、説明を容易にするために、チップ領域のうち隣接する２つのチップ領域にて半導体チップが形成される工程を図示して説明する。 Hereinafter, a specific manufacturing method will be described. In the description of the manufacturing method example of the present invention, the processing at the wafer level is such that a large number of chip regions in which semiconductor chips are formed are simultaneously formed in a grid-like arrangement, so that the description is easy. For this purpose, a process of forming a semiconductor chip in two adjacent chip areas of the chip area will be described with reference to the drawings.

図２（Ａ）は、ウェハレベルでの製造途中の半導体チップの概略的な平面図であり、図２（Ｂ）は、図２（Ａ）のＡ−Ａ´で示した一点鎖線で切断した切り口を示す概略的な図である。 FIG. 2A is a schematic plan view of a semiconductor chip being manufactured at the wafer level, and FIG. 2B is cut along the one-dot chain line indicated by AA ′ in FIG. It is a schematic diagram showing a cut end.

図３（Ａ）及び図３（Ｂ）は、図２から続く模式的な説明図である。図４（Ａ）及び図４（Ｂ）は、図３から続く模式的な説明図である。図５（Ａ）及び図５（Ｂ）は、図４から続く模式的な説明図である。 3A and 3B are schematic explanatory diagrams continuing from FIG. 4A and 4B are schematic explanatory diagrams continuing from FIG. 5A and 5B are schematic explanatory diagrams continuing from FIG.

はじめに、図２（Ａ）及び図２（Ｂ）に示すように、半導体基板であるシリコンウェハ８０を準備する。シリコンウェハ８０は、第１の面８０ａと、この第１の面８０ａに対向する第２の面８０ｂとを有している。 First, as shown in FIGS. 2A and 2B, a silicon wafer 80 which is a semiconductor substrate is prepared. The silicon wafer 80 has a first surface 80a and a second surface 80b opposite to the first surface 80a.

シリコンウェハ８０には、予め複数のチップ領域８０ｃを区画して設定しておく。このチップ領域８０ｃは、後述する個片化工程により、最終的に半導体チップ１１となる領域である。なお、図中、このチップ領域８０ｃを画成する点線Ｌ１は、スクライブライン（ダイシングライン）となる。 In the silicon wafer 80, a plurality of chip regions 80c are partitioned and set in advance. This chip region 80c is a region that will eventually become the semiconductor chip 11 by the individualization process described later. In the figure, a dotted line L1 that defines the chip region 80c is a scribe line (dicing line).

次いで、図３（Ａ）及び図３（Ｂ）に示すように、可動構造体１５を、従来公知のホトリソグラフィ工程、エッチング工程等により、シリコンウェハ８０を加工することにより、一体的に形成する。すなわち、チップ領域８０ｃ内に、加速度センサの本質的な機能を担う可動構造体１５を作り込む。この可動構造体１５は、上述したように、可動部１４ｂと、この可動部１４ｂを支持する梁部１４ａとを含む構造を有している。 Next, as shown in FIGS. 3A and 3B, the movable structure 15 is integrally formed by processing the silicon wafer 80 by a conventionally known photolithography process, etching process, or the like. . That is, the movable structure 15 responsible for the essential function of the acceleration sensor is formed in the chip region 80c. As described above, the movable structure 15 has a structure including the movable portion 14b and the beam portion 14a that supports the movable portion 14b.

かかる可動構造体１５を含む加速度センサチップ１１の具体的な構成要素の形成工程は、任意好適な従来公知のプロセスを用いることができる。 Any suitable conventionally known process can be used for forming specific components of the acceleration sensor chip 11 including the movable structure 15.

梁部１４ａの所定の位置には、通常のウェハプロセスにより、加速度を検出するための素子である機能素子１９、すなわち、この例ではピエゾ抵抗素子１９を作り込む。 A functional element 19 that is an element for detecting acceleration, that is, a piezoresistive element 19 in this example, is formed at a predetermined position of the beam portion 14a by an ordinary wafer process.

また、ピエゾ抵抗素子１９には、例えばアルミニウム（Ａｌ）を材料とし、常法に従って、その一端が電気的に接続される配線を作り込む（図示せず。）。この配線の他端は、チップ領域８０ｃ内であって、可動構造体１５よりも外側の領域、すなわち、後述するフレーム部１３の任意好適な位置にまで延在するように導出しておく。この配線は、上述したように絶縁膜により覆われる。 For the piezoresistive element 19, for example, aluminum (Al) is used as a material, and a wiring to which one end thereof is electrically connected is formed according to a conventional method (not shown). The other end of the wiring is led out so as to extend to a region outside the movable structure 15 in the chip region 80c, that is, an arbitrary suitable position of the frame unit 13 described later. This wiring is covered with the insulating film as described above.

この図示しない配線の他端には、フレーム部１３の表面から露出する第１電極パッド１８が電気的に接続されるように形成される。この第１電極パッド１８は、例えば、加速度センサチップ１１のフレーム部１３の最表面に設けられた絶縁膜から、配線の一部を露出させて形成しても良い。 A first electrode pad 18 exposed from the surface of the frame portion 13 is formed so as to be electrically connected to the other end of the wiring (not shown). For example, the first electrode pad 18 may be formed by exposing a part of the wiring from an insulating film provided on the outermost surface of the frame portion 13 of the acceleration sensor chip 11.

次に、図４（Ａ）及び図４（Ｂ）に示すように、第１封止部２０を形成する。第１封止部２０は、マトリクス上に複数存在するチップ領域８０ｃそれぞれに１つずつ形成される。例えば、第１封止部２０をシート状部材により形成する場合には、上述したシート部材を予め形成しておき、チップ領域８０ｃ毎に載置していけば良い。また、第１封止部２０を、例えば液状樹脂を以って形成する場合には、従来公知のディスペンサを用いたディスペンス方式、すなわち注入工程により形成すれば良い。第１封止部２０は、シリコンウェハ８０の第１の面（表面）８０ａ上に隙間なく密着させて接合される。 Next, as shown in FIGS. 4A and 4B, the first sealing portion 20 is formed. One first sealing portion 20 is formed in each of a plurality of chip regions 80c existing on the matrix. For example, when the first sealing portion 20 is formed of a sheet-like member, the above-described sheet member may be formed in advance and placed for each chip region 80c. Moreover, when forming the 1st sealing part 20 with a liquid resin, for example, what is necessary is just to form by the dispensing system using the conventionally well-known dispenser, ie, an injection | pouring process. The first sealing portion 20 is bonded to the first surface (front surface) 80a of the silicon wafer 80 in close contact with each other without any gap.

このように、ウェハレベルで、チップ領域８０ｃ毎に第１封止部２０を形成すれば、シリコンウェハ８０の位置を基準に位置合わせを行うため、個片化されたチップ毎、あるいは個々のチップ領域８０ｃ毎に位置合わせをする必要が無くなり、位置精度、特に繰り返し精度を向上させることができる。結果として、第１封止部２０の形成を、各チップ領域８０ｃにおいて精度良く行うことができる。従って、歩留まりの向上が期待される。 As described above, if the first sealing portion 20 is formed for each chip region 80c at the wafer level, alignment is performed with respect to the position of the silicon wafer 80, so that each chip or individual chips are separated. It is not necessary to align each region 80c, and the position accuracy, particularly the repeat accuracy can be improved. As a result, the first sealing portion 20 can be formed with high accuracy in each chip region 80c. Therefore, an improvement in yield is expected.

次に、図５（Ａ）及び図５（Ｂ）に示すように、薄板状部材３０を第１封止部２０の上面２０ａ前面に隙間なく接合する。この薄板状部材３０は、可動構造体１５からは離間して接合される。すなわち、この薄板状部材３０は可動構造体１５を、第１封止部２０と相俟ってその上側から封止する。 Next, as shown in FIGS. 5A and 5B, the thin plate member 30 is joined to the front surface of the upper surface 20 a of the first sealing portion 20 without a gap. The thin plate member 30 is joined to be separated from the movable structure 15. That is, the thin plate member 30 seals the movable structure 15 from the upper side together with the first sealing portion 20.

この工程は、第１封止部２０をシート状部材により形成する場合には、選択されたシート状部材に適切な処理を行うことによって第１封止部２０と薄板状部材３０とを密着させて接着すれば良い。例えば、第１封止部２０が熱圧着シートである場合には、第１封止部２０の上面２０ａ上に薄板状部材３０を載置して、所定の条件で隙間なく熱圧着すれば良い。 In this step, when the first sealing portion 20 is formed of a sheet-like member, the first sealing portion 20 and the thin plate-like member 30 are brought into close contact with each other by performing an appropriate process on the selected sheet-like member. Can be glued together. For example, when the first sealing portion 20 is a thermocompression-bonding sheet, the thin plate-like member 30 may be placed on the upper surface 20a of the first sealing portion 20 and thermocompression-bonded without any gap under a predetermined condition. .

また、第１封止部２０が例えば液状樹脂である場合には、第１封止部２０の上面２０ａに薄板状部材３０を載置して、所定の条件で液状樹脂の硬化処理を行えば良い。 Further, when the first sealing portion 20 is, for example, a liquid resin, the thin plate member 30 is placed on the upper surface 20a of the first sealing portion 20, and the liquid resin is cured under predetermined conditions. good.

次いで、図５（Ａ）及び図５（Ｂ）中、隣接するチップ領域８０ｃ間の領域に対して、すなわち、上述したスクライブラインＬ１に沿って、従来公知のダイシング装置を用いてダイシングを行う。 Next, in FIGS. 5A and 5B, dicing is performed on a region between adjacent chip regions 80c, that is, along the scribe line L1 described above, using a conventionally known dicing apparatus.

このようにして、図１を用いて説明した、同一構造を有する複数個の半導体チップ１０を１枚のウェハから製造することができる。 In this way, a plurality of semiconductor chips 10 having the same structure described with reference to FIG. 1 can be manufactured from one wafer.

この発明の半導体チップの製造方法によれば、ウェハレベルで第１封止部２０の形成を行うので、第１封止部２０のチップ領域８０ｃ内での位置精度、すなわち繰り返し精度を向上させることができる。結果として、第１封止部２０の形成を、各チップ領域８０ｃにおいて精度良く行うことができる。従って、製造される半導体チップ１０の歩留まりの向上が期待される。さらに、薄板状部材３０を配置した後にダイシングを行うことによって、ダイシング時の切削屑が可動部の周辺及び内部に付着して、可動部が作動しなくなる不具合を解消することができる。 According to the semiconductor chip manufacturing method of the present invention, since the first sealing portion 20 is formed at the wafer level, the positional accuracy of the first sealing portion 20 in the chip region 80c, that is, the repeatability is improved. Can do. As a result, the first sealing portion 20 can be formed with high accuracy in each chip region 80c. Therefore, an improvement in the yield of the manufactured semiconductor chip 10 is expected. Furthermore, by performing dicing after disposing the thin plate-like member 30, it is possible to eliminate the problem that the cutting waste during dicing adheres to the periphery and the inside of the movable portion and the movable portion does not operate.

（第２の実施の形態）
図６を参照して、この発明の第２の実施の形態の構成例につき説明する。第２の実施の形態は、既に説明した構成を有する半導体チップを含むパッケージ化された半導体装置に関する。 (Second Embodiment)
With reference to FIG. 6, a configuration example of the second embodiment of the present invention will be described. The second embodiment relates to a packaged semiconductor device including a semiconductor chip having the configuration described above.

図６（Ａ）は、第２の実施の形態の半導体チップパッケージを上面側から見た、構成要素を説明するための概略的な平面図である。図６（Ｂ）は、図６（Ａ）のＡ−Ａ´で示した一点鎖線で切断した切り口を示す模式的な図である。 FIG. 6A is a schematic plan view for explaining the components when the semiconductor chip package of the second embodiment is viewed from the upper surface side. FIG. 6B is a schematic diagram illustrating a cut surface taken along the alternate long and short dash line indicated by AA ′ in FIG.

この実施の形態の半導体チップパッケージは、半導体チップが搭載される基板として、いわゆるセラミックヘッダを適用することを特徴としている。 The semiconductor chip package of this embodiment is characterized by applying a so-called ceramic header as a substrate on which a semiconductor chip is mounted.

ここでいうセラミックヘッダとは、半導体チップを納めて搭載する凹部を有するセラミック基板、すなわち容器状のセラミック基板である。 The ceramic header here is a ceramic substrate having a recess for housing and mounting a semiconductor chip, that is, a container-shaped ceramic substrate.

図６（Ａ）及び図６（Ｂ）に示すように、半導体チップパッケージ１は、セラミックヘッダ４０を含んでいる。 As shown in FIGS. 6A and 6B, the semiconductor chip package 1 includes a ceramic header 40.

セラミックヘッダ４０は、第１主表面４０ａ及びこの第１主表面４０ａと対向する第２主表面４０ｂを有している。また、セラミックヘッダ４０は、第１主表面４０ａから露出する複数の第３電極パッド４２を有している。これら複数の第３電極パッド４２の配置位置及び個数は、第３電極パッド４２に接続される第２半導体チップ５０の第２電極パッド５２の個数及び配置位置を勘案し、搭載される第２半導体チップ５０から露出する領域に設ければ良い。 The ceramic header 40 has a first main surface 40a and a second main surface 40b opposite to the first main surface 40a. The ceramic header 40 has a plurality of third electrode pads 42 exposed from the first main surface 40a. The arrangement position and the number of the plurality of third electrode pads 42 take into account the number and the arrangement position of the second electrode pads 52 of the second semiconductor chip 50 connected to the third electrode pad 42, and are mounted on the second semiconductor. What is necessary is just to provide in the area | region exposed from the chip | tip 50. FIG.

セラミックヘッダ４０は、複数の外部端子４４を有している。外部端子４４は、第２主表面４０ｂから露出させて設けられている。外部端子４４は、半導体チップパッケージ１を実装基板等に電気的に接続するための電極として機能する。 The ceramic header 40 has a plurality of external terminals 44. External terminal 44 is exposed from second main surface 40b. The external terminal 44 functions as an electrode for electrically connecting the semiconductor chip package 1 to a mounting substrate or the like.

この例では、セラミックヘッダ４０は、単層構造の基材４０Ｘを有している。セラミックヘッダ４０は、第１主表面４０ａ側である基材４０Ｘの表面４０Ｘａ上に、複数の配線部を含む第１配線層４１を有している。この第１配線層４１上には、第１配線層４１を覆って、第１絶縁膜４３が設けられている。この第１絶縁膜４３の表面４３ａがセラミックヘッダ４０の第１主表面４０ａとなっている。この第１絶縁膜４３には、開口部が設けられていて、第１配線層４１の配線部の一部分を露出させている。この露出部分は第３電極パッド４２とされている。 In this example, the ceramic header 40 has a base material 40X having a single layer structure. The ceramic header 40 has a first wiring layer 41 including a plurality of wiring portions on the surface 40Xa of the base material 40X on the first main surface 40a side. A first insulating film 43 is provided on the first wiring layer 41 so as to cover the first wiring layer 41. The surface 43 a of the first insulating film 43 is the first main surface 40 a of the ceramic header 40. The first insulating film 43 is provided with an opening, and a part of the wiring portion of the first wiring layer 41 is exposed. This exposed portion is a third electrode pad 42.

セラミックヘッダ４０は、第２主表面４０ｂ側である基材４０Ｘの裏面４０Ｘｂ上に複数の配線部を含む第２配線層４５を有している。第２配線層４５上には、この第２配線層を覆って、第２絶縁膜４６が設けられている。この第２絶縁膜４６の表面４６ｂがセラミックヘッダ４０の第２主表面４０ｂに相当する。 The ceramic header 40 has a second wiring layer 45 including a plurality of wiring portions on the back surface 40Xb of the base material 40X on the second main surface 40b side. A second insulating film 46 is provided on the second wiring layer 45 so as to cover the second wiring layer. The surface 46 b of the second insulating film 46 corresponds to the second main surface 40 b of the ceramic header 40.

第２絶縁膜４６には、開口部が設けられていて、第２配線層４５の配線部の一部分を露出させている。この露出部分は、外部端子４４とされている。外部端子４４はこの例では平面的なパッドとしてある。 The second insulating film 46 is provided with an opening, and a part of the wiring part of the second wiring layer 45 is exposed. This exposed portion is an external terminal 44. The external terminal 44 is a planar pad in this example.

セラミックヘッダ４０は、凹部４９ａを画成する側壁部４９を有している。すなわち側壁部４９は、第１主表面４０ａの端縁領域４０ａａに設けられている。 The ceramic header 40 has a side wall 49 that defines a recess 49a. That is, the side wall 49 is provided in the edge region 40aa of the first main surface 40a.

ここでいう端縁領域４０ａａとは、半導体チップが搭載される領域と側壁部４９とにはさまれた枠状の領域である。また、端縁領域４０ａａより内側の半導体チップが搭載される容器の内底面に相当する領域は内側領域４０ａｂとも称される。この例では、第１半導体チップ１０及び第２半導体チップ５０は内側領域４０ａｂに設けられ、第３電極パッド４２は、内側領域４０ａｂに設けられている。 The edge region 40aa here is a frame-like region sandwiched between the region where the semiconductor chip is mounted and the side wall 49. A region corresponding to the inner bottom surface of the container on which the semiconductor chip inside the edge region 40aa is mounted is also referred to as an inner region 40ab. In this example, the first semiconductor chip 10 and the second semiconductor chip 50 are provided in the inner region 40ab, and the third electrode pad 42 is provided in the inner region 40ab.

第３電極パッド４２は、矩形状の内側領域４０ａｂの矩形の１辺に沿って５つが直線状に配列されている。 Five third electrode pads 42 are linearly arranged along one side of the rectangular inner region 40ab.

側壁部４９は、端縁領域４０ａａに、第１主表面４０ａに対して垂直方向に直立して設けられている。図６（Ａ）に示すように、側壁部４９は、内側領域４０ａｂを一続きに囲む閉環の枠状に設けられている。 Side wall portion 49 is provided in edge region 40aa so as to stand upright in a direction perpendicular to first main surface 40a. As shown in FIG. 6 (A), the side wall 49 is provided in a closed frame shape surrounding the inner region 40ab.

第１半導体チップ１０及び第２半導体チップ５０は、内側領域４０ａｂに搭載されている。 The first semiconductor chip 10 and the second semiconductor chip 50 are mounted in the inner region 40ab.

第１半導体チップ１０の構成については、図１から図５を参照にして既に説明したとおりであるので、その詳細な説明は省略する。 The configuration of the first semiconductor chip 10 is as already described with reference to FIGS. 1 to 5, and thus detailed description thereof is omitted.

以下、第２半導体チップ５０の構成につき説明する。第２半導体チップ５０は、例えばＭＥＭＳチップの動作を制御する、電気的な動作を行う半導体チップである。制御チップは、一般的に、アンプ機能、角度校正機能、ＡＤ変換機能、ＤＡ変換機能、メモリ機能等の機能を有している。 Hereinafter, the configuration of the second semiconductor chip 50 will be described. The second semiconductor chip 50 is a semiconductor chip that performs an electrical operation, for example, controlling the operation of the MEMS chip. The control chip generally has functions such as an amplifier function, an angle calibration function, an AD conversion function, a DA conversion function, and a memory function.

第２半導体チップ５０は、矩形状の第１表面５０ａ及びこの第１表面５０ａと対向する第２表面５０ｂを有している直方体状の形状を有している。第２半導体チップ５０は、第２電極パッド５２を有している。第２電極パッド５２は、第１表面５０ａから露出して設けられている。第２電極パッド５２は、矩形の１辺に沿って、この例では２列に１０個が配列されている。 The second semiconductor chip 50 has a rectangular parallelepiped shape having a rectangular first surface 50a and a second surface 50b opposite to the first surface 50a. The second semiconductor chip 50 has a second electrode pad 52. The second electrode pad 52 is exposed from the first surface 50a. In this example, ten second electrode pads 52 are arranged in two rows along one side of the rectangle.

第２電極パッド５２は、第１半導体チップ接続用パッド５２ｂ及び基板接続用パッド５２ａを含んでいる。２列の第２電極パッド５２のうち、端縁側の１列は、基板接続用パッド５２ａとも称する。基板接続用パッド５２ａは、セラミックヘッダ４０の第３電極パッド４２と接続するための電極パッドである。第２半導体チップ中央側の１列は、第１半導体チップ接続用パッド５２ｂとも称される。第１半導体チップ接続用パッド５２ｂは、第１半導体チップ１０の第１電極パッド１８と接続するための電極パッドである。 The second electrode pad 52 includes a first semiconductor chip connection pad 52b and a substrate connection pad 52a. Of the two rows of second electrode pads 52, one row on the edge side is also referred to as a substrate connection pad 52a. The board connection pad 52 a is an electrode pad for connecting to the third electrode pad 42 of the ceramic header 40. One row on the center side of the second semiconductor chip is also referred to as a first semiconductor chip connection pad 52b. The first semiconductor chip connection pad 52 b is an electrode pad for connecting to the first electrode pad 18 of the first semiconductor chip 10.

第２半導体チップ５０は、その第２表面５０ｂを第１主表面４０ａと対向させ、かつ第３電極パッド４２が露出するように、セラミックヘッダ４０に搭載されている。このとき、第２半導体チップ５０は、第２電極パッド５２の配列と第３電極パッド４２との配列が互いにワイヤボンディングできるように配置される。図６（Ａ）に示すように、この例では、第２半導体チップ５０は、第２電極パッド５２の配列と第３電極パッド４２の配列が互いに平行になるように配列されている。 The second semiconductor chip 50 is mounted on the ceramic header 40 so that the second surface 50b faces the first main surface 40a and the third electrode pad 42 is exposed. At this time, the second semiconductor chip 50 is arranged so that the arrangement of the second electrode pads 52 and the arrangement of the third electrode pads 42 can be bonded to each other. As shown in FIG. 6A, in this example, the second semiconductor chip 50 is arranged so that the arrangement of the second electrode pads 52 and the arrangement of the third electrode pads 42 are parallel to each other.

第１半導体チップ１０は、フレーム部１３の下面１３ｂを、第２半導体チップ５０の第１表面５０ａと対向させ、かつ第２電極パッド５２が露出するように、第２半導体チップ５０上に搭載されている。このとき、第１半導体チップ１０は、第１電極パッド１８の配列と第２電極パッド５２の配列とが、互いにワイヤボンディングできるように配置される。この例では、第１半導体チップ１０は、第１電極パッド１８の配列と第２電極パッド５２の配列とが互いに平行になるように搭載されている。 The first semiconductor chip 10 is mounted on the second semiconductor chip 50 so that the lower surface 13b of the frame portion 13 faces the first surface 50a of the second semiconductor chip 50 and the second electrode pad 52 is exposed. ing. At this time, the first semiconductor chip 10 is arranged so that the arrangement of the first electrode pads 18 and the arrangement of the second electrode pads 52 can be bonded to each other. In this example, the first semiconductor chip 10 is mounted such that the arrangement of the first electrode pads 18 and the arrangement of the second electrode pads 52 are parallel to each other.

第１半導体チップ１０及び第２半導体チップ５０並びにセラミックヘッダ４０は、ボンディングワイヤ６２により、互いに電気的に接続されている。ボンディングワイヤ６２は、金（Ａｕ）等の金属細線を用いて常法に従ってボンディングを行えば良い。 The first semiconductor chip 10, the second semiconductor chip 50, and the ceramic header 40 are electrically connected to each other by bonding wires 62. The bonding wire 62 may be bonded according to a conventional method using a fine metal wire such as gold (Au).

第１電極パッド１８と第１半導体チップ接続用パッド５２ｂとは、第１ボンディングワイヤ６２ａにより、１対１の対応関係で接続されている。 The first electrode pads 18 and the first semiconductor chip connection pads 52b are connected in a one-to-one correspondence by the first bonding wires 62a.

基板接続用パッド５２ａと第３電極パッド４２とは、第２ボンディングワイヤ６２ｂにより、１対１の対応関係で接続されている。 The substrate connection pad 52a and the third electrode pad 42 are connected in a one-to-one correspondence by the second bonding wire 62b.

このようなパッケージ形態とすれば、可動部のみを動作可能に封止し、ＭＥＭＳチップ全体、ボンディングワイヤ等を閉空間内に封止する必要がなくなるので、半導体チップパッケージのさらなる薄型化及び小型化が可能となる。 With such a package configuration, only the movable part is operatively sealed, and it is not necessary to seal the entire MEMS chip, bonding wires, etc. in a closed space, so that the semiconductor chip package can be further reduced in thickness and size. Is possible.

また、セラミックヘッダは、剛性が極めて高いので、パッケージの外力に対する剛性をより高めることができる。 Moreover, since the ceramic header has extremely high rigidity, the rigidity against the external force of the package can be further increased.

ここで、図６を参照して、この発明の半導体チップパッケージの動作について簡単に説明する。加速度センサチップである第１半導体チップ１０が加速度を検出したとする。検出された加速度にかかる信号は、第１電極パッド１８から第１ボンディングワイヤ６２ａ、第１半導体チップ接続用パッド５２ｂを経て、制御チップである第２半導体チップ５０に入力される。第２半導体チップ５０で処理された信号は、基板接続用パッド５２ａ、第２ボンディングワイヤ６２ｂ、第３電極パッド４２、セラミックヘッダ４０の外部端子４４を経て、図示しない外部装置に出力される。第１半導体チップ１０又は第２半導体チップ５０に信号を入力する場合には、信号は逆の経路を辿ることとなる。 Here, the operation of the semiconductor chip package of the present invention will be briefly described with reference to FIG. It is assumed that the first semiconductor chip 10 that is an acceleration sensor chip detects acceleration. A signal relating to the detected acceleration is input from the first electrode pad 18 through the first bonding wire 62a and the first semiconductor chip connection pad 52b to the second semiconductor chip 50 which is a control chip. The signal processed by the second semiconductor chip 50 is output to an external device (not shown) via the substrate connection pad 52a, the second bonding wire 62b, the third electrode pad 42, and the external terminal 44 of the ceramic header 40. When a signal is input to the first semiconductor chip 10 or the second semiconductor chip 50, the signal follows the reverse path.

（半導体チップパッケージの製造方法）
図６を参照して、半導体チップパッケージの製造方法につき説明する。 (Semiconductor chip package manufacturing method)
With reference to FIG. 6, a method for manufacturing a semiconductor chip package will be described.

まず、既に説明した構成を有するＭＥＭＳチップである第１半導体チップ、セラミックヘッダ４０、及び第２半導体チップ５０を準備する。 First, a first semiconductor chip, a ceramic header 40, and a second semiconductor chip 50, which are MEMS chips having the configuration described above, are prepared.

セラミックヘッダ４０のチップ搭載領域、すなわち内側領域４０ａｂに、第１半導体チップ１０及び第２半導体チップ５０を搭載する。この例では、第１半導体チップ１０及び第２半導体チップ５０は互いに積層されているので、これらを予め積層体として準備し、この積層体をセラミックヘッダ４０に搭載しても良い。 The first semiconductor chip 10 and the second semiconductor chip 50 are mounted on the chip mounting area of the ceramic header 40, that is, the inner area 40ab. In this example, since the first semiconductor chip 10 and the second semiconductor chip 50 are stacked on each other, they may be prepared in advance as a stacked body, and this stacked body may be mounted on the ceramic header 40.

第１半導体チップ１０及び第２半導体チップ５０は、互いに積層せずに、内側領域４０ａｂ内に、別個に、或いは並べて搭載しても良い。 The first semiconductor chip 10 and the second semiconductor chip 50 may be mounted separately or side by side in the inner region 40ab without being stacked on each other.

最後に、第１半導体チップ１０の第１電極パッド１８及び第２半導体チップ５０の第２電極パッド５２を接続する第１ボンディングワイヤ６２ａ、並びに第２半導体チップ５０の第２電極パッド５２及びセラミックヘッダ４０の第３電極パッド４２を接続する第２ボンディングワイヤ６２ｂを、従来公知のボンディング装置を用いて、常法に従って設ける。以上の工程により、半導体チップパッケージ１が製造される。 Finally, the first bonding wire 62a that connects the first electrode pad 18 of the first semiconductor chip 10 and the second electrode pad 52 of the second semiconductor chip 50, the second electrode pad 52 of the second semiconductor chip 50, and the ceramic header. The second bonding wires 62b for connecting the 40 third electrode pads 42 are provided according to a conventional method using a conventionally known bonding apparatus. The semiconductor chip package 1 is manufactured through the above steps.

このような工程によれば、セラミックヘッダ４０全体を封止する必要がないので、より簡易な方法で半導体チップパッケージ１を製造することができる。 According to such a process, since it is not necessary to seal the entire ceramic header 40, the semiconductor chip package 1 can be manufactured by a simpler method.

（第３の実施の形態）
（半導体チップパッケージの構成例）
図７を参照して、この発明の第３の実施の形態の半導体装置の構成例につき説明する。第３の実施の形態は、第２の実施例のいわゆるセラミックヘッダの代わりに、金属、樹脂等の基板を具えるパッケージ化された半導体装置に関する。 (Third embodiment)
(Configuration example of semiconductor chip package)
A configuration example of the semiconductor device according to the third embodiment of the present invention will be described with reference to FIG. The third embodiment relates to a packaged semiconductor device having a substrate made of metal, resin or the like instead of the so-called ceramic header of the second embodiment.

図７（Ａ）は、第３の実施の形態の半導体チップパッケージを上面側からみた、構成要素を説明するための概略的な平面図である。図７（Ｂ）は、図７(Ａ)のＡ−Ａ´で示した一点鎖線で切断した切り口を示す模式的な図である。なお図７（Ａ）において、図７（Ｂ）に示した第２封止部は、内部の構成をわかりやすくするために省略してある。 FIG. 7A is a schematic plan view for explaining the components when the semiconductor chip package of the third embodiment is viewed from the upper surface side. FIG. 7B is a schematic diagram illustrating a cut surface taken along the alternate long and short dash line indicated by AA ′ in FIG. In FIG. 7A, the second sealing portion shown in FIG. 7B is omitted for easy understanding of the internal configuration.

この実施の形態の半導体装置１を説明するにあたり、上述の第２の実施の形態の半導体装置における構成要素と同一の構成要素については、その詳細な説明を省略する。 In describing the semiconductor device 1 of this embodiment, detailed description of the same components as those of the semiconductor device of the second embodiment described above will be omitted.

半導体チップパッケージ１は、基板４０を含んでいる。基板４０の主たる構成要素である基材４０Ｘとしては、耐熱性ガラス基板、エポキシ樹脂、ＢＴレジンといった耐熱性高分子材料等が適用されて好適である。また、基板４０として、銅（Ｃｕ）、銅合金といった材料を基材とする金属基板を適用することもできる。 The semiconductor chip package 1 includes a substrate 40. As the base material 40X which is a main component of the substrate 40, a heat resistant glass substrate, a heat resistant polymer material such as an epoxy resin, BT resin, or the like is applied. Further, as the substrate 40, a metal substrate based on a material such as copper (Cu) or a copper alloy can also be applied.

基板４０が具える具体的な構成要素については、すでに説明したセラミックヘッダの構成と同様であるため、その詳細な説明を省略する。なお、図示例では、基板４０は平板状の形状を有するものを示したが、すでに説明した、いわゆるセラミックヘッダと同様にチップを納める凹部を有する容器状の形状を有するいわゆる封止キャップを用いることもできる。 Since specific components provided in the substrate 40 are the same as those of the ceramic header already described, a detailed description thereof will be omitted. In the illustrated example, the substrate 40 has a flat plate shape, but a so-called sealing cap having a container-like shape having a recess for receiving a chip is used in the same manner as the so-called ceramic header described above. You can also.

半導体装置１は、第１半導体チップ１０と、第２半導体チップ５０と、及び第１半導体チップ１０の第１電極パッド１８、第２半導体チップの第２電極パッド５２及び基板４０の第３電極パッド４２をそれぞれ接続するボンディングワイヤ６２を封止する第２封止部７０を具えている。第２封止部７０は、例えば、エポキシ系のモールド樹脂や液状封止材といった封止樹脂を用い、従来公知の例えばトランスファーモールド法によって行うことができる。 The semiconductor device 1 includes a first semiconductor chip 10, a second semiconductor chip 50, a first electrode pad 18 of the first semiconductor chip 10, a second electrode pad 52 of the second semiconductor chip, and a third electrode pad of the substrate 40. The second sealing portion 70 is provided for sealing the bonding wires 62 connecting the respective 42. The second sealing portion 70 can be performed by a conventionally known transfer molding method, for example, using a sealing resin such as an epoxy mold resin or a liquid sealing material.

このような構成にすれば、高価なセラミックヘッダの代わりに、より安価な基板を使用することができるので、顕著なコストダウンが可能となる。 With such a configuration, a cheaper substrate can be used instead of an expensive ceramic header, so that a significant cost reduction is possible.

なお、第２封止部７０は、図６を参照して説明したセラミックヘッダ４０を有する構成例に適用することもできる。すなわち、所望により、第２の実施の形態のセラミックヘッダ４０の凹部４９ａ内に設けられている第１半導体チップ１０、第２半導体チップ５０、及びボンディングワイヤ６２を、封止樹脂にて封止する構成例としても良い。 In addition, the 2nd sealing part 70 can also be applied to the structural example which has the ceramic header 40 demonstrated with reference to FIG. That is, if desired, the first semiconductor chip 10, the second semiconductor chip 50, and the bonding wire 62 provided in the recess 49a of the ceramic header 40 of the second embodiment are sealed with a sealing resin. A configuration example may be used.

（第４の実施の形態）
図８を参照して、この発明の第４の実施の形態の半導体装置の構成例につき説明する。第４の実施の形態は、第２の実施の形態のセラミックヘッダ及び第３の実施の形態の基板の代わりに、リードフレームを具えるパッケージ化された半導体装置に関する。 (Fourth embodiment)
A configuration example of a semiconductor device according to the fourth embodiment of the present invention will be described with reference to FIG. The fourth embodiment relates to a packaged semiconductor device having a lead frame instead of the ceramic header of the second embodiment and the substrate of the third embodiment.

図８（Ａ）は、第４の実施の形態の半導体チップパッケージを上面側からみた、構成要素を説明するための概略的な平面図である。図８（Ｂ）は、図８（Ａ）のＡ−Ａ´で示した一点鎖線で切断した切り口を示す模式的な図である。なお、図８（Ａ）において、図８（Ｂ）に示した第２封止部７０は、内部構成をわかりやすくするために省略し、点線で輪郭のみを示してある。 FIG. 8A is a schematic plan view for explaining the components when the semiconductor chip package of the fourth embodiment is viewed from the upper surface side. FIG. 8B is a schematic diagram showing a cut surface taken along the alternate long and short dash line indicated by AA ′ in FIG. In FIG. 8A, the second sealing portion 70 shown in FIG. 8B is omitted for easy understanding of the internal configuration, and only the outline is shown by a dotted line.

この実施の形態の半導体装置１を説明するにあたり、上述の第２の実施の形態の半導体装置及び第３の実施の形態の半導体装置における構成要素と同一の構成要素については、その詳細な説明を省略する。 In describing the semiconductor device 1 of this embodiment, the same components as those of the semiconductor device of the second embodiment and the semiconductor device of the third embodiment will be described in detail. Omitted.

半導体チップパッケージ１は、リードフレーム９０を含んでいる。リードフレーム９０としては、銅（Ｃｕ）等の材料により形成されている従来公知のリードフレームを適用することができる。すなわち、リードフレーム９０は、第１半導体装置１０及び第２半導体装置５０が搭載されるチップ搭載部９２及びこのチップ搭載部９２とは離間する複数のリード９４を有している。 The semiconductor chip package 1 includes a lead frame 90. As the lead frame 90, a conventionally known lead frame formed of a material such as copper (Cu) can be applied. That is, the lead frame 90 includes a chip mounting portion 92 on which the first semiconductor device 10 and the second semiconductor device 50 are mounted, and a plurality of leads 94 that are separated from the chip mounting portion 92.

チップ搭載部９２は、第１の面９２ａ及びこの第１の面９２ａに対向する第２の面９２ｂを有する。この例ではチップ搭載部９２は矩形状であって、第１の面９２ａ上に第２半導体チップ５０が搭載できる大きさとされている。 The chip mounting portion 92 has a first surface 92a and a second surface 92b opposite to the first surface 92a. In this example, the chip mounting portion 92 has a rectangular shape and is sized so that the second semiconductor chip 50 can be mounted on the first surface 92a.

リード９４は、細長の薄板状の形状を有している。リード９４は、チップ搭載部９２の矩形の端縁を構成する１辺から離間して、第２半導体チップ５０の基板接続用パッド５２ａと同数である５つが互いに等間隔に離間するように設けられている。 The lead 94 has an elongated thin plate shape. The leads 94 are provided so as to be separated from one side constituting the rectangular edge of the chip mounting portion 92 and to have five as many as the substrate connection pads 52a of the second semiconductor chip 50 spaced at equal intervals. ing.

第１ボンディングワイヤ６２ａは、第１半導体チップ１０の第１電極パッド１８と第２半導体チップ５０の第１半導体チップ接続用パッド５２ｂとを１対１の関係で接続している。第２ボンディングワイヤ６２ｂは、複数のリード９４及び基板接続用パッド５２ａを１対１の対応関係で接続している。すなわち、リード９４は、基板接続用パッド５２ａと同数が設けられている。 The first bonding wire 62a connects the first electrode pad 18 of the first semiconductor chip 10 and the first semiconductor chip connection pad 52b of the second semiconductor chip 50 in a one-to-one relationship. The second bonding wire 62b connects the plurality of leads 94 and the substrate connection pads 52a in a one-to-one correspondence. That is, the same number of leads 94 as the board connection pads 52a are provided.

半導体装置１は、リードフレーム９０のチップ搭載部９２、複数のリード９４の一部分、第１半導体チップ１０、第２半導体チップ５０、及びボンディングワイヤ６２を封止する第２封止部７０を具えている。 The semiconductor device 1 includes a chip mounting portion 92 of the lead frame 90, a part of the plurality of leads 94, the first semiconductor chip 10, the second semiconductor chip 50, and the second sealing portion 70 that seals the bonding wires 62. Yes.

第２封止部７０は、例えば、エポキシ系のモールド樹脂や液状封止材といった封止樹脂を用い、従来公知の金型を有する半導体封止装置を用いて、常法に従って行うことができる。このとき、リード９４の一部分は露出部９４ａとして第２封止部７０の外に露出させる。この露出部９４ａは、外部端子として機能する。 The second sealing portion 70 can be performed according to a conventional method using a semiconductor sealing device having a conventionally known mold using, for example, a sealing resin such as an epoxy mold resin or a liquid sealing material. At this time, a part of the lead 94 is exposed to the outside of the second sealing portion 70 as an exposed portion 94a. The exposed portion 94a functions as an external terminal.

リードフレームは、一般的に、金属の薄板により構成されるため、半導体装置をより薄型化することが可能となる。 Since the lead frame is generally composed of a thin metal plate, the semiconductor device can be made thinner.

この実施の形態の半導体装置１は、常法に従って製造することができる。すなわち、リードフレーム９０のチップ搭載部９２上に第１半導体チップ１０及び第２半導体装置５０を搭載する。第１半導体チップ１０の第１電極パッド１８及び第２半導体チップ５０の第２電極パッド５２を第１ボンディングワイヤ６２ａによりボンディングする。第２半導体チップ５０の第２電極パッド５２及びリードフレーム９０のリード９４を第２ボンディングワイヤ６２ｂにより接続する。金型を用いた封止工程により、露出部９４ａを露出させつつ第２封止部７０を形成する。リードフレーム本体からチップ搭載部９２及び露出部９４ａより外側に位置するリード９４を切り離して個片化する。以上の工程により、すでに説明した構成を有する半導体装置１が完成する。 The semiconductor device 1 of this embodiment can be manufactured according to a conventional method. That is, the first semiconductor chip 10 and the second semiconductor device 50 are mounted on the chip mounting portion 92 of the lead frame 90. The first electrode pad 18 of the first semiconductor chip 10 and the second electrode pad 52 of the second semiconductor chip 50 are bonded by the first bonding wire 62a. The second electrode pad 52 of the second semiconductor chip 50 and the lead 94 of the lead frame 90 are connected by the second bonding wire 62b. By the sealing process using a mold, the second sealing portion 70 is formed while exposing the exposed portion 94a. The lead 94 located outside the chip mounting portion 92 and the exposed portion 94a is separated from the lead frame main body and separated into individual pieces. Through the above steps, the semiconductor device 1 having the configuration already described is completed.

（第４の実施の形態の他の適用例）
図９を参照して、この発明の第４の実施の形態の他の適用例につき説明する。他の適用例の半導体装置は、第１半導体チップ上に第２半導体チップを搭載した半導体装置に関する。 (Another application example of the fourth embodiment)
With reference to FIG. 9, another application example of the fourth embodiment of the present invention will be described. A semiconductor device according to another application example relates to a semiconductor device in which a second semiconductor chip is mounted on a first semiconductor chip.

図９（Ａ）は、第４の実施の形態の他の適用例の半導体チップパッケージを上面側からみた、構成要素を説明するための概略的な平面図である。図９（Ｂ）は、図９（Ａ）のＡ−Ａ´で示した一点鎖線で切断した切り口を示す模式的な図である。なお、図９（Ａ）において、図９（Ｂ）に示した第２封止部７０は、内部構成を判りやすくするために省略し、点線で輪郭のみを示してある。 FIG. 9A is a schematic plan view for explaining the components of a semiconductor chip package of another application example of the fourth embodiment as viewed from the upper surface side. FIG. 9B is a schematic diagram illustrating a cut surface taken along the alternate long and short dash line indicated by AA ′ in FIG. In FIG. 9A, the second sealing portion 70 shown in FIG. 9B is omitted for easy understanding of the internal configuration, and only the outline is shown by a dotted line.

この適用例の半導体装置１を説明するにあたり、上述の第４の実施の形態の半導体装置における構成要素と同一の構成要素については、その詳細な説明を省略する。 In describing the semiconductor device 1 of this application example, detailed description of the same components as those in the semiconductor device of the fourth embodiment described above is omitted.

半導体チップパッケージ１は、リードフレーム９０を含んでいる。リードフレーム９０は、第１半導体装置１０が搭載されるチップ搭載部９２と、チップ搭載部９２の周囲に離間して配置されるリード９４とを有している。リードフレーム９０の材料としては、銅（Ｃｕ）等の材料が用いられ、従来公知のリードフレームの形成方法によって形成される。 The semiconductor chip package 1 includes a lead frame 90. The lead frame 90 includes a chip mounting portion 92 on which the first semiconductor device 10 is mounted and leads 94 that are spaced apart from each other around the chip mounting portion 92. As the material of the lead frame 90, a material such as copper (Cu) is used, which is formed by a conventionally known lead frame forming method.

チップ搭載部９２は、第１の面９２ａ及びこの第１の面９２ａに対向する第２の面９２ｂを有する。この例では、チップ搭載部９２は矩形状であって、第１の面９２ａ上に第１半導体チップ１０が搭載できる大きさとされている。また、リード９４は、細長の薄板状の形状を有している。 The chip mounting portion 92 has a first surface 92a and a second surface 92b opposite to the first surface 92a. In this example, the chip mounting portion 92 has a rectangular shape and is sized so that the first semiconductor chip 10 can be mounted on the first surface 92a. The lead 94 has an elongated thin plate shape.

第１半導体チップ１０は、チップ搭載部９２上に配置される。第２半導体チップ５０は、第１半導体チップ１０上に配置される。このとき第２半導体チップ５０は、第１半導体チップの第１電極パッド１８を露出させるように搭載される。このため、第１半導体チップ１０の第１電極パッド１８は、第１半導体チップ１０の１辺の近傍に配置され、第２半導体チップ５０は、第１半導体チップ１０の第１電極パッド１８が配置されている１辺近傍を露出させて搭載される。 The first semiconductor chip 10 is disposed on the chip mounting portion 92. The second semiconductor chip 50 is disposed on the first semiconductor chip 10. At this time, the second semiconductor chip 50 is mounted so as to expose the first electrode pads 18 of the first semiconductor chip. Therefore, the first electrode pad 18 of the first semiconductor chip 10 is disposed in the vicinity of one side of the first semiconductor chip 10, and the first electrode pad 18 of the first semiconductor chip 10 is disposed in the second semiconductor chip 50. It is mounted with the vicinity of one side exposed.

第１半導体チップ１０のチップ搭載部９２上の配置位置は、チップ搭載部９２の中央であっても、いずれかの辺の近傍であってもよい。本適用例では、第２半導体チップ５０の上面側からみた平面的な面積が第１半導体チップ１０よりも大きいため、第１半導体チップ１０はチップ搭載部９２の１辺の近傍に配置されている。 The arrangement position of the first semiconductor chip 10 on the chip mounting portion 92 may be in the center of the chip mounting portion 92 or in the vicinity of one of the sides. In this application example, since the planar area viewed from the upper surface side of the second semiconductor chip 50 is larger than that of the first semiconductor chip 10, the first semiconductor chip 10 is disposed in the vicinity of one side of the chip mounting portion 92. .

これは、第１半導体チップ１０、第２半導体チップ５０、及びチップ搭載部９２が重なり合ったときに、上面側から平面的にみた場合に面積が可能な限り小さくなるようにするためである。さらに、第２半導体チップ５０とチップ搭載部９２とが重なり合う面積が少ない場合には、金型による封止時に第２半導体チップ５０の第２表面５０ｂからの樹脂の応力が大きく、第２半導体チップ５０が第１半導体チップ１０から剥離してしまう虞が大きくなる。このため、本適用例では、チップ搭載部９２は第２半導体チップ５０とも完全に重なり合う大きさに設定される。 This is because when the first semiconductor chip 10, the second semiconductor chip 50, and the chip mounting portion 92 overlap each other, the area becomes as small as possible when viewed in plan from the upper surface side. Further, when the area where the second semiconductor chip 50 and the chip mounting portion 92 overlap is small, the stress of the resin from the second surface 50b of the second semiconductor chip 50 is large at the time of sealing with the mold, and the second semiconductor chip. There is a greater risk that 50 will peel off from the first semiconductor chip 10. For this reason, in this application example, the chip mounting portion 92 is set to a size that completely overlaps with the second semiconductor chip 50.

第２半導体チップ５０には、第２電極パッド５２が形成されている。第２電極パッドは、本適用例では、第２半導体チップ５０の第１電極パッド１８近傍の辺とその辺に対向する辺とに沿って配列されている。第２電極パッド５２は、前述のように基板接続用パッド５２ａと第１半導体チップ接続用パッド５２ｂとからなり、第１電極パッド１８近傍の辺に沿って基板接続用パッド５２ａと第１半導体チップ接続用パッド５２ｂとが混在して配列されており、第１電極パッド１８近傍の辺に対向する辺に沿って基板接続用電極パッド５２ａが配列されている。 A second electrode pad 52 is formed on the second semiconductor chip 50. In this application example, the second electrode pads are arranged along a side in the vicinity of the first electrode pad 18 of the second semiconductor chip 50 and a side facing the side. As described above, the second electrode pad 52 includes the substrate connection pad 52a and the first semiconductor chip connection pad 52b, and the substrate connection pad 52a and the first semiconductor chip are formed along the side in the vicinity of the first electrode pad 18. The connection pads 52b are mixedly arranged, and the substrate connection electrode pads 52a are arranged along a side opposite to the side near the first electrode pad 18.

第１ボンディングワイヤ６２ａは、第１半導体チップ１０の第１電極パッド１８と第２半導体チップ５０の第１半導体チップ接続用パッド５２ｂとを１対１の対応関係で接続している。 The first bonding wire 62a connects the first electrode pad 18 of the first semiconductor chip 10 and the first semiconductor chip connection pad 52b of the second semiconductor chip 50 in a one-to-one correspondence relationship.

第２ボンディングワイヤ６２ｂは、第２半導体チップ５０の基板接続用パッド５２ａとリードフレーム９０のリード９４とを１対１の対応関係で接続している。 The second bonding wire 62b connects the substrate connection pad 52a of the second semiconductor chip 50 and the lead 94 of the lead frame 90 in a one-to-one correspondence relationship.

半導体装置１は、リードフレーム９０のチップ搭載部９２、複数のリード９４の一部分、第１半導体チップ１０、第２半導体チップ５０、及びボンディングワイヤ６２を封止する第２封止部７０を具えている。第２封止部７０の材料、形状等に関しては、第４の実施の形態での説明を参照することで選択、適用が可能であるので、ここではその詳細な説明を省略する。 The semiconductor device 1 includes a chip mounting portion 92 of the lead frame 90, a part of the plurality of leads 94, the first semiconductor chip 10, the second semiconductor chip 50, and the second sealing portion 70 that seals the bonding wires 62. Yes. The material, shape, and the like of the second sealing portion 70 can be selected and applied by referring to the description in the fourth embodiment, and thus detailed description thereof is omitted here.

このとき、チップ搭載部９２及び第１半導体チップ１０、第１ボンディングワイヤ６２ａの一部分を覆うコート材７５を設けた後に第２封止材７０を設けても良い。 At this time, the second sealing material 70 may be provided after the coating material 75 covering a part of the chip mounting portion 92, the first semiconductor chip 10, and the first bonding wire 62a is provided.

コート材７５は、第２封止部７０よりも弾性率の低い液状樹脂からなり、第１半導体チップ１０を衝撃から保護するものである。従って、コート材７５を設けた場合は、さらに半導体装置１の耐衝撃性を向上させることができる。 The coating material 75 is made of a liquid resin having a lower elastic modulus than that of the second sealing portion 70 and protects the first semiconductor chip 10 from impact. Therefore, when the coating material 75 is provided, the impact resistance of the semiconductor device 1 can be further improved.

この適用例の半導体装置１は、常法に従って製造することができる。すなわち、リードフレーム９０のチップ搭載部９２上に第１半導体チップ１０を搭載し、第１半導体チップ１０上に第２半導体チップ５０を搭載する。第１半導体チップ１０の第１電極パッド１８及び第２半導体チップ５０の第２電極パッド５２を第１ボンディングワイヤ６２ａにより接続する。第２半導体チップ５０の第２電極パッド及びリードフレーム９０のリード９４を第２ボンディングワイヤ６２ｂにより接続する。金型を用いた封止工程により、リード９４の一部分を露出させて第２封止部７０を形成する。金型を用いた封止工程を行う前に第１半導体チップ１０とチップ搭載部９２と第１ボンディングワイヤ６２ａの一部分をディスペンス方式等により封止してコート材７５を形成しても良い。その後、リードフレーム本体からリード９４の露出した部分を切り離して個片化する。以上の工程により、すでに説明した構成を有する半導体装置１が完成する。 The semiconductor device 1 of this application example can be manufactured according to a conventional method. That is, the first semiconductor chip 10 is mounted on the chip mounting portion 92 of the lead frame 90, and the second semiconductor chip 50 is mounted on the first semiconductor chip 10. The first electrode pad 18 of the first semiconductor chip 10 and the second electrode pad 52 of the second semiconductor chip 50 are connected by a first bonding wire 62a. The second electrode pad of the second semiconductor chip 50 and the lead 94 of the lead frame 90 are connected by the second bonding wire 62b. A second sealing portion 70 is formed by exposing a part of the lead 94 by a sealing process using a mold. Before performing the sealing process using the mold, the coating material 75 may be formed by sealing the first semiconductor chip 10, the chip mounting portion 92, and a part of the first bonding wire 62 a by a dispensing method or the like. Thereafter, the exposed portion of the lead 94 is separated from the lead frame main body and separated into individual pieces. Through the above steps, the semiconductor device 1 having the configuration already described is completed.

（第５の実施の形態）
図１０を参照して、この発明の第５の実施の形態の半導体装置の構成例につき説明する。第５の実施の形態は、第４の実施の形態の薄板状部材を省略し、直接第２半導体チップを搭載した半導体装置に関する。 (Fifth embodiment)
With reference to FIG. 10, a configuration example of a semiconductor device according to the fifth embodiment of the present invention will be described. The fifth embodiment relates to a semiconductor device in which the thin plate-like member of the fourth embodiment is omitted and the second semiconductor chip is directly mounted.

図１０（Ａ）は、第５の実施の形態の半導体チップパッケージを上面側からみた、構成要素を説明するための概略的な平面図である。図１０（Ｂ）は、図１０（Ａ）のＡ−Ａ´で示した一点鎖線で切断した切り口を示す模式的な図である。なお、図１０（Ａ）において、図１０（Ｂ）に示した第２封止部７０は、内部構成を判りやすくするために省略し、点線で輪郭のみを示してある。 FIG. 10A is a schematic plan view for explaining the components when the semiconductor chip package of the fifth embodiment is viewed from the upper surface side. FIG. 10B is a schematic diagram showing a cut surface taken along the alternate long and short dash line indicated by AA ′ in FIG. In FIG. 10A, the second sealing portion 70 shown in FIG. 10B is omitted for easy understanding of the internal configuration, and only the outline is shown by a dotted line.

この実施の形態の半導体装置１を説明するにあたり、上述の第４の実施の形態の半導体装置における構成要素と同一の構成要素については、その詳細な説明を省略する。 In describing the semiconductor device 1 of this embodiment, detailed description of the same components as those in the semiconductor device of the above-described fourth embodiment will be omitted.

半導体チップパッケージ１は、リードフレーム９０と第１半導体チップ１０と第２半導体チップ５０と第１ボンディングワイヤ６２ａと第２ボンディングワイヤ６２ｂと第２封止部７０とからなる。 The semiconductor chip package 1 includes a lead frame 90, a first semiconductor chip 10, a second semiconductor chip 50, a first bonding wire 62a, a second bonding wire 62b, and a second sealing portion 70.

リードフレーム９０は、第１半導体チップ１０が搭載されるチップ搭載部９２と、チップ搭載部９２の周囲に離間して配置されるリード９４とを有している。リードフレーム９０の材料としては、銅（Ｃｕ）等の材料が用いられ、従来公知のリードフレームの形成方法によって形成される。 The lead frame 90 has a chip mounting portion 92 on which the first semiconductor chip 10 is mounted, and leads 94 that are spaced apart around the chip mounting portion 92. As the material of the lead frame 90, a material such as copper (Cu) is used, which is formed by a conventionally known lead frame forming method.

第１半導体チップ１０は、可動構造体１５と、可動構造体１５を囲むフレーム部１３と第１封止部２０と、第１電極パッド１８とを有している。可動構造体１５は、梁部１４ａと可動部１４ｂとからなり、フレーム部１３と梁部１４ａと可動部１４ｂとは一体的に形成されている。 The first semiconductor chip 10 includes a movable structure 15, a frame part 13 surrounding the movable structure 15, a first sealing part 20, and a first electrode pad 18. The movable structure 15 includes a beam portion 14a and a movable portion 14b, and the frame portion 13, the beam portion 14a, and the movable portion 14b are integrally formed.

梁部１４ａは、フレーム部１３及び可動部１４ｂと比較して肉薄に形成され、かつ細幅に形成されている。梁部１４ａは、フレーム部１３と可動部１４ｂを可撓的に接続し、可動部１４ｂは、フレーム部１３の内側にフレーム部１３と離間して納められている。 The beam portion 14a is formed thinner and narrower than the frame portion 13 and the movable portion 14b. The beam portion 14a flexibly connects the frame portion 13 and the movable portion 14b, and the movable portion 14b is housed inside the frame portion 13 so as to be separated from the frame portion 13.

第１封止部２０は、この例ではフレーム部１３上に可撓構造体を囲むように閉環状に形成される。第１封止部２０は、例えば従来公知の液状樹脂、または任意好適な接着手段を有するボンディングシートといったシート状部材により形成される。 In this example, the first sealing portion 20 is formed in a closed ring shape on the frame portion 13 so as to surround the flexible structure. The first sealing portion 20 is formed of a sheet-like member such as a conventionally known liquid resin or a bonding sheet having any suitable bonding means.

第１電極パッド１８は、フレーム部１３上であって、閉環状に形成された第１封止部２０の外側に配置される。この例では、フレーム部１３が有する一つの辺に沿って配置されている。 The first electrode pad 18 is disposed on the frame portion 13 and outside the first sealing portion 20 formed in a closed ring shape. In this example, the frame portion 13 is arranged along one side.

第１半導体チップ１０は、リードフレーム９０のチップ搭載領域９２上に配置される。第２半導体チップ５０は、第１半導体チップ１０上に配置される。このときの第１半導体チップ１０をチップ搭載部９２に搭載するときの位置関係、及び第２半導体チップ５０を第１半導体チップ１０に搭載するときの配置位置に関しては、図１０及び第４の実施の形態の他の適用例を参考に設定することができる。 The first semiconductor chip 10 is disposed on the chip mounting area 92 of the lead frame 90. The second semiconductor chip 50 is disposed on the first semiconductor chip 10. With respect to the positional relationship when the first semiconductor chip 10 is mounted on the chip mounting portion 92 and the arrangement position when the second semiconductor chip 50 is mounted on the first semiconductor chip 10 at this time, FIG. It can be set with reference to other application examples of the form.

第１半導体チップ１０の第１電極パッド１８は、第４の実施の形態の他の適用例で述べたように、第１半導体チップ１０の１辺の近傍に配置されている。 The first electrode pad 18 of the first semiconductor chip 10 is disposed in the vicinity of one side of the first semiconductor chip 10 as described in the other application example of the fourth embodiment.

第２半導体チップ５０の第２電極パッド５２は、第２半導体チップ５０の第１電極パッド１８近傍の辺とその辺に対向する辺とに沿って配列されている。第２電極パッド５２は、前述のように基板接続用パッド５２ａと第１半導体チップ接続用パッド５２ｂとからなり、これらの配列もまた、前述の第４の実施の形態の他の適用例で述べた配列と同様に配列される。 The second electrode pads 52 of the second semiconductor chip 50 are arranged along a side in the vicinity of the first electrode pad 18 of the second semiconductor chip 50 and a side facing the side. As described above, the second electrode pad 52 includes the substrate connection pad 52a and the first semiconductor chip connection pad 52b. These arrangements are also described in other application examples of the fourth embodiment. Arranged in the same manner as

第１ボンディングワイヤ６２ａは、第１半導体チップ１０の第１電極パッド１８と第２半導体チップ５０の第１半導体チップ接続用パッド５２ａとを１対１の対応関係で接続している。また、第２ボンディングワイヤ６２ｂは、第２半導体チップ５０の基板接続用パッド５２ｂとリードフレーム９０のリード９４とを１対１の対応関係で接続している。 The first bonding wire 62a connects the first electrode pad 18 of the first semiconductor chip 10 and the first semiconductor chip connection pad 52a of the second semiconductor chip 50 in a one-to-one correspondence relationship. The second bonding wire 62b connects the substrate connection pad 52b of the second semiconductor chip 50 and the lead 94 of the lead frame 90 in a one-to-one correspondence.

第２封止部７０は、リードフレーム９０のチップ搭載部９２、複数のリード９４の一部分、第１半導体チップ１０、第２半導体チップ５０、及びワイヤボンディング６２を封止するように形成される。第２封止部７０の材料、形状等に関しては、第４の実施の形態での説明を参照することで選択、適用が可能であるので、ここではその詳細な説明を省略する。また、このとき第４の実施の形態の他の適用例で説明したコート材７５を設けた後に第２封止材７０を設けても良い。 The second sealing portion 70 is formed so as to seal the chip mounting portion 92 of the lead frame 90, a part of the plurality of leads 94, the first semiconductor chip 10, the second semiconductor chip 50, and the wire bonding 62. The material, shape, and the like of the second sealing portion 70 can be selected and applied by referring to the description in the fourth embodiment, and thus detailed description thereof is omitted here. At this time, the second sealing material 70 may be provided after the coating material 75 described in the other application example of the fourth embodiment is provided.

これら構成を有することで、第５の実施の形態の半導体装置１は、薄板状部材を用いずに第１半導体チップ１０の可撓構造体１５の動作を妨げることなく封止できるため、前述の実施の形態が有する効果に加えてさらなる薄型化することができる。 By having these configurations, the semiconductor device 1 of the fifth embodiment can be sealed without interfering with the operation of the flexible structure 15 of the first semiconductor chip 10 without using a thin plate member. In addition to the effects of the embodiment, the thickness can be further reduced.

この実施の形態の半導体装置１は、常法に従って製造することができる。すなわち、上述の第４の実施の形態の他の適用例に記載の方法に従って製造することができる。 The semiconductor device 1 of this embodiment can be manufactured according to a conventional method. That is, it can be manufactured according to the method described in the other application example of the fourth embodiment.

なお、この実施の形態の第１半導体チップ１０の製造方法に関しては、第１の実施の形態で説明した製造方法によって形成され、薄板状部材３０を搭載する工程を行わずに個片化工程を行うことによって形成できる。 Note that the manufacturing method of the first semiconductor chip 10 of this embodiment is formed by the manufacturing method described in the first embodiment, and the singulation process is performed without performing the process of mounting the thin plate member 30. It can be formed by doing.

この場合、第１の実施の形態で説明した薄板状部材３０を搭載することによって個片化時にダイシング屑等が可動構造体１５に入り込まずにダイシング可能であるとの効果は損なわれるものの、薄板状部材３０を必要としないため、コストを削減できるとともに、１工程少なく形成できるため時間を短縮でき、製造効率を向上させる効果を有する。 In this case, by mounting the thin plate-like member 30 described in the first embodiment, the effect that dicing waste or the like can be diced without entering the movable structure 15 at the time of singulation is impaired, but the thin plate Since the shape member 30 is not required, the cost can be reduced and the number of steps can be reduced, so that the time can be shortened and the manufacturing efficiency can be improved.

本発明の第１の実施の形態の半導体チップにおける上面図、及び上面図のＡ−Ａ´での断面図。4A is a top view of the semiconductor chip according to the first embodiment of the present invention, and FIG. 本発明の第１の実施の形態の半導体チップの製造方法を説明する上面図、及び上面図のＡ−Ａ´での断面図。4A and 4B are a top view for explaining the method for manufacturing the semiconductor chip according to the first embodiment of the invention and a cross-sectional view taken along the line AA ′ of the top view. 図２から続く本発明の第１の実施の形態の半導体チップの製造方法を説明する上面図、及び上面図のＡ−Ａ'での断面図。The top view explaining the manufacturing method of the semiconductor chip of the 1st Embodiment of this invention following FIG. 2, and sectional drawing in AA 'of a top view. 図３から続く本発明の第１の実施の形態の半導体チップの製造方法を説明する上面図、及び上面図のＡ−Ａ'での断面図。FIG. 4 is a top view for explaining the method of manufacturing the semiconductor chip according to the first embodiment of the present invention, continuing from FIG. 図４から続く本発明の第１の実施の形態の半導体チップの製造方法を説明する上面図、及び上面図のＡ−Ａ'での断面図。The top view explaining the manufacturing method of the semiconductor chip of the 1st Embodiment of this invention following FIG. 4, and sectional drawing in AA 'of a top view. 本発明の第２の実施の形態の半導体装置における上面図、及び上面図のＡ−Ａ´での断面図。FIG. 6 is a top view of a semiconductor device according to a second embodiment of the present invention, and a cross-sectional view taken along line AA ′ of the top view. 本発明の第３の実施の形態の半導体装置における上面図、及び上面図のＡ−Ａ´での断面図。10A is a top view of a semiconductor device according to a third embodiment of the present invention, and FIG. 本発明の第４の実施の形態の半導体装置における上面図、及び上面図のＡ−Ａ´での断面図。The top view in the semiconductor device of the 4th Embodiment of this invention, and sectional drawing in AA 'of a top view. 本発明の第４の実施の形態の他の適用例の半導体装置における上面図、及び上面図のＡ−Ａ´での断面図。The top view in the semiconductor device of the other application example of the 4th Embodiment of this invention, and sectional drawing in AA 'of a top view. 本発明の第５の実施の形態の半導体装置における上面図、及び上面図のＡ−Ａ´での断面図。The top view in the semiconductor device of the 5th Embodiment of this invention, and sectional drawing in AA 'of a top view. 従来技術の説明図である。It is explanatory drawing of a prior art.

符号の説明Explanation of symbols

１ … 半導体チップパッケージ（半導体装置）
１０ … 第１半導体チップ
１１，１１０ … 加速度センサチップ（チップ）
１３ … フレーム部
１３ａ … 上面
１３ｂ … 下面
１３ｃ … 外側領域
１４ａ … 梁部
１４ｂ … 可動部
１５ … 可動構造体
１６ … 開口部
１６ａ … 間隙
１８ … 第１電極パッド
１９ … 検出素子（ピエゾ抵抗素子）
２０ … 第１封止部
２０ａ … 上面
３０ … 薄板状部材
４０ … 基板（セラミックヘッダ）
４２ … 第３電極パッド
４４ … 外部端子
４９ … 側壁部
５０ … 第２半導体チップ
５２ … 第２電極パッド
５２ａ … 基板接続用パッド
５２ｂ … 第１半導体チップ接続用パッド
６２、１１６ … ボンディングワイヤ
６２ａ … 第１ボンディングワイヤ
６２ｂ … 第２ボンディングワイヤ
７０ … 第２封止部
８０ … シリコンウェハ
９０ … リードフレーム
９２ … チップ搭載部
９４ … リード
１００ … 加速度センサチップパッケージ
１１２ … 電極パッド
１２２ … 接着剤
１３０ … 保護カバー
１４０ … 閉空間
１５０ … 外部端子


1 ... Semiconductor chip package (semiconductor device)
10: First semiconductor chip 11, 110: Acceleration sensor chip (chip)
DESCRIPTION OF SYMBOLS 13 ... Frame part 13a ... Upper surface 13b ... Lower surface 13c ... Outer region 14a ... Beam part 14b ... Movable part 15 ... Movable structure 16 ... Opening part 16a ... Gap 18 ... First electrode pad 19 ... Detection element (piezoresistive element)
20 ... 1st sealing part 20a ... Upper surface 30 ... Thin plate-like member 40 ... Board | substrate (ceramic header)
42 ... Third electrode pad 44 ... External terminal 49 ... Side wall 50 ... Second semiconductor chip 52 ... Second electrode pad 52a ... Substrate connection pad 52b ... First semiconductor chip connection pad 62, 116 ... Bonding wire 62a ... First 1 bonding wire 62b ... 2nd bonding wire 70 ... 2nd sealing part 80 ... silicon wafer 90 ... lead frame 92 ... chip mounting part 94 ... lead 100 ... acceleration sensor chip package 112 ... electrode pad 122 ... adhesive 130 ... protective cover 140 ... Closed space 150 ... External terminal


Claims (20)

上面及び該上面と対向する下面を有するフレーム部、該フレーム部内に設けられている可動部を含む可動構造体、前記フレーム部の前記上面側に配列されている複数の第１電極パッド、前記フレーム部の上面に、前記可動構造体を囲んで設けられている閉環状の第１封止部、及び当該第１封止部上に設けられていて、前記可動構造体を封止する薄板状部材を有する第１半導体チップと、
第１表面及び該第１表面と対向する第２表面、及び前記第１表面側に配列されている複数の第２半導体チップと、
半導体チップ搭載領域が設けられている第１主表面、該第１主表面と対向する第２主表面、及び前記半導体チップ搭載領域外である当該第１主表面の端縁に沿って設けられている第３電源パッドを有する基板であって、前記第１半導体チップ及び前記第２半導体チップが前記半導体チップ搭載領域上に搭載されている当該基板と、
前記第１電極パッド及び前記第２電極パッドを接続する第１ボンディングワイヤと、
前記第２電極パッド及び前記第３電極パッドを接続する第２ボンディングワイヤと
を具えていることを特徴とする半導体チップパッケージ。
A frame portion having an upper surface and a lower surface facing the upper surface, a movable structure including a movable portion provided in the frame portion, a plurality of first electrode pads arranged on the upper surface side of the frame portion, and the frame A closed annular first sealing portion provided on the upper surface of the portion surrounding the movable structure, and a thin plate-like member provided on the first sealing portion and sealing the movable structure A first semiconductor chip having:
A first surface, a second surface facing the first surface, and a plurality of second semiconductor chips arranged on the first surface side;
A first main surface provided with a semiconductor chip mounting region, a second main surface facing the first main surface, and an edge of the first main surface outside the semiconductor chip mounting region. A substrate having a third power supply pad, wherein the first semiconductor chip and the second semiconductor chip are mounted on the semiconductor chip mounting region;
A first bonding wire connecting the first electrode pad and the second electrode pad;
A semiconductor chip package comprising: a second bonding wire for connecting the second electrode pad and the third electrode pad.
前記チップ搭載領域上には、前記第２半導体チップが搭載され、前記第２半導体チップの前記第１表面上には、前記第２半導体チップの前記第２電極パッドを露出させて、前記第１半導体チップが搭載されていることを特徴とする請求項１に記載の半導体チップパッケージ。
The second semiconductor chip is mounted on the chip mounting region, the second electrode pad of the second semiconductor chip is exposed on the first surface of the second semiconductor chip, and the first semiconductor chip is exposed. The semiconductor chip package according to claim 1, wherein a semiconductor chip is mounted.
前記チップ搭載領域上には、前記第１半導体チップが搭載され、前記第１半導体チップの前記上面上には、前記第１半導体チップの前記第１電極パッドを露出させて、前記第２半導体チップが搭載されていることを特徴とする請求項１に記載の半導体チップパッケージ。
The first semiconductor chip is mounted on the chip mounting region, the first electrode pad of the first semiconductor chip is exposed on the upper surface of the first semiconductor chip, and the second semiconductor chip is exposed. The semiconductor chip package according to claim 1, wherein the semiconductor chip package is mounted.
前記基板は、凹部を有する容器状のセラミックヘッダであり、及び前記半導体チップ搭載領域は当該凹部内に設けられていることを特徴とする請求項１乃至３のいずれか１つに記載の半導体チップパッケージ。
4. The semiconductor chip according to claim 1, wherein the substrate is a container-shaped ceramic header having a recess, and the semiconductor chip mounting region is provided in the recess. 5. package.
前記基板は、金属基板及び樹脂基板を含む群から選択される基板であり、及び前記第１半導体チップ、前記第２半導体チップ、前記第１封止部、前記第１ボンディング及び前記第２ボンディングワイヤを覆って封止している第２封止部をさらに具えていることを特長とする請求項１乃至３のいずれか１つに記載の半導体チップパッケージ。
The substrate is a substrate selected from a group including a metal substrate and a resin substrate, and the first semiconductor chip, the second semiconductor chip, the first sealing portion, the first bonding, and the second bonding wire. The semiconductor chip package according to claim 1, further comprising a second sealing portion that covers and seals the semiconductor chip package.
上面及び該上面と対向する下面を有するフレーム部、該フレーム部内に設けられている可動部を含む可動構造体、前記フレーム部の前記上面側に配列されている複数の第１電極パッド、前記フレーム部の上面に、前記可動構造体を囲んで設けられている閉環状の第１封止部、及び当該第１封止部上に設けられていて、前記可動構造体を封止する薄板状部材を有する第１半導体チップと、
第１表面、該第１表面に対向する第２表面、及び前記第１表面側に配列されている複数の第２電極パッドを有する第２半導体チップと、
表面及び該表面と対向する裏面を有するチップ搭載部及び該チップ搭載部の端縁から離間して配設されている複数のリードを有していて、前記第１半導体チップ及び前記第２半導体チップが前記チップ搭載部の前記表面上に搭載されているリードフレームと、
前記第１電極パッド及び前記第２電極パッドを接続する第１ボンディングワイヤと、
前記第２電極パッド及び前記リードを接続する第２ボンディングワイヤと、
前記第１半導体チップ、前記第２半導体チップ、前記第１封止部、前記チップ搭載部、前記第１ボンディングワイヤ及び前記第２ボンディングワイヤを覆っていて、前記リードの一部分を露出して封止している第２封止部と
を具えていることを特徴とする半導体チップパッケージ。
A frame portion having an upper surface and a lower surface facing the upper surface, a movable structure including a movable portion provided in the frame portion, a plurality of first electrode pads arranged on the upper surface side of the frame portion, and the frame A closed annular first sealing portion provided on the upper surface of the portion surrounding the movable structure, and a thin plate-like member provided on the first sealing portion and sealing the movable structure A first semiconductor chip having:
A second semiconductor chip having a first surface, a second surface facing the first surface, and a plurality of second electrode pads arranged on the first surface side;
A chip mounting portion having a front surface and a back surface opposed to the front surface; and a plurality of leads disposed apart from an edge of the chip mounting portion; and the first semiconductor chip and the second semiconductor chip A lead frame mounted on the surface of the chip mounting portion;
A first bonding wire connecting the first electrode pad and the second electrode pad;
A second bonding wire connecting the second electrode pad and the lead;
Covering the first semiconductor chip, the second semiconductor chip, the first sealing portion, the chip mounting portion, the first bonding wire and the second bonding wire, and exposing and sealing a part of the lead A semiconductor chip package comprising: a second sealing portion.
前記第１封止部は、樹脂により形成されていることを特徴とする請求項１乃至６のいずれか１つに記載の半導体チップパッケージ。
The semiconductor chip package according to claim 1, wherein the first sealing portion is formed of a resin.
前記第１封止部は、シート状部材により形成されていることを特徴とする請求項１乃至６のいずれか１つに記載の半導体チップパッケージ。
The semiconductor chip package according to claim 1, wherein the first sealing portion is formed of a sheet-like member.
上面及び該上面と対向する下面を有するフレーム部、該フレーム部内に設けられている可動部を含む可動構造体、前記フレーム部の前記上面側に配列されている複数の第１電極パッドを有する第１半導体チップであって、前記フレーム部の前記上面に、前記可動構造体を囲んで設けられている閉環状の第１封止部と、当該第１封止部上に設けられていて、前記可動構造体を封止する薄板状部材とを形成して前記第１半導体チップを準備する工程と、
複数の辺からなる第１表面、該第１表面と対向する第２表面、及び前記第１表面側に配列されている複数の第２電極パッドを有する第２半導体チップをそれぞれ準備する工程と、
半導体チップ搭載領域が設けられている第１主表面、該第１主表面と対向する第２主表面、及び前記半導体チップ搭載領域外である当該第１主表面の端縁に沿って設けられている第３電極パッドを有する基板を準備する工程と、
前記基板の前記チップ搭載領域上に、前記第１半導体チップ及び前記第２半導体チップを搭載する工程と、
前記第１電極パッド及び前記第２電極パッドを接続する第１ボンディングワイヤ、並びに前記第２電極パッド及び前記第３電極パッドを接続する第２ボンディングワイヤを設ける工程と
を含むことを特徴とする半導体チップパッケージの製造方法。
A frame portion having an upper surface and a lower surface facing the upper surface, a movable structure including a movable portion provided in the frame portion, and a first electrode pad having a plurality of first electrode pads arranged on the upper surface side of the frame portion 1 semiconductor chip, on the upper surface of the frame portion, a closed annular first sealing portion provided surrounding the movable structure, and provided on the first sealing portion, Forming a thin plate-like member for sealing the movable structure to prepare the first semiconductor chip;
Preparing each of a second semiconductor chip having a first surface comprising a plurality of sides, a second surface facing the first surface, and a plurality of second electrode pads arranged on the first surface side;
A first main surface provided with a semiconductor chip mounting region, a second main surface facing the first main surface, and an edge of the first main surface outside the semiconductor chip mounting region. Providing a substrate having a third electrode pad;
Mounting the first semiconductor chip and the second semiconductor chip on the chip mounting region of the substrate;
Providing a first bonding wire for connecting the first electrode pad and the second electrode pad, and a second bonding wire for connecting the second electrode pad and the third electrode pad. Chip package manufacturing method.
前記第１半導体チップ及び前記第２半導体チップを搭載する工程は、前記チップ搭載領域上に前記第２半導体チップを搭載し、前記第２半導体チップの前記第１表面上に前記第２半導体チップの前記第２電極パッドを露出させて前記第１半導体チップを搭載する工程であることを特徴とする請求項９に記載の半導体チップパッケージの製造方法。
The step of mounting the first semiconductor chip and the second semiconductor chip includes mounting the second semiconductor chip on the chip mounting region, and mounting the second semiconductor chip on the first surface of the second semiconductor chip. The method of manufacturing a semiconductor chip package according to claim 9, wherein the first semiconductor chip is mounted by exposing the second electrode pad.
前記第１半導体チップ及び前記第２半導体チップを搭載する工程は、前記チップ搭載領域上に前記第１半導体チップを搭載し、前記第１半導体チップの前記上面上に前記第１半導体チップの前記第１電極パッドを露出させて前記第２半導体チップを搭載する工程であることを特徴とする請求項９に記載の半導体チップパッケージの製造方法。
The step of mounting the first semiconductor chip and the second semiconductor chip includes mounting the first semiconductor chip on the chip mounting region, and forming the first semiconductor chip on the upper surface of the first semiconductor chip. 10. The method of manufacturing a semiconductor chip package according to claim 9, wherein the second semiconductor chip is mounted with one electrode pad exposed.
前記基板を準備する工程は、凹部を有する容器状のセラミックヘッダを準備する工程であり、
前記第１半導体チップ及び前記第２半導体チップを搭載する工程は、前記凹部内に設けられている半導体チップ搭載領域に搭載する工程であることを特徴とする請求項９乃至１１のいずれか１つに記載の半導体チップパッケージの製造方法。
The step of preparing the substrate is a step of preparing a container-shaped ceramic header having a recess,
12. The step of mounting the first semiconductor chip and the second semiconductor chip is a step of mounting in a semiconductor chip mounting region provided in the recess. The manufacturing method of the semiconductor chip package of description.
前記基板を準備する工程は、金属基板及び樹脂基板を含む群から選択される基板を準備する工程であり、
前記第２ボンディングワイヤを設ける工程の後に、前記第１半導体チップ、前記第２半導体チップ、前記第１封止部、前記第１ボンディングワイヤ、前記第２ボンディングワイヤを覆って封止している第２封止部を形成する工程をさらに含むことを特徴とする請求項９乃至１２のいずれか１つに記載の半導体チップパッケージの製造方法。
The step of preparing the substrate is a step of preparing a substrate selected from the group including a metal substrate and a resin substrate,
After the step of providing the second bonding wire, the first semiconductor chip, the second semiconductor chip, the first sealing portion, the first bonding wire, and the second bonding wire are covered and sealed. The method for manufacturing a semiconductor chip package according to claim 9, further comprising a step of forming two sealing portions.
上面及び該上面と対向する下面を有するフレーム部、該フレーム部内に設けられている可動部を含む可動構造体、前記フレーム部の前記上面側に配列されている複数の第１電極パッド、前記フレーム部の上面に、前記可動構造体を囲んで設けられている閉環状の第１封止部、当該第１封止部上に設けられていて、前記可動構造体を封止する薄板状部材を有する第１半導体チップを準備する工程と、
第１表面及び該第１表面と対向する第２表面を有しており、前記第１表面側に配列されている複数の第２電極パッドを有する第２半導体チップを準備する工程と、
表面及び該表面と対向する裏面を有するチップ搭載部及び該チップ搭載部の端縁から離間して配列されている複数のリードを有しているリードフレームを準備する工程と、
前記チップ搭載部の前記表面上に、前記第１半導体チップ及び前記第２半導体チップを搭載する工程と、
前記第１電極パッド及び前記第２電極パッドを接続する第１ボンディングワイヤを設ける工程と、
前記第２電極パッド及び前記リードを接続する第２ボンディングワイヤを設ける工程と、
前記第１半導体チップ、前記第２半導体チップ、前記第１封止部、前記チップ搭載部、前記第１ボンディングワイヤ及び前記第２ボンディングワイヤを覆っており、前記リードの一部分を露出して封止している第２封止部を形成する工程と
を含むことを特徴とする半導体チップパッケージの製造方法。
A frame portion having an upper surface and a lower surface facing the upper surface, a movable structure including a movable portion provided in the frame portion, a plurality of first electrode pads arranged on the upper surface side of the frame portion, and the frame A closed ring-shaped first sealing portion provided on the upper surface of the portion surrounding the movable structure, and a thin plate-like member that is provided on the first sealing portion and seals the movable structure Preparing a first semiconductor chip having;
Preparing a second semiconductor chip having a first surface and a second surface opposite to the first surface, and having a plurality of second electrode pads arranged on the first surface side;
Preparing a lead frame having a chip mounting portion having a front surface and a back surface facing the front surface, and a plurality of leads arranged apart from an edge of the chip mounting portion;
Mounting the first semiconductor chip and the second semiconductor chip on the surface of the chip mounting portion;
Providing a first bonding wire for connecting the first electrode pad and the second electrode pad;
Providing a second bonding wire for connecting the second electrode pad and the lead;
The first semiconductor chip, the second semiconductor chip, the first sealing portion, the chip mounting portion, the first bonding wire, and the second bonding wire are covered, and a portion of the lead is exposed and sealed. Forming a second sealing portion that is formed. A method for manufacturing a semiconductor chip package, comprising:
前記第１半導体チップを準備する工程において、前記第１半導体チップは、半導体基板に作り込まれた複数の前記可動構造体毎に、前記フレーム部の上面に、前記可動構造体を囲んで液状樹脂を閉環状の形状に注入して前記第１封止部を形成し、薄板状部材を複数の前記第１封止部毎に上面全面に接合した後に個片化することにより形成されることを特徴とする請求項９乃至１４のいずれか１つに記載の半導体チップパッケージの製造方法。
In the step of preparing the first semiconductor chip, the first semiconductor chip is a liquid resin that surrounds the movable structure on an upper surface of the frame portion for each of the plurality of movable structures formed on a semiconductor substrate. The first sealing portion is formed by injecting into a closed ring shape, and the thin plate member is formed into individual pieces after being joined to the entire upper surface for each of the plurality of first sealing portions. The method for manufacturing a semiconductor chip package according to claim 9, wherein the semiconductor chip package is a manufacturing method.
前記第１半導体チップを準備する工程において、前記第１半導体チップは、半導体基板に作り込まれた複数の前記可動構造体毎に、前記フレーム部の上面に、前記可動構造体を囲んで枠状のシート状部材を接着して前記第１封止部を形成し、薄板状部材を複数の前記第１封止部毎に上面全面に接合した後に個片化することにより形成されることを特徴とする請求項９乃至１５のいずれか１つに記載の半導体チップパッケージの製造方法。
In the step of preparing the first semiconductor chip, the first semiconductor chip has a frame shape surrounding the movable structure on the upper surface of the frame portion for each of the plurality of movable structures formed on a semiconductor substrate. The sheet-like member is bonded to form the first sealing portion, and the thin plate-like member is formed into individual pieces after being joined to the entire upper surface for each of the plurality of first sealing portions. A method for manufacturing a semiconductor chip package according to claim 9.
上面及び該上面と対向する下面を有するフレーム部、該フレーム部内に設けられている可動部を含む可動構造体、前記フレーム部の前記上面側に配列されている複数の第１電極パッド、前記フレーム部の上面に、前記可動構造体を囲んで設けられている閉環状の第１封止部、及び当該第１封止部上に設けられていて、前記可動構造体を封止する薄板状部材を有する第１半導体チップと、
前記複数の第１電極パッドを露出するように前記第１半導体チップの上面に搭載される第２半導体チップであって、第１表面、該第１表面に対向する第２表面、及び前記第１表面側に配列されている複数の第２電極パッドを有する該第２半導体チップと、
表面及び該表面と対向する裏面を有するチップ搭載部及び該チップ搭載部の端縁から離間して配設されている複数のリードを有していて、前記第１半導体チップ及び前記第２半導体チップが前記チップ搭載部の前記表面上に搭載されているリードフレームと、
前記第１電極パッド及び前記第２電極パッドを接続する第１ボンディングワイヤと、
前記第２電極パッド及び前記リードを接続する第２ボンディングワイヤと、
前記第１半導体チップ、前記第２半導体チップ、前記第１封止部、前記チップ搭載部、前記第１ボンディングワイヤ及び前記第２ボンディングワイヤを覆っていて、前記リードの一部分を露出して封止している第２封止部と
を具えていることを特徴とする半導体チップパッケージ。
A frame portion having an upper surface and a lower surface facing the upper surface, a movable structure including a movable portion provided in the frame portion, a plurality of first electrode pads arranged on the upper surface side of the frame portion, and the frame A closed annular first sealing portion provided on the upper surface of the portion surrounding the movable structure, and a thin plate-like member provided on the first sealing portion and sealing the movable structure A first semiconductor chip having:
A second semiconductor chip mounted on an upper surface of the first semiconductor chip so as to expose the plurality of first electrode pads, the first surface, a second surface facing the first surface, and the first The second semiconductor chip having a plurality of second electrode pads arranged on the surface side;
A chip mounting portion having a front surface and a back surface opposed to the front surface; and a plurality of leads disposed apart from an edge of the chip mounting portion; and the first semiconductor chip and the second semiconductor chip A lead frame mounted on the surface of the chip mounting portion;
A first bonding wire connecting the first electrode pad and the second electrode pad;
A second bonding wire connecting the second electrode pad and the lead;
Covering the first semiconductor chip, the second semiconductor chip, the first sealing portion, the chip mounting portion, the first bonding wire and the second bonding wire, and exposing and sealing a part of the lead A semiconductor chip package comprising: a second sealing portion.
上面及び該上面と対向する下面を有するフレーム部、該フレーム部内に設けられている可動部を含む可動構造体、前記フレーム部の前記上面側に配列されている複数の第１電極パッド、及び前記フレーム部の上面に、前記可動構造体を囲んで設けられている閉環状の第１封止部を有する第１半導体チップと、
前記第１封止部を覆うとともに、前記第１電極パッドを露出するように搭載される第２半導体チップであって、第１表面、該第１表面に対向する第２表面、及び前記第１表面側に配列されている複数の第２電極パッドを有する該第２半導体チップと、
表面及び該表面と対向する裏面を有するチップ搭載部及び該チップ搭載部の端縁から離間して配設されている複数のリードを有していて、前記第１半導体チップ及び前記第２半導体チップが前記チップ搭載部の前記表面上に搭載されているリードフレームと、
前記第１電極パッド及び前記第２電極パッドを接続する第１ボンディングワイヤと、
前記第２電極パッド及び前記リードを接続する第２ボンディングワイヤと、
前記第１半導体チップ、前記第２半導体チップ、前記第１封止部、前記チップ搭載部、前記第１ボンディングワイヤ及び前記第２ボンディングワイヤを覆っていて、前記リードの一部分を露出して封止している第２封止部と
を具えていることを特徴とする半導体チップパッケージ。
A frame portion having an upper surface and a lower surface facing the upper surface; a movable structure including a movable portion provided in the frame portion; a plurality of first electrode pads arranged on the upper surface side of the frame portion; A first semiconductor chip having a closed annular first sealing portion provided on the upper surface of the frame portion so as to surround the movable structure;
A second semiconductor chip that covers the first sealing portion and is mounted so as to expose the first electrode pad, wherein the first surface, a second surface facing the first surface, and the first The second semiconductor chip having a plurality of second electrode pads arranged on the surface side;
A chip mounting portion having a front surface and a back surface opposed to the front surface; and a plurality of leads disposed apart from an edge of the chip mounting portion; and the first semiconductor chip and the second semiconductor chip A lead frame mounted on the surface of the chip mounting portion;
A first bonding wire connecting the first electrode pad and the second electrode pad;
A second bonding wire connecting the second electrode pad and the lead;
Covering the first semiconductor chip, the second semiconductor chip, the first sealing portion, the chip mounting portion, the first bonding wire and the second bonding wire, and exposing and sealing a part of the lead A semiconductor chip package comprising: a second sealing portion.
上面及び該上面と対向する下面を有するフレーム部、該フレーム部内に設けられている可動部を含む可動構造体、前記フレーム部の前記上面側に配列されている複数の第１電極パッド、前記フレーム部の上面に、前記可動構造体を囲んで設けられている閉環状の第１封止部を有する第１半導体チップを準備する工程と、
第１表面及び該第１表面と対向する第２表面を有しており、前記第１表面側に配列されている複数の第２電極パッドを有する第２半導体チップを準備する工程と、
表面及び該表面と対向する裏面を有するチップ搭載部及び該チップ搭載部の端縁から離間して配列されている複数のリードを有しているリードフレームを準備する工程と、
前記チップ搭載部の前記表面上に、前記第１半導体チップを搭載する工程と、
前記第１半導体チップの前記上面上に、前記第２半導体チップの前記第２表面と該第１半導体チップの第１封止部とを接着するとともに該第１半導体チップの前記第１電極パッドを露出させて該第２半導体チップを搭載する工程と、
前記第１電極パッド及び前記第２電極パッドを接続する第１ボンディングワイヤを設ける工程と、
前記第２電極パッド及び前記リードを接続する第２ボンディングワイヤを設ける工程と、
前記第１半導体チップ、前記第２半導体チップ、前記第１封止部、前記チップ搭載部、前記第１ボンディングワイヤ及び前記第２ボンディングワイヤを覆っており、前記リードの一部分を露出して封止している第２封止部を形成する工程と
を含むことを特徴とする半導体チップパッケージの製造方法。
A frame portion having an upper surface and a lower surface facing the upper surface, a movable structure including a movable portion provided in the frame portion, a plurality of first electrode pads arranged on the upper surface side of the frame portion, and the frame Preparing a first semiconductor chip having a closed annular first sealing portion provided on the upper surface of the portion so as to surround the movable structure;
Preparing a second semiconductor chip having a first surface and a second surface opposite to the first surface, and having a plurality of second electrode pads arranged on the first surface side;
Preparing a lead frame having a chip mounting portion having a front surface and a back surface facing the front surface, and a plurality of leads arranged apart from an edge of the chip mounting portion;
Mounting the first semiconductor chip on the surface of the chip mounting portion;
On the upper surface of the first semiconductor chip, the second surface of the second semiconductor chip and the first sealing portion of the first semiconductor chip are bonded, and the first electrode pad of the first semiconductor chip is attached. Exposing and mounting the second semiconductor chip;
Providing a first bonding wire for connecting the first electrode pad and the second electrode pad;
Providing a second bonding wire for connecting the second electrode pad and the lead;
The first semiconductor chip, the second semiconductor chip, the first sealing portion, the chip mounting portion, the first bonding wire, and the second bonding wire are covered, and a portion of the lead is exposed and sealed. Forming a second sealing portion that is formed. A method for manufacturing a semiconductor chip package, comprising:
前記第１ボンディングワイヤを設ける工程の後に、前記第１半導体チップ、前記チップ搭載部、及び該第１ボンディングワイヤの一部を覆うコート材を形成する工程をさらに含むことを特徴とする請求項１９記載の半導体チップパッケージの製造方法。

20. The method of claim 19, further comprising forming a coating material covering the first semiconductor chip, the chip mounting portion, and a part of the first bonding wire after the step of providing the first bonding wire. The manufacturing method of the semiconductor chip package of description.

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