JP2007035939A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】浮遊ゲート上端部近傍での電荷抜けを防止する。
【解決手段】半導体基板１２に素子分離構造部１３を形成し、素子分離ゲート酸化膜を成膜し、浮遊ゲート膜を成膜し、スペーサ酸化膜を成膜し、スペーサ酸化膜上に耐エッチングマスクパターン２０を形成し、耐エッチングマスクパターンをマスクとして用いる等方性エッチングを行って、前記耐エッチングマスクパターンの端縁部２０ｃから耐エッチングマスクパターンの下面２０ｂまで至る、耐エッチングマスクパターンから露出する領域より広い領域のスペーサ酸化膜を除去してスペーサ酸化膜パターン１８を形成し、耐エッチングマスクパターンをマスクとして用いる異方性エッチングを行い、浮遊ゲート膜を耐エッチングマスクパターンの輪郭に沿って除去して、上端部１６ｄに、露出端面１６ｃに対して鈍角をなす上端面部１６ｅを有する浮遊ゲート１６を形成する。
【選択図】図３

Description

この発明は半導体装置の製造方法、特に浮遊ゲート（フローティングゲート）を具える不揮発性半導体記憶装置の製造方法に関する。
不揮発性半導体記憶装置の製造方法における浮遊ゲートのパターニング工程には、いわゆる異方性エッチングが適用されるのが一般的である。
異方性エッチングにより形成された浮遊ゲートは、エッチングにより形成される露出面と浮遊ゲートの上面とが画成する上端部（エッジ部）が鋭角になる傾向がある。
このように上端部が鋭角状に形成されてしまうと、この上端部を覆うように形成されるゲート酸化膜に、薄厚部分（Thinning)が生じる。特に上端部の頂角近傍では顕著に薄厚となってしまう。装置の動作時において、このゲート酸化膜の薄厚部分にストレスがかかり、浮遊ゲートとこの浮遊ゲート上に形成される制御ゲートとの間でワード線の耐圧が劣化してしまう。このような耐圧の劣化により、浮遊ゲートの上端部近傍において電荷抜けが発生してしまい、装置の電気的特性が悪化してしまう。
このような電荷抜け、すなわち浮遊ゲートのエッジ部での電子のトラップを防止することを目的として、異方性エッチングにより浮遊ゲートを形成した後にさらに等方性のエッチングを行って、エッジ部にラウンドを付ける不揮発性半導体記憶装置の製造方法が知られている（特許文献１参照。）。
特許第０２６３７１４９号公報
しかしながら、特許文献１が開示する不揮発性半導体記憶装置の製造工程によれば、エッジ部にラウンドを付ける工程における等方性のエッチングは、浮遊ゲート全体に対して行われる。従って、浮遊ゲート全体、特に上面がエッチングされてしまうため、浮遊ゲートの容量が所期の容量よりも減少してしまうおそれがある。結果として、データ書き込み及びデータ読み出し特性に悪影響を与えるおそれがある。
従って、浮遊ゲートの所期の容量を変化させることなく、浮遊ゲートの上端部近傍における電荷抜けの発生を防止することにより、電気的特性の劣化がない不揮発性半導体記憶装置を提供するための技術が嘱望されている。
この発明は、上記課題に鑑みてなされたものである。上述した課題を解決するにあたり、この発明の半導体装置の製造方法は、以下のような工程を含んでいる。
すなわち、上面及び上面と対向する下面を有する半導体基板に、複数の素子形成領域、複数の素子形成領域同士を互いに離間する素子分離構造部形成領域及び浮遊ゲート形成領域を設定する。
この素子分離構造部形成領域に素子分離構造部を形成する。
次に、基板の上面及び素子分離構造部を覆うゲート酸化膜を成膜する。
このゲート酸化膜上に、浮遊ゲート膜を成膜する。
この浮遊ゲート膜上に、スペーサ酸化膜を成膜する。
このスペーサ酸化膜上に、浮遊ゲート形成領域を覆う耐エッチングマスクパターンを形成する。
この耐エッチングマスクパターンをマスクとして用いる等方性エッチングを行って、耐エッチングマスクパターンの端縁部から耐エッチングマスクパターンの下側まで至る、耐エッチングマスクパターンから露出する領域より広い領域のスペーサ酸化膜を除去して、浮遊ゲート形成領域内に端縁露出部を有するスペーサ酸化膜パターンを形成する。
耐エッチングマスクパターンをマスクとして用いる異方性エッチングを行って、浮遊ゲート膜を耐エッチングマスクパターンの輪郭に沿って除去して、露出端面を形成し、露出端面及び残存した浮遊ゲート膜の表面が画成する上端部に、露出端面に対して鈍角をなして表面及び露出端面を接続する上端面部を有する浮遊ゲートを形成する。
耐エッチングマスクパターン及びスペーサ酸化膜パターンを除去する。
浮遊ゲートを覆っており、上端面部上に位置する傾斜面部を有する第２ゲート酸化膜を形成する。
この発明の半導体装置の製造方法によれば、浮遊ゲート膜上にスペーサ酸化膜を形成しておき、等方性エッチングを行って浮遊ゲート形成領域内に端縁部を有するスペーサ酸化膜パターンを形成し、耐エッチングマスクパターンをマスクとして用いて異方性エッチングを行うので、上端部に上端面部を有する浮遊ゲートを形成することができる。結果として、浮遊ゲートを覆うゲート絶縁膜の膜厚を、全域でほぼ均一な膜厚とすることができる。従って、浮遊ゲートの所期の容量に影響を与えることなく、浮遊ゲートの上端部近傍における電荷抜けの発生を防止することにより、電気的特性の劣化がない不揮発性半導体記憶装置を効率的に製造することができる。
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、従って、この発明は、特に図示例にのみ限定されるものではない。
また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の１つに過ぎず、従って、この発明は、何らこれら好適例に限定されるものではない。
さらに、説明に用いる各図において、同様の構成成分については、同一の符号を付して示し、その重複する説明を省略する場合もあることを理解されたい。
（半導体装置の製造方法）
図１、図２、図３及び図４を参照して、この発明の半導体装置の具体的な製造工程につき説明する。
図１（Ａ）、（Ｂ）及び（Ｃ）は製造途中の半導体装置の切り口を示す要部概略図である。
図２（Ａ）及び（Ｂ）は図１（Ｃ）から続く製造工程の説明図であり、図２（Ｃ）は図２（Ｂ）の領域ａを拡大して示す部分拡大図である。
図３（Ａ）、（Ｂ）及び（Ｃ）は図２（Ｃ）から続く製造工程の説明図であり、図３（Ｂ）は図３（Ａ）の領域ｂを拡大して示す部分拡大図である。
図４（Ａ）及び（Ｂ）は、図３（Ｃ）から続く説明図であって、（Ａ）図は上方から見た平面図であり、（Ｂ）図は（Ａ）図のＩ−Ｉ’一点鎖線で切断した切り口を示す模式図である。
図１（Ａ）に示すように、半導体基板１２を準備する。半導体基板１２は、上面１２ａとこの上面１２ａと対向する下面１２ｂとを有している。半導体基板１２には、目的とする半導体装置の設計に従って、複数の素子形成領域１、これらを互いに分離する素子分離構造部形成領域２、及び浮遊ゲート形成領域３を設定する。
次に、素子形成領域１に、常法に従って、イオン注入工程を行い図示しないイオン注入領域（ウェル領域）、すなわち素子を形成する。
次いで、図１（Ｂ）に示すように、素子分離構造部形成領域２に素子分離構造部１３をＬＯＣＯＳ法といった従来公知の方法により形成する。
図１（Ｃ）に示すように、半導体基板１２の上面１２ａ上及び素子分離構造部１３の表面１３ａ上に、常法に従って、絶縁性のゲート酸化膜１４Ｘを形成する。ゲート酸化膜１４Ｘは１０ｎｍ程度の膜厚で形成するのがよい。
さらに、ゲート酸化膜１４Ｘ上全面に、例えばリン（Ｐ）がドープされた浮遊ゲート膜１６Ｘを成膜する。この成膜工程は、好ましくは従来公知の任意好適な方法に従って、例えばＣＶＤ法により多結晶シリコン膜を堆積した後にリンをドープしてもよいし、成膜と同時にリンのドープを行う工程としてもよい。浮遊ゲート膜１６Ｘの膜厚は、好ましくは５０ｎｍ程度とすればよい。
次いで、図２（Ａ）に示すように、浮遊ゲート膜１６Ｘ上全面にスペーサ酸化膜１８Ｘを成膜する。スペーサ酸化膜１８Ｘとしては、シリコン酸化膜を従来公知の任意好適な方法に従って、例えばＣＶＤ法により成膜すればよい。また、スペーサ酸化膜１８Ｘとしては、従来公知の反射防止膜（ＢＡＲＣ；Bottom Anti-Reflective Coating）を適用することもできる。このスペーサ酸化膜１８Ｘの膜厚は、好ましくは４０ｎｍ程度とすればよい。
さらに、耐エッチング膜２０Ｘを、スペーサ酸化膜１８Ｘ上全面に形成する。この耐エッチング膜２０Ｘは、例えば、従来公知のレジスト材料を用いて任意好適な方法で形成すればよい。
図２（Ｂ）に示すように、耐エッチング膜２０Ｘを、従来公知の任意好適な方法に従うホトリソグラフィ工程及びエッチング工程によりパターニングして、浮遊ゲート形成領域３上を覆う耐エッチングマスクパターン２０を形成する。この耐エッチング膜２０Ｘのパターニングにより残存した耐エッチング膜部分が耐エッチングマスクパターン２０を形成していて、残存耐エッチング膜の間に開口２１が形成される。
次に、耐エッチングマスクパターン２０をマスクとして用いて、耐エッチングマスクパターン２０から露出するスペーサ酸化膜１８Ｘの部分を除去する。このスペーサ酸化膜１８Ｘの除去工程は、いわゆる等方性エッチングにより行われる。この等方性エッチングにより開口２１に露出したスペーサ酸化膜１８Ｘの部分に、この開口２１に連通した開口２３がさらに形成されて１つの開口２５となっている。
この等方性エッチングは、具体的にはエッチャント（反応ガス）としてＣＦ4ガス及びＯ2ガスの混合ガスを任意好適な混合比（流量比）として用い、周波数を２．４５ＧＨｚ（ギガヘルツ）としたマイクロ波放電条件下でプラズマエッチングを行うのがよい。また、次工程の浮遊ゲート膜１６Ｘのパターニング工程との連続性を考慮して、この等方性エッチング工程を、例えば圧力を２６．６６Ｐａ（パスカル）（２００ｍＴｏｒｒに相当する。）以上とし、周波数を１３．５６ＭＨｚ（メガヘルツ）として行われるいわゆるＲＩＥ（反応性イオンエッチング）放電条件下で行うこともできる。
図２（Ｃ）に示すように、この等方性エッチングにより、スペーサ酸化膜１８Ｘは、浮遊ゲート形成領域３内の領域、すなわち耐エッチングマスクパターン２０の端縁部２０ｃから耐エッチングマスクパターン２０の下側まで至る、耐エッチングマスクパターンから露出する領域より広い領域まで除去される。すなわちスペーサ酸化膜の開口２３は、耐エッチングマスクパターン２０の下面２０ｂの一部分にまでわたって、端縁部２０ｃに沿って一定範囲が露出するように広がって形成される。結果としてスペーサ酸化膜パターン１８の端縁露出部（端面）１８ａは浮遊ゲート形成領域３内、すなわち浮遊ゲート形成領域３の境界に位置する耐エッチングマスクパターン２０の端縁部（端面）２０ｃよりも外側、すなわち領域３内のより奥側に位置することになる。よって、スペーサ酸化膜１８は、耐エッチングマスクパターン２０を上面２０ａ側から見たときの平面サイズよりも広い範囲で、浮遊ゲート膜１６Ｘの表面を露出させる。
この工程により、耐エッチングマスクパターン２０の下面２０ｂ、端縁露出部１８ａ及び浮遊ゲート膜１６Ｘの表面１６Ｘａとが画成する第１窪み部２２が開口２３の一部分の領域として形成される。この第１窪み部２２の大きさ、すなわち耐エッチングマスクパターン２０の端縁部２０ｃに対して垂直方向に外側に向かう方向の深さ（後退距離）は、以後の工程、半導体装置の所期の設計スペックに応じて任意好適なものとすることができるが、好ましくは４０ｎｍ以上となるようにするのがよい。
この深さは、エッチング処理条件、すなわちエッチング時間、圧力、ガス分圧を調整することにより、任意所望の深さとすることができる。
引き続き、図３（Ａ）に示すように、耐エッチングマスクパターン２０をマスクとして用いて、浮遊ゲート膜１６Ｘを、従来公知の任意好適な方法に従って異方性エッチングによりパターニングする。このパターニングにより浮遊ゲート膜１６Ｘには、上述した開口２５に連通する開口２７が形成される。この異方性エッチングは、浮遊ゲート膜１６Ｘを構成する材料に応じた従来公知の任意好適なエッチング条件とすることができる。浮遊ゲート膜１６Ｘが、上述したようなリンがドープされた多結晶シリコン膜である場合には、この異方性エッチングを、好ましくは例えばＨＢｒ及びＣｌ2ガスを主たる反応ガスとする任意好適な混合比とする混合ガスを用い、圧力１３．３３パスカル（１００ｍＴｏｒｒに相当する。）、電力２００ワット（Ｗ）程度の高周波プラズマ放電条件下で行うのがよい。
従って、浮遊ゲート膜１６Ｘは、この異方性エッチングにより、耐エッチングマスクパターン２０の端縁部２０ｃに沿った、すなわち、上面２０ａ側から見たときの耐エッチングマスクパターン２０のサイズと同等のサイズのパターンとしてパターニングされる。
また、露出するゲート酸化膜１４Ｘは、引き続き従来公知の任意好適な条件で行われるいわゆる酸化前洗浄工程、例えばフッ酸（ＨＦ）を用いるウェットプロセスによりパターニング（除去）されてゲート酸化膜パターン１４となる。このパターニングにより、ゲート酸化膜１４Ｘには、開口２７に連通した開口２９が形成される。
すなわち、ゲート酸化膜１４Ｘ及び浮遊ゲート膜１６Ｘは、半導体基板１２の上面１２ａに対して垂直方向に延在する露出面１４ａ及び露出端面１６ｃが形成されるようゲート酸化膜パターン１４及び浮遊ゲート１６としてパターニングされる。
結果として、ゲート酸化膜パターン１４及び浮遊ゲート１６は上面側から見たときの輪郭が同一形状となる。また、ゲート酸化膜パターン１４及び浮遊ゲート１６は、２つの露出端面１６ｃが素子分離構造部１３上で互いに対向して、浮遊ゲート形成領域３に延在する帯状の形状を有するようにパターニングされることとなる（図４（Ａ）参照。）。この帯状の形状の平面形状は、図示例のように屈曲していてもよいし、又は直線状であってもよい。
図３（Ｂ）に示すように、浮遊ゲート膜１６Ｘをパターニングするための異方性エッチングにより、浮遊ゲート１６の露出端面１６ｃと表面１６ａにより画成されて鋭角に突出する上端部１６ｄは削り取られて、新たに上端面部１６ｅが形成される。上端面部１６ｅは図示例では平面（直線）状に示したがこれに限定されるものではなく、曲面状に形成される場合もある。この上端面部１６ｅは、好ましくは露出端面１６ｃに対して鈍角をなして表面１６ａ及び露出端面１６ｃを接続するよう形成するのがよい。
この上端面部１６ｅは、上端部１６ｄがエッチング工程時のプラズマに接触することにより形成される。従って、上端面部１６ｅは、浮遊ゲート１６をパターニングするための異方性エッチング工程により、同時に形成することができる。
この工程により、耐エッチングマスクパターン２０の下面２０ｂ、端縁露出部１８ａ及び浮遊ゲート１６の上端面部１６ｅとが画成する第２窪み部２４が形成される。
この異方性エッチングにより形成される上端面部１６ｅの面積をより大きくするために、引き続き、第２の等方性エッチング工程を行ってもよい。この第２の等方性エッチング工程は、例えば、ＣＦ4、Ｏ2及びＨｅを反応ガスとした混合ガスを用いる従来公知の任意好適な条件で実施することができる。
このようにすれば、上端面部１６ｅの面積をより広げることができるので、ゲート酸化膜の薄膜部分の発生をより効果的に防止し、半導体装置の電気的特性の劣化を防止することができる。
次に、従来公知の任意好適な条件で、耐エッチングマスクパターン２０及び残存しているスペーサ酸化膜パターン１８を除去する。これにより、開口２７及び２９が１つの開口３１として残存する。
次いで、図３（Ｃ）に示すように、露出面全面、すなわち、開口３１の内壁面（表面１３ａ、露出面１４ａ、露出端面１６ｃ及び上端面部１６ｅを含む。）と、浮遊ゲート１６の表面１６ａの全面に、第２ゲート酸化膜２８を成膜する。この第２ゲート酸化膜２８は、浮遊ゲート１６の上端面部１６ｅに沿って画成される傾斜面部２８ａを有することとなる。結果として、第２ゲート酸化膜２８の膜厚を、全域でほぼ均一な膜厚とすることができる。
第２ゲート酸化膜２８の膜厚は８ｎｍ程度として形成すればよい。第２ゲート酸化膜２８は、従来公知の常法に従う熱酸化膜の形成方法により形成することができる。
さらに図４（Ａ）及び（Ｂ）に示すように、第２ゲート酸化膜２８上に、従来公知の任意好適な方法に従って、制御ゲート３６を形成する。制御ゲート３６は、従来公知の構成とすることができる。
この例では、制御ゲート３６は、第２ゲート酸化膜２８上に設けられる第１制御ゲート膜３２及びこの第１制御ゲート膜３２上に設けられている第２制御ゲート膜３４の２層からなる。これらの膜を順次に露出面全面に形成する。
第１制御ゲート膜３２は、既に説明した浮遊ゲート膜１６Ｘと同様に形成することができる。すなわち、第１制御ゲート膜３２は、リンがドープされた多結晶シリコン膜とするのがよい。
第２制御ゲート膜３４は、従来公知の任意好適な成膜方法により形成されるタングステンシリサイド膜とするのがよい。
これら第１及び第２制御ゲート膜３２及び３４を、従来公知の任意好適なパターニング工程によりパターニングし、露出する第２ゲート酸化膜２８及び浮遊ゲート１６を除去して制御ゲート３６、すなわちいわゆるセルゲート構造を形成する。
この発明の製造方法は、例えばＰ２ＲＯＭ（登録商標）に適用して好適であるが、これに限定されない。
（Ａ）図、（Ｂ）図及び（Ｃ）図は、製造途中の半導体装置の切り口を示す概略的な図である。 （Ａ）図、（Ｂ）図及び（Ｃ）図は、図１（Ｃ）から続く概略的な説明図である。 （Ａ）図、（Ｂ）図及び（Ｃ）図は、図２（Ｃ）から続く概略的な説明図である。 図３（Ｃ）から続く概略的な説明図である。
符号の説明
１：素子形成領域
２：素子分離構造部形成領域
３：浮遊ゲート形成領域
１２：半導体基板
１２ａ：上面
１２ｂ：下面
１３：素子分離構造部
１３ａ、１６Ｘａ、１６ａ：表面
１４：ゲート酸化膜パターン
１４ａ：露出面
１４Ｘ：ゲート酸化膜
１６：浮遊ゲート
１６Ｘ：浮遊ゲート膜
１６ｂ：下面
１６ｃ：露出端面
１６ｄ：上端部
１６ｅ：上端面部
１８：スペーサ酸化膜パターン
１８ａ：端縁露出部
１８Ｘ：スペーサ酸化膜
２０：耐エッチングマスクパターン
２０ａ：上面
２０ｂ：下面
２０ｃ：端縁部（端面）
２０Ｘ：耐エッチング膜
２１、２３、２５、２７、２９、３１：開口
２２：第１窪み部
２４：第２窪み部
２８：第２ゲート酸化膜
２８ａ：傾斜面部
３２：第１制御ゲート膜
３４：第２制御ゲート膜
３６：セルゲート構造（制御ゲート）

Claims (2)

  1. 上面及び当該上面と対向する下面を有する半導体基板に、複数の素子形成領域、複数の当該素子形成領域同士を互いに離間する素子分離構造部形成領域及び浮遊ゲート形成領域を設定する工程と、
    前記素子分離構造部形成領域に素子分離構造部を形成する工程と、
    前記基板の前記上面及び前記素子分離構造部を覆うゲート酸化膜を成膜する工程と、
    前記ゲート酸化膜上に、浮遊ゲート膜を成膜する工程と、
    前記浮遊ゲート膜上に、スペーサ酸化膜を成膜する工程と、
    前記スペーサ酸化膜上に、前記浮遊ゲート形成領域を覆う耐エッチングマスクパターンを形成する工程と、
    前記耐エッチングマスクパターンをマスクとして用いる等方性エッチングを行って、前記耐エッチングマスクパターンの端縁部から前記耐エッチングマスクパターンの下側まで至る、該耐エッチングマスクパターンから露出する領域より広い領域の前記スペーサ酸化膜を除去して、前記浮遊ゲート形成領域内に端縁露出部を有するスペーサ酸化膜パターンを形成する工程と、
    前記耐エッチングマスクパターンをマスクとして用いる異方性エッチングを行って、前記浮遊ゲート膜を前記耐エッチングマスクパターンの輪郭に沿って除去して、露出端面を形成し、当該露出端面及び残存した前記浮遊ゲート膜の表面が画成する上端部に、前記露出端面に対して鈍角をなして前記表面及び前記露出端面を接続する上端面部を有する浮遊ゲートを形成する工程と、
    前記耐エッチングマスクパターン及び前記スペーサ酸化膜パターンを除去する工程と、
    前記浮遊ゲートを覆っており、前記上端面部上に位置する傾斜面部を有する第２ゲート酸化膜を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記浮遊ゲートを形成する工程の後であって前記耐エッチングマスクパターンを除去する工程の前に、
    前記上端面部の面積をより大きくする第２の等方性エッチング工程をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
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