TWI797125B - 具有旁路之位準位移器及用於製造其之方法 - Google Patents

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勞爾 馬瑟
阿彼錫 巴拉蒂亞
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Abstract

本文中所描述之各項實施方案涉及一種具有位準位移電路及旁路切換電路之積體電路。該位準位移電路經配置用於將來自一第一電壓域之一輸入信號轉換為一第二電壓域之一輸出信號。該旁路切換電路經配置用於基於一旁路控制信號啟動及撤銷啟動該位準位移電路。

Description

具有旁路之位準位移器及用於製造其之方法
本章節意欲於提供與理解本文中所描述之各種技術相關之資訊。正如該章節之標題所暗示，此係相關技術(決不應暗示其係先前技術)之一論述。一般而言，相關技術可被或可不被視為先前技術。因此應理解，本章節中之任何陳述應自此角度來閱讀且並非對先前技術之任何認可。
在現代電路設計中，記憶體及相關機構支援用於位元單元核心(VDDCE)及周邊電路(VDDPE)之雙電壓軌。VDDCE降低受位元單元保持電壓限制且相較於VDDPE，保持於更高電壓。然而，VDDPE降低通常受內部電路限制。通常，VDDPE可潛在地限制晶片之功率節省。大範圍位準位移可需要將記憶體內之所有輸入自低VDDPE位準位移至更高VDDCE域，此可使VDDPE能低於VDDCE。然而，一缺點係此實施方案可引起經過記憶體內之位準位移器之所有信號之延遲損失(penalty)，此可導致時序降級，諸如記憶體存取時間及輸入接腳設置時間。
100:記憶體電路
102:輸入電路
104:解碼器電路
106:輸出
200:位準位移電路/位準位移器電路
202:旁路切換電路
300:方法
310:方塊
320:方塊
330:方塊
A:輸入信號/輸入接腳
A0:位址信號輸入/第一位址信號
A1:位址信號輸入/第二位址信號
CLK:時脈信號
D1:解碼器
LS_0:位準位移電路
LS_1:位準位移電路
LS_2:位準位移電路
LS_3:位準位移電路
M0:第一掃描多工器
M1:第二掃描多工器
Mn:掃描多工器
N0:電晶體
N1:電晶體
NA:輸入信號
NBYP:旁路信號/旁路控制信號
node_1:第一節點
node_2:第二節點
node_3:第三節點
OD:輸出驅動器
OUT:輸出信號
P0:電晶體
P1:電晶體
P2:電晶體
P3:電晶體
P4:旁路電晶體
ph1_0:鎖存器
ph1_1:鎖存器
ph2_0:鎖存器
ph2_1:鎖存器
Q:輸出
SI:信號輸入
Vdd:第一供應電壓
Vss:第二電壓供應
Y:輸出信號
本文中參考隨附圖式描述各種技術之實施方案。然而，應 理解，隨附圖式僅繪示本文中所描述之各項實施方案且並非意謂著限制本文中所描述之各種技術之實施例。
圖1繪示根據本文中所描述之實施方案之利用具有旁路之位準位移電路之記憶體電路之一圖。
圖2繪示根據本文中所描述之實施方案之具有旁路之位準位移電路之一示意圖。
圖3繪示根據本文中所描述之實施方案之用於製造具有旁路之位準位移電路之一方法之一程序圖。
本文中所描述之各項實施方案涉及且係關於用於實施具有旁路之位準位移電路之方案及技術。例如，本文中所描述之各項實施方案提供與用於將來自一第一電壓域之一輸入信號轉換為一第二電壓域之一輸出信號之位準位移電路相關聯且包含用於基於一旁路控制信號啟動及撤銷啟動位準位移電路之旁路切換電路之方案及技術。此外，在一些案例中，本文中所提供之方案及技術可提供一種具有可程式化旁路之高速位準位移器。因此，本文中所描述之各項實施方案可提供藉由對高速應用實施一可程式化旁路選項而允許記憶體電路中之大範圍位準位移之可靠電路。
據此，現將參考圖1至圖3描述用於提供具有旁路之位準位移電路(或位準位移器)之各項實施方案。
圖1繪示根據本文中所描述之各項實施方案之使用具有旁路控制功能之位準位移電路(LS)之記憶體電路100之一方塊圖。如所展示，記憶體電路100可包含相關聯電路，諸如例如輸入電路102、解碼器電路104、及來自可在各種類型之記憶體應用(諸如例如隨機存取記憶體 (RAM)及/或任何其他類型之記憶體，包含任何類型之揮發性及非揮發性記憶體)中實施為一積體電路(IC)之一記憶體核心陣列之輸出106。在一些情況下，可將記憶體電路100實施為具有單軌或雙軌記憶體架構之一IC。在其他情況下，記憶體電路100可在單個晶片上與各種類型之運算電路及/或各種相關組件整合。此外，可在用於各種電子及行動應用之一嵌入式系統中實施記憶體電路100。
如圖1中所展示，輸入電路102可接收一信號輸入(SI)及一或多個位址信號輸入(A0、A1、...、An)。輸入電路102可包含可接收對應信號輸入(S1、A0、A1等)且提供一位準位移輸出或一旁路信號輸出之位準位移電路(LS_0、LS_1、LS_2)。位準位移電路(LS_0、LS_1、LS_2)可經組態以將來自一第一電壓域之輸入信號(S1、A0、A1等)轉換為一第二電壓域之一輸出信號，且此外，位準位移電路(LS_0、LS_1、LS_2)可包含用於基於一旁路控制信號啟動及撤銷啟動位準位移電路(LS_0、LS_1、LS_2)之旁路切換電路。下文中參考圖2進一步描述位準位移電路(LS_0、LS_1、LS_2)。第二電壓域可不同於第一電壓域。例如，在一些實施方案中，可自一系統單晶片(SOC)邏輯電壓供應(VDDSOC)導出第一電壓域，且可自一核心電壓供應(VDDCE)或在一些情況下一周邊電壓供應(VDDPE)導出第二電壓域。
記憶體電路100可包含用於單個埠之一記憶體巨集，該記憶體巨集具有經配置以接收信號輸入(S1、A0、A1等)之一或多個掃描多工器M0、M1、一或多個鎖存器ph1、ph2，及一解碼器D1。第一掃描多工器M0可接收信號輸入(SI)及第一位址信號(A0)作為經位準位移信號。第一掃描多工器M0可將第一位址信號(A0)或信號輸入(SI)提供至鎖存器 ph2_0，且鎖存器ph2_0可基於一時脈信號(CLK)接收第一位址信號(A0)或信號輸入(SI)且將第一位址信號(A0)或信號輸入(SI)提供至鎖存器ph1_0及解碼器D1。鎖存器ph1_0可基於時脈信號(CLK)接收第一位址信號(A0)或信號輸入(SI)且將第一位址信號(A0)或信號輸入(SI)提供至第二掃描多工器M1。
第二掃描多工器M1可基於時脈信號(CLK)接收第二位址信號(A1)，且接著將第一位址信號(A0)、信號輸入(SI)或第二位址信號(A1)提供至另一鎖存器ph2_1。鎖存器ph2_1可基於時脈信號(CLK)接收第一位址信號(A0)、信號輸入(SI)或第二位址信號(A1)且將第一位址信號(A0)、信號輸入(SI)或第二位址信號(A1)提供至另一鎖存器ph1_1及解碼器D1。此外，如所展示，鎖存器ph1_1可基於時脈信號(CLK)接收第一位址信號(A0)、信號輸入(SI)或第二位址信號(A1)且將第一位址信號(A0)、信號輸入(SI)或第二位址信號(A1)作為輸出提供至另一掃描多工器Mn(未展示)。
來自記憶體核心陣列之輸出106可包含位準位移電路(LS_3)及一輸出驅動器(OD)。如所展示，可由解碼器D1接收自鎖存器ph1_0、ph1_1接收之一或多個信號(S1、A0、A1等)，且解碼器D1可將一經解碼信號提供至位準位移電路(LS_3)。位準位移電路(LS_3)可經組態以在第一電壓域與第二電壓域之間轉換輸入信號(S1、A0、A1等)，且位準位移電路(LS_3)可包含用於基於一旁路控制信號啟動及撤銷啟動位準位移電路(LS_3)之旁路切換電路，如本文中在下文參考圖2所描述。此外，如所展示，來自記憶體核心陣列之輸出106之輸出驅動器(OD)可自位準位移電路(LS_3)接收一經位準位移信號且提供一輸出信號(OUT)，該輸出信號 可包含一最終經位準位移輸出。
在一些實施方案中，解碼器電路104可包括具有一或多個D型正反器(DFF)之一掃描單元。一般而言，DFF係一正邊緣(posedge)觸發儲存裝置。在內部，一些DFF可具備一ph2 D型鎖存器(例如，當時脈為低時，鎖存器打開)及一ph1 D型鎖存器(例如，當時脈為高時，鎖存器打開)。DFF之輸出Q可用作一掃描輸出(SO)信號。如圖1中所展示，解碼器電路D1可經組態為具有一或多個多工器(MUX)、ph2 D型鎖存器及ph1 D型鎖存器之一MUX-DFF型掃描單元。
關於擷取及定址RAM型巨集中之輸入，可藉由使用一時脈之各上升邊緣處理單個異動而描述一記憶體。例如，為在基於掃描之測試期間擷取一位址輸入，可將ph1鎖存器添加至既有資料路徑，如圖1中所展示。ph2鎖存器可為在處理既有資料路徑中之位元單元(即，當時脈為高時，起始記憶體位元單元異動)之同時保持一位址值之一功能鎖存器。ph1鎖存器可提供用於定址之一有效掃描DFF，且在此例項中，圖1中之解碼器電路D1可稱為RAM位址觀察單元。
圖2繪示根據本文中所描述之實施方案之具有旁路電晶體P4之位準位移電路200之一圖。圖2提供允許具有針對高速應用之一可程式化旁路選項之大範圍位準位移之位準位移器電路。此外，圖2亦提供具有輸入/輸出接腳之位準位移器電路之一示意圖，包含例如輸入信號NA(VDDSOC域)、作為一反相輸入之輸入信號A(VDDSOC域)、作為用以開啟或關閉旁路特徵之一輸入之旁路信號NBYP(VDDCE域)、及作為NA之一經位準位移輸出信號之輸出信號Y(VDDCE域))。
電路200可在用於各種類型之記憶體應用(諸如例如用於隨 機存取記憶體(RAM)及/或任何其他類型之記憶體(包含任何類型之揮發性及非揮發性記憶體)之一掃描單元)時，實施為一積體電路(IC)。可將電路200實施為具有單軌或雙軌記憶體架構(諸如例如單埠或雙埠記憶體架構)之一IC。電路200可在單個晶片上與各種類型之運算電路及/或各種相關組件整合。可在用於各種電子及行動應用之一嵌入式系統中實施電路200。作為一積體電路(IC)之電路200可經組態用於支援大範圍位準位移以實現多個電壓域中之動態電壓頻率按比例調整(scaling)之記憶體應用。
圖2展示用於將來自一第一電壓域之一輸入信號(A)轉換為一第二電壓域之一輸出信號(Y)之位準位移電路200。如所展示，位準位移電路200可實施用於基於一旁路控制信號(NBYP)啟動及撤銷啟動位準位移電路200之旁路切換電路202。第二電壓域可不同於第一電壓域。例如，可自一系統單晶片(SOC)邏輯電壓供應(VDDSOC)導出第一電壓域，且可自一核心電壓供應(VDDCE)或在一些情況下一周邊電壓供應(VDDPE)導出第二電壓域。
在一些實施方案中，位準位移電路200可包含經配置用於將來自第一電壓域之輸入信號(A)轉換為第二電壓域之輸出信號(Y)之複數個電晶體(P0、P1、P2、P3、N0、N1)。如所展示，複數個電晶體(P0、P1、P2、P3、N0、N1)可包含可經配置用於將來自第一電壓域之輸入信號(A)轉換為第二電壓域之輸出信號(Y)之多個p型金屬氧化物半導體(PMOS)電晶體(P0、P1、P2、P3)及多個n型MOS(NMOS)電晶體(N0、N1)。
如圖2中所展示，電晶體P0、P2、N0可在一第一供應電壓(Vdd)與一第二電壓供應(Vss或Gnd)之間串聯耦合(即，堆疊)，且電晶體 P1、P3、N1可在第一供應電壓(Vdd)與第二電壓供應(Vss或Gnd)之間串聯耦合(即，堆疊)。電晶體P2、N0可經由其等之閘極接收輸入信號(A)，且一第一節點(node_1)可經安置於電晶體P2、N0之間。電晶體P3、N1可經由其等之閘極接收互補輸入信號(NA)，且一第二節點(node_2)可經安置於電晶體P3、N1之間。此外，如圖2中所展示，電晶體P0、P1可經由第一節點(node_1)及第二節點(node_2)交叉耦合。此外，如所展示，輸出信號(Y)可經由第二節點(node_2)提供作為輸出。
旁路切換電路202可包含耦合至位準位移電路200之至少一個旁路電晶體P4。如所展示，旁路電晶體P4可使用一PMOS電晶體來實施。然而，在其他實施方案中，該旁路電晶體可使用一NMOS電晶體來實施。旁路電晶體P4可操作為用於基於旁路控制信號(NBYP)啟動及撤銷啟動位準位移電路200之一開關。如圖2中所展示，旁路電晶體P4可經安置於第一電壓供應(Vdd)與一第三節點(node_3)之間，該第三節點經安置於電晶體P1、P3之間。
在一些例項中，當旁路控制信號NBYP為邏輯0時，旁路電晶體P4開啟，且允許Vdd通過P4至node_3。可假定NBYP接腳在輸入接腳(A)轉變之前，將已呈現一正確邏輯狀態。有時，至記憶體之任何輸入接腳可直接連接至NA輸入。當NA為邏輯0時，Vdd通過P3至作為輸出Y之node_2，如圖2中所展示。因此，位準位移電路200之一有效延遲可為單級延遲(即，NA->Y)。在其他例項中，當旁路控制信號NBYP為邏輯1時，旁路電晶體P4關閉，且允許Vdd基於node_1之邏輯狀態通過P1至node_3。因此，位準位移電路200之一有效延遲可為多級延遲，諸如例如三級延遲(即，NA->A、A->node_1、node_1->node_3)。
在一些案例中，使用旁路切換電路202撤銷啟動位準位移電路200藉由為輸入信號(A)提供一更快路徑以傳播通過積體電路而增加積體電路之速度效能。此外，使用旁路切換電路202撤銷啟動位準位移電路200藉由允許輸入信號(A)繞開位準位移電路200而減少積體電路之時序延遲。在其他案例中，使用旁路切換電路202啟動位準位移電路200藉由使輸入信號(A)通過位準位移電路200而增加積體電路之時序延遲。
位準位移器電路200之一個優點係在SOC不使用DVFS(動態電壓及頻率按比例調整)之時間期間(其中VDDSOC=VDDCE且其中記憶體PPA(功率、效能及面積)可為重要的)，接腳可程式化選項可用以開啟旁路電晶體。在此例項中，電晶體閘極可經耦合至可由SOC控制之NBYP接腳輸入。此外，在一些例項中，開啟旁路電晶體可為輸入信號提供一更快路徑以傳播通過電路，由此減少透過無旁路選項之一習知位準位移器可能需要之時序延遲。
此外，參考圖1，在旁路模式開啟期間，位準位移電路(LS)可具有單級延遲損失，且在旁路模式關閉期間，位準位移電路(LS)可具有多級延遲(例如，2級或3級延遲損失)。總而言之，從記憶體時序角度來看，在PPA邊角處，可開啟旁路選項以由此減少與輸入電路102處之設置時間及輸出OUT處之記憶體存取時間(CLK-to-Q)相關之時序延遲損失。
圖3繪示根據本文中所描述之實施方案之用於製造具有旁路之位準位移電路之一方法300之一程序流程圖。
應理解，即使方法300可指示一特定次序之操作執行，但在一些情況下，操作之各種特定部分仍可以一不同次序且在不同系統上執 行。在一些其他情況下，額外操作及/或步驟可添加至方法300及/或自方法300省略。此外，可在硬體及/或軟體中實施方法300。若在硬體中實施，則可使用諸如上文中參考圖1至圖2所描述之各種電路組件實施方法300。若在軟體中實施，則可將方法300實施為可經組態用於實施如上文中所描述之具有旁路之位準位移電路之一程式或軟體指令程序。此外，若在軟體中實施，則可將與實施方法300相關之各種指令儲存或記錄於各種類型之記憶體中。例如，具有一處理器及記憶體之一電腦、一伺服器或各種其他類型之運算裝置可經組態以執行方法300。
參考圖3，方法300可用於製作及實施具有旁路之位準位移電路。在一些實施方案中，在方塊310處，方法300可製造用於支援大範圍位準位移以實現多個電壓域中之動態電壓頻率按比例調整之一積體電路。
在方塊320處，方法300可製造具有多個電晶體之位準位移電路，該多個電晶體經配置用於將來自一第一電壓域之一輸入信號轉換為不同於該第一電壓域之一第二電壓域之一輸出信號。可自一邏輯電壓供應(VDDSOC)導出第一電壓域。可自一核心電壓供應(VDDCE)或在一些情況下可自一周邊電壓供應(VDDPE)導出第二電壓域。該位準位移電路可利用經配置用於將來自第一電壓域之輸入信號轉換為第二電壓域之輸出信號之複數個電晶體。該複數個電晶體可包含經配置用於將來自第一電壓域之輸入信號轉換為第二電壓域之輸出信號之PMOS及NMOS電晶體。
在方塊330處，方法300可製造具有至少一個旁路電晶體之旁路切換電路，該至少一個旁路電晶體操作為用於基於一旁路控制信號啟動及撤銷啟動該位準位移電路之一開關。在一些案例中，使用該旁路切換 電路撤銷啟動該位準位移電路可藉由為該輸入信號提供一更快路徑以傳播通過該積體電路而增加該積體電路之速度效能。該旁路切換電路可包含耦合至該位準位移電路之至少一個旁路電晶體。
本文中描述一種積體電路之實施方案。該積體電路可包含用於將來自一第一電壓域之一輸入信號轉換為一第二電壓域之一輸出信號之位準位移電路。該積體電路可包含用於基於一旁路控制信號啟動及撤銷啟動該位準位移電路之旁路切換電路。
本文中描述一種積體電路之實施方案。該積體電路可包含具有複數個電晶體之位準位移電路，該複數個電晶體經配置用於將來自一第一電壓域之一輸入信號轉換為不同於該第一電壓域之一第二電壓域之一輸出信號。該積體電路可包含具有一旁路電晶體之旁路切換電路，該旁路電晶體操作為用於基於一旁路控制信號啟動及撤銷啟動該位準位移電路之一開關。
本文中描述一種用於製作一積體電路之方法之各項實施方案。該方法可包含製造具有多個電晶體之位準位移電路，該多個電晶體經配置用於將來自一第一電壓域之一輸入信號轉換為不同於該第一電壓域之一第二電壓域之一輸出信號。該方法可包含製造具有一旁路電晶體之旁路切換電路，該旁路電晶體操作為用於基於一旁路控制信號啟動及撤銷啟動該位準位移電路之一開關。此外，使用該旁路切換電路撤銷啟動該位準位移電路可藉由為該輸入信號提供一更快路徑以傳播通過該積體電路而增加該積體電路之速度效能。
發明申請專利範圍之標的物應旨在不限於本文中所提供之實施方案及繪示，但包含彼等實施方案之修改形式，包含根據發明申請專 利範圍之實施方案之部分及不同實施方案之元件組合。應明白，在任何此實施方案之開發中，如在任何工程或設計專案中，必須作出諸多實施方案特定決策以達成可隨實施方案變化之開發者之特定目標，諸如符合系統相關及業務相關約束。此外，應認知，此一開發工作可能係複雜且耗時的，但對受益於本發明之一般技術者而言，仍將係一常規設計、製造及製作任務。
已詳細參考各項實施方案，其等之實例在隨附圖式及圖中繪示。在下文詳細描述中，闡述諸多特定細節以提供對本文中提供之揭示內容之一透徹理解。然而，本文中所提供之揭示內容可在無此等特定細節的情況下實踐。在一些其他例項中，未詳細描述熟知方法、程序、組件、電路及網路以免不必要地混淆實施例之細節。
亦應理解，儘管術語第一、第二等可在本文中用以描述各種元件，但此等元件不應受此等術語限制。此等術語僅用以區分一個元件與另一元件。例如，一第一元件可稱為第二元件，且類似地，一第二元件可稱為第一元件。第一元件及第二元件分別皆係元件，但其等不被視為同一元件。
本文中所提供之揭示內容之描述中使用之術語係用於描述特定實施方案之目的且並非旨在限制本文中所提供之揭示內容。如在本文中及隨附發明申請專利範圍中所提供之揭示內容之描述中使用，除非內文另外明確指出，否則單數形式「一」、「一個」及「該」旨在亦包含複數形式。如本文中所使用之術語「及/或」指代且涵蓋一或多個相關聯所列項目之任何及所有可能組合。當在本說明書中使用時，術語「包含(includes、including)」及/或「包括(comprises、comprising)」指定存在 所述特徵、整數、步驟、操作、元件及/或組件，但不排除存在或添加一或多個其他特徵、整數、步驟、操作、元件、組件及/或其等之群組。
如本文中所使用，術語「若」可取決於內文被解釋為意謂「在…時」或「在…之後」或「回應於判定」或「回應於偵測」。類似地，片語「若判定」或「若偵測到[一所述狀況或事件]」可取決於內文被解釋為意謂「在判定之後」或「回應於判定」或「在偵測到[該所述狀況或事件]之後」或「回應於偵測[該所述狀況或事件]」。術語「上」及「下」；「上部」及「下部」；「向上」及「向下」；「下方」及「上方」；及指示在一給定點或元件上方或下方之相對位置之其他類似術語可結合本文中所描述之各種技術之一些實施方案來使用。
雖然前述內容係關於本文中所描述之各種技術之實施方案，但可根據可由下文之發明申請專利範圍判定之本文中之揭示內容設想其他及進一步實施方案。
儘管已以特定於結構特徵及/或方法動作之語言描述標的物，但應理解，隨附發明申請專利範圍中所定義之標的物未必限於上文所描述之特定特徵或動作。實情係，將上文所描述之特定特徵及動作揭示為實施發明申請專利範圍之實例性形式。
100:記憶體電路
102:輸入電路
104:解碼器電路
106:輸出
A0:位址信號輸入/第一位址信號
A1:位址信號輸入/第二位址信號
CLK:時脈信號
D1:解碼器
LS_0:位準位移電路
LS_1:位準位移電路
LS_2:位準位移電路
LS_3:位準位移電路
M0:第一掃描多工器
M1:第二掃描多工器
Mn:掃描多工器
OD:輸出驅動器
OUT:輸出信號
ph1_0:鎖存器
ph1_1:鎖存器
ph2_0:鎖存器
ph2_1:鎖存器
Q:輸出
SI:信號輸入

Claims (19)

  1. 一種積體電路，其包括：位準位移電路，其用於將來自一第一電壓域之一輸入信號轉換(translate)為一第二電壓域之一輸出信號，該位準位移電路具有第一複數個電晶體及第二複數個電晶體，其等並聯耦接於一第一供應電壓及一第二供應電壓之間，其中：該第一複數個電晶體包含一第一p型電晶體及一第二p型電晶體，其等串聯耦接於該第一供應電壓及一輸出節點之間，及該第一複數個電晶體包含一n型電晶體，其耦接於該輸出節點及該第二供應電壓之間；及旁路切換電路，其具有耦接於該第一供應電壓及一中間節點之間的一旁路電晶體，其中該中間節點係安置於該第一複數個電晶體之該第一p型電晶體及該第二p型電晶體之間，且其中該旁路電晶體基於一旁路控制信號啟動(activate)及撤銷啟動(deactivate)該位準位移電路，其中當一系統單晶片(SOC)邏輯電壓供應(VDDSOC)等於一核心電壓供應(VDDCE)時，該旁路切換電路由該旁路控制信號開啟(turn on)。
  2. 如請求項1之積體電路，其中該第二電壓域不同於該第一電壓域。
  3. 如請求項1之積體電路，其中自該系統單晶片(SOC)邏輯電壓供應(VDDSOC)導出該第一電壓域，且其中自該核心電壓供應(VDDCE)導出該第二電壓域。
  4. 如請求項1之積體電路，其中該第一供應電壓包括與Vdd相關之一電壓供應，且其中該第二供應電壓包括與接地(Vss或GND)相關之一電壓供應。
  5. 如請求項4之積體電路，其中該第一p型電晶體及該第二p型電晶體包含p型金屬氧化物半導體(PMOS)電晶體，且其中該n型電晶體包含n型金屬氧化物半導體(NMOS)電晶體。
  6. 如請求項1之積體電路，其中該旁路切換電路包括該旁路電晶體，該旁路電晶體經耦合至該位準位移電路。
  7. 如請求項6之積體電路，其中該旁路電晶體操作為用於基於該旁路控制信號啟動及撤銷啟動該位準位移電路之一開關。
  8. 如請求項1之積體電路，其中使用該旁路切換電路撤銷啟動該位準位移電路藉由為該輸入信號提供一更快路徑以傳播通過該積體電路而增加該積體電路之速度效能。
  9. 如請求項1之積體電路，其中使用該旁路切換電路啟動該位準位移電路藉由使該輸入信號通過該位準位移電路而增加該積體電路之時序延遲。
  10. 如請求項1之積體電路，其中使用該旁路切換電路撤銷啟動該位準位 移電路藉由允許該輸入信號繞開該位準位移電路而減少該積體電路之時序延遲。
  11. 如請求項1之積體電路，其中該積體電路經組態用於支援大範圍位準位移以實現多個電壓域中之動態電壓頻率按比例調整之記憶體應用。
  12. 一種積體電路，其包括：位準位移電路，其具有第一複數個電晶體及第二複數個電晶體，其等經配置用於將來自一第一電壓域之一輸入信號轉換為不同於該第一電壓域之一第二電壓域之一輸出信號，其中：該第一複數個電晶體包含一第一p型金屬氧化物半導體(PMOS)電晶體及一第二PMOS電晶體，其等串聯耦接於一電壓供應及一第一節點之間，該第一複數個電晶體包含一第一n型MOS(NMOS)電晶體，其耦接於該第一節點及接地之間，該第二複數個電晶體包含一第三PMOS電晶體及一第四PMOS電晶體，其等串聯耦接於該電壓供應及一第二節點之間，該第二複數個電晶體包含一第二NMOS電晶體，其耦接於該第二節點及接地之間，該第一節點係耦接至該第三PMOS電晶體之一閘極，且該第二節點係耦接至該第一PMOS電晶體之一閘極；及旁路切換電路，其具有一旁路電晶體，該旁路電晶體耦接於該電壓供應及一第三節點之間，其中該第三節點係安置於該第三PMOS電晶體及 該第四PMOS電晶體之間，且其中該旁路電晶體操作為用於基於一旁路控制信號啟動及撤銷啟動該位準位移電路之一開關，其中當一系統單晶片(SOC)邏輯電壓供應(VDDSOC)等於一核心電壓供應(VDDCE)時，該旁路電晶體由該旁路控制信號接通(switch on)。
  13. 如請求項12之積體電路，其中自該系統單晶片(SOC)邏輯電壓供應(VDDSOC)導出該第一電壓域，且其中自該核心電壓供應(VDDCE)導出該第二電壓域。
  14. 如請求項12之積體電路，其中使用該旁路切換電路撤銷啟動該位準位移電路藉由為該輸入信號提供一更快路徑以傳播通過該積體電路而增加該積體電路之速度效能。
  15. 如請求項12之積體電路，其中使用該旁路切換電路啟動該位準位移電路藉由使該輸入信號通過該位準位移電路而增加該積體電路之時序延遲。
  16. 如請求項12之積體電路，其中使用該旁路切換電路撤銷啟動該位準位移電路藉由允許該輸入信號繞開該位準位移電路而減少該積體電路之時序延遲。
  17. 如請求項12之積體電路，其中該積體電路經組態用於支援大範圍位準位移以實現多個電壓域中之動態電壓頻率按比例調整之記憶體應用。
  18. 一種用於製作一積體電路之方法，該方法包括：製造具有多個電晶體之位準位移電路，該多個電晶體經配置用於將來自一第一電壓域之一輸入信號轉換為不同於該第一電壓域之一第二電壓域之一輸出信號，其中：該多個電晶體包含一第一p型電晶體及一第二p型電晶體，其等串聯耦接於該第一電壓域及一輸出節點之間，及該多個電晶體包含一n型電晶體，其耦接於該輸出節點及與接地相關聯之該第二電壓域之間；及製造具有一旁路電晶體之旁路切換電路，該旁路電晶體耦接於該第一電壓域及一中間節點之間，其中該中間節點係安置於該第一p型電晶體及該第二p型電晶體之間，且其中該旁路電晶體操作為用於基於一旁路控制信號啟動及撤銷啟動該位準位移電路之一開關，其中當一系統單晶片(SOC)邏輯電壓供應(VDDSOC)等於一核心電壓供應(VDDCE)時，該旁路切換電路由該旁路控制信號開啟，其中使用該旁路切換電路撤銷啟動該位準位移電路藉由為該輸入信號提供一更快路徑以傳播通過該積體電路而增加該積體電路之速度效能。
  19. 如請求項18之方法，其中該積體電路經組態用於支援大範圍位準位移以實現多個電壓域中之動態電壓頻率按比例調整之記憶體應用。
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