JP2007027515A - Vertical hall element, and method of adjusting magnetism-sensing-sensibility thereof - Google Patents

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    • G01R33/077—Vertical Hall-effect devices

Abstract

<P>PROBLEM TO BE SOLVED: To provide a vertical Hall element and a method of adjusting magnetism-sensing-sensibility thereof whereby the circuit relative to the Hall element can be simplified with the structure, whereby the sensibility adjustment of the Hall element of a magnetism sensing element can be performed more easily and more properly than conventional ones. <P>SOLUTION: In addition to the separating walls (p-type diffusion layers 14a, 14b) for partitioning electrically a magnetism sensor (hall plate) HP, electrodes ED1, ED2 comprising p-type diffusion layers are provided in a substrate as a portion of the Hall element. Then, the shape of the magnetism sensor HP is made variable in response to the potential of these electrodes ED1, ED2, via the variation of the width of the depletion layer formed between an n-type semiconductor region 12 and the p-type electrodes ED1, ED2. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

この発明は、例えば磁気センサとして回転検出装置等に用いて有益な、ホール効果を利用して基板表面（チップ面）に平行な磁界成分を検出する縦型ホール素子およびその磁気検出感度調整方法に関する。   The present invention relates to a vertical Hall element that uses a Hall effect to detect a magnetic field component parallel to a substrate surface (chip surface) and a method for adjusting the magnetic detection sensitivity, which are useful when used as a magnetic sensor in a rotation detection device, for example. .

周知のように、ホール素子は、非接触での角度検出が可能であることから、いわゆるホールＩＣ等に搭載されて例えば磁気センサとして車載内燃機関のスロットル弁開度等の回転（角度）検出に用いられている。まず最初に、こうしたホール素子による磁気検出の原理、並びに回転検出の原理について、簡単に説明する。   As is well known, since the Hall element can detect the angle without contact, it is mounted on a so-called Hall IC or the like, for example, as a magnetic sensor, for detecting the rotation (angle) of the throttle valve opening of an in-vehicle internal combustion engine. It is used. First, the principle of magnetic detection by such a Hall element and the principle of rotation detection will be briefly described.

物質中を流れる電流に対して垂直な磁界（磁気）が加わると、それら電流および磁界の双方に垂直な方向に電界（電圧）が生じる。この現象をホール効果と呼び、ここで発生する電圧をホール電圧と呼ぶ。ここで、ホール素子（例えば導体）の磁気検出部（ホールプレート）の幅をｗ、長さをＬ、厚さをＤ、同素子と磁界とのなす角度をθ、印加される磁束密度をＢ、供給（駆動）電流をＩｈとすると、ホール電圧ＶＨは、
ＶＨ＝（Ｌ・μｈ・Ｉｈ・Ｂ・ｃｏｓθ／（Ｄ・２ｗ・σ） …（Ａ）
のように表せる。なお、「μｈ」はキャリア移動度であり、また「σ」は係数である。 When a magnetic field (magnetism) perpendicular to the current flowing in the material is applied, an electric field (voltage) is generated in a direction perpendicular to both the current and the magnetic field. This phenomenon is called the Hall effect, and the voltage generated here is called the Hall voltage. Here, the width of the magnetic detection part (hall plate) of the Hall element (eg, conductor) is w, the length is L, the thickness is D, the angle between the element and the magnetic field is θ, and the applied magnetic flux density is B. When the supply (drive) current is Ih, the Hall voltage V H is
V H = (L · μh · Ih · B · cos θ / (D · 2w · σ) (A)
It can be expressed as “Μh” is carrier mobility, and “σ” is a coefficient.

この関係式（Ａ）から分かるように、ホール素子と磁界とのなす角度θに応じてホール電圧ＶＨが変化するため、これを利用することで角度の検出が可能となる。このように、ホール素子を用いることで、スロットル弁開度センサ等の角度検出センサを実現することができる。 As can be seen from this relational expression (A), the Hall voltage V H changes in accordance with the angle θ formed by the Hall element and the magnetic field, so that the angle can be detected by using this. Thus, an angle detection sensor such as a throttle valve opening sensor can be realized by using the Hall element.

そして、このようなホール素子としては一般に、基板（ウェハ）表面に垂直な磁界成分を検出する横型ホール素子が知られているが、近年、これに加え、基板（ウェハ）表面に対して平行な磁界成分を検出する縦型ホール素子も研究されている。この縦型ホール素子は、位相差の異なる２つの素子を１チップに集積化できるという特長をもつため、こうしたホール素子によれば、２つの縦型ホール素子を「９０°」の角度をなすように配置することで、「０〜３６０（°）」の角度範囲でリニアな出力が得られる回転センサ等も実現可能となる。そして、こうした縦型ホール素子としては、例えば特許文献１に記載されるものが知られている。以下、図６を参照して、縦型ホール素子の一例について説明する。なお、この図６において、図６（ａ）はこのホール素子の平面図、図６（ｂ）は図６（ａ）のＬ１−Ｌ１線に沿った断面図、図６（ｃ）は図６（ａ）のＬ２−Ｌ２線に沿った断面図である。   As such a Hall element, a horizontal Hall element that detects a magnetic field component perpendicular to the substrate (wafer) surface is generally known. In recent years, however, in addition to this, it is parallel to the substrate (wafer) surface. Vertical Hall elements that detect magnetic field components have also been studied. Since this vertical Hall element has the feature that two elements having different phase differences can be integrated on one chip, according to such a Hall element, the two vertical Hall elements are formed at an angle of “90 °”. By arranging in the position, it is possible to realize a rotation sensor or the like that can obtain a linear output in an angle range of “0 to 360 (°)”. And as such a vertical Hall element, what is described, for example in patent documents 1 is known. Hereinafter, an example of the vertical Hall element will be described with reference to FIG. 6A is a plan view of the Hall element, FIG. 6B is a sectional view taken along line L1-L1 in FIG. 6A, and FIG. 6C is FIG. It is sectional drawing along the L2-L2 line of (a).

同図６（ａ）〜（ｃ）に示されるように、このホール素子は、適宜の基板上にエピタキシャル層の形成された半導体基板（エピタキシャル基板）に形成されている。具体的には、このホール素子は、例えばＰ型のシリコンからなる半導体層（Ｐ型基板）２１と、この表面にＮ型の導電型不純物が導入されるかたちで形成された埋込層ＢＬと、さらにこの上にエピタキシャル成長にて形成されたＮ型のシリコンからなる半導体領域２２とを有して構成されている。なお、上記埋込層ＢＬは、いわば下部電極として機能するものであり、その不純物濃度は上記半導体領域２２よりも高い濃度に設定される。   As shown in FIGS. 6A to 6C, this Hall element is formed on a semiconductor substrate (epitaxial substrate) in which an epitaxial layer is formed on an appropriate substrate. Specifically, the Hall element includes a semiconductor layer (P-type substrate) 21 made of, for example, P-type silicon, and a buried layer BL formed in such a manner that an N-type conductive impurity is introduced into the surface. In addition, the semiconductor region 22 made of N-type silicon formed by epitaxial growth is further formed thereon. The buried layer BL functions as a lower electrode, and its impurity concentration is set higher than that of the semiconductor region 22.

また、上記半導体領域２２には、当該ホール素子を周囲の他の素子と素子分離すべく、半導体層２１に接続されるような例えばＰ型の拡散層（Ｐ型拡散分離壁）２４が形成されている。そして、半導体領域２２の表面にあってこの拡散層２４にて囲まれる領域（活性領域）には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでコンタクト領域（Ｎ＋拡散層）２３ａ〜２３ｅが形成され、これらコンタクト領域２３ａ〜２３ｅとそこに配設された電極（配線）との間に良好なオーミックコンタクトが形成されるようになっている。また、これらコンタクト領域２３ａ〜２３ｅは、そこに配設される各電極（配線）を介して、それぞれ端子ＳおよびＧ１およびＧ２およびＶ１およびＶ２と電気的に接続されている。 The semiconductor region 22 is formed with, for example, a P-type diffusion layer (P-type diffusion separation wall) 24 that is connected to the semiconductor layer 21 so as to isolate the Hall element from other surrounding elements. ing. Then, in the region (active region) surrounded by the diffusion layer 24 on the surface of the semiconductor region 22, the contact region (N + diffusion layer is formed in such a manner that the impurity concentration (N type) on the surface is selectively increased. ) 23a to 23e are formed, and good ohmic contacts are formed between these contact regions 23a to 23e and the electrodes (wirings) disposed there. The contact regions 23a to 23e are electrically connected to terminals S, G1, G2, V1, and V2, respectively, through respective electrodes (wirings) disposed there.

また、上記拡散層２４にて囲まれる領域（活性領域）は、図６（ａ）に示されるように、各拡散層によるｐｎ接合分離を通じて、Ｐ型の拡散層（Ｐ型拡散分離壁）２４ａおよび２４ｂを互いに隔てた領域２２ａ〜２２ｃに分割されている。そして、図６（ｃ）に示されるように、これら領域２２ａ〜２２ｃにおいては、基板内部においても電気的に区画された領域が形成されている。   In addition, as shown in FIG. 6A, the region (active region) surrounded by the diffusion layer 24 is formed by a P-type diffusion layer (P-type diffusion separation wall) 24a through pn junction isolation by each diffusion layer. And 24b are divided into regions 22a to 22c that are separated from each other. And as FIG.6 (c) shows, in these area | regions 22a-22c, the area | region divided electrically also in the inside of a board | substrate is formed.

さらに詳しくは、これら領域においては、領域（素子領域）２２ａに上記コンタクト領域２３ａおよび２３ｄおよび２３ｅが、領域２２ｂに上記コンタクト領域２３ｂが、領域２２ｃに上記コンタクト領域２３ｃがそれぞれ形成されている。そして、これらの中心に位置するコンタクト領域２３ａが、コンタクト領域２３ｂおよび２３ｃとこれらコンタクト領域に直交するコンタクト領域２３ｄおよび２３ｅとの双方に挟まれるかたちとなっている。   More specifically, in these regions, the contact regions 23a, 23d and 23e are formed in the region (element region) 22a, the contact region 23b is formed in the region 22b, and the contact region 23c is formed in the region 22c. The contact region 23a located in the center of these is sandwiched between both the contact regions 23b and 23c and the contact regions 23d and 23e orthogonal to the contact regions.

上記構造からなるこのホール素子においては、上記領域２２ａの基板内部に電気的に区画される領域にあって上記コンタクト領域２３ｄおよび２３ｅにて挟まれる領域（図中に一点鎖線にて示す領域）が、いわゆる磁気検出部（ホールプレート）ＨＰとなる。すなわち、このホール素子においては、ここに印加される磁界に対応するホール電圧信号が、上記端子Ｖ１およびＶ２間に生じることになる。   In the Hall element having the above structure, a region (a region indicated by a one-dot chain line in the drawing) that is located in the region of the region 22a that is electrically partitioned inside the substrate and sandwiched between the contact regions 23d and 23e. This is a so-called magnetic detection unit (hole plate) HP. That is, in this Hall element, a Hall voltage signal corresponding to the magnetic field applied here is generated between the terminals V1 and V2.

こうしたホール素子において、例えば上記端子Ｓから端子Ｇ１へ、また端子Ｓから端子Ｇ２へそれぞれ一定の駆動電流を流すと、その電流は、基板表面に形成されたコンタクト領域２３ａから上記磁気検出部ＨＰ、埋込層ＢＬを通じて、コンタクト領域２３ｂおよび２３ｃへとそれぞれ流れる。すなわちこの場合、上記磁気検出部ＨＰには、基板表面（チップ面）に垂直な成分を主に含む電流が流れることになる。このため、この駆動電流を流した状態において、基板表面（チップ面）に平行な成分を含む磁界（例えば図６中に矢印Ｂで示される磁界）が当該ホール素子の磁気検出部ＨＰに印加されたとすると、前述したホール効果によって、上記端子Ｖ１と端子Ｖ２との間にその磁界に対応するホール電圧が発生する。したがって、これら端子Ｖ１およびＶ２を通じてその発生したホール電圧信号を検出することで、上記関係式（Ａ）に基づき検出対象とする磁界成分が、すなわち当該ホール素子に用いられる基板の表面（チップ面）に平行な磁界成分が求められることとなる。なお、このホール素子では、図６（ａ）中に示す寸法Ｄが磁気検出部（ホールプレート）の厚さ（上記関係式（Ａ）中の「Ｄ」）に相当する。また、このホール素子において駆動電流を流す方向は任意であり、上記駆動電流の方向を反対にして磁界（磁気）の検出を行うこともできる。
特開平１−２５１７６３号公報 In such a Hall element, for example, when a constant driving current is supplied from the terminal S to the terminal G1 and from the terminal S to the terminal G2, the current is supplied from the contact region 23a formed on the substrate surface to the magnetic detection unit HP. Flows through the buried layer BL to the contact regions 23b and 23c, respectively. That is, in this case, a current mainly including a component perpendicular to the substrate surface (chip surface) flows through the magnetic detection unit HP. For this reason, in the state where this driving current is applied, a magnetic field (for example, a magnetic field indicated by an arrow B in FIG. 6) including a component parallel to the substrate surface (chip surface) is applied to the magnetic detection unit HP of the Hall element. If so, a Hall voltage corresponding to the magnetic field is generated between the terminal V1 and the terminal V2 by the Hall effect described above. Accordingly, by detecting the generated Hall voltage signal through these terminals V1 and V2, the magnetic field component to be detected based on the relational expression (A), that is, the surface (chip surface) of the substrate used for the Hall element. Therefore, a magnetic field component parallel to is required. In this Hall element, the dimension D shown in FIG. 6A corresponds to the thickness of the magnetic detection part (Hall plate) (“D” in the relational expression (A)). In addition, the direction in which the drive current flows in the Hall element is arbitrary, and the magnetic field (magnetism) can be detected by reversing the direction of the drive current.
Japanese Patent Laid-Open No. 1-251763

ところで、こうした縦型ホール素子の感度には、すなわち印加された所定の大きさの磁場につき出力される電圧（ホール電圧）の大きさには、素子間で幾らかばらつきが生じるようになる。例えば、製造条件の相違などに起因して、素子ごとに異なるようになる。また、素子感度の温度依存性も素子ごとに異なる。   By the way, the sensitivity of such a vertical Hall element, that is, the magnitude of the voltage (Hall voltage) output with respect to the applied magnetic field of a predetermined magnitude, varies somewhat between the elements. For example, it varies from device to device due to differences in manufacturing conditions. In addition, the temperature dependence of element sensitivity also varies from element to element.

通常、素子間でこうした感度のばらつきがあることは、好ましくない。特に、前述した同一基板上に２つの縦型ホール素子が「９０°」の角度をなすように配置された磁気センサ（回転検出装置）においては、これら２つの縦型ホール素子の感度を揃えることが要求されることになる。このため、縦型ホール素子においては一般に、回路で補正をかけるなどして、これを抑えるようにしている。具体的には、例えば特表２００１−５２３４２９号公報に記載のように、磁気検出部（ホールプレート）に供給する駆動電流や、ホール電圧信号を増幅するために設けたアンプ（増幅器）のゲイン（増幅率）を、素子ごとに調整するようにしている。   Usually, it is not preferable that the sensitivity varies between elements. In particular, in a magnetic sensor (rotation detection device) in which two vertical Hall elements are arranged on the same substrate so as to form an angle of “90 °”, the sensitivity of these two vertical Hall elements should be equalized. Will be required. For this reason, in a vertical Hall element, correction is generally performed by a circuit to suppress this. Specifically, for example, as described in JP-T-2001-523429, the drive current supplied to the magnetic detection unit (Hall plate) and the gain of an amplifier (amplifier) provided for amplifying the Hall voltage signal ( (Amplification factor) is adjusted for each element.

しかしながら、先の図６に示したような従来の縦型ホール素子において、これらを実施する場合には、ゲイン可変のアンプや出力可変の電源回路などが必要になり、当該ホール素子に設けられる回路、詳しくは信号処理回路（例えば演算回路やアンプ等）や駆動回路（例えばドライバ回路や電源回路等）など、の複雑化が余儀なくされていた。   However, in the conventional vertical Hall element as shown in FIG. 6, in order to implement these, a variable gain amplifier, a variable output power supply circuit and the like are required, and a circuit provided in the Hall element. Specifically, signal processing circuits (for example, arithmetic circuits and amplifiers) and drive circuits (for example, driver circuits and power supply circuits) have been complicated.

この発明は、こうした実情に鑑みてなされたものであり、磁気検出素子としての感度調整をより容易且つ的確に行うことのできる構造をもって、当該ホール素子に係る回路の簡素化を図ることのできる縦型ホール素子およびその磁気検出感度調整方法を提供することを目的とする。   The present invention has been made in view of such circumstances, and has a structure capable of more easily and accurately performing sensitivity adjustment as a magnetic detection element, and can simplify the circuit relating to the Hall element. An object of the present invention is to provide a mold Hall element and a magnetic detection sensitivity adjusting method thereof.

こうした目的を達成するため、請求項１に記載の発明では、半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態でこの電流に対し前記基板の表面に平行な磁界成分が印加されるときに該印加される磁界成分に応じたホール電圧信号を出力する縦型ホール素子として、前記半導体基板内に当該ホール素子の一部として一乃至複数の電極が設けられるとともに、該電極と前記基板との間に形成される空乏層の幅変化を通じて、前記電極の電位に応じて前記磁気検出部の形状が可変とされた構造とする。   In order to achieve such an object, according to the first aspect of the present invention, in the state in which a current containing a component perpendicular to the surface of the substrate is supplied to the magnetic detection portion in the semiconductor substrate, the surface of the substrate is against this current. As a vertical Hall element that outputs a Hall voltage signal corresponding to the applied magnetic field component when a magnetic field component parallel to is applied, one or more electrodes are formed as part of the Hall element in the semiconductor substrate. And a structure in which the shape of the magnetic detection unit is variable according to the potential of the electrode through a change in the width of a depletion layer formed between the electrode and the substrate.

このような構造によれば、基板内に設けられた電極を通じて磁気検出部の形状を変更することが可能になり、磁気検出素子としての前述した感度調整についてもこれを、より容易且つ的確に行うことができるようになる。具体的には、電極と基板の間に形成される空乏層の幅変化を通じて、磁気検出部（ホールプレート）の長さ・厚さ・幅等が所望に変更されることにより、前記関係式（Ａ）（磁気検出部の長さ・厚さ・幅は同関係式中の「Ｌ」「Ｄ」「ｗ」に相当）に従って、当該ホール素子の磁気検出感度が的確に調整されることになる。すなわち、縦型ホール素子としての上記構造によれば、回路（感度補正用の回路）での補正をより小さな範囲にとどめる（もしくは回路による補正自体をなくす）ことが可能になり、ひいては当該ホール素子に係る回路の簡素化が図られるようになる。   According to such a structure, it is possible to change the shape of the magnetic detection unit through the electrodes provided in the substrate, and the above-described sensitivity adjustment as the magnetic detection element is performed more easily and accurately. Will be able to. Specifically, the length, thickness, width, etc. of the magnetic detector (hole plate) are changed as desired through the change in the width of the depletion layer formed between the electrode and the substrate, whereby the relational expression ( A) According to (the length, thickness, and width of the magnetic detection unit correspond to “L”, “D”, and “w” in the relational expression), the magnetic detection sensitivity of the Hall element is accurately adjusted. . That is, according to the above-described structure as a vertical Hall element, it is possible to limit the correction in the circuit (the circuit for sensitivity correction) to a smaller range (or eliminate the correction itself by the circuit). This simplifies the circuit.

また、先の図６に示したものも含め、縦型ホール素子に採用される構造の多くにおいては、基板内に磁気検出部を電気的に区画する分離壁（例えば図６中の拡散層２４ａおよび２４ｂ）が設けられており、前記磁気検出部の形状を可変とする電極として、こうした分離壁を用いることも可能である。しかしながら、請求項２に記載の発明によるように、請求項１に記載の縦型ホール素子において、前記磁気検出部の形状を可変とする電極とは別に、前記半導体基板内で前記磁気検出部を電気的に区画する分離壁をさらに備える構造であれば、これら電極と分離壁とを異なる電位にすることが可能であり、ひいてはより自由度の高い感度調整が可能になる。   In many of the structures employed in the vertical Hall element, including the one shown in FIG. 6, the separation wall (for example, the diffusion layer 24a in FIG. 6) that electrically partitions the magnetic detection portion in the substrate. And 24b), and it is also possible to use such a separation wall as an electrode that makes the shape of the magnetic detection portion variable. However, according to the second aspect of the present invention, in the vertical Hall element according to the first aspect, the magnetic detection unit is formed in the semiconductor substrate separately from the electrode that makes the shape of the magnetic detection unit variable. If the structure further includes a separation wall that is electrically partitioned, these electrodes and the separation wall can be set to different potentials, and thus sensitivity adjustment with a higher degree of freedom is possible.

具体的には、当該ホール素子が周辺回路と一体に（同一基板上に）形成される場合においては、通常、上記磁気検出部を区画する分離壁（拡散層２４ａおよび２４ｂ等）が基板と電気的に接続されるようになる。そして、上記同一基板上に形成される周辺回路も通常、基板をグランドにして形成される。このため、感度を調整しようとして上記分離壁（拡散層２４ａおよび２４ｂ等）にバイアスをかけた場合には、周辺回路のグランド電位も変動してしまい、自由に感度調整を行うことができない。この点、上記請求項２に記載の構造によれば、こうした場合にあっても、前記磁気検出部の形状を可変とする電極を通じて自由度の高い感度調整が可能になる。   Specifically, in the case where the Hall element is formed integrally with the peripheral circuit (on the same substrate), normally, the separation walls (such as the diffusion layers 24a and 24b) that partition the magnetic detection unit are electrically connected to the substrate. Connected. The peripheral circuit formed on the same substrate is usually formed with the substrate as the ground. For this reason, when bias is applied to the separation walls (diffusion layers 24a and 24b, etc.) in order to adjust the sensitivity, the ground potential of the peripheral circuit also fluctuates and the sensitivity cannot be freely adjusted. In this regard, according to the structure of the second aspect described above, even in such a case, sensitivity adjustment with a high degree of freedom is possible through an electrode that makes the shape of the magnetic detection unit variable.

なお、こうした問題（課題）を解決すべく、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に対してトレンチ技術を適用するなどすれば、基板内の領域ごとに別々の電位をとることも可能である。しかしながら、こうした手法では、構造・工程の複雑化やコスト上昇が避けられない。この点、請求項３に記載のように、当該ホール素子が周辺回路となるＣＭＯＳ（相補型ＭＯＳ）回路共々１チップに集積化されて、前記基板内に磁気検出部を電気的に区画する分離壁が、前記基板共々、該ＣＭＯＳ回路のグランド側電位に落とされた構造に対して、上記請求項２に記載の発明を適用することとすれば、通常のＣＭＯＳ工程を通じて容易に製造することのできる構造でありながら、換言すれば簡素な構造や製造の容易性が保たれつつ、上記問題（課題）が解決されるようになる。   In order to solve such problems (issues), if a trench technique is applied to an SOI (Silicon On Insulator) substrate, it is possible to take different potentials for each region in the substrate. However, such a method inevitably increases the complexity of the structure and process and increases the cost. In this regard, as described in claim 3, the Hall element is integrated on one chip together with a CMOS (complementary MOS) circuit serving as a peripheral circuit, and the magnetic detection unit is electrically partitioned in the substrate. If the invention according to claim 2 is applied to a structure in which the wall is dropped to the ground side potential of the CMOS circuit together with the substrate, it can be easily manufactured through a normal CMOS process. In other words, the above problem (problem) is solved while maintaining a simple structure and ease of manufacture.

また、上記請求項１〜３のいずれか一項に記載の縦型ホール素子について、前記電極としては、例えば請求項４に記載の発明によるように、
・前記半導体基板に導電型不純物が添加されるかたちで形成された拡散層からなる電極。
あるいは請求項７に記載の発明によるように、
・前記半導体基板に形成されたトレンチの内部に埋設された導電性膜材からなる電極。
等々の電極を採用することができる。こうした電極は、当該ホール素子と周辺回路との工程を共有する上で特に有効である。 Moreover, about the vertical Hall element as described in any one of Claims 1-3, as said electrode, for example, according to the invention of Claim 4,
An electrode composed of a diffusion layer formed by adding a conductive impurity to the semiconductor substrate.
Or, according to the invention of claim 7,
An electrode made of a conductive film material embedded in a trench formed in the semiconductor substrate.
And so on. Such an electrode is particularly effective in sharing the steps of the Hall element and the peripheral circuit.

また、請求項４に記載の縦型ホール素子については、請求項５に記載の発明によるように、前記半導体基板内の磁気検出部が、同基板の表面から裏面側へ進むにつれてしだいに低濃度になるような導電型不純物の濃度分布をもって形成された構造とすることが有効である。   Further, in the vertical Hall element according to claim 4, as the magnetic detection unit in the semiconductor substrate progresses from the front surface to the back surface side of the semiconductor substrate, the concentration gradually decreases as in the invention according to claim 5. It is effective to have a structure formed with a concentration distribution of the conductivity type impurities.

こうした構造では、前記磁気検出部と前記電極との間に形成される空乏層の伸びが、基板表面から裏面側へ進むにつれて長くなることにより、前記電極を形成する深さを深くすることなしに、より深い位置まで前記磁気検出部の形状を変える事ができるようになる。   In such a structure, the extension of the depletion layer formed between the magnetic detection unit and the electrode becomes longer as it proceeds from the substrate surface to the back surface side, so that the depth for forming the electrode is not increased. The shape of the magnetic detection unit can be changed to a deeper position.

また、あるいは請求項６に記載の発明によるように、前記半導体基板内の磁気検出部が、底の部分を最高濃度（濃度のピーク）にして、前記基板の表面側へ進むにつれてしだいに低濃度になるような導電型不純物の濃度分布をもって形成された構造（いわゆるレトログレードウェル構造）とすることも有効である。   Alternatively, according to the invention described in claim 6, the magnetic detection portion in the semiconductor substrate has a bottom portion with the highest concentration (peak of concentration), and the concentration gradually decreases toward the surface side of the substrate. It is also effective to use a structure (so-called retrograde well structure) formed with a concentration distribution of conductivity type impurities.

こうした構造では、前記磁気検出部と前記電極との間に形成される空乏層の伸びが、基板表面から裏面側へ進むにつれて短くなることにより、基板表面から磁気検出部へ電流が供給される（もしくは取り出される）ときに、同基板表面の電流供給口（もしくは取出口）付近がより積極的に狭められるようになる。すなわち、上記構造によれば、上述の感度調整をより効率よく且つ的確に行うことができるようになる。   In such a structure, an extension of a depletion layer formed between the magnetic detection unit and the electrode is shortened as it proceeds from the substrate surface to the back surface side, so that a current is supplied from the substrate surface to the magnetic detection unit ( (Or alternatively, the area near the current supply port (or outlet)) on the surface of the substrate is more actively narrowed. That is, according to the above structure, the above sensitivity adjustment can be performed more efficiently and accurately.

他方、上記請求項７に記載の縦型ホール素子については、請求項８に記載の発明によるように、前記導電性膜材として、導電型不純物の添加された多結晶シリコンからなるものを採用することが特に有効である。こうした構造によれば、例えば周知のＣＶＤ（化学気相成長）等によって、半導体デバイスにおいても広く使用されている信頼性の高い電極を容易に形成することができるようになる。   On the other hand, the vertical Hall element according to the seventh aspect employs, as the conductive film material, one made of polycrystalline silicon to which a conductive impurity is added, according to the invention according to the eighth aspect. Is particularly effective. According to such a structure, a highly reliable electrode that is widely used in semiconductor devices can be easily formed by, for example, well-known CVD (chemical vapor deposition).

また、こうした縦型ホール素子に採用される磁気検出感度の調整方法としては、請求項９に記載の発明によるように、半導体基板内に縦型ホール素子の一部として電極を設け、この電極を通じて印加される電圧に応じて該電極と前記基板との間に形成される空乏層の幅を可変とし、もって磁気検出部の形状を可変設定する方法が有効である。こうした方法を採用することによって、回路（感度補正用の回路）での補正をより小さな範囲にとどめる（もしくは回路による補正自体をなくす）ことが可能になり、ひいては当該ホール素子に係る回路の簡素化が図られるようになる。   In addition, as a method of adjusting the magnetic detection sensitivity employed in such a vertical Hall element, an electrode is provided as a part of the vertical Hall element in a semiconductor substrate, as in the invention according to claim 9, and through this electrode It is effective to make the width of the depletion layer formed between the electrode and the substrate variable according to the applied voltage, and to variably set the shape of the magnetic detection unit. By adopting such a method, it becomes possible to limit the correction in the circuit (the circuit for sensitivity correction) to a smaller range (or to eliminate the correction by the circuit itself), and thus simplify the circuit related to the Hall element. Comes to be planned.

以下、図１〜図３を参照して、この発明に係る縦型ホール素子およびその磁気検出感度調整方法を具体化した一実施の形態について説明する。なお、この実施の形態に係るホール素子も、先の図６に例示したホール素子と同様、基板（ウェハ）表面に対して平行な磁界成分を検出する縦型ホール素子である。ただしここでは、エピタキシャル基板（図６参照）ではなく、単一の導電型からなる基板に形成された縦型ホール素子を例にとって、これに発明を適用した場合について説明する。   Hereinafter, an embodiment in which a vertical Hall element and a magnetic detection sensitivity adjusting method according to the present invention are embodied will be described with reference to FIGS. The Hall element according to this embodiment is also a vertical Hall element that detects a magnetic field component parallel to the substrate (wafer) surface, like the Hall element illustrated in FIG. However, here, a case where the present invention is applied to a vertical Hall element formed on a substrate of a single conductivity type instead of an epitaxial substrate (see FIG. 6) will be described.

はじめに、図１を参照して、この縦型ホール素子の構造について詳述する。なお、この図１において、（ａ）はこの縦型ホール素子の平面構造を示す平面図、（ｂ）は（ａ）中のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）中のＬ２−Ｌ２線に沿った断面図である。   First, the structure of this vertical Hall element will be described in detail with reference to FIG. In FIG. 1, (a) is a plan view showing the planar structure of the vertical Hall element, (b) is a cross-sectional view taken along line L1-L1 in (a), and (c) is (a). It is sectional drawing along the L2-L2 line | wire in the inside.

同図１（ａ）〜（ｃ）に示されるように、このホール素子は、例えばＰ型のシリコン基板（Ｐ−ｓｕｂ）に、すなわち単一の導電型からなる半導体基板に形成されている。具体的には、このホール素子は、大きくは、例えばＰ型のシリコンからなる半導体層１１と、Ｎ型の半導体領域（Ｎウェル）１２とを有して構成されている。このうち、半導体領域１２は、基板の表面から例えばＮ型の導電型不純物が導入されて、いわゆる拡散層（ウェル）として、基板表面から裏面側へ進むにつれてしだいに低濃度になるような濃度分布をもって形成されている。   As shown in FIGS. 1A to 1C, this Hall element is formed, for example, on a P-type silicon substrate (P-sub), that is, on a semiconductor substrate having a single conductivity type. Specifically, the Hall element is mainly configured to include a semiconductor layer 11 made of, for example, P-type silicon, and an N-type semiconductor region (N well) 12. Among these, the semiconductor region 12 has a concentration distribution in which, for example, an N-type conductivity impurity is introduced from the surface of the substrate, and as a so-called diffusion layer (well), the concentration gradually decreases from the substrate surface to the back surface side. It is formed with.

そして、このホール素子においても、先の図６に例示したホール素子と同様、上記半導体層１１には、当該ホール素子を周囲の他の素子と素子分離すべく例えばＰ型からなる拡散層（Ｐ型拡散分離壁）１４が形成されている。そして、半導体領域１２の表面にあってこの拡散層１４にて囲まれる領域（活性領域）には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでコンタクト領域（Ｎ＋拡散層）１３ａ〜１３ｅが形成されている。そしてこれにより、これら各コンタクト領域とそこに配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになっている。またここでも、これらコンタクト領域１３ａ〜１３ｅは、そこに配設される各電極（配線）を介して、それぞれ端子ＳおよびＧ１およびＧ２およびＶ１およびＶ２と電気的に接続されている。なおここで、上記コンタクト領域１３ｂおよび１３ｃは、コンタクト領域１３ａとそれぞれ対をなして基板内に電流を供給する、いわば電流供給対に相当し、一方、上記コンタクト領域１３ｄおよび１３ｅは、電圧出力対（ホール電圧信号を出力する部分）に相当する。 Also in this Hall element, similarly to the Hall element illustrated in FIG. 6, the semiconductor layer 11 has, for example, a P-type diffusion layer (P type) in order to isolate the Hall element from other surrounding elements. Mold diffusion separation wall) 14 is formed. In the region (active region) surrounded by the diffusion layer 14 on the surface of the semiconductor region 12, the contact region (N + diffusion layer is formed in such a manner that the impurity concentration (N type) on the surface is selectively increased. ) 13a to 13e are formed. As a result, a good ohmic contact is formed between each of these contact regions and the electrode (wiring) disposed there. Also in this case, these contact regions 13a to 13e are electrically connected to terminals S, G1, G2, V1, and V2, respectively, via respective electrodes (wirings) disposed there. Here, the contact regions 13b and 13c form a pair of the contact region 13a and supply a current into the substrate, that is, a current supply pair. On the other hand, the contact regions 13d and 13e have a voltage output pair. It corresponds to (the part that outputs the Hall voltage signal).

また、ここでも、拡散層１４にて囲まれる領域（活性領域）は、図１（ａ）に示されるように、各拡散層によるｐｎ接合分離を通じて、Ｐ型の拡散層（Ｐ型拡散分離壁）１４ａおよび１４ｂを互いに隔てた領域１２ａ〜１２ｃに分割されている。ただし、この実施の形態においては、Ｐ型の拡散層（ウェル）からなる電極ＥＤ１およびＥＤ２がさらに設けられている。そして、図１（ｃ）に示されるように、これら拡散層によって、上記領域１２ａ〜１２ｃが、基板内部においても電気的に区画されている。詳しくは、これら拡散層（拡散層１４ａおよび１４ｂ、並びに電極ＥＤ１およびＥＤ２）は、いずれも半導体領域１２よりも浅い拡散深さをもち、上記半導体領域１２の底面近傍を選択的に狭めて電流通路を形成している。   Also in this case, as shown in FIG. 1A, the region surrounded by the diffusion layer 14 (active region) is a P-type diffusion layer (P-type diffusion separation wall) through pn junction isolation by each diffusion layer. ) 14a and 14b are divided into regions 12a-12c separating each other. However, in this embodiment, electrodes ED1 and ED2 made of P-type diffusion layers (wells) are further provided. As shown in FIG. 1 (c), the regions 12a to 12c are electrically partitioned even inside the substrate by these diffusion layers. Specifically, these diffusion layers (diffusion layers 14a and 14b, and electrodes ED1 and ED2) all have a diffusion depth shallower than that of the semiconductor region 12, and selectively narrow the vicinity of the bottom surface of the semiconductor region 12 so that current paths are formed. Is forming.

そして、これら領域においても、先の図６に例示したホール素子と同様、領域（素子領域）１２ａに上記コンタクト領域１３ａおよび１３ｄおよび１３ｅが、領域１２ｂに上記コンタクト領域１３ｂが、領域１２ｃに上記コンタクト領域１３ｃがそれぞれ形成されている。そして、これらの中心に位置するコンタクト領域１３ａが、コンタクト領域１３ｂおよび１３ｃとこれらコンタクト領域に直交するコンタクト領域１３ｄおよび１３ｅとの双方に挟まれるかたちとなっている。   In these regions as well, the contact regions 13a, 13d and 13e are formed in the region (element region) 12a, the contact regions 13b are formed in the region 12b, and the contacts are formed in the region 12c, similarly to the Hall element illustrated in FIG. Regions 13c are respectively formed. The contact region 13a located at the center of these is sandwiched between both the contact regions 13b and 13c and the contact regions 13d and 13e perpendicular to the contact regions.

そして、このホール素子においても、上記領域１２ａの基板内部に電気的に区画される領域にあって上記コンタクト領域１３ｄおよび１３ｅにて挟まれる領域（図中に一点鎖線にて示す領域）が、いわゆる磁気検出部（ホールプレート）ＨＰとなる。ただし、この実施の形態においては、上記領域１２ａの基板内部にさらに、当該ホール素子の一部として上記電極ＥＤ１およびＥＤ２が設けられている。そしてこれにより、これら電極ＥＤ１およびＥＤ２の電位に応じて磁気検出部ＨＰの形状が可変とされている。詳しくは、例えば電極ＥＤ１およびＥＤ２を半導体領域１２よりも低い電位に（例えば負バイアスを印加）すれば、これら電極と半導体領域１２との間に形成される空乏層が伸びて（空乏層の幅が大きくなって）、図１（ａ）中に寸法Ｄとして示す磁気検出部ＨＰの厚さ（前記関係式（Ａ）中の「Ｄ」に相当）が実質的に狭められることになる。この実施の形態においては、この電極ＥＤ１およびＥＤ２の電位変化に伴う空乏層の幅変化を利用して、磁気検出部ＨＰ（長さ・厚さ・幅等）を変形させ、前記関係式（Ａ）に基づきホール素子の磁気検出感度を調整することとする。具体的には、図１（ｃ）に示す可変電圧源ＶＥにより電極ＥＤ１およびＥＤ２の電位を所望に設定することで、当該ホール素子の磁気検出感度を所望に調整（可変設定）することとする。   Also in this Hall element, a region (region indicated by a one-dot chain line in the drawing) in a region electrically partitioned inside the substrate of the region 12a (a region indicated by a one-dot chain line in the figure) is a so-called region. It becomes a magnetic detection part (hole plate) HP. However, in this embodiment, the electrodes ED1 and ED2 are further provided as part of the Hall element inside the substrate in the region 12a. Thereby, the shape of the magnetic detection unit HP is variable according to the potentials of the electrodes ED1 and ED2. Specifically, for example, if the electrodes ED1 and ED2 are set to a potential lower than that of the semiconductor region 12 (for example, a negative bias is applied), a depletion layer formed between these electrodes and the semiconductor region 12 extends (the width of the depletion layer). 1), the thickness (corresponding to “D” in the relational expression (A)) of the magnetic detection part HP shown as the dimension D in FIG. 1A is substantially reduced. In this embodiment, the magnetic detector HP (length, thickness, width, etc.) is deformed by utilizing the change in the width of the depletion layer accompanying the change in potential of the electrodes ED1 and ED2, and the relational expression (A ) To adjust the magnetic detection sensitivity of the Hall element. Specifically, the magnetic detection sensitivity of the Hall element is adjusted (variably set) as desired by setting the potentials of the electrodes ED1 and ED2 as desired using the variable voltage source VE shown in FIG. .

このように、この実施の形態では、当該ホール素子の磁気検出感度が、前記関係式（Ａ）に従って的確に調整される。このため、回路（感度補正用の回路）での補正をより小さな範囲にとどめる（もしくは回路による補正自体をなくす）ことが可能であり、ひいては当該ホール素子に係る回路の簡素化が図られることになる。   Thus, in this embodiment, the magnetic detection sensitivity of the Hall element is accurately adjusted according to the relational expression (A). For this reason, it is possible to limit the correction in the circuit (the circuit for sensitivity correction) to a smaller range (or to eliminate correction by the circuit itself), and to simplify the circuit related to the Hall element. Become.

また、ここでは図示を割愛しているが、当該ホール素子は、周辺回路として上記基板（半導体層１１等を含めた半導体基板）をグランドにしたＣＭＯＳ（相補型ＭＯＳ）回路を有し、これと共に１チップに集積化されている。   Although not shown here, the Hall element has a CMOS (complementary MOS) circuit in which the above substrate (semiconductor substrate including the semiconductor layer 11 and the like) is grounded as a peripheral circuit. It is integrated on one chip.

次に、上記構造を有する縦型ホール素子の動作の一例、すなわち同ホール素子による磁気検出の一態様について説明する。なお、こうした縦型ホール素子による磁気検出も、基本的には、先の図６に示したホール素子の場合と同様の態様をもって行われる。   Next, an example of the operation of the vertical Hall element having the above structure, that is, one aspect of magnetic detection by the Hall element will be described. Magnetic detection by such a vertical Hall element is basically performed in the same manner as in the case of the Hall element shown in FIG.

すなわち、上記端子Ｓから端子Ｇ１へ、また端子Ｓから端子Ｇ２へそれぞれ一定の駆動電流を流すと、その電流は、基板表面に形成されたコンタクト領域１３ａから磁気検出部ＨＰ、そして電極ＥＤ１およびＥＤ２、並びに拡散層１４ａおよび１４ｂの下方を通じて、コンタクト領域１３ｂおよび１３ｃへとそれぞれ流れる。そしてこの場合も、上記磁気検出部ＨＰには、基板表面（チップ面）に垂直な成分を含む電流が流れるため、基板表面に平行な成分を含む磁界（例えば図１中に矢印Ｂで示される磁界）が磁気検出部ＨＰに印加されたときに、上記端子Ｖ１と端子Ｖ２との間にその磁界に対応するホール電圧ＶＨが発生する。したがって、これら端子Ｖ１およびＶ２を通じてその発生したホール電圧信号を検出することで、前記関係式（Ａ）に基づき検出対象とする磁界成分が、すなわち当該ホール素子に用いられる基板の表面（チップ面）に平行な磁界成分が求められることとなる。ちなみに、このホール素子では、図１（ａ）中の寸法Ｄおよびｗが、磁気検出部（ホールプレート）の厚さおよび幅（前記関係式（Ａ）中の「Ｄ」および「ｗ」）にそれぞれ相当する。また、このホール素子においても、駆動電流の方向は任意であり、例えば上記駆動電流の方向を反対にして磁界（磁気）の検出を行うこともできる。 That is, when a constant drive current is passed from the terminal S to the terminal G1 and from the terminal S to the terminal G2, the current flows from the contact region 13a formed on the substrate surface to the magnetic detection unit HP and the electrodes ED1 and ED2. And through the diffusion layers 14a and 14b to the contact regions 13b and 13c, respectively. Also in this case, since a current including a component perpendicular to the substrate surface (chip surface) flows through the magnetic detection unit HP, a magnetic field including a component parallel to the substrate surface (for example, indicated by an arrow B in FIG. 1). when the magnetic field) is applied to the magnetic detector HP, the Hall voltage V H corresponding to the magnetic field between the terminal V1 and the terminal V2 is generated. Therefore, by detecting the generated Hall voltage signal through these terminals V1 and V2, the magnetic field component to be detected based on the relational expression (A), that is, the surface (chip surface) of the substrate used for the Hall element. Therefore, a magnetic field component parallel to is required. Incidentally, in this Hall element, the dimensions D and w in FIG. 1A correspond to the thickness and width (“D” and “w” in the relational expression (A)) of the magnetic detection part (Hall plate). Each corresponds. Also in this Hall element, the direction of the drive current is arbitrary. For example, the magnetic field (magnetism) can be detected with the direction of the drive current reversed.

次に、図２および図３を併せ参照して、この縦型ホール素子の製造方法について詳述する。なお、これら図２（ａ）〜（ｃ）および図３（ａ）〜（ｂ）は、先の図１（ｃ）の断面図に対応した断面図であり、図１に示した要素と同一の要素には各々同一の符号を付して示している。またここでは、図１においては図示を割愛した周辺回路とするＣＭＯＳ回路（回路部）を改めて図示し、同回路の形成と同時に当該ホール素子（ホール素子部）の製造を行う場合の製造方法について説明する。   Next, a method for manufacturing the vertical Hall element will be described in detail with reference to FIGS. 2A to 2C and FIGS. 3A to 3B are sectional views corresponding to the sectional view of FIG. 1C, and are the same as the elements shown in FIG. These elements are denoted by the same reference numerals. Further, here, a CMOS circuit (circuit part) as a peripheral circuit not shown in FIG. 1 is shown again, and a manufacturing method for manufacturing the Hall element (Hall element part) simultaneously with the formation of the circuit is shown. explain.

この製造に際しては、まず、図２（ａ）に示すように、例えば（１００）面をカット面とするＰ型のシリコンからなる基板（半導体層１１）を用意する。そして、図２（ｂ）に示すように、例えばフォトリソグラフィによりパターニングされた適宜のマスクを通じて、基板（半導体層１１）の表面に対して例えばリン等からなるＮ型不純物のイオン注入を行った後、これに適宜の熱処理を施して、Ｎ型の半導体領域１２およびＣ１２を拡散層（Ｎウェル）として形成する。   In this manufacture, first, as shown in FIG. 2A, for example, a substrate (semiconductor layer 11) made of P-type silicon having a (100) plane as a cut surface is prepared. Then, as shown in FIG. 2B, after performing ion implantation of N-type impurities such as phosphorus on the surface of the substrate (semiconductor layer 11) through an appropriate mask patterned by photolithography, for example. Then, an appropriate heat treatment is performed to form the N-type semiconductor regions 12 and C12 as diffusion layers (N wells).

そして次に、図２（ｃ）に示すように、例えばフォトリソグラフィによりパターニングされた適宜のマスクを通じて、所望の箇所に例えば硼素（ボロン）等からなるＰ型不純物のイオン注入を行う。そして、これに適宜の熱処理を施して、Ｐ型の拡散層１４および１４ａおよび１４ｂ、並びに電極ＥＤ１およびＥＤ２、さらには拡散層Ｃ１３を形成する（いずれもＰウェル）。このとき、上記電極ＥＤ１およびＥＤ２の深さは、寄生トランジスタ（半導体層１１および半導体領域１２、並びに電極ＥＤ１およびＥＤ２によるバイポーラトランジスタ）の動作しない範囲で、少なくとも半導体領域１２よりは浅く設定することが望ましい。   Then, as shown in FIG. 2C, ion implantation of a P-type impurity made of, for example, boron (boron) or the like is performed at a desired location through an appropriate mask patterned by, for example, photolithography. Then, an appropriate heat treatment is performed to form P-type diffusion layers 14 and 14a and 14b, electrodes ED1 and ED2, and diffusion layer C13 (both are P wells). At this time, the depths of the electrodes ED1 and ED2 may be set to be shallower than at least the semiconductor region 12 in a range where the parasitic transistors (the semiconductor layer 11 and the semiconductor region 12, and the bipolar transistor formed by the electrodes ED1 and ED2) do not operate. desirable.

さらに、図３（ａ）に示す構造とすべく、例えば周知の選択酸化法により、ＬＯＣＯＳ構造をとるフィールド酸化膜（ＬＯＣＯＳ酸化膜）ＣＬ１を所望の箇所に選択的に形成する。続けて、例えば熱酸化により、酸化シリコン等からなるゲート絶縁膜Ｉ１ａ〜Ｉ１ｃを形成する。その後、例えばフォトリソグラフィによりパターニングされた適宜のマスクを通じて所望の箇所に、例えば砒素等からなるＮ型不純物、並びに例えば硼素（ボロン）等からなるＰ型不純物のイオン注入を行い、ＣＭＯＳ回路のしきい値調整用の拡散層（図示略）を形成し、さらにゲート絶縁膜Ｉ１ａ〜Ｉ１ｃの上に、それぞれ例えば多結晶シリコンからなるゲート電極Ｇ１ａ〜Ｇ１ｃを形成する。具体的には、このゲート電極Ｇ１ａ〜Ｇ１ｃの形成に際しては、例えばＬＰ−ＣＶＤ（減圧化学気相成長）により多結晶シリコン膜を成膜するとともに、例えば熱拡散によりリン（Ｐ）等の導電型不純物をその成膜した多結晶シリコン膜に添加する。そして、この多結晶シリコン膜を選択的にエッチングすることによって、所望とされる箇所に上記ゲート電極Ｇ１ａ〜Ｇ１ｃを形成する。   Further, in order to obtain the structure shown in FIG. 3A, a field oxide film (LOCOS oxide film) CL1 having a LOCOS structure is selectively formed at a desired location by, for example, a well-known selective oxidation method. Subsequently, gate insulating films I1a to I1c made of silicon oxide or the like are formed by, for example, thermal oxidation. Thereafter, an N-type impurity made of, for example, arsenic, and a P-type impurity made of, for example, boron (boron) or the like are implanted into a desired location through an appropriate mask patterned by, for example, photolithography, to thereby set the threshold of the CMOS circuit A value adjusting diffusion layer (not shown) is formed, and gate electrodes G1a to G1c made of, for example, polycrystalline silicon are formed on the gate insulating films I1a to I1c, respectively. Specifically, when forming the gate electrodes G1a to G1c, a polycrystalline silicon film is formed by, for example, LP-CVD (low pressure chemical vapor deposition) and, for example, conductivity type such as phosphorus (P) is formed by thermal diffusion. Impurities are added to the formed polycrystalline silicon film. Then, the polycrystalline silicon film is selectively etched to form the gate electrodes G1a to G1c at desired locations.

次いで、例えばフォトリソグラフィによりパターニングされた適宜のマスクを通じて所望の箇所に、例えば砒素等からなるＮ型不純物、並びに例えば硼素（ボロン）等からなるＰ型不純物のイオン注入を行う。そして、これに適宜の熱処理を施して、図３（ｂ）に示すように、コンタクト領域１３ａ〜１３ｅ（ここでは便宜上、コンタクト領域１３ａ〜１３ｃのみ図示）や、拡散層（ソース・ドレイン）Ｃ１３ａ〜Ｃ１３ｆを形成する。なお、拡散層Ｃ１３ａ〜Ｃ１３ｆについては、上記ＬＯＣＯＳ酸化膜ＣＬ１やゲート電極Ｇ１ａ〜Ｇ１ｃをマスクとして用いて自己整合的に形成することもできる。またこの際、サイドウォールやシリサイド等の形成も必要に応じて行われる。   Next, ion implantation of, for example, an N-type impurity made of, for example, arsenic and a P-type impurity made of, for example, boron (boron) or the like is performed on a desired portion through an appropriate mask patterned by, for example, photolithography. Then, an appropriate heat treatment is applied thereto, and as shown in FIG. 3B, contact regions 13a to 13e (here, only contact regions 13a to 13c are shown for convenience) and diffusion layers (source / drain) C13a to C13f is formed. The diffusion layers C13a to C13f can also be formed in a self-aligned manner using the LOCOS oxide film CL1 and the gate electrodes G1a to G1c as a mask. At this time, sidewalls, silicide, and the like are also formed as necessary.

そして、この基板上に層間絶縁膜をさらに形成するとともに、同絶縁膜の所望の箇所にコンタクトホールを形成し、さらにこれに続けて、配線材料の成膜、パターニング等を行うことによって、先の図１に示した縦型ホール素子およびその周辺回路が完成することになる。   Then, an interlayer insulating film is further formed on the substrate, a contact hole is formed at a desired location of the insulating film, and subsequently, a wiring material is formed, patterned, etc. The vertical Hall element and its peripheral circuit shown in FIG. 1 are completed.

このように、この実施の形態に係る縦型ホール素子の製造方法では、周辺回路としてのＣＭＯＳ回路の製造工程を共用するかたちで、当該ホール素子を製造するようにしている。これにより、当該ホール素子の製造工程数の大幅な削減が図られるようになる。   As described above, in the manufacturing method of the vertical Hall element according to this embodiment, the Hall element is manufactured in the form of sharing the manufacturing process of the CMOS circuit as the peripheral circuit. As a result, the number of manufacturing steps of the Hall element can be greatly reduced.

以上説明したように、この実施の形態に係る縦型ホール素子およびその磁気検出感度調整方法によれば、以下のような優れた効果が得られるようになる。
（１）縦型ホール素子について、基板内に当該ホール素子の一部としてＰ型の拡散層からなる電極ＥＤ１およびＥＤ２が設けられるとともに、該電極ＥＤ１およびＥＤ２とＮ型の半導体領域１２との間に形成される空乏層の幅変化を通じて、これら電極ＥＤ１およびＥＤ２の電位に応じて磁気検出部ＨＰの形状が可変とされた構造を採用することとした。これにより、回路での補正をより小さな範囲にとどめる（もしくは回路による補正自体をなくす）ことが可能になり、ひいては当該ホール素子に係る回路の簡素化が図られるようになる。 As described above, according to the vertical Hall element and the magnetic detection sensitivity adjusting method according to this embodiment, the following excellent effects can be obtained.
(1) For a vertical Hall element, electrodes ED1 and ED2 made of a P-type diffusion layer are provided in the substrate as a part of the Hall element, and between the electrodes ED1 and ED2 and the N-type semiconductor region 12 The structure in which the shape of the magnetic detection part HP is made variable according to the potentials of the electrodes ED1 and ED2 through the change in the width of the depletion layer formed in FIG. As a result, it is possible to limit the correction in the circuit to a smaller range (or to eliminate the correction by the circuit itself), and to simplify the circuit related to the Hall element.

（２）磁気検出部ＨＰの形状を可変とする電極ＥＤ１およびＥＤ２とは別に、基板内で磁気検出部ＨＰを電気的に区画する分離壁（拡散層１４ａおよび１４ｂ）をさらに備える構造とした。これにより、これら電極と分離壁とを異なる電位にすることが可能になり、拡散層１４ａおよび１４ｂが、基板共々、周辺回路（ＣＭＯＳ回路）のグランド側電位に落とされた構造にあっても、上記電極ＥＤ１およびＥＤ２を通じて自由度の高い感度調整が可能になる。   (2) Apart from the electrodes ED1 and ED2 that make the shape of the magnetic detection unit HP variable, the structure further includes separation walls (diffusion layers 14a and 14b) that electrically partition the magnetic detection unit HP in the substrate. Thereby, it becomes possible to make these electrodes and the separation wall have different potentials, and even if the diffusion layers 14a and 14b are in a structure in which the substrate is dropped to the ground side potential of the peripheral circuit (CMOS circuit), Sensitivity adjustment with a high degree of freedom is possible through the electrodes ED1 and ED2.

（３）磁気検出部ＨＰの形状を可変とする電極として、半導体基板に導電型不純物が添加されるかたちで形成された拡散層からなる電極ＥＤ１およびＥＤ２を採用するようにしたことで、これを、通常のＣＭＯＳ工程にて容易に形成することが可能になる。   (3) The electrodes ED1 and ED2 made of diffusion layers formed by adding conductive impurities to the semiconductor substrate are adopted as the electrodes for changing the shape of the magnetic detection part HP. Therefore, it can be easily formed by a normal CMOS process.

（４）半導体基板内の磁気検出部ＨＰが、同基板の表面から裏面側へ進むにつれてしだいに低濃度になるような導電型不純物の濃度分布をもって形成された構造とした。これにより、磁気検出部ＨＰと電極ＥＤ１およびＥＤ２との間に形成される空乏層の伸びが、基板表面から裏面側へ進むにつれて長くなる。このため、電極ＥＤ１およびＥＤ２を形成する深さを深くすることなしに、より深い位置まで磁気検出部ＨＰの形状を変える事ができるようになり、ひいては上述の感度調整がより効率よく且つ的確に行われるようになる。   (4) The magnetic detection part HP in the semiconductor substrate has a structure formed with a concentration distribution of conductive impurities so that the concentration gradually decreases from the front surface to the back surface of the substrate. Thereby, the extension of the depletion layer formed between the magnetic detection unit HP and the electrodes ED1 and ED2 becomes longer as it goes from the substrate surface to the back surface side. For this reason, the shape of the magnetic detection unit HP can be changed to a deeper position without increasing the depth for forming the electrodes ED1 and ED2, and thus the sensitivity adjustment described above can be performed more efficiently and accurately. To be done.

（５）また、こうしたホール素子の磁気検出感度を調整する際には、半導体基板内に当該ホール素子の一部として電極ＥＤ１およびＥＤ２を設け、同電極ＥＤ１およびＥＤ２を通じて印加される電圧に応じて該電極ＥＤ１およびＥＤ２と半導体領域１２との間に形成される空乏層の幅を可変とし、もって磁気検出部ＨＰの形状を可変設定するようにした。こうすることで、回路（感度補正用の回路）での補正をより小さな範囲にとどめる（もしくは回路による補正自体をなくす）ことが可能になり、ひいては当該ホール素子に係る回路の簡素化が図られるようになる。   (5) When adjusting the magnetic detection sensitivity of such a Hall element, electrodes ED1 and ED2 are provided as part of the Hall element in the semiconductor substrate, and the voltage applied through the electrodes ED1 and ED2 is adjusted. The width of the depletion layer formed between the electrodes ED1 and ED2 and the semiconductor region 12 is variable, so that the shape of the magnetic detection unit HP is variably set. This makes it possible to limit the correction in the circuit (the circuit for sensitivity correction) to a smaller range (or eliminate the correction itself by the circuit), and thus simplify the circuit related to the Hall element. It becomes like this.

（６）周辺回路としてのＣＭＯＳ回路の製造工程を共用するかたちで、当該ホール素子を製造するようにしたことで、当該ホール素子の製造工程数の大幅な削減が図られるようになる。   (6) Since the Hall element is manufactured while sharing the manufacturing process of the CMOS circuit as the peripheral circuit, the number of manufacturing processes of the Hall element can be greatly reduced.

なお、上記実施の形態は、以下のように変更して実施してもよい。
・上記実施の形態においては、周辺回路としてＣＭＯＳ回路を採用するようにしたが、これに限定されることはなく、例えばバイポーラ回路を採用するようにしてもよい。 The embodiment described above may be modified as follows.
In the above embodiment, the CMOS circuit is employed as the peripheral circuit. However, the present invention is not limited to this. For example, a bipolar circuit may be employed.

・また、上記実施の形態においては、周辺回路と共に１チップに集積化されたホール素子を想定したが、これに限定されることなく、当該ホール素子に係る回路を別のチップとして設けるようにしてもよい。   In the above embodiment, the Hall element integrated on one chip together with the peripheral circuit is assumed. However, the present invention is not limited to this, and the circuit related to the Hall element is provided as another chip. Also good.

・上記実施の形態においては、特に磁気検出部ＨＰの厚さ（前記関係式（Ａ）中の「Ｄ」）を意識して、これを適宜に変更・調整することによって感度調整を行うことを想定した。しかし、拡散層からなる上記電極ＥＤ１およびＥＤ２や半導体領域１２の濃度プロファイルによっては、電極ＥＤ１およびＥＤ２と半導体領域１２との間に形成される空乏層を縦方向（基板表面に垂直な方向）へ伸ばすことも可能である。すなわち、磁気検出部ＨＰの長さ（前記関係式（Ａ）中の「Ｌ」）等を調整することによって感度調整を行うこともできる。   In the above embodiment, the sensitivity adjustment is performed by changing and adjusting the thickness of the magnetic detection unit HP in consideration of the thickness (“D” in the relational expression (A)). Assumed. However, depending on the concentration profiles of the electrodes ED1 and ED2 and the semiconductor region 12 made of a diffusion layer, the depletion layer formed between the electrodes ED1 and ED2 and the semiconductor region 12 extends in the vertical direction (direction perpendicular to the substrate surface). It can also be stretched. That is, the sensitivity can be adjusted by adjusting the length of the magnetic detection unit HP (“L” in the relational expression (A)).

・磁気検出部ＨＰの濃度プロファイルは、基本的には、任意であり、例えば底の部分を最高濃度をもって、基板表面側へ進むにつれてしだいに低濃度になるような濃度プロファイル（濃度分布）にしてもよい。また、こうした場合には、基板表面から磁気検出部ＨＰへ電流が供給される（もしくは取り出される）ときに、同基板表面の電流供給口（もしくは取出口）付近（コンタクト領域１３ａ付近）がより積極的に狭められるようになり、ひいては上述の感度調整がより効率よく且つ的確に行われるようになる。   The concentration profile of the magnetic detection unit HP is basically arbitrary. For example, the concentration profile (concentration distribution) is set such that the bottom portion has the highest concentration and gradually decreases toward the substrate surface side. Also good. In such a case, when a current is supplied (or taken out) from the substrate surface to the magnetic detection unit HP, the vicinity of the current supply port (or the outlet) on the surface of the substrate (near the contact region 13a) is more active. As a result, the sensitivity adjustment described above is performed more efficiently and accurately.

・拡散層からなる上記電極ＥＤ１およびＥＤ２の濃度プロファイルは、基本的には、任意であり、例えば拡散層の底の部分に濃度のピーク（最高濃度）をもつように形成してもよい。   The concentration profile of the electrodes ED1 and ED2 made of a diffusion layer is basically arbitrary, and may be formed to have a concentration peak (maximum concentration) at the bottom of the diffusion layer, for example.

・上記電極ＥＤ１およびＥＤ２の深さも、基本的には、任意であり、例えば図４に示すように、高加速イオン注入装置などを用いてより深く形成するようにしてもよい。
・また、拡散層１４および１４ａおよび１４ｂに代えて、分離壁としてＳＴＩ（トレンチ分離）を採用する場合など、基板にトレンチを形成する場合には、ダメージ層によるキャリアトラップを防止するためにトレンチ内壁に拡散層を形成することがある。こうした場合には、このトレンチ内壁の拡散層を上記電極ＥＤ１およびＥＤ２として用いるようにしてもよい。 The depths of the electrodes ED1 and ED2 are basically arbitrary, and may be formed deeper by using, for example, a high acceleration ion implantation apparatus as shown in FIG.
In addition, when a trench is formed in the substrate, such as when STI (trench isolation) is adopted as the separation wall instead of the diffusion layers 14 and 14a and 14b, the inner wall of the trench is prevented in order to prevent carrier traps due to the damage layer. In some cases, a diffusion layer is formed. In such a case, the diffusion layer on the inner wall of the trench may be used as the electrodes ED1 and ED2.

・また、上記電極ＥＤ１およびＥＤ２としては、拡散層以外のものも適宜に採用することができる。例えば図５に示すように、これら電極ＥＤ１およびＥＤ２として、基板に形成されたトレンチＴの内部に埋設された導電性膜材からなるものを採用することとしても、前記（３）の効果と同様もしくはそれに準じた効果は得ることができる。またこの場合、導電性膜材として、導電型不純物の添加された多結晶シリコンからなるものを採用することとすれば、例えば周知のＣＶＤ（化学気相成長）等によって、半導体デバイスにおいても広く使用されている信頼性の高い電極を容易に形成することができるようになる。   Further, as the electrodes ED1 and ED2, those other than the diffusion layer can be appropriately employed. For example, as shown in FIG. 5, the electrodes ED1 and ED2 may be made of a conductive film material embedded in the trench T formed in the substrate, similarly to the effect (3). Or the effect according to it can be acquired. In this case, if a conductive film material made of polycrystalline silicon to which conductive impurities are added is used, it is widely used in semiconductor devices, for example, by well-known CVD (chemical vapor deposition). It is possible to easily form a highly reliable electrode.

・結局のところ、こうした電極ＥＤ１およびＥＤ２は、基板内に当該ホール素子の一部として設けられて、基板との間に空乏層を形成し、この空乏層の幅変化を通じて磁気検出部（ホールプレート）の形状を可変とするものであれば足りる。   After all, these electrodes ED1 and ED2 are provided as a part of the Hall element in the substrate to form a depletion layer between the substrate and the magnetic detection unit (Hall plate through the width change of the depletion layer). It is sufficient if the shape of) is variable.

・上記実施の形態においては、電圧出力対（コンタクト領域１３ｄおよび１３ｅ）を基準に２対の電流供給対（コンタクト領域１３ａとコンタクト領域１３ｂ、コンタクト領域１３ａとコンタクト領域１３ｃ）が対称に配置されるタイプの縦型ホール素子に対して、この発明を適用した場合について言及した。しかし、これはあくまで一例であって、他のタイプの縦型ホール素子に対しても、例えば１対の電流供給対（例えば上記２対の電流供給対の一方のみ）からなる縦型ホール素子に対しても、あるいは先の図６に示したようなエピタキシャル基板に形成された埋込層ＢＬを備える縦型ホール素子に対しても、この発明は同様に適用することができる。また、ホール素子を構成する各要素の導電型を入れ替えた構造、すなわちＰ型とＮ型とを入れ替えた構造とした場合も、同様にこの発明を適用することができる。   In the above embodiment, two current supply pairs (contact region 13a and contact region 13b, contact region 13a and contact region 13c) are arranged symmetrically with respect to the voltage output pair (contact regions 13d and 13e). The case where the present invention is applied to the vertical Hall element of the type is mentioned. However, this is merely an example. For other types of vertical Hall elements, for example, a vertical Hall element composed of a pair of current supply pairs (for example, only one of the two pairs of current supply pairs) is used. In contrast, the present invention can be similarly applied to a vertical Hall element including a buried layer BL formed on an epitaxial substrate as shown in FIG. Further, the present invention can be similarly applied to a structure in which the conductivity type of each element constituting the Hall element is switched, that is, a structure in which the P type and the N type are switched.

・上記実施の形態においては、基板の材料としてＳｉ（シリコン）を用いるようにしたが、製造工程や構造上の条件等に応じて、最適な材料を選択することができる。すなわち、例えばＧａＡｓ、ＩｎＳｂ、ＩｎＡｓ、ＳｉＣ等の化合物半導体材料やＧｅ（ゲルマニウム）等の他の半導体材料なども、この基板の材料として採用することができる。特に、ＧａＡｓやＩｎＡｓは温度特性に優れた材料であり、当該ホール素子の高感度化を図る上で有効である。   In the above embodiment, Si (silicon) is used as the substrate material, but an optimal material can be selected according to the manufacturing process, structural conditions, and the like. That is, for example, compound semiconductor materials such as GaAs, InSb, InAs, and SiC, and other semiconductor materials such as Ge (germanium) can also be used as the material of the substrate. In particular, GaAs and InAs are materials having excellent temperature characteristics, and are effective in increasing the sensitivity of the Hall element.

この発明に係る縦型ホール素子およびその磁気検出感度調整方法の一実施の形態について、（ａ）はその素子構造の概要を示す平面図、（ｂ）は（ａ）中のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）中のＬ２−Ｌ２線に沿った断面図。1A is a plan view showing an outline of the element structure of an embodiment of the vertical Hall element and its magnetic detection sensitivity adjusting method according to the present invention, and FIG. Sectional drawing along, (c) is sectional drawing along the L2-L2 line in (a). 同実施の形態に係る縦型ホール素子の製造方法について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。(A)-(c) is sectional drawing which shows the manufacturing process about the manufacturing method of the vertical Hall element based on the embodiment. 同実施の形態に係る縦型ホール素子の製造方法について、（ａ）および（ｂ）はその製造プロセスを示す断面図。(A) And (b) is sectional drawing which shows the manufacturing process about the manufacturing method of the vertical Hall element concerning the embodiment. 同実施の形態に係る縦型ホール素子の変形例について、（ａ）〜（ｃ）は、同ホール素子の構造を模式的に示す平面図および断面図。(A)-(c) is the top view and sectional drawing which show typically the structure of the same Hall element about the modification of the vertical Hall element which concerns on the same embodiment. 同実施の形態に係る縦型ホール素子の別の変形例について、（ａ）〜（ｃ）は、同ホール素子の構造を模式的に示す平面図および断面図。About another modification of the vertical Hall element concerning the embodiment, (a)-(c) is a top view and sectional view showing typically the structure of the Hall element. 従来の縦型ホール素子の一例について、（ａ）はその素子構造の概要を示す平面図、（ｂ）は（ａ）中のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）中のＬ２−Ｌ２線に沿った断面図。As for an example of a conventional vertical Hall element, (a) is a plan view showing an outline of the element structure, (b) is a cross-sectional view taken along line L1-L1 in (a), and (c) is (a). Sectional drawing along the L2-L2 line | wire in the inside.

符号の説明Explanation of symbols

１１…半導体層（半導体基板）、１２…半導体領域、１２ａ〜１２ｃ…領域、１３ａ〜１３ｅ…コンタクト領域（Ｎ＋拡散層）、１４、１４ａ、１４ｂ…拡散層、ＢＬ…埋込層、Ｃ１０…回路（周辺回路）、Ｃ１２…半導体領域、Ｃ１３…拡散層、Ｃ１３ａ〜Ｃ１３ｆ…拡散層（ソース・ドレイン層）、ＣＬ１…ＬＯＣＯＳ酸化膜（フィールド酸化膜）、ＥＤ１、ＥＤ２…電極、Ｇ１ａ〜Ｇ１ｃ…ゲート電極、ＨＰ…磁気検出部（ホールプレート）、Ｉ１ａ〜Ｉ１ｃ…ゲート絶縁膜、Ｔ…トレンチ、ＶＥ…可変電圧源。 DESCRIPTION OF SYMBOLS 11 ... Semiconductor layer (semiconductor substrate), 12 ... Semiconductor region, 12a-12c ... area | region, 13a-13e ... Contact region (N + diffusion layer), 14, 14a, 14b ... Diffusion layer, BL ... Buried layer, C10 ... Circuit (peripheral circuit), C12 ... semiconductor region, C13 ... diffusion layer, C13a to C13f ... diffusion layer (source / drain layer), CL1 ... LOCOS oxide film (field oxide film), ED1, ED2 ... electrode, G1a-G1c ... Gate electrode, HP ... magnetic detector (Hall plate), I1a to I1c ... gate insulating film, T ... trench, VE ... variable voltage source.

Claims (9)

半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態でこの電流に対し前記基板の表面に平行な磁界成分が印加されるときに該印加される磁界成分に応じたホール電圧信号を出力する縦型ホール素子において、
前記半導体基板内に当該ホール素子の一部として一乃至複数の電極が設けられるとともに、該電極と前記基板との間に形成される空乏層の幅変化を通じて、前記電極の電位に応じて前記磁気検出部の形状が可変とされてなる
ことを特徴とする縦型ホール素子。 A magnetic field applied when a magnetic field component parallel to the surface of the substrate is applied to the magnetic detection unit in the semiconductor substrate in a state where a current including a component perpendicular to the surface of the substrate is supplied to the magnetic detection unit. In the vertical Hall element that outputs the Hall voltage signal according to the component,
One or more electrodes are provided as a part of the Hall element in the semiconductor substrate, and the magnetic field is changed according to the potential of the electrode through a width change of a depletion layer formed between the electrode and the substrate. A vertical Hall element characterized in that the shape of the detector is variable. 請求項１に記載の縦型ホール素子において、
前記磁気検出部の形状を可変とする電極とは別に、前記半導体基板内で前記磁気検出部を電気的に区画する分離壁をさらに備える
ことを特徴とする縦型ホール素子。 The vertical Hall element according to claim 1,
A vertical Hall element, further comprising a separation wall that electrically partitions the magnetic detection unit in the semiconductor substrate, apart from an electrode that makes the shape of the magnetic detection unit variable. 当該ホール素子が周辺回路となるＣＭＯＳ回路共々１チップに集積化されて、前記基板内に磁気検出部を電気的に区画する分離壁が、前記基板共々、該ＣＭＯＳ回路のグランド側電位に落とされた
請求項２に記載の縦型ホール素子。 The Hall element is integrated in one chip together with the CMOS circuit as a peripheral circuit, and the separation wall that electrically partitions the magnetic detection part in the substrate is dropped to the ground side potential of the CMOS circuit in the substrate. The vertical Hall element according to claim 2. 前記磁気検出部の形状を可変とする電極は、前記半導体基板に導電型不純物が添加されるかたちで形成された拡散層からなる
請求項１〜３のいずれか一項に記載の縦型ホール素子。 The vertical Hall element according to any one of Claims 1 to 3, wherein the electrode for changing the shape of the magnetic detection unit is formed of a diffusion layer formed by adding a conductive impurity to the semiconductor substrate. . 前記半導体基板内の磁気検出部は、同基板の表面から裏面側へ進むにつれてしだいに低濃度になるような導電型不純物の濃度分布をもって形成されてなる
請求項４に記載の縦型ホール素子。 5. The vertical Hall element according to claim 4, wherein the magnetic detection unit in the semiconductor substrate is formed with a concentration distribution of conductive impurities that gradually decreases in concentration from the front surface to the back surface side of the substrate. 前記半導体基板内の磁気検出部は、底の部分を最高濃度にして、前記基板の表面側へ進むにつれてしだいに低濃度になるような導電型不純物の濃度分布をもって形成されてなる
請求項４に記載の縦型ホール素子。 5. The magnetic detection unit in the semiconductor substrate is formed with a concentration distribution of conductive impurities such that the bottom portion has a maximum concentration and gradually decreases toward the surface side of the substrate. The vertical Hall element as described. 前記磁気検出部の形状を可変とする電極は、前記半導体基板に形成されたトレンチの内部に埋設された導電性膜材からなる
請求項１〜３のいずれか一項に記載の縦型ホール素子。 The vertical Hall element according to any one of claims 1 to 3, wherein the electrode that makes the shape of the magnetic detection unit variable is made of a conductive film material embedded in a trench formed in the semiconductor substrate. . 前記導電性膜材は、導電型不純物の添加された多結晶シリコンからなる
請求項７に記載の縦型ホール素子。 The vertical Hall element according to claim 7, wherein the conductive film material is made of polycrystalline silicon to which a conductive impurity is added. 半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態でこの電流に対し前記基板の表面に平行な磁界成分が印加されるときに該印加される磁界成分に応じたホール電圧信号を出力する縦型ホール素子に採用される磁気検出感度の調整方法であって、
前記半導体基板内に前記縦型ホール素子の一部として電極を設け、この電極を通じて印加される電圧に応じて該電極と前記基板との間に形成される空乏層の幅を可変とし、もって前記磁気検出部の形状を可変設定する
ことを特徴とする縦型ホール素子の磁気検出感度調整方法。 A magnetic field applied when a magnetic field component parallel to the surface of the substrate is applied to the magnetic detection unit in the semiconductor substrate in a state where a current including a component perpendicular to the surface of the substrate is supplied to the magnetic detection unit. A method for adjusting magnetic detection sensitivity employed in a vertical Hall element that outputs a Hall voltage signal according to a component,
An electrode is provided as a part of the vertical Hall element in the semiconductor substrate, and a width of a depletion layer formed between the electrode and the substrate is variable according to a voltage applied through the electrode, A magnetic detection sensitivity adjustment method for a vertical Hall element, wherein the shape of the magnetic detection unit is variably set.
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