JP4798102B2 - Vertical Hall element - Google Patents
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Description
この発明は、例えば磁気センサ等に用いられ、ホール効果を利用して基板表面（チップ面）に水平な磁界成分を検出する縦型ホール素子に関する。 The present invention is used, for example, a magnetic sensor or the like, about the vertical Hall element for detecting a horizontal magnetic field component to the substrate surface (chip surface) by utilizing the Hall effect.
周知のように、ホール素子は、非接触での角度検出が可能であることから、いわゆるホールＩＣ等に搭載されて例えば磁気センサとして車載内燃機関のスロットル弁開度センサ等の角度検出センサに用いられる。まず、図４１を参照して、ホール素子の磁気検出原理について説明する。 As is well known, since the Hall element can detect the angle without contact, it is mounted on a so-called Hall IC or the like and used as an angle detection sensor such as a throttle valve opening sensor of an in-vehicle internal combustion engine as a magnetic sensor, for example. It is done. First, the magnetic detection principle of the Hall element will be described with reference to FIG.
物質中を流れる電流に対して垂直な磁界（磁気）が加わると、それら電流および磁界の双方に垂直な方向に電界（電圧）が生じる。この現象をホール効果と呼び、ここで発生する電圧をホール電圧と呼ぶ。 When a magnetic field (magnetism) perpendicular to the current flowing in the material is applied, an electric field (voltage) is generated in a direction perpendicular to both the current and the magnetic field. This phenomenon is called the Hall effect, and the voltage generated here is called the Hall voltage.
例えば、図４１に示すようなホール素子（導体）１００を考えた場合、同素子の磁気検出部（ホールプレート）の幅をＷ、長さをＬ、厚さをｄ、同素子と磁界とのなす角度をθ、印加される磁束密度をＢ、供給（駆動）電流（端子ＴＩ−ＴＩ’間に流れる電流）をＩとすると、ホール電圧（端子ＴＶH−ＴＶH’間に生じる電圧）ＶHは、
ＶH＝（ＲHＩＢ／ｄ）ｃｏｓθ、ＲH＝１／（ｑｎ）
のように表せる。ここで、ＲHはホール係数であり、またｑは電荷、ｎはキャリア濃度である。
For example, when considering a Hall element (conductor) 100 as shown in FIG. 41, the width of the magnetic detection part (Hall plate) of the element is W, the length is L, the thickness is d, and the element and magnetic field If the angle formed is θ, the applied magnetic flux density is B, and the supply (drive) current (current flowing between the terminals TI and TI ′) is I, the Hall voltage (voltage generated between the terminals TV H and TV H ′) V H is
V H = (R H IB / d) cos θ, R H = 1 / (qn)
It can be expressed as Here, R H is the Hall coefficient, q is the charge, and n is the carrier concentration.
上記の関係式からも分かるように、ホール素子と磁界とのなす角度θに応じてホール電圧ＶHが変化するため、これを利用することで角度の検出が可能となる。このように、ホール素子を用いることで上述の角度検出センサを実現することができる。 As can be seen from the above relational expression, the Hall voltage V H changes according to the angle θ formed by the Hall element and the magnetic field. Therefore, by using this, the angle can be detected. Thus, the above-described angle detection sensor can be realized by using the Hall element.
そして、一般的なホール素子としては、例えば非特許文献１に記載のようなホール素子、いわゆる横型ホール素子が知られている。この横型ホール素子は、基板表面（チップ面）に対して垂直な磁界成分を検出するものである。
As a general Hall element, for example, a Hall element as described in
以下、図４２を参照して、このホール素子（横型ホール素子）についてさらに説明する。なお、図４２（ａ）はこのホール素子の平面図、図４２（ｂ）は図４２（ａ）のＬ１−Ｌ１線に沿った断面図である。 Hereinafter, this Hall element (horizontal Hall element) will be further described with reference to FIG. FIG. 42A is a plan view of the Hall element, and FIG. 42B is a cross-sectional view taken along line L1-L1 in FIG.
同図４２（ａ）および（ｂ）に示されるように、このホール素子は、大きくは、例えばＰ型のシリコンからなる半導体層（Ｐ−ｓｕｂ）２１の上に、例えばエピタキシャル成長にて形成されたＮ型のシリコンからなる半導体領域２２を有して構成されている。なお、こうした半導体領域２２（Ｎ-層）は、一般に「１．０×１０14〜１．０×１０17／ｃｍ3」の濃度に設定される。
As shown in FIGS. 42 (a) and 42 (b), this Hall element is largely formed on, for example, an epitaxial growth on a semiconductor layer (P-sub) 21 made of, for example, P-type silicon. The
また、半導体領域２２には、当該ホール素子を他の素子と素子分離すべく、半導体層２１に接続されるような例えばＰ型からなる拡散層（Ｐ型拡散分離壁）２４が形成されている。そして、同半導体領域２２の表面にあってこの拡散層２４にて囲まれる領域（活性領域）２２ａには、同表面の不純物濃度が選択的に高められるかたちでコンタクト領域（Ｎ+拡散層）２３ａ〜２３ｄが形成され、これらコンタクト領域２３ａ〜２３ｄとそこに配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになっている。さらに詳しくは、コンタクト領域２３ａおよび２３ｂとコンタクト領域２３ｃおよび２３ｄとは、互いに直交するかたちで上記領域（活性領域）２２ａの四隅に配置され、それら各領域に配設される電極（配線）を介して、それぞれ端子ＳおよびＧ、並びに端子Ｖ１およびＶ２と電気的に接続される。
Further, in the
ここで、例えば端子Ｓから端子Ｇへ一定の駆動電流を流すと、その電流は、上記コンタクト領域２３ａから半導体領域２２内をコンタクト領域２３ｂへと流れる。すなわちこの場合、基板表面の近傍に、同面（チップ面）に平行な成分を主に含む電流が流れることになる。このとき、その電流に対し基板表面（チップ面）に垂直な成分を含む磁界（例えば図４２中に矢印Ｂで示される磁界）が印加されると、前述したホール効果により、端子Ｖ１と端子Ｖ２との間にその磁界に応じたホール電圧が発生する。したがって、それら端子Ｖ１およびＶ２を通じてその発生したホール電圧信号を検出することで、図４１に示した先の関係式「ＶH＝（ＲHＩＢ／ｄ）ｃｏｓθ」に基づき検出対象とする磁界成分が、すなわち当該ホール素子に用いられる基板の表面（チップ面）に垂直な磁界成分が求められることとなる。なお、このホール素子においては、端子Ｖ１およびＶ２に駆動電流を流して端子ＳおよびＧにてホール電圧信号を検出することもできる。そのため、こうした電極の入れ替えを利用して、例えば電極の入れ替えを周期的に行って、同素子に発生するオフセット電圧（不平衡電圧）を相殺するような駆動方式なども実用されている。
Here, for example, when a constant drive current flows from the terminal S to the terminal G, the current flows from the
また近年、上記横型ホール素子に加え、例えば特許文献１に記載されているように、基板表面（チップ面）に平行な磁界成分を検出するホール素子、いわゆる縦型ホール素子も提案されている。この縦型ホール素子は、異なる位相（角度）を検出する２つの素子を１チップに集積化できるという特長をもつため、２つの縦型ホール素子を「９０°」の角度をなすように配置することで、「０°〜３６０°」の角度範囲でリニアな出力（電圧信号）が得られる回転センサ等も実現可能になる。以下、図４３を参照して、縦型ホール素子の一例について説明する。なお、図４３において、図４３（ａ）はこのホール素子の平面図、図４３（ｂ）は図４３（ａ）のＬ１−Ｌ１線に沿った断面図、図４３（ｃ）は図４３（ａ）のＬ２−Ｌ２線に沿った断面図である。
In recent years, in addition to the horizontal Hall element, as described in
同図４３（ａ）〜（ｃ）に示されるように、このホール素子は、エピタキシャル層を有して構成される半導体基板、いわゆるエピタキシャル基板に形成される。具体的には、このホール素子は、例えばＰ型のシリコンからなる半導体層（Ｐ−ｓｕｂ）３１と、この表面にＮ型の導電型不純物が導入されるかたちで形成された埋込層ＢＬと、さらにこの上にエピタキシャル成長にて形成されたＮ型のシリコンからなる半導体領域３２とを有して構成されている。なお、上記埋込層ＢＬは、いわば下部電極として機能するものであり、その不純物濃度は上記半導体領域３２よりも高い濃度に設定される。また、このホール素子において、半導体領域３２の深さ寸法３ａは例えば「９．５μｍ」に設定され、また同半導体領域３２の埋込層ＢＬまでの深さ寸法３ｂは例えば「５．５μｍ」に、そして埋込層ＢＬの厚み寸法は例えば「６．０μｍ」にそれぞれ設定される。
As shown in FIGS. 43A to 43C, this Hall element is formed on a semiconductor substrate having an epitaxial layer, a so-called epitaxial substrate. Specifically, this Hall element includes a semiconductor layer (P-sub) 31 made of, for example, P-type silicon, and a buried layer BL formed in such a manner that an N-type conductivity impurity is introduced into this surface. Further, the
そして、上記半導体領域３２には、当該ホール素子を他の素子と素子分離すべく、半導体層３１に接続されるような例えばＰ型の拡散層（Ｐ型拡散分離壁）３４が形成されている。また、半導体領域３２の表面にあってこの拡散層３４にて囲まれる領域（活性領域）には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでコンタクト領域（Ｎ+拡散層）３３ａ〜３３ｅが形成され、これらコンタクト領域３３ａ〜３３ｅとそこに配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになっている。そしてこれらコンタクト領域３３ａ〜３３ｅは、そこに配設される各電極（配線）を介して、それぞれ端子ＳおよびＧ１およびＧ２およびＶ１およびＶ２と電気的に接続されている。
In the
また、拡散層３４にて囲まれる領域（活性領域）は、図４３（ａ）に示されるように、各拡散層によるｐｎ接合分離を通じて、Ｐ型の拡散層（Ｐ型拡散分離壁）３４ａおよび３４ｂを互いに隔てた領域３２ａ〜３２ｃに分割されている。そして図４３（ｂ）および（ｃ）に示されるように、これら領域１２ａ〜１２ｃにおいては、基板内部においても電気的に区画された領域が形成されている。
In addition, as shown in FIG. 43A, the region (active region) surrounded by the
さらに詳しくは、これら領域においては、領域（素子領域）３２ａに上記コンタクト領域３３ａおよび３３ｄおよび３３ｅが、領域３２ｂに上記コンタクト領域３３ｂが、領域３２ｃに上記コンタクト領域３３ｃがそれぞれ形成されている。そして、コンタクト領域３３ａは、コンタクト領域３３ｂおよび３３ｃとこれらコンタクト領域に直交するコンタクト領域３３ｄおよび３３ｅとの双方に挟まれるかたちで配置されている。すなわち、同コンタクト領域３３ａは、上記拡散層３４ａおよび３４ｂを隔ててコンタクト領域３３ｂおよび３３ｃの各々に対向するような配置となっている。
More specifically, in these regions, the
そしてこのホール素子においては、上記領域３２ａの基板内部に電気的に区画される領域にあって上記コンタクト領域３３ｄおよび３３ｅにて挟まれる領域が、いわゆる磁気検出部（ホールプレート）ＨＰとなる。すなわち、このホール素子では、ここに印加される磁界に対応するホール電圧信号を生じさせることになる。
In this Hall element, a region sandwiched between the
ここで例えば、上記端子Ｓから端子Ｇ１へ、また端子Ｓから端子Ｇ２へそれぞれ一定の駆動電流を流すと、その電流は、基板表面に形成されたコンタクト領域３３ａから上記磁気検出部ＨＰ、埋込層ＢＬを通じて、コンタクト領域３３ｂおよび３３ｃへとそれぞれ流れる。すなわちこの場合、上記磁気検出部ＨＰには、基板表面（チップ面）に垂直な成分を主に含む電流が流れることになる。このため、この駆動電流を流した状態において、基板表面（チップ面）に平行な成分を含む磁界（例えば図４３中に矢印Ｂで示される磁界）が当該ホール素子の磁気検出部ＨＰに印加されたとすると、前述したホール効果によって、上記端子Ｖ１と端子Ｖ２との間にその磁界に対応するホール電圧が発生する。したがって、それら端子Ｖ１およびＶ２を通じてその発生したホール電圧信号を検出することで、図４１に示した先の関係式「ＶH＝（ＲHＩＢ／ｄ）ｃｏｓθ」に基づき検出対象とする磁界成分が、すなわち当該ホール素子に用いられる基板の表面（チップ面）に平行な磁界成分が求められることとなる。ちなみに、このホール素子では、図４３（ａ）中に示す寸法ｄが磁気検出部（ホールプレート）の厚さ（上記関係式中の「ｄ」）に相当する。また、このホール素子において駆動電流を流す方向は任意であり、上記駆動電流の方向を反対にして磁界（磁気）の検出を行うこともできる。
Here, for example, when a constant drive current is passed from the terminal S to the terminal G1 and from the terminal S to the terminal G2, the current flows from the
また、上記縦型ホール素子の高感度化を図るべく、図４４に示すような構造とされた縦型ホール素子もある。同図４４に示されるように、このホール素子では、上記埋込層ＢＬの幅を狭くすることによって磁気検出部ＨＰの実効的な電流経路の幅が狭められ、磁気検出感度（いわゆる積感度）が高められている。なお、この図４４において、先の図４３に示した要素と同一の要素には各々同一の符号を付して示している。
このように、図４３あるいは図４４に例示した縦型ホール素子では、磁気検出部（ホールプレート）ＨＰに印加される磁界成分、すなわち基板表面（チップ面）に水平な磁界成分を検出することが可能となる。さらに、これら縦型ホール素子では上記埋込層ＢＬが設けられていることで、半導体領域３２の底面近傍に確実に電流経路が確保されるようになる。また、先の図４４に例示した縦型ホール素子にみられるように、こうした埋込層ＢＬの幅を狭めることとすれば、磁気検出素子としての感度の向上も図られるようになる。しかしながら、こうした縦型ホール素子にあっては、半導体基板としてエピタキシャル基板を使用せざるを得ない構造となっており、使用基板の選択自由度についてはこれが大きく制限される構造となっている。
As described above, in the vertical Hall element illustrated in FIG. 43 or 44, the magnetic field component applied to the magnetic detection unit (Hall plate) HP, that is, the magnetic field component horizontal to the substrate surface (chip surface) can be detected. It becomes possible. Further, in these vertical Hall elements, since the buried layer BL is provided, a current path is reliably ensured near the bottom surface of the
この発明は、こうした実情に鑑みてなされたものであり、当該ホール素子の形成に用いる基板の選択自由度を高めることのできる縦型ホール素子を提供することを目的とする。 This invention has been made in view of these circumstances, and an object thereof is to provide a vertical Hall element that can increase the flexibility in selection of a substrate used in formation of said Hall element.
こうした目的を達成すべく、請求項１に記載の発明では、半導体基板内に所定の導電型
からなる半導体領域が形成され、前記半導体領域の表面に電流供給対および電圧出力対の各端部を有し、同基板の表面に垂直な成分を含む電流が前記半導体領域内の磁気検出部に前記電流供給対の一端から供給された状態で、同基板の表面に平行な磁界成分が前記磁気検出部に印加されるとき、その磁界成分に対応するホール電圧信号を前記電圧出力対の両端部に出力する縦型ホール素子において、前記半導体領域を、前記半導体基板に導電型不純物が添加、拡散されるかたちで形成された拡散層からなるものとし、前記拡散層からなる半導体領域を、深さ方向に濃度変化をもって形成されたものとし、前記半導体領域内には、前記半導体領域と異なる導電型の拡散層からなって、前記電圧出力対および該電圧出力対に挟まれる前記電流供給対の一端と前記電流供給対の他端との間に配置されるとともに、前記半導体領域の底面近傍を選択的に狭めて電流通路を形成する拡散分離壁が形成され、前記磁気検出部はこの拡散分離壁によって電気的に区画されているものとする。
また、請求項２に記載の発明では、前記半導体領域を、前記半導体基板に導電型不純物が添加、拡散されるかたちで形成された拡散層からなるものとし、前記拡散層からなる半導体領域を、深さ方向に濃度変化をもって形成されたものとし、前記半導体領域内には、前記電圧出力対および該電圧出力対に挟まれる前記電流供給対の一端と前記電流供給対の他端との間に配置されるとともに、前記半導体領域よりも浅い拡散深さをもって、同半導体領域と異なる導電型の拡散層からなる拡散分離壁が形成され、前記磁気検出部はこの拡散分離壁によって電気的に区画されているものとする。
また、請求項５に記載の発明では、前記半導体領域を、前記半導体基板に導電型不純物が添加、拡散されるかたちで形成された拡散層からなるものとし、前記拡散層からなる半導体領域を、深さ方向に濃度変化をもって形成されたものとし、前記半導体領域内には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造をとって、前記電圧出力対および該電圧出力対に挟まれる前記電流供給対の一端と前記電流供給対の他端との間に配置されるとともに、前記半導体領域の底面近傍を選択的に狭めて電流通路を形成する絶縁分離壁が形成され、前記磁気検出部はこの絶縁分離壁によって電気的に区画されているものとする。
また、請求項６に記載の発明では、前記半導体領域を、前記半導体基板に導電型不純物が添加、拡散されるかたちで形成された拡散層からなるものとし、前記拡散層からなる半導体領域を、深さ方向に濃度変化をもって形成されるものとし、前記半導体領域内には、前記電圧出力対および該電圧出力対に挟まれる前記電流供給対の一端と前記電流供給対の他端との間に配置されるとともに、前記半導体領域よりも浅い深さ寸法をもって、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造をとる絶縁分離壁が形成され、前記磁気検出部はこの絶縁分離壁によって電気的に区画されているものとする。
In order to achieve such an object, according to the first aspect of the present invention, a semiconductor region having a predetermined conductivity type is formed in a semiconductor substrate, and ends of the current supply pair and the voltage output pair are formed on the surface of the semiconductor region. And a magnetic field component parallel to the surface of the substrate is detected in the state where a current including a component perpendicular to the surface of the substrate is supplied from one end of the current supply pair to the magnetic detection unit in the semiconductor region. In a vertical Hall element that outputs a Hall voltage signal corresponding to the magnetic field component to both ends of the voltage output pair when applied to the part, the semiconductor region is doped with a conductive impurity and diffused. consisted of a diffusion layer formed in Rukatachi, a semiconductor region made of the diffusion layer, and those formed with the concentration change in the depth direction, the said semiconductor region, electrically different from the semiconductor region A diffusion layer of a mold, disposed between one end of the voltage output pair and the current supply pair sandwiched between the voltage output pair and the other end of the current supply pair, and near the bottom surface of the semiconductor region A diffusion separation wall that selectively narrows to form a current path is formed, and the magnetic detection unit is electrically partitioned by the diffusion separation wall.
According to a second aspect of the present invention, the semiconductor region is composed of a diffusion layer formed by adding and diffusing conductive impurities to the semiconductor substrate, and the semiconductor region composed of the diffusion layer is In the semiconductor region, the voltage output pair and one end of the current supply pair sandwiched between the voltage output pair and the other end of the current supply pair are formed in the semiconductor region. And a diffusion separation wall made of a diffusion layer of a conductivity type different from that of the semiconductor region is formed with a diffusion depth shallower than that of the semiconductor region, and the magnetic detection unit is electrically partitioned by the diffusion separation wall. It shall be.
In the invention according to
In the invention according to
このように上記半導体領域を拡散層（ウェル）からなるものとすることで、これを例えばイオン注入等により容易に形成することが可能になり、単一の導電型からなる基板をはじめとして、エピタキシャル基板やＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等についてもこれを当該ホール素子の基板（半導体基板）として採用することができるようになる。すなわち、当該ホール素子の形成に用いる基板の選択自由度を大きく高めることが可能になる。 As described above, the semiconductor region is formed of a diffusion layer (well), so that it can be easily formed by, for example, ion implantation. A substrate, an SOI (Silicon On Insulator) substrate, or the like can be used as a substrate (semiconductor substrate) of the Hall element. That is, it is possible to greatly increase the degree of freedom in selecting a substrate used for forming the Hall element.
また、前記拡散層からなる半導体領域を、深さ方向に濃度変化をもって形成されたものとすることが有効である。こうした構造によれば、ホール素子の用途等に基づくユーザの要求にも柔軟に対応して同半導体領域内の電流経路として好ましい経路を選択、設定することが可能になる。 In addition, it is effective that the semiconductor region formed of the diffusion layer is formed with a concentration change in the depth direction. According to such a structure, it is possible to select and set a preferable path as a current path in the semiconductor region in response to a user request based on the use of the Hall element and the like.
また、半導体領域の表面に電流供給対および電圧出力対の各端部を有し、電流供給対の一端から供給されて磁気検出部に流れる基板の表面に垂直な成分を含む電流に対して基板の表面に平行な磁界成分が印加されるとき、その磁界成分に対応するホール電圧信号を電圧出力対の両端部に出力するようにした構造を採用することで、素子の製造にあたって、また磁気検出素子としての性能面においても、実用に適したかたちで縦型ホール素子が実現されるようになる。さらに、電流供給対の一端を、電圧出力対に挟まれるかたちで配されたものとすれば、前記磁気検出部に流れる電流に対して生じるホール電圧を電圧出力対を通じて確実にとらえることができるようになる。 The substrate has a current supply pair and a voltage output pair on the surface of the semiconductor region, and the substrate includes a component perpendicular to the surface of the substrate that is supplied from one end of the current supply pair and flows to the magnetic detection unit. When a magnetic field component parallel to the surface of the electrode is applied, a Hall voltage signal corresponding to the magnetic field component is output to both ends of the voltage output pair, so that the element can be manufactured and magnetically detected. In terms of performance as an element, a vertical Hall element is realized in a form suitable for practical use. Furthermore, if one end of the current supply pair is arranged so as to be sandwiched between the voltage output pair, the Hall voltage generated with respect to the current flowing through the magnetic detection unit can be reliably captured through the voltage output pair. become.
また、これらの構造では、拡散分離壁や絶縁分離壁によって前記半導体領域内に磁気検出部（ホールプレート）が区画形成されるとともに、同半導体領域の底面近傍に電流通路が確実に確保されることになる。これにより、基板表面（チップ面）に平行な磁界成分を検出するという縦型ホール素子としての本来の機能が高く維持されるようになる。しかもこうした構造において、上記拡散分離壁や絶縁分離壁は、通常のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）工程によって容易に形成することができる。このため、前記半導体領域、並びに拡散分離壁もしくは絶縁分離壁、ひいては当該ホール素子自体を通常のＣＭＯＳ工程によって容易に製造することが可能になる。 In these structures, the magnetic detection part (hole plate) is partitioned and formed in the semiconductor region by the diffusion separation wall and the insulation separation wall, and a current path is reliably ensured near the bottom surface of the semiconductor region. become. As a result, the original function as a vertical Hall element that detects a magnetic field component parallel to the substrate surface (chip surface) is maintained high. Moreover, in such a structure, the diffusion separation wall and the insulation separation wall can be easily formed by a normal CMOS (Complementary Metal Oxide Semiconductor) process. Therefore, the semiconductor region, the diffusion separation wall or the insulation separation wall, and thus the Hall element itself can be easily manufactured by a normal CMOS process.
また、上記請求項１または２に記載の縦型ホール素子に関しては、請求項３に記載の発明によるように、前記半導体領域と異なる導電型の拡散層からなる拡散分離壁を、少なくとも「２μｍ」以上の拡散深さをもって形成されたものとすることで、前記磁気検出部（ホールプレート）に流れる電流の横方向（基板表面に平行な方向）への広がりは効果的に抑制され、磁気検出素子としての感度の向上が図られるようになる。より好ましくは、同拡散分離壁の拡散深さを「３μｍ」以上にすることが望ましい。 In the vertical Hall element according to the first or second aspect , as defined in the third aspect of the invention, the diffusion separation wall formed of a diffusion layer having a conductivity type different from that of the semiconductor region is at least “2 μm”. By forming with the above diffusion depth, the spread of the current flowing in the magnetic detection part (Hall plate) in the lateral direction (direction parallel to the substrate surface) is effectively suppressed, and the magnetic detection element As a result, the sensitivity can be improved. More preferably, the diffusion depth of the diffusion separation wall is set to “3 μm” or more.
さらに、請求項１〜３のいずれか一項に記載の縦型ホール素子に関しては、請求項４に記載の発明によるように、前記半導体領域と異なる導電型の拡散層からなる拡散分離壁を、前記半導体基板の表面に最高濃度をもって、同表面から裏面側へ進むにつれて低濃度になる態様で形成されたものとすることが有効である。
Furthermore, with respect to the vertical Hall element according to any one of
半導体基板の表面から不純物を添加し、それを拡散させて拡散層を形成する場合、それで形成される拡散層の幅は同基板の表面から深くなるにつれて狭くなる。このため、こうした拡散層によって前記磁気検出部が区画形成された縦型ホール素子では、同磁気検出部を流れる電流がより深い位置へ進むほど広がってしまい、磁気検出素子としての感度の低下を招く問題があった。この点、上記構造では、前記磁気検出部を区画する拡散分離壁を、前記半導体基板の表面に最高濃度をもって、同表面から裏面側へ進むにつれて低濃度になるような濃度分布に形成している。この拡散分離壁が前記半導体領域内に前記磁気検出部を形成するに際し、同拡散分離壁と前記半導体領域との間には空乏層が形成される。このとき空乏層の幅は、これを形成するｐ・ｎ領域の不純物濃度に依存し、濃度が薄く（低く）なるほど大きく（広く）なるため、上記構造によれば、前記磁気検出部が基板表面に略垂直な方向に沿って区画されることになる。これにより、磁気検出部における上記電流の広がりが抑制され、同磁気検出部を基板表面に垂直な方向へ流れる電流成分を相対的に増加させることができ、ひいては磁気検出素子としての感度（いわゆる積感度）の向上が図られるようになる。 When a diffusion layer is formed by adding impurities from the surface of the semiconductor substrate and diffusing it, the width of the diffusion layer formed thereby becomes narrower as it becomes deeper from the surface of the substrate. For this reason, in the vertical Hall element in which the magnetic detection unit is partitioned by such a diffusion layer, the current flowing through the magnetic detection unit spreads as it goes deeper, leading to a decrease in sensitivity as the magnetic detection element. There was a problem. In this regard, in the above-described structure, the diffusion separation wall that partitions the magnetic detection unit is formed in a concentration distribution that has the highest concentration on the surface of the semiconductor substrate, and the concentration decreases toward the back side from the surface. . When the diffusion separation wall forms the magnetic detection part in the semiconductor region, a depletion layer is formed between the diffusion separation wall and the semiconductor region. At this time, the width of the depletion layer depends on the impurity concentration of the p · n region forming the depletion layer, and becomes larger (broader) as the concentration becomes lower (lower). It is divided along a direction substantially perpendicular to. As a result, the spread of the current in the magnetic detection unit is suppressed, and the current component flowing through the magnetic detection unit in the direction perpendicular to the substrate surface can be relatively increased. As a result, the sensitivity (so-called product) of the magnetic detection element can be increased. (Sensitivity) is improved.
また一方、上記請求項５または６に記載の縦型ホール素子に関しては、請求項７に記載の発明によるように、前記ＳＴＩ構造をとる絶縁分離壁のトレンチ内壁に、前記半導体領域と異なる導電型からなる不純物層が形成された構造とすることが有効である。 On the other hand, in the vertical Hall element according to the fifth or sixth aspect , as in the invention according to the seventh aspect , the trench inner wall of the insulating isolation wall having the STI structure has a conductivity type different from that of the semiconductor region. It is effective to have a structure in which an impurity layer made of is formed.
ところで、半導体基板にトレンチを形成すると通常、そのトレンチの内壁にはダメージ層が形成されることとなり、そこでキャリアの再結合が生じ易くなる。この点、トレンチ内壁に不純物層を設けた上記構造によれば、この不純物層によって上記キャリアの再結合が抑制され、前記半導体領域のキャリア移動度が高く維持されるようになる。また、この不純物層と前記半導体領域との間に形成されるｐｎ接合の空乏層が素子内部まで進入するようにもなるため、磁気検出部（ホールプレート）の厚さ（図４１に示した関係式中の「ｄ」）に相当する寸法が実質的に狭められることにもなる。すなわち、こうした構造によれば、磁気検出素子としての高感度化が図られるようにもなる。
また、上記請求項１〜７のいずれか一項に記載の縦型ホール素子に関しては、請求項８に記載の発明によるように、前記電流供給対を、一端が前記電圧出力対に挟まれ、他端が前記電圧出力対に関して線対称に配されたものとすることで、前記磁気検出部（ホールプレート）を横方向に流れる電流（基板表面に平行に流れる電流成分）に対して生じるホール電圧が打ち消されるようになり、検出対象とする磁界成分を、すなわち基板表面（チップ面）に平行な磁界成分を精度良く検出することができるようになる。
また一方、縦型ホール素子としての構造の簡素化を図る上では、請求項９に記載の発明によるように、前記電流供給対を、一端が前記電圧出力対に挟まれ、他端が前記電圧出力対を境にして一方側のみに配されたものとすることが有効である。
さらに、上記請求項１〜９のいずれか一項に記載の縦型ホール素子に関しては、請求項１０に記載の発明によるように、前記電流供給対および前記電圧出力対を、互いに直交するかたちで配された配置（レイアウト）にすることが有効である。すなわち、こうしたレイアウトによれば、簡単な素子設計をもって良好な素子特性が得られることとなる。
また、請求項１１に記載の発明では、請求項１〜１０のいずれか一項に記載の縦型ホール素子において、前記電流供給対および前記電圧出力対の各端部を、前記半導体基板の表面における不純物濃度の選択的に高められた部分として配設されたものとする。
こうした構造によれば、それら各端部に配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになり、ひいてはより優れた電気特性が得られるようになる。
また、上記請求項１〜１１のいずれか一項に記載の縦型ホール素子に関しては、請求項１２に記載の発明によるように、前記電圧出力対の少なくとも一端において、前記ホール電圧信号が抵抗値を可変とする配線を介して出力されるようにした構造とすることが有効である。こうした構造によれば、前記ホール電圧信号に関する上記配線の抵抗値の調整を
通じて前記ホール電圧信号の大小を調整して、前述したオフセット電圧を補正、低減することが可能になる。
具体的には、例えば請求項１３に記載の発明によるように、前記抵抗値を可変とする配線を、各異なる抵抗値をもつ複数の配線がそれぞれ一時的もしくは永続的に断線可能な態様をもって互いに電気的に並列に接続されたものとする。この場合、例えばスイッチング素子やトリミング等を通じて、上記並列接続された複数の配線のいずれか、もしくはその組み合わせを任意に選択することができる。このため、磁界が印加されていないときに幾らかの出力電圧、すなわちオフセット電圧が生じている場合には、その選択を通じて前記電圧出力対の少なくとも一端における配線を所望の抵抗値として、オフセット電圧を「０Ｖ」に近づけるように補正することができるようになる。すなわち、前述したオフセット電圧を補正、低減することが可能になる。
また、請求項１〜１３のいずれか一項に記載の縦型ホール素子に関しては、請求項１４に記載の発明によるように、前記拡散層からなる半導体領域は、前記半導体基板の表面に最高濃度をもって、同表面から裏面側へ進むにつれて低濃度になる態様で形成されてなり、この濃度勾配によって、前記磁気検出部に供給される前記基板の表面に垂直な成分を含む電流が、少なくとも前記磁気検出部においては前記基板の表面に対し斜めの方向へ流れるよう導かれるような構造とすることが有効である。
基板表面（チップ面）に平行な磁界成分を検出するという縦型ホール素子としての本来の機能は、基板表面に垂直な成分を含む電流を前記磁気検出部に流すことができれば満足、維持され、基板表面に垂直な成分のみからなる電流（もしくはこの成分を主に含む電流）を前記磁気検出部に流すことは必須の構成ではない。そこで、この発明による上記構造を採用することとすれば、基板表面に垂直な成分を含む電流（斜め方向の電流）が前記磁気検出部に供給されることで縦型ホール素子としての本来の機能が維持されるとともに、基板表面に垂直な電流を流すことにとらわれて今まで制約されてきた素子に関する設計自由度についてもこれが大きく高められることになる。
また、請求項１５に記載の発明によるように、前記拡散層からなる半導体領域を、前記半導体基板の表面に最低濃度をもって、同表面から裏面側へ進むにつれて高濃度になる態様で形成されるものとした場合には、前記磁気検出部（ホールプレート）にあって基板表面に垂直な方向へ流れる電流成分を相対的に増加させることができ、ひいては磁気検出素子としての感度（いわゆる積感度）の向上が図られるようになる。
また、請求項１６に記載の発明によるように、前記拡散層からなる半導体領域を、前記半導体基板の所定深さに最高濃度をもって、そこから基板表面側および基板裏面側へ進むにつれてそれぞれ低濃度になる態様で形成されるものとした場合も同様に、前記磁気検出部（ホールプレート）にあって基板表面に垂直な方向へ流れる電流成分を相対的に増加させることができ、ひいては磁気検出素子としての感度の向上が図られるようになる。
また、請求項１７に記載の発明によるように、前記拡散層からなる半導体領域に拡散ストッパ膜が設けられ、同半導体領域を、前記拡散ストッパ膜に面した部分に最高濃度をもって、同拡散ストッパ膜から遠ざかるにつれて低濃度になる態様で形成されるもの、とした構造を採用することとすれば、前記拡散ストッパ膜により導電型不純物の拡散を抑制させ、前記拡散層からなる半導体領域の深さ方向に関する濃度変化を、その濃度分布の設計自由度を高くして容易に形成することが可能になる。特にこの構造は、上記請求項１５に記載の構造と併せて用いることが有効である。
また、上記請求項１〜１７のいずれか一項に記載の縦型ホール素子についてその構造の簡素化を図るためには、請求項１８に記載の発明によるように、前記半導体領域を、前記半導体基板と異なる導電型からなるものとしてさらに、この半導体領域を、前記半導体基板に囲繞されるかたちで形成した構造とすることが有効である。こうした構造によれば、前記半導体基板と前記半導体領域との間にｐｎ接合が形成され、前記磁気検出部（ホールプレート）を内部に有する半導体領域が、周囲の領域と電気的に区画分離された領域となる。すなわち当該ホール素子は、拡散層や絶縁膜等からなる素子分離用の分離壁をもたない簡素な構造であっても、周囲の周辺回路等と好適に素子分離されるようになる。
By the way, when a trench is formed in a semiconductor substrate, a damaged layer is usually formed on the inner wall of the trench, where carrier recombination is likely to occur. In this regard, according to the above-described structure in which the impurity layer is provided on the inner wall of the trench, the recombination of the carriers is suppressed by the impurity layer, and the carrier mobility of the semiconductor region is maintained high. Further, since a depletion layer of a pn junction formed between this impurity layer and the semiconductor region also enters the inside of the element, the thickness of the magnetic detection part (hole plate) (the relationship shown in FIG. 41) The dimension corresponding to “d” in the formula is also substantially narrowed. That is, according to such a structure, high sensitivity as a magnetic detection element can be achieved.
In the vertical Hall element according to any one of
On the other hand, in order to simplify the structure as a vertical Hall element, according to the invention of claim 9, one end of the current supply pair is sandwiched between the voltage output pair and the other end is the voltage. It is effective to arrange the output pair only on one side.
Furthermore, regarding the vertical Hall element according to any one of the first to ninth aspects, as in the invention according to the tenth aspect, the current supply pair and the voltage output pair are orthogonal to each other. It is effective to make the arrangement (layout) arranged. That is, according to such a layout, good element characteristics can be obtained with a simple element design.
According to an eleventh aspect of the present invention, in the vertical Hall element according to any one of the first to tenth aspects, each end of the current supply pair and the voltage output pair is connected to the surface of the semiconductor substrate. It is assumed that it is arranged as a portion where the impurity concentration in is selectively increased.
According to such a structure, a good ohmic contact is formed between the electrodes (wirings) disposed at the respective end portions, and thus more excellent electrical characteristics can be obtained.
In the vertical Hall element according to any one of
Through the adjustment of the Hall voltage signal, the offset voltage can be corrected and reduced.
Specifically, for example, according to the invention described in
Further, according to the vertical Hall element according to any one of
The original function as a vertical Hall element to detect a magnetic field component parallel to the substrate surface (chip surface) is satisfied and maintained if a current containing a component perpendicular to the substrate surface can be passed through the magnetic detection unit. It is not indispensable to flow a current consisting only of a component perpendicular to the substrate surface (or a current mainly including this component) to the magnetic detection unit. Therefore, if the above-described structure according to the present invention is adopted, an original function as a vertical Hall element is obtained by supplying a current including a component perpendicular to the substrate surface (current in an oblique direction) to the magnetic detection unit. This also greatly increases the degree of design freedom for the elements that have been constrained so far by the flow of a current perpendicular to the substrate surface.
According to a fifteenth aspect of the present invention, the semiconductor region composed of the diffusion layer is formed in such a manner that the concentration is the lowest on the surface of the semiconductor substrate and the concentration is increased from the front surface to the back surface side. In this case, the current component flowing in the direction perpendicular to the substrate surface in the magnetic detection unit (hole plate) can be relatively increased, and as a result, the sensitivity (so-called product sensitivity) of the magnetic detection element can be increased. Improvement comes to be achieved.
Further, according to the invention of claim 16, the semiconductor region composed of the diffusion layer has a maximum concentration at a predetermined depth of the semiconductor substrate, and decreases to the substrate surface side and the substrate rear surface side from there. Similarly, the current component flowing in the direction perpendicular to the substrate surface in the magnetic detection unit (Hall plate) can be relatively increased, and as a result, as a magnetic detection element The sensitivity of the camera can be improved.
According to another aspect of the present invention, a diffusion stopper film is provided in a semiconductor region made of the diffusion layer, and the semiconductor region is formed at a maximum concentration in a portion facing the diffusion stopper film. If the structure formed in such a manner that the concentration becomes lower as the distance from the substrate is adopted, diffusion of conductive impurities is suppressed by the diffusion stopper film, and the depth direction of the semiconductor region formed of the diffusion layer is suppressed. It is possible to easily form a change in density with respect to the density distribution with a high degree of design freedom. In particular, it is effective to use this structure in combination with the structure described in
Further, in order to simplify the structure of the vertical Hall element according to any one of
また、上記請求項１〜１８のいずれか一項に記載の縦型ホール素子においては、請求項１９に記載の発明によるように、前記半導体基板の表面上に絶縁膜を介して平板状の電極材が設けられた構造とすることが有効である。こうした構造によれば、上記平板状の電極材を利用して、前記半導体基板の電位分布を固定したり、また可変としたりすることができるようになる。
Further, in the vertical Hall element according to any one of
具体的には、例えば請求項２０に記載の発明のように、前記電極材を、少なくとも前記磁気検出部を覆うかたちで設けられるものとしてさらに、この電極材を、適宜の配線を介して所定の電位に固定されるものとする。
Specifically, for example, as in the invention described in
ところで、この種のホール素子にあって素子表面に形成される層間絶縁膜内などには、ナトリウム（Ｎａ）等の可動イオンが存在する。このため、当該ホール素子への通電や温度変化等に伴ってこの可動イオンが動くことによって、基板表面における電圧出力端付近の電位が不安定となり、当該ホール素子から出力される極微小なホール電圧信号をふらつかせることがある。これは経時変動またはドリフトと呼ばれ、同電圧に基づく磁界の検出に誤差を生じさせ、特に当該ホール素子を角度検出センサとして用いた場合にはそのセンサ特性の劣化は避けられず、深刻である。 Incidentally, movable ions such as sodium (Na) exist in an interlayer insulating film formed on the surface of the element in this type of Hall element. For this reason, when the movable ions move as the Hall element is energized or temperature changes, the potential near the voltage output end on the substrate surface becomes unstable, and the extremely small Hall voltage output from the Hall element The signal may be staggered. This is called time-dependent fluctuation or drift, and causes an error in the detection of a magnetic field based on the same voltage. Especially when the Hall element is used as an angle detection sensor, deterioration of the sensor characteristics is unavoidable and serious. .
この点、少なくとも前記磁気検出部を覆うかたちで前記電極材を設けるようにした上記構造によれば、少なくとも前記磁気検出部における表面の電位は固定され、その周囲も安定した電位環境におかれるようになる。このため、上記層間絶縁膜内の可動イオンの動きが抑制されるとともに、この可動イオンに起因する経時変動等が小さくなり、ひいては磁気検出素子としての検出精度が高く維持されるようになる。またさらに、基板上方からのノイズを遮蔽（シールド）して当該ホール素子をノイズから保護することも可能になる。 In this regard, according to the above-described structure in which the electrode material is provided so as to cover at least the magnetic detection unit, at least the surface potential of the magnetic detection unit is fixed, and the periphery thereof is also placed in a stable potential environment. become. For this reason, the movement of the movable ions in the interlayer insulating film is suppressed, the variation with time due to the movable ions is reduced, and as a result, the detection accuracy as the magnetic detection element is maintained high. Furthermore, it is possible to shield (shield) noise from above the substrate and protect the Hall element from noise.
また例えば、請求項２１に記載の発明のように、前記電極材を、印加される電圧に応じて前記磁気検出部の抵抗分布を可変とするものとする。
この種のホール素子においては、製造に際してのアライメントずれやパッケージングする際の応力の印加等に起因して、素子内部における抵抗成分の等価回路としての抵抗ブリッジが非平衡なものとなり、素子内部の電位分布にアンバランス（不平衡）が生じることがある。そうして素子内部の電流経路に偏りが生じると、同ホール素子には、磁界が印加されていないにもかかわらず、幾らかの出力電圧、いわゆるオフセット電圧（不平衡電圧）が発生するようになる。
Further, for example, as in the invention described in
In this type of Hall element, the resistance bridge as an equivalent circuit of the resistance component inside the element becomes unbalanced due to misalignment during manufacturing or application of stress during packaging. An imbalance (unbalance) may occur in the potential distribution. When the current path inside the element is biased, some output voltage, so-called offset voltage (unbalanced voltage) is generated in the Hall element even though no magnetic field is applied. Become.
この点、上記構造によれば、前記電極材へ適宜の電圧を印加することにより、素子内部の電位分布を変化せしめてオフセット電圧の原因となるアンバランス（不平衡）の調整、平衡化を図ることが可能になる。すなわち、簡素な回路構成で、もしくは補正回路によらずに、オフセット電圧の調整、並びにその低減が可能になるとともに、オフセット電圧を演算補正する補正回路等を備える構成にあってはその回路規模の縮小化が図られるようになる。 In this regard, according to the above-described structure, by applying an appropriate voltage to the electrode material, the potential distribution inside the element is changed to adjust and balance the unbalance (unbalance) that causes the offset voltage. It becomes possible. That is, the offset voltage can be adjusted and reduced without using a simple circuit configuration or a correction circuit, and the circuit scale of the configuration including a correction circuit for calculating and correcting the offset voltage can be reduced. Reduction will be achieved.
そして、請求項１〜１８のいずれか一項に記載の縦型ホール素子に関しては、請求項２２に記載の発明によるように、前記半導体基板の表面に、ＬＯＣＯＳ構造をとるフィールド酸化膜（ＬＯＣＯＳ酸化膜）が少なくとも前記半導体領域を覆うかたちで設けられた構造とすることが有効である。
In the vertical Hall element according to any one of
素子表面の層間絶縁膜内などに含まれる可動イオンの挙動が当該ホール素子の検出精度に影響を及ぼすことは前述した。この点、上記構造によれば、ＬＯＣＯＳ膜によって素子表面が覆われることでこれが保護され、上記可動イオンによる影響、すなわち検出精度の低下が抑制されるようになる。しかも、ＬＯＣＯＳ膜によって素子表面が保護されることで、同素子を形成した後に、例えばその周辺回路の製造工程としてイオン注入（イオンインプランテーション）処理やプラズマ処理等を基板全面に施したとしても、これによる当該ホール素子へのダメージは軽減されるようになる。なお、こうしたＬＯＣＯＳ膜も、通常のＣＭＯＳ工程によって容易に形成することができる。 As described above, the behavior of mobile ions contained in the interlayer insulating film on the element surface affects the detection accuracy of the Hall element. In this regard, according to the above structure, the element surface is covered with the LOCOS film to protect the element surface, and the influence of the movable ions, that is, the decrease in detection accuracy is suppressed. In addition, since the surface of the element is protected by the LOCOS film, even if the entire surface of the substrate is subjected to, for example, an ion implantation process or a plasma process as a manufacturing process of the peripheral circuit after the element is formed, As a result, damage to the Hall element is reduced. Such a LOCOS film can also be easily formed by a normal CMOS process.
また、請求項１〜１８のいずれか一項に記載の縦型ホール素子に関しては、請求項２３に記載の発明によるように、前記半導体基板の表面に、前記半導体領域と異なる導電型からなる不純物層が少なくとも前記半導体領域を覆うかたちで形成された構造とすることも有効である。この場合も、例えば上記不純物層と前記半導体領域との間に逆バイアスの電圧を印加した状態に当該素子がおかれることで、その電圧の印加により形成されるｐｎ接合付近の空乏層によって素子表面が保護されることとなる。そうして、上記可動イオンによる影響、すなわち検出精度の低下が抑制されるようになる。
Further, in the vertical Hall element according to any one of
また、上記請求項１〜２３のいずれか一項に記載の縦型ホール素子に関しては、請求項２４に記載の発明のように、
・前記半導体基板をＮ型に、また前記半導体領域をＰ型にした構造、
あるいは請求項２５に記載の発明のように、
・前記半導体基板をＰ型に、また前記半導体領域をＮ型にした構造、
といった構造を採用することが好ましい。
As for the vertical Hall element according to any one of
A structure in which the semiconductor substrate is N-type and the semiconductor region is P-type,
Or like invention of Claim 25 ,
A structure in which the semiconductor substrate is P-type and the semiconductor region is N-type,
It is preferable to adopt such a structure.
さらに、これらの構造も含めた上記請求項１〜２５のいずれか一項に記載の縦型ホール素子においては、請求項２６に記載の発明のように、前記半導体基板を、ビエゾ抵抗効果に起因した応力印加に伴う抵抗変化を他の面方位よりも小さくする面方位にカット面を有するものとすることで、例えばパッケージングの際などに応力の印加（ビエゾ抵抗効果）に起因して生じる前述したオフセット電圧についてもこれが好適に低減されるようになる。
Furthermore, in the vertical Hall element according to any one of
例えば前記半導体基板をシリコン基板とする場合には、請求項２７に記載の発明によるように、この基板として、そのカット面を（１００）面とするものを採用することで、上記応力の印加に起因するオフセット電圧の発生は好適に抑制されるようになる。 For example, when the semiconductor substrate is a silicon substrate, as the substrate according to the invention described in claim 27 , by adopting a substrate whose cut surface is a (100) surface, the stress can be applied. The occurrence of the offset voltage due to this is suitably suppressed.
また、上記請求項１〜２６のいずれか一項に記載の縦型ホール素子における、前記半導体基板の材料に関しては、例えば請求項２８に記載の発明によるように、
・シリコンおよびゲルマニウムのいずれか一方、
あるいは請求項２９に記載の発明によるように、
・化合物半導体、
等々の材料を採用することができる。さらに、請求項２９に記載の材料に関しては、請求項３０に記載の発明によるように、
・ＧａＡｓおよびＩｎＳｂおよびＩｎＡｓのいずれか１つ、
とすることが望ましい。これら材料は温度特性等に優れ、当該ホール素子の高感度化を図る上で特に有効である。
Moreover, regarding the material of the semiconductor substrate in the vertical Hall element according to any one of
・ One of silicon and germanium,
Alternatively, according to the invention of claim 29 ,
・ Compound semiconductors,
And so on. Furthermore, with regard to the material according to claim 29 , as in accordance with the invention according to
Any one of GaAs and InSb and InAs,
Is desirable. These materials are excellent in temperature characteristics and the like, and are particularly effective for increasing the sensitivity of the Hall element.
また、請求項３１に記載の発明では、上記請求項１〜３０のいずれか一項に記載の縦型ホール素子において、電気的に直列に接続される複数の素子を１チップに集積化して磁気センサを構成させるようにする。
Further, in the invention according to
このように複数のホール素子を直列に接続することで、センサ全体としての出力電圧（ホール電圧信号）が大きくなり、当該磁気センサとしての磁気検出感度（いわゆる積感度）が大きく高められるようになる。 By connecting a plurality of Hall elements in series in this way, the output voltage (Hall voltage signal) of the entire sensor is increased, and the magnetic detection sensitivity (so-called product sensitivity) of the magnetic sensor is greatly increased. .
一方、請求項３２に記載の発明では、上記請求項１〜３０のいずれか一項に記載の縦型ホール素子において、電気的に並列に接続される複数の素子を１チップに集積化して磁気センサを構成させるようにする。
On the other hand, in the invention according to
このように複数のホール素子を並列に接続することで、センサ全体としての出力電圧（ホール電圧信号）、さらにはオフセット電圧（不平衡電圧）が平均化され、当該磁気センサとしての磁気検出精度が高く維持されるようになる。 By connecting a plurality of Hall elements in parallel in this way, the output voltage (Hall voltage signal) as a whole sensor and further the offset voltage (unbalanced voltage) are averaged, and the magnetic detection accuracy as the magnetic sensor is increased. It will be kept high.
また、上記請求項１〜３２のいずれか一項に記載の縦型ホール素子に関しては、請求項３３に記載の発明によるように、対向するかたちで配設された別の素子と対（ペア）をなすかたちで１チップに集積化されて磁気センサを構成するようにすることで、それら対向配置されて対をなすホール素子の出力電圧（ホール電圧）を平均化したり、それらホール素子の出力を切り替えたりするなどして、磁気センサとしての検出精度を高めることが可能になる。
In addition, the vertical Hall element according to any one of
またこの場合、請求項３４に記載の発明によるように、前記対をなす２つの素子を、いずれもチップとして切り出された基板の側面に対して４５°傾けられて配置されるものとすることで、素子外部から印加される種々の応力の影響を受けにくくなる。これにより、それら各ホール素子のオフセット電圧が好適に低減され、磁気センサとしての検出精度がさらに高められることとなる。
Also, in this case, as in the invention described in
また、上記請求項１〜３４のいずれか一項に記載の縦型ホール素子に関しては、請求項３５に記載の発明によるように、複数の素子が１チップに集積化され、且つ、これら複数の素子を、前記半導体基板の原子配列を等しくする結晶方位に配した構造とすることが有
効である。
As for the vertical Hall element according to any one of the
通常、ホール素子の出力電圧（ホール電圧信号）は、磁気検出部（ホールプレート）のキャリア移動度に比例する。そして、こうしたキャリア移動度は、結晶構造（より詳しくは原子配列）に依存する傾向にある。また、前述した素子外部からの応力の印加に伴うピエゾ抵抗効果の影響も、同じく結晶構造に依存する傾向にある。このため、複数のホール素子を１チップ（同一の基板）に集積化する場合には、その基板のいずれの結晶方位（面方位）にそれらホール素子を配置するかが重要となる。この点、上記構造のように、それらホール素子を前記半導体基板の原子配列を等しくする結晶方位に配することとすれば、これらホール素子について良好なペア性が得られることとなる。すなわち、出力電圧（ホール電圧信号）や、ピエゾ抵抗効果に起因した応力の印加に伴う抵抗変化などについて、これらホール素子間でのばらつきが抑制され、ひいては磁気センサとして高い検出精度が得られるようになる。 Usually, the output voltage (Hall voltage signal) of the Hall element is proportional to the carrier mobility of the magnetic detector (Hall plate). Such carrier mobility tends to depend on the crystal structure (more specifically, atomic arrangement). The influence of the piezoresistive effect accompanying the application of stress from the outside of the element also tends to depend on the crystal structure. For this reason, when a plurality of Hall elements are integrated on one chip (the same substrate), it is important to arrange the Hall elements in which crystal orientation (plane orientation) of the substrate. In this regard, if the Hall elements are arranged in a crystal orientation that makes the atomic arrangement of the semiconductor substrate equal as in the above-described structure, good pairing can be obtained for these Hall elements. In other words, variations in the output voltage (Hall voltage signal) and resistance change accompanying the application of stress due to the piezoresistive effect are suppressed among these Hall elements, so that high detection accuracy can be obtained as a magnetic sensor. Become.
また、上記請求項１〜３５のいずれか一項に記載の縦型ホール素子に関しては、請求項３６に記載の発明によるように、複数の素子が互いに近接して１チップに集積化され、且つ、それら近接する複数の素子の周囲を囲繞する態様でトレンチアイソレーションが設けられた構造とすることで、素子外部から印加される種々の機械的な応力の影響が周囲のトレンチアイソレーションによって緩和され、より良好なペア性が得られるようになる。
In the vertical Hall element according to any one of
さらに、こうした請求項１〜３６のいずれか一項に記載の縦型ホール素子に関しては、例えば請求項３７に記載の発明によるように、
・異なる角度から印加される磁界を検出する態様で複数の素子を１チップに集積化して磁気センサを構成させるようにした構造、
あるいは請求項３８に記載の発明によるように、
・前記半導体基板の表面に垂直な磁界成分を検出する横型ホール素子と共々、直交配置された２つの素子を１チップに集積化して、互いに直交する３軸方向からの磁界を検出する３次元磁気センサを構成させるようにした構造、
等々の構造をもって所要の磁気センサを実現することができる。
Further, regarding the vertical Hall element according to any one of
A structure in which a magnetic sensor is configured by integrating a plurality of elements on one chip in a manner to detect magnetic fields applied from different angles,
Alternatively, according to the invention of claim 38 ,
-Three-dimensional magnetism for detecting magnetic fields from three axes orthogonal to each other by integrating two orthogonally arranged elements together with a horizontal Hall element that detects a magnetic field component perpendicular to the surface of the semiconductor substrate. A structure to configure the sensor,
A required magnetic sensor can be realized with such a structure.
また、請求項３９に記載の発明によるように、上記請求項１〜３８のいずれか一項に記載の縦型ホール素子を、当該ホール素子から出力されるホール電圧信号に対して所定の信号処理を行う信号処理回路と共々１チップに集積化して、所定の方向から印加される磁界を検出する磁気センサを構成させるようにした構造とすれば、いわゆるホールＩＣとして簡素な構造で所要の磁気センサを形成することができるようになる。
According to the invention of claim 39 , the vertical Hall element according to any one of
また、請求項４０に記載の発明によるように、請求項１〜３９のいずれか一項に記載の縦型ホール素子は、周辺回路としてＣＭＯＳ回路を有するものとすることが有効である。
前述したように、これらの構造は、通常のＣＭＯＳ工程によって容易に形成することができる特長を有する。このため、用途に応じて素子周辺に設けられて、例えば信号処理回路や、オフセット電圧補正回路、あるいは温度補償回路等として機能する上記周辺回路についてもこれを、ＣＭＯＳ回路によって実現することが望ましい。
According to the invention of claim 40 , it is effective that the vertical Hall element according to any one of
As described above, these structures have a feature that they can be easily formed by a normal CMOS process. For this reason, it is desirable that the peripheral circuit provided around the element according to the application and function as, for example, a signal processing circuit, an offset voltage correction circuit, a temperature compensation circuit, or the like is realized by a CMOS circuit .
以下、この発明に係る縦型ホール素子およびその製造方法についてその第１の実施の形態を示す。
まず、図１を参照して、この実施の形態に係る縦型ホール素子の概略構造について説明する。なお、この図１において、図１（ａ）はこのホール素子の平面構造を模式的に示す平面図、図１（ｂ）は図１（ａ）のＬ１−Ｌ１線に沿った断面図、図１（ｃ）は図１（ａ）のＬ２−Ｌ２線に沿った断面図である。
A first embodiment of a vertical Hall element and a method for manufacturing the same according to the present invention will be described below.
First, the schematic structure of the vertical Hall element according to this embodiment will be described with reference to FIG. In FIG. 1, FIG. 1 (a) is a plan view schematically showing the planar structure of the Hall element, and FIG. 1 (b) is a cross-sectional view taken along line L1-L1 in FIG. 1 (a). 1 (c) is a cross-sectional view taken along line L2-L2 of FIG. 1 (a).
同図１（ａ）〜（ｃ）に示されるように、このホール素子は、例えば（１００）面をカット面とするＰ型のシリコン基板（Ｐ−ｓｕｂ）に、すなわち単一の導電型からなる半導体基板に形成される。具体的には、このホール素子は、例えばＰ型のシリコンからなる半導体層（Ｐ−ｓｕｂ）１１と、基板表面に例えばＮ型の導電型不純物が導入されて拡散層（ウェル）として形成されたＮ型の半導体領域（Ｎウェル）１２とを有して構成されている。さらに詳しくは、この半導体領域１２は、半導体基板（半導体層１１）に囲繞されるかたちで形成されている。
As shown in FIGS. 1A to 1C, this Hall element is formed on a P-type silicon substrate (P-sub) having a (100) plane as a cut surface, that is, from a single conductivity type. Formed on the semiconductor substrate. Specifically, the Hall element is formed as a diffusion layer (well) by introducing, for example, a semiconductor layer (P-sub) 11 made of, for example, P-type silicon, and an N-type conductive impurity into the substrate surface. An N type semiconductor region (N well) 12 is included. More specifically, the
ところで、シリコン基板においては、面方位（１００）が、ビエゾ抵抗効果に起因した応力印加に伴う抵抗変化を他の面方位よりも小さくする面方位に相当する。このため、上記のように、半導体基板として（１００）面をカット面とするシリコン基板を採用することで、例えばパッケージングの際などに応力の印加（ピエゾ抵抗効果）に起因して生じるオフセット電圧は低減されるようになる。 By the way, in the silicon substrate, the plane orientation (100) corresponds to a plane orientation that makes a resistance change accompanying stress application caused by the piezoresistance effect smaller than other plane orientations. For this reason, as described above, by adopting a silicon substrate having a (100) plane as a semiconductor substrate as a semiconductor substrate, offset voltage generated due to application of stress (piezoresistive effect), for example, during packaging. Will be reduced.
また、シリコン等の半導体材料はＰ型からなる半導体よりもＮ型からなる半導体のほうが大きなキャリア移動度をもっているため、上記半導体領域１２の材料としては、Ｎ型の半導体材料（例えばシリコン）を用いることが望ましい。しかし、製造工程や構造上の条件等に応じてＰ型の半導体材料（Ｐ-層）を採用することも可能である。また、この半導体領域１２の不純物濃度が低く（薄く）なるほど、同領域におけるキャリア移動度は大きくなるため、磁気検出素子としての感度を上げる、すなわち出力電圧として大きな電圧を得るためには、同半導体領域１２の不純物濃度を低く（薄く）することが望ましい。ただしその一方で、この半導体領域１２のキャリア移動度が大きくなるほど、ここで発生するホール電圧の温度特性は逆に悪化する（温度変化に伴う電圧変化が大きくなる）ため、この半導体領域１２の不純物濃度は、これらを考慮しつつ最適な値に設定することがより望ましい。この半導体領域１２の不純物濃度は、例えば「１．０×１０14／ｃｍ3〜１．０×１０17／ｃｍ3」に設定される。
In addition, since a semiconductor material such as silicon has a higher carrier mobility in a semiconductor made of N-type than a semiconductor made of P-type, an N-type semiconductor material (for example, silicon) is used as the material of the
そして、このホール素子においても上記半導体層１１に、当該ホール素子を他の素子と素子分離すべく例えばＰ型からなる拡散層（Ｐ型拡散分離壁）１４が形成されている。そして、半導体領域１２の表面にあってこの拡散層１４にて囲まれる領域（活性領域）には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでコンタクト領域（Ｎ+拡散層）１３ａ〜１３ｅが形成されている。これにより、これら各コンタクト領域とそこに配設される電極（配線）との間に良好なオーミックコンタクトが形成されることになる。そしてこれらコンタクト領域１３ａ〜１３ｅは、そこに配設される各電極（配線）を介して、それぞれ端子ＳおよびＧ１およびＧ２およびＶ１およびＶ２と電気的に接続される。なお、このホール素子において、上記コンタクト領域１３ｂおよび１３ｃは、それぞれコンタクト領域１３ａと対をなして電流供給対を形成するものであり、一方、上記コンタクト領域１３ｄおよび１３ｅは、電圧出力対の各端部に相当するものである。
Also in this Hall element, a P-type diffusion layer (P-type diffusion separation wall) 14 is formed in the
また、拡散層１４にて囲まれる領域（活性領域）は、図１（ａ）に示されるように、各拡散層によるｐｎ接合分離を通じて、Ｐ型の拡散層（Ｐ型拡散分離壁）１４ａおよび１４ｂを互いに隔てた領域１２ａ〜１２ｃに分割されている。ここで、拡散層１４ａおよび１４ｂは、半導体領域１２よりも浅い拡散深さをもち、半導体領域１２の底面近傍を選択的に狭めて電流通路を形成している。そして、図１（ｃ）に示されるように、上記領域１２ａ〜１２ｃにおいては、基板内部においても電気的に区画された領域が形成されている。
In addition, as shown in FIG. 1A, the region (active region) surrounded by the
さらに詳しくは、これら領域においては、領域（素子領域）１２ａに上記コンタクト領域１３ａおよび１３ｄおよび１３ｅが、領域１２ｂに上記コンタクト領域１３ｂが、領域１２ｃに上記コンタクト領域１３ｃがそれぞれ形成されている。そして、コンタクト領域１３ａは、コンタクト領域１３ｂおよび１３ｃとこれらコンタクト領域に直交するコンタクト領域１３ｄおよび１３ｅとの双方に挟まれるかたちで配置されている。すなわち、同コンタクト領域１３ａは、上記拡散層１４ａおよび１４ｂを隔ててコンタクト領域１３ｂおよび１３ｃの各々に対向するような配置となっている。
More specifically, in these regions, the
このホール素子においては、上記領域１２ａの基板内部に電気的に区画される領域にあって上記コンタクト領域１３ｄおよび１３ｅにて挟まれる領域が、いわゆる磁気検出部（ホールプレート）ＨＰとなる。すなわち、このホール素子では、ここに印加される磁界に対応するホール電圧信号を生じさせることになる。なおここでは、電流供給対の一端に相当する上記コンタクト領域１３ａが電圧出力対に相当する上記コンタクト領域１３ｄおよび１３ｅに挟まれ、電流供給対の他端に相当する上記コンタクト領域１３ｂおよび１３ｃが電圧出力対に関して線対称に配されている。これにより、磁気検出部ＨＰを横方向に流れる電流（基板表面に平行に流れる電流成分）に対して生じるホール電圧が打ち消され、ひいては検出対象とする磁界成分を、すなわち基板表面に平行な磁界成分を精度良く検出することができるようになる。さらに、拡散層１４ａおよび１４ｂが設けられていることで、横方向（基板表面に平行な方向）への電流がこれらに阻止され、これによっても検出精度の向上が図られている。
In this Hall element, a region that is electrically partitioned inside the substrate of the
ここで例えば、上記端子Ｓから端子Ｇ１へ、また端子Ｓから端子Ｇ２へそれぞれ一定の駆動電流を流すと、その電流は、基板表面に形成されたコンタクト領域１３ａから磁気検出部ＨＰ、そして拡散層１４ａおよび１４ｂの下方を通じて、コンタクト領域１３ｂおよび１３ｃへとそれぞれ流れる。すなわちこの場合、上記磁気検出部ＨＰには、基板表面（チップ面）に垂直な成分を含む電流が流れることになる。このため、この駆動電流を流した状態において、基板表面（チップ面）に平行な成分を含む磁界（例えば図１中に矢印Ｂで示される磁界）が当該ホール素子の磁気検出部ＨＰに印加されたとすると、前述したホール効果によって、上記端子Ｖ１と端子Ｖ２との間にその磁界に対応するホール電圧ＶHが発生する。したがって、それら端子Ｖ１およびＶ２を通じてその発生したホール電圧信号を検出することで、図４１に示した先の関係式「ＶH＝（ＲHＩＢ／ｄ）ｃｏｓθ」に基づき検出対象とする磁界成分が、すなわち当該ホール素子に用いられる基板の表面（チップ面）に平行な磁界成分が求められることとなる。ちなみに、このホール素子では、図１中に示す寸法ｄが磁気検出部（ホールプレート）の厚さ（上記関係式中の「ｄ」）に相当する。また、このホール素子において駆動電流を流す方向は任意であり、上記駆動電流の方向を反対にして磁界（磁気）の検出を行うこともできる。
Here, for example, when a constant driving current is passed from the terminal S to the terminal G1 and from the terminal S to the terminal G2, the current flows from the
このように、この実施の形態に係る縦型ホール素子では、半導体基板（半導体層１１）の表面にＮ型の導電型不純物を添加、拡散して上記半導体領域１２を拡散層（ウェル）として形成するようにした。この実施の形態にみられるように、これにより、単一の導電型からなる基板についてもこれを当該ホール素子の基板（半導体基板）として採用することができるようになる。すなわち、当該ホール素子の形成に用いる基板の選択自由度が高められることになる。しかもこの実施の形態に係る縦型ホール素子では、下部電極としての埋込層（例えば図４３もしくは図４４中の埋込層ＢＬ）が形成されていないことから、この埋込層を形成する際のマスク合わせ誤差による位置ずれ（アライメントずれ）や、これに起因するオフセット電圧の増大を招くことがない。また、拡散層からなる上記埋込層は、抵抗温度変化率（Ω／℃）が不純物濃度に相関したものとなる。そしてこの埋込層の不純物濃度は、埋込層を形成する際の製造条件等に影響を受けるものである。このため、例えば上記埋込層を備えるホール素子を大量生産したり、あるいは同一基板上にこうしたホール素子を多数形成したりする場合には、それら素子間で埋込層の不純物濃度にばらつきが生じることは避けられず、すなわちそれら素子間で磁気検出感度の温度特性（温度係数）にばらつきが生じるようになる。さらに、こうした温度特性のばらつきを補償する温度補償回路を備えるホール素子にあっては、その回路規模の大型化が避けられないものとなる。この点、この実施の形態に係る縦型ホール素子では、拡散層からなる上記埋込層が形成されていないため、温度特性の面でも優れたものとなっている。
As described above, in the vertical Hall element according to this embodiment, the
次に、図２を参照して、このホール素子の構造、すなわち上記半導体領域１２や各分離壁の濃度分布（濃度プロファイル）についてさらに詳しく説明する。なお、この図２は、図１に示した縦型ホール素子について、同図１中のＬ２−Ｌ２線に沿った断面を露出させるかたちで切り取ったときの斜視図である。また、この図２において、先の図１に示した要素と同一の要素には各々同一の符号を付して示している。
Next, the structure of the Hall element, that is, the concentration distribution (concentration profile) of the
ところで、半導体基板の表面から不純物を添加し、それを拡散させて拡散層を形成する場合、形成される拡散層の幅は同基板の表面から深くなるにつれて狭くなる。このため、こうした拡散層によって磁気検出部（ホールプレート）が区画形成された縦型ホール素子では、例えば先の図４３に例示した縦型ホール素子では、磁気検出部ＨＰを流れる電流がより深い位置へ進むほど広がってしまい、磁気検出素子としての感度の低下を招く問題があった。この点、この実施の形態に係る縦型ホール素子では、図２に点・斜線ハッチングの疎密で示す（高濃度ほど密）ように、磁気検出部ＨＰを内部に有する半導体領域１２、さらには磁気検出部ＨＰを区画形成する拡散層１４ａおよび１４ｂが、基板表面に最高濃度をもって同表面から深くなるにつれて徐々に低濃度に（薄く）なるような濃度分布を有している。このため、これらｐ・ｎ領域の濃度に依存する空乏層の幅と、基板表面から深くなるにつれて狭くなる拡散層１４ａおよび１４ｂの幅とが互いに補完し合って、磁気検出部ＨＰは基板表面に略垂直な方向に沿って区画されることとなる。これにより、磁気検出部ＨＰにおける上記電流の広がりが抑制され、同磁気検出部ＨＰを基板表面に垂直な方向へ流れる電流成分を相対的に増加させることができ、ひいては磁気検出素子としての感度（いわゆる積感度）の向上が図られるようになる。
By the way, when a diffusion layer is formed by adding impurities from the surface of the semiconductor substrate and diffusing it, the width of the formed diffusion layer becomes narrower as it becomes deeper from the surface of the substrate. For this reason, in the vertical Hall element in which the magnetic detection unit (hole plate) is partitioned by such a diffusion layer, for example, in the vertical Hall element illustrated in FIG. 43, the current flowing through the magnetic detection unit HP is deeper. There is a problem in that the sensitivity increases as the magnetic detection element spreads as the distance increases. In this regard, in the vertical Hall element according to this embodiment, the
図３は、このホール素子の一部をさらに拡大して半導体領域１２の濃度分布をより詳細に示す断面図である。なお、この図３においても、不純物濃度の大小をハッチング（点ハッチング）の疎密（高濃度ほど密）で示すようにしている。また、図中の矢印は電流の流れる方向を示している。
FIG. 3 is a cross-sectional view showing the concentration distribution of the
前述したように、またこの図３に示すように、半導体領域１２は、半導体基板の表面に最高濃度をもって、同表面から裏面側へ進むにつれて低濃度になる態様で形成されている。ここで例えば、コンタクト領域１３ａからコンタクト領域１３ｃへ電流を供給したとすると、その電流は、より抵抗の小さい（低い）部分、すなわち不純物濃度の濃い部分を流れるようになる。すなわちこの電流は、同図３中の矢印に示されるように、拡散層１４ｂの直下を通ることになり、磁気検出部ＨＰにおいては基板表面に対して斜めの方向に流れるようになる。
As described above and as shown in FIG. 3, the
ちなみに、先の図４３に例示した縦型ホール素子においては、半導体領域３２がエピタキシャル層として形成されている。すなわち、同半導体領域３２内の濃度分布は略一定になって、深さ方向に関する空乏層の幅変化は十分に得られず、上述の電流の広がりに起因する感度低下は避けられないものとなっている。一方、図４４に例示した縦型ホール素子では、埋込層ＢＬの幅が狭められることにより、上記電流の広がりが幾らか抑制されるようになる。しかしながら、埋込層ＢＬのレイアウト変更を伴うため、オフセット電圧（不平衡電圧）についてはこれを逆に増大させてしまうことが懸念される。この実施の形態に係る縦型ホール素子によれば、オフセット電圧の増大を招くことなく、磁気検出素子としての感度の向上が図られるようになる。
Incidentally, in the vertical Hall element exemplified in FIG. 43, the
また、図２中の寸法ａは、拡散層１４ａおよび１４ｂによって上記半導体領域１２の底面近傍に形成される電流通路の幅、より詳しくはその深さ方向の幅を示している。当該ホール素子の高感度化を図る上では、拡散層１４ａおよび１４ｂを深く形成すること、すなわちこの電流通路の幅寸法ａを狭くすることが有効である。これは、発明者の実験やシミュレーションによって確認されたものである。
2 indicates the width of the current path formed in the vicinity of the bottom surface of the
図４に、発明者によるシミュレーション結果の１つをグラフとして示す。なお、この図４のグラフにおいて、縦軸はホール電圧を、横軸は拡散層（Ｐウェル）１４ａおよび１４ｂの拡散深さ（Ｘｊ）をそれぞれ示している。 FIG. 4 shows one of the simulation results by the inventor as a graph. In the graph of FIG. 4, the vertical axis indicates the Hall voltage, and the horizontal axis indicates the diffusion depth (Xj) of the diffusion layers (P wells) 14a and 14b.
同図４に示されるように、拡散層１４ａおよび１４ｂの拡散深さが「２μｍ」以上になるところから、出力電圧（ホール電圧）の増大がみられる。さらに、「３μｍ」以上になるところでは、この増大の比率が明らかに大きくなっている。そこで、この実施の形態に係る縦型ホール素子では、上記拡散層１４ａおよび１４ｂを、少なくとも「２μｍ」以上の拡散深さをもって形成されたものとしている。図４のグラフからも明らかなように、こうすることで、磁気検出部ＨＰに流れる電流の横方向（基板表面に平行な方向）への広がりは効果的に抑制され、磁気検出素子としての感度の向上が図られるようになる。そしてより好ましくは、これら拡散層１４ａおよび１４ｂの拡散深さを「３μｍ」以上にすることが望ましい。 As shown in FIG. 4, when the diffusion depth of the diffusion layers 14a and 14b is “2 μm” or more, the output voltage (Hall voltage) increases. Furthermore, the ratio of the increase is clearly increased at the point where “3 μm” or more is reached. Therefore, in the vertical Hall element according to this embodiment, the diffusion layers 14a and 14b are formed with a diffusion depth of at least “2 μm” or more. As is apparent from the graph of FIG. 4, by doing this, the spread of the current flowing in the magnetic detection unit HP in the lateral direction (direction parallel to the substrate surface) is effectively suppressed, and the sensitivity as the magnetic detection element. Improvement will be achieved. More preferably, it is desirable that the diffusion depth of the diffusion layers 14a and 14b be “3 μm” or more.
またこの実施の形態においては、当該ホール素子から出力されるホール電圧信号に対して所定の信号処理を行う信号処理回路や、オフセット電圧の演算補正を行う補正回路、あるいは温度補償回路等を、当該ホール素子の周辺回路として設けた磁気センサを想定している。図５は、こうした周辺回路も含めて当該ホール素子の概略構造を模式的に示す平面図である。なお、図５（ａ）はそのホール素子の平面図、図５（ｂ）は図５（ａ）のＬ１−Ｌ１線に沿った断面図である。この図５においても、先の図１に示した要素と同一の要素には各々同一の符号を付して示している。 In this embodiment, a signal processing circuit that performs predetermined signal processing on the Hall voltage signal output from the Hall element, a correction circuit that performs calculation correction of the offset voltage, a temperature compensation circuit, and the like are provided. A magnetic sensor provided as a peripheral circuit of the Hall element is assumed. FIG. 5 is a plan view schematically showing a schematic structure of the Hall element including such peripheral circuits. 5A is a plan view of the Hall element, and FIG. 5B is a cross-sectional view taken along line L1-L1 in FIG. 5A. Also in FIG. 5, the same elements as those shown in FIG. 1 are denoted by the same reference numerals.
同図５に示されるように、この実施の形態においては、当該ホール素子１０の周辺回路として、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路等からなる回路（回路部）Ｃ１０を採用するようにしている。この回路Ｃ１０は、半導体層１１、Ｎ型の半導体領域（Ｎウェル）Ｃ１２、Ｐ型の拡散層（Ｐウェル）Ｃ１３を、各々のチャネルとするＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等を有して構成されている。これらＦＥＴは、Ｎ型の拡散層（Ｎ+拡散層）Ｃ１３ａ〜Ｃ１３ｄ、並びにＰ型の拡散層（Ｐ+拡散層）Ｃ１３ｅおよびＣ１３ｆを、ソースおよびドレインとして有して構成されている。そしてチャネルに電圧を印加してそれらソース・ドレイン間の電流量を制御すべく、例えば酸化シリコンからなるゲート絶縁膜Ｉ１ａ〜Ｉ１ｃと、例えば多結晶シリコン等からなるゲート電極Ｇ１ａ〜Ｇ１ｃとをさらに備える。そしてこれらＦＥＴは、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）構造をとるフィールド酸化膜（ＬＯＣＯＳ酸化膜）ＣＬ１によって互いに素子分離されている。さらにこの上には、例えばＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等からなる絶縁膜１５が形成されている。そして上記拡散層Ｃ１３ａ〜Ｃ１３ｆが、この絶縁膜１５に形成されたコンタクトホールを介してそれぞれ例えばアルミニウム等からなる配線（電極）Ｃ１６ａ〜Ｃ１６ｆと電気的に接続されている。
As shown in FIG. 5, in this embodiment, a circuit (circuit unit) C <b> 10 including a complementary metal oxide semiconductor (CMOS) circuit or the like is employed as a peripheral circuit of the
このように、この実施の形態に係る縦型ホール素子は、その周辺回路としてＣＭＯＳ回路を有する。これにより、次のような効果が期待できるようになる。
・微細化、すなわち高集積化が可能であるため、例えば補正回路として用いた場合には、ホール素子に対して精度の高い補正を行うことができるようになる。
・高速な回路を組み込むことができるようになる。例えば、回転センサ等に当該ホール素子が採用される場合には、高速な回転等を精度良く検出することを要求される場合がある。こうした場合にも、周辺回路にＣＭＯＳ回路を用いるようにすれば、高速な回路を組み込むことで応答速度が高められ、高速な回転等も精度良く検出することができるようになる。
・消費電力が少ない。すなわち、周辺回路にＣＭＯＳ回路を用いることで、待機電力を含めた消費電力を抑えることができ、ひいては省エネルギー化が図られるようになる。また、バッテリ等を長持ちさせることもできるようになる。
・さらに、高集積化が可能であるため、ホール素子とともに当該周辺回路を１チップ化することで、１チップあたりのコストを抑えることができる。すなわち、低コスト化が図られるようになる。
Thus, the vertical Hall element according to this embodiment has a CMOS circuit as its peripheral circuit. As a result, the following effects can be expected.
Since miniaturization, that is, high integration is possible, for example, when used as a correction circuit, it is possible to perform high-precision correction for the Hall element.
・ High-speed circuits can be incorporated. For example, when the Hall element is used for a rotation sensor or the like, it may be required to detect high-speed rotation or the like with high accuracy. Even in such a case, if a CMOS circuit is used as the peripheral circuit, the response speed can be increased by incorporating a high-speed circuit, and high-speed rotation or the like can be accurately detected.
・ Low power consumption. That is, by using a CMOS circuit as a peripheral circuit, power consumption including standby power can be suppressed, and energy saving can be achieved. In addition, the battery and the like can be prolonged.
Furthermore, since high integration is possible, the cost per chip can be suppressed by making the peripheral circuit into one chip together with the Hall element. That is, the cost can be reduced.
また、この実施の形態に係る縦型ホール素子においては、電圧出力対に相当するコンタクト領域１３ｄおよび１３ｅ（図１）から出力されるホール電圧信号が抵抗値を可変とする配線を介して出力されるようになっている。図６および図７に、こうした配線の配設態様を模式的に示す。なお、図６は、ホール素子全般に共通する態様としてこれを示す回路図であり、また図７は、この実施の形態に係る縦型ホール素子に実際に適用した場合の態様としてより具体的にこれを示す回路図である。これら図中の抵抗Ｒは、いずれも同一の抵抗値を有するものである。
Further, in the vertical Hall element according to this embodiment, the Hall voltage signal output from the
同図６および図７に示すように、この実施の形態においては、縦型ホール素子１０と電圧出力用の端子Ｖ１およびＶ２（電圧出力対）との間に、互いに電気的に並列に接続された各異なる抵抗値をもつ複数の配線が介挿されている。そして、これら並列接続された複数の配線は、それぞれスイッチング素子ＳＷ１１〜ＳＷ１４およびＳＷ２１〜ＳＷ２４にて一時的また永続的に断線可能となっている。すなわち、これらスイッチング素子ＳＷ１１〜ＳＷ１４およびＳＷ２１〜ＳＷ２４をオン／オフ制御することで、上記並列接続された複数の配線のいずれか、もしくはその組み合わせを任意に選択することができる。このため、磁界が印加されていないときに幾らかの出力電圧、すなわちオフセット電圧が生じている場合には、その選択を通じて上記電圧出力用の端子Ｖ１およびＶ２（電圧出力対）との間に介挿される配線を所望の抵抗値として、オフセット電圧を「０Ｖ」に近づけるように補正することができることになる。このように、この実施の形態に係る縦型ホール素子では、オフセット電圧（不平衡電圧）を補正、低減することが可能になる。
As shown in FIGS. 6 and 7, in this embodiment, the
次に、図８および図９を参照して、この実施の形態に係る縦型ホール素子の製造方法について詳述する。なお、これら各図は、先の図５（ｂ）の断面図に対応した断面図であり、先の図５（ｂ）に示した要素と同一の要素には各々同一の符号を付して示している。すなわち、周辺回路としての回路（回路部）Ｃ１０と当該ホール素子（ホール素子部）１０とを同時に形成する場合の製造方法について説明する。 Next, with reference to FIG. 8 and FIG. 9, the manufacturing method of the vertical Hall element according to this embodiment will be described in detail. Each of these figures is a cross-sectional view corresponding to the cross-sectional view of FIG. 5 (b), and the same elements as those shown in FIG. 5 (b) are denoted by the same reference numerals. Show. That is, a manufacturing method in the case where the circuit (circuit part) C10 as a peripheral circuit and the Hall element (Hall element part) 10 are simultaneously formed will be described.
この製造に際しては、まず、図８（ａ）に示すように、例えば（１００）面をカット面とするＰ型のシリコンからなる基板（半導体層１１）を用意する。そして、図８（ｂ）に示すように、例えばフォトリソグラフィによりパターニングされた適宜のマスクを用いてその半導体層１１の表面に対して例えばリン等からなるＮ型不純物のイオン注入を行った後、これに適宜の熱処理を施して、Ｎ型の半導体領域１２およびＣ１２を拡散層（Ｎウェル）として形成する。
In this manufacturing, first, as shown in FIG. 8A, for example, a substrate (semiconductor layer 11) made of P-type silicon having a (100) plane as a cut surface is prepared. Then, as shown in FIG. 8B, after performing ion implantation of N-type impurities such as phosphorus on the surface of the
その後、図８（ｃ）に示すように、例えばフォトリソグラフィによりパターニングされた適宜のマスクを用いて所望の箇所に例えば硼素（ボロン）等からなるＰ型不純物のイオン注入を行った後、これに適宜の熱処理を施して、Ｐ型の拡散層（Ｐウェル）１４および１４ａおよび１４ｂ、並びに拡散層（Ｐウェル）Ｃ１３を形成する。 Thereafter, as shown in FIG. 8C, ion implantation of a P-type impurity made of, for example, boron (boron) or the like is performed at a desired location using an appropriate mask patterned by, for example, photolithography. Appropriate heat treatment is performed to form P type diffusion layers (P wells) 14 and 14a and 14b and a diffusion layer (P well) C13.
このとき、半導体領域１２、並びに拡散層１４ａおよび１４ｂの不純物濃度は、両者の間に空乏層が形成された後においても半導体領域１２の底面近傍に電流通路が確保されるように調整される。これにより、両者の間に形成される空乏層の幅が適切な幅とされ、これによって上記電流通路が塞がれることもなくなり、前述した埋込層（図４３もしくは図４４参照）を設けない場合であれ、縦型ホール素子としての機能が適正に維持されるようになる。この製造方法によれば、こうして不純物濃度を調整するだけで容易に上記電流通路が確保されるようになる。
At this time, the impurity concentrations of the
次に、図９（ａ）に示す構造とすべく、例えば周知の選択酸化法により、ＬＯＣＯＳ構造をとるフィールド酸化膜（ＬＯＣＯＳ酸化膜）ＣＬ１を所望の箇所に選択的に形成する。具体的には、酸化シリコン膜（パッド酸化膜）および窒化シリコン膜を順に成膜するとともに、例えばフォトリソグラフィによりその窒化シリコン膜を選択的に除去して所望の箇所に開口部を形成する。そして、この窒化シリコン膜に覆われていない開口部のみを局所的に熱酸化してそこに上記ＬＯＣＯＳ酸化膜ＣＬ１を形成するとともに、上記形成した酸化シリコン膜（パッド酸化膜）および窒化シリコン膜を除去する。 Next, in order to obtain the structure shown in FIG. 9A, a field oxide film (LOCOS oxide film) CL1 having a LOCOS structure is selectively formed at a desired location by, for example, a well-known selective oxidation method. Specifically, a silicon oxide film (pad oxide film) and a silicon nitride film are sequentially formed, and the silicon nitride film is selectively removed by, for example, photolithography to form an opening at a desired location. Then, only the opening that is not covered with the silicon nitride film is locally thermally oxidized to form the LOCOS oxide film CL1, and the silicon oxide film (pad oxide film) and the silicon nitride film thus formed are formed. Remove.
続けて、例えば熱酸化により、酸化シリコン等からなるゲート絶縁膜Ｉ１ａ〜Ｉ１ｃを形成した後、それらゲート絶縁膜Ｉ１ａ〜Ｉ１ｃの上に、それぞれ例えば多結晶シリコンからなるゲート電極Ｇ１ａ〜Ｇ１ｃを形成する。具体的には、例えばＬＰ−ＣＶＤ（減圧化学気相成長）により多結晶シリコン膜を成膜するとともに、例えば熱拡散によりリン（Ｐ）等の導電型不純物をその成膜した多結晶シリコン膜に添加する。その後、その多結晶シリコン膜を選択的にエッチングすることによって、所望とされる箇所に上記ゲート電極Ｇ１ａ〜Ｇ１ｃを形成する。 Subsequently, after forming gate insulating films I1a to I1c made of silicon oxide or the like by, for example, thermal oxidation, gate electrodes G1a to G1c made of, for example, polycrystalline silicon are formed on the gate insulating films I1a to I1c, respectively. . Specifically, for example, a polycrystalline silicon film is formed by LP-CVD (low pressure chemical vapor deposition), and a conductive impurity such as phosphorus (P) is formed on the formed polycrystalline silicon film by thermal diffusion, for example. Added. Thereafter, the polycrystalline silicon film is selectively etched to form the gate electrodes G1a to G1c at desired locations.
次いで、例えばフォトリソグラフィによりパターニングされた適宜のマスクを用いて所望の箇所に、例えば砒素等からなるＮ型不純物、並びに例えば硼素（ボロン）等からなるＰ型不純物のイオン注入を行った後、これに適宜の熱処理を施す。こうして、図９（ｂ）に示すように、コンタクト領域１３ａ〜１３ｅ（ここでは便宜上、コンタクト領域１３ａ〜１３ｃのみ図示）や、拡散層（ソース・ドレイン）Ｃ１３ａ〜Ｃ１３ｆが形成されることとなる。なお、拡散層Ｃ１３ａ〜Ｃ１３ｆについては、上記ＬＯＣＯＳ酸化膜ＣＬ１やゲート電極Ｇ１ａ〜Ｇ１ｃをマスクとして用いて自己整合的に形成することもできる。またこの際、サイドウォールやシリサイド等の形成も必要に応じて行われる。
Next, after performing ion implantation of an N-type impurity made of, for example, arsenic or the like and a P-type impurity made of, for example, boron (boron) or the like in a desired portion using an appropriate mask patterned by, for example, photolithography. Is subjected to an appropriate heat treatment. Thus, as shown in FIG. 9B,
さらにこの上に、例えば熱ＣＶＤにより、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等からなる絶縁膜１５を形成するとともに、同絶縁膜１５を適宜パターニングして所望の箇所にコンタクトホールを形成する。そして、それらコンタクトホールを埋め込むかたちで、例えばアルミニウム等からなる配線材料を成膜するとともに、この成膜した配線材料を適宜パターニングする。こうして、図９（ｃ）に示すように、上記コンタクト領域や拡散層（ソース・ドレイン）との間にそれぞれ良好なオーミックコンタクトを形成する配線（電極）１６ａ〜１６ｃおよびＣ１６ａ〜Ｃ１６ｆが形成されることとなる。そしてこれにより、先の図５に示した縦型ホール素子およびその周辺回路が完成することになる。
Furthermore, an insulating
このように、この実施の形態に係る縦型ホール素子の製造方法では、周辺回路としてのＣＭＯＳ回路（回路Ｃ１０）の製造工程を共用するかたちで、当該ホール素子１０を製造するようにしている。これにより、当該ホール素子の製造工程数の大幅な削減が図られるようになる。
As described above, in the manufacturing method of the vertical Hall element according to this embodiment, the
以上説明したように、この実施の形態に係る縦型ホール素子およびその製造方法によれば、以下のような多くの優れた効果が得られるようになる。
（１）上記半導体領域１２を、半導体基板に導電型不純物が添加、拡散されるかたちで形成された拡散層（Ｎウェル）からなるものとした。これにより、単一の導電型からなる基板についてもこれを当該ホール素子の基板（半導体基板）として採用することができるようになる。すなわち、当該ホール素子に用いられる基板の選択自由度についてこれを大きく高めることが可能になる。
As described above, according to the vertical Hall element and the manufacturing method thereof according to this embodiment, many excellent effects as described below can be obtained.
(1) The
（２）当該ホール素子の基板として、単一の導電型からなる半導体基板を用いるようにした。単一の導電型からなる半導体基板は通常、前述したエピタキシャル基板と比べて低価格（低コスト）で手に入れることができる。すなわち上記構造によれば、低コスト化が図られるようになる。 (2) A semiconductor substrate of a single conductivity type is used as the Hall element substrate. A semiconductor substrate having a single conductivity type is usually available at a lower price (lower cost) than the above-described epitaxial substrate. That is, according to the above structure, the cost can be reduced.
（３）上記半導体領域１２を、半導体基板の表面に最高濃度をもって、同表面から裏面側へ進むにつれて低濃度になる態様で形成されるものとした。これにより、この実施の形態でも説明したように、例えばイオン注入等によって基板表面に導入した導電型不純物を熱処理で拡散させるなど、周知の半導体プロセスをもって容易に上記半導体領域１２を形成することが可能になる。
(3) The
（４）Ｎ型の半導体領域１２を、Ｐ型の半導体基板（半導体層１１）に囲繞されるかたちで形成した構造とした。これにより、半導体領域１２と半導体基板との間にｐｎ接合が形成され、磁気検出部ＨＰを内部に有する半導体領域１２が、周囲の領域と電気的に区画分離された領域となる。すなわち、当該ホール素子は周辺回路等と好適に素子分離されるようになる。
(4) The N-
（５）Ｎ型の半導体領域１２内に、同半導体領域１２の底面近傍を選択的に狭めて電流通路を形成するＰ型の拡散層（拡散分離壁）１４ａおよび１４ｂが形成され、これら拡散層１４ａおよび１４ｂによって磁気検出部ＨＰが電気的に区画された構造とした。これにより、上記拡散層１４ａおよび１４ｂによって半導体領域１２内に磁気検出部ＨＰが区画形成されるとともに、同半導体領域１２の底面近傍に電流通路が確実に確保されることになる。そして、基板表面（チップ面）に平行な磁界成分を検出するという縦型ホール素子としての本来の機能が高く維持されるようになる。しかも、上記拡散層１４ａおよび１４ｂは、通常のＣＭＯＳ工程によって容易に形成することができるため、半導体領域１２、並びに拡散層１４ａおよび１４ｂ、ひいては当該ホール素子自体を通常のＣＭＯＳ工程によって容易に製造することが可能になる。
(5) P-type diffusion layers (diffusion separation walls) 14a and 14b that selectively narrow the vicinity of the bottom surface of the
（６）Ｎ型の半導体領域１２内に、同半導体領域１２よりも浅い拡散深さをもって、Ｐ型の拡散層１４ａおよび１４ｂが形成され、これら拡散層１４ａおよび１４ｂによって磁気検出部ＨＰが電気的に区画された構造とした。これによっても、上記（５）の効果と同様の効果が得られる。
(6) P-type diffusion layers 14a and 14b are formed in the N-
（７）上記拡散層１４ａおよび１４ｂを、少なくとも「２μｍ」以上の拡散深さをもって形成されたものとした。こうすることで、磁気検出部ＨＰに流れる電流の横方向（基板表面に平行な方向）への広がりは効果的に抑制され、磁気検出素子としての感度の向上が図られるようになる（図４のグラフ参照）。より好ましくは、同拡散層１４ａおよび１４ｂの拡散深さを「３μｍ」以上にすることが望ましい。 (7) The diffusion layers 14a and 14b are formed with a diffusion depth of at least “2 μm” or more. By doing so, the spread of the current flowing through the magnetic detection unit HP in the lateral direction (direction parallel to the substrate surface) is effectively suppressed, and the sensitivity as a magnetic detection element is improved (FIG. 4). See the graph). More preferably, the diffusion depth of the diffusion layers 14a and 14b is set to “3 μm” or more.
（８）上記拡散層１４ａおよび１４ｂを、半導体基板の表面に最高濃度をもって、同表面から裏面側へ進むにつれて低濃度になる態様で形成されたものとした。これにより、磁気検出部ＨＰにおける電流の広がりが抑制され、同磁気検出部ＨＰを基板表面に垂直な方向へ流れる電流成分を相対的に増加させることができ、ひいては磁気検出素子としての感度（いわゆる積感度）の向上が図られるようになる。 (8) The diffusion layers 14a and 14b are formed in such a manner that the maximum concentration is formed on the surface of the semiconductor substrate, and the concentration becomes lower as it proceeds from the front surface to the back surface side. Thereby, the spread of current in the magnetic detection unit HP is suppressed, and the current component flowing in the magnetic detection unit HP in the direction perpendicular to the substrate surface can be relatively increased. As a result, the sensitivity (so-called magnetic detection element) (Product sensitivity) is improved.
（９）また、これらの構造を実現する製造方法として、半導体領域１２、並びに拡散層１４ａおよび１４ｂの不純物濃度を、両者の間に空乏層が形成された後においても半導体領域１２の底面近傍に電流通路が確保されるように調整することとした。これにより、半導体領域１２の底面近傍に電流通路が容易に確保されるようになる。しかもこの方法では、不純物濃度を調整するだけで上記電流通路が確保されるようになる。
(9) Further, as a manufacturing method for realizing these structures, the impurity concentration of the
（１０）半導体領域１２の表面に電流供給対および電圧出力対の各端部を有し、電流供給対の一端から供給されて磁気検出部ＨＰに流れる基板表面に垂直な成分を含む電流に対して基板表面に平行な磁界成分が印加されるとき、その磁界成分に対応するホール電圧信号を上記電圧出力対の両端部に出力する構造とした。こうした構造を採用することで、素子の製造にあたって、また磁気検出素子としての性能面においても、実用に適したかたちで縦型ホール素子が実現されるようになる。
(10) A current supply pair and a voltage output pair are provided on the surface of the
（１１）電流供給対の一端に相当する上記コンタクト領域１３ａを、電圧出力対に相当する上記コンタクト領域１３ｄおよび１３ｅに挟まれるかたちで配されたものとした。これにより、磁気検出部ＨＰに流れる電流に対して生じるホール電圧を電圧出力対を通じて確実にとらえることができるようになる。
(11) The
（１２）電流供給対の一端に相当する上記コンタクト領域１３ａを電圧出力対に相当する上記コンタクト領域１３ｄおよび１３ｅに挟まれるものとし、電流供給対の他端に相当する上記コンタクト領域１３ｂおよび１３ｃを電圧出力対に関して線対称に配されるものとした。これにより、検出対象とする磁界成分を精度良く検出することができるようになる。
(12) The
（１３）電流供給対および電圧出力対を、互いに直交するかたちで配された配置（レイアウト）にした。こうしたレイアウトによれば、簡単な素子設計をもって良好な素子特性が得られることとなる。 (13) The current supply pair and the voltage output pair are arranged (layout) so as to be orthogonal to each other. According to such a layout, good element characteristics can be obtained with a simple element design.
（１４）上記電流供給対および電圧出力対の各端部を、コンタクト領域（Ｎ+拡散層）１３ａ〜１３ｅとして、すなわち半導体領域１２の表面における不純物濃度の選択的に高められた部分として形成するようにした。これにより、電流を供給するもしくは取り出すために、あるいはホール電圧を検出するために、それら各領域に配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになる。
(14) The ends of the current supply pair and the voltage output pair are formed as contact regions (N + diffusion layers) 13a to 13e, that is, as portions where the impurity concentration is selectively increased on the surface of the
（１５）電圧出力対に相当するコンタクト領域１３ｄおよび１３ｅから出力されるホール電圧信号が抵抗値を可変とする配線を介して出力されるようにした。そしてこの際、電圧出力用の端子Ｖ１およびＶ２（電圧出力対）への引き出し配線の一部として、それぞれ一時的また永続的に断線可能な態様をもって、互いに電気的に並列接続された各異なる抵抗値をもつ複数の配線を設けるようにした。これにより、オフセット電圧（不平衡電圧）を補正、低減することが可能になる。
(15) The Hall voltage signal output from the
（１６）基板表面（チップ面）に垂直な成分を含む電流が少なくとも磁気検出部ＨＰにおいて同基板表面に対し斜めの方向へ流れるよう導かれた構造とした。こうした構造によれば、基板表面に垂直な成分を含む電流（斜め方向の電流）が磁気検出部ＨＰに供給されることで縦型ホール素子としての本来の機能が維持されるとともに、基板表面に垂直な電流を流すことにとらわれて今まで制約されてきた素子に関する設計自由度についてもこれを大きく高めることができるようになる。 (16) A structure in which a current including a component perpendicular to the substrate surface (chip surface) is guided to flow in an oblique direction with respect to the substrate surface at least in the magnetic detection unit HP. According to such a structure, a current including a component perpendicular to the substrate surface (current in an oblique direction) is supplied to the magnetic detection unit HP, so that the original function as a vertical Hall element is maintained and This also greatly increases the degree of freedom of design related to elements that have been constrained up to now due to the flow of a vertical current.
（１７）半導体基板として（１００）面をカット面とするシリコン基板を採用することとした。これにより、例えばパッケージングの際などに応力の印加に起因して生じるオフセット電圧が好適に低減されるようになる。 (17) A silicon substrate having a (100) plane as a cut surface is employed as the semiconductor substrate. As a result, for example, the offset voltage generated due to the application of stress during packaging or the like is suitably reduced.
（１８）当該ホール素子に用いられる半導体基板の材料として、Ｓｉ（シリコン）を採用した。周知のように、シリコンは半導体分野で広く使用されている材料である。電気的特性やコスト面等、様々な面において半導体デバイスに適した材料であり、当該ホール素子もその例外ではない。 (18) Si (silicon) is adopted as a material for the semiconductor substrate used for the Hall element. As is well known, silicon is a widely used material in the semiconductor field. It is a material suitable for a semiconductor device in various aspects such as electrical characteristics and cost, and the Hall element is no exception.
（１９）埋込層（図４３および図４４参照）をもたない構造とした。これにより、オフセット電圧の発生が抑制されるとともに、磁気検出感度に関する温度特性（温度係数）ばらつきの低減、ひいては温度補償回路の小型、縮小化が図られるようになる。 (19) The structure has no buried layer (see FIGS. 43 and 44). As a result, the occurrence of the offset voltage is suppressed, and variations in temperature characteristics (temperature coefficient) relating to the magnetic detection sensitivity are reduced, and thus the temperature compensation circuit can be reduced in size and size.
（２０）当該ホール素子から出力されるホール電圧信号に対して所定の信号処理を行う信号処理回路と共々当該ホール素子を１チップに集積化して、所定の方向から印加される磁界を検出する磁気センサを構成させるようにした。これにより、前述した角度検出センサ等に用いて好適な磁気センサなどを、いわゆるホールＩＣとして簡素な構造で実現することができるようになる。 (20) A magnet that integrates the Hall element on one chip together with a signal processing circuit that performs predetermined signal processing on the Hall voltage signal output from the Hall element, and detects a magnetic field applied from a predetermined direction. The sensor was configured. As a result, a magnetic sensor suitable for use in the aforementioned angle detection sensor or the like can be realized as a so-called Hall IC with a simple structure.
（２１）周辺回路としてＣＭＯＳ回路からなる回路Ｃ１０を備える構造とした。これにより、周辺回路としてのＣＭＯＳ回路の製造工程を共用するかたちで当該ホール素子を製造することが可能になる。 (21) The peripheral circuit includes a circuit C10 made of a CMOS circuit. As a result, it is possible to manufacture the Hall element by sharing the manufacturing process of the CMOS circuit as the peripheral circuit.
（２２）また、こうした製造方法によれば、製造工程数の大幅な削減が図られるようになる。
（２３）半導体基板に導電型不純物を添加し、拡散させることによって、半導体領域１２を形成するようにした。こうした製造方法によれば、単一の導電型からなる基板をはじめとして、エピタキシャル基板やＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等に対しても、縦型ホール素子の形成（製造）が可能になり、当該ホール素子の製造に用いる基板の選択自由度を大きく高めることができるようになる。
(22) According to such a manufacturing method, the number of manufacturing steps can be greatly reduced.
(23) The
（２４）またこの際、半導体基板の表面へイオン注入を行ってＮ型不純物を添加した後、これに熱処理を施してそのＮ型不純物を拡散させることにより、上記半導体領域１２を形成することとした。こうした方法によれば、基板表面に最高濃度をもって同表面から裏面側へ進むにつれて低濃度になる、といった濃度分布を有する上記半導体領域１２についてもこれを、周知の半導体プロセスをもって容易に形成することができるようになる。この構造は極めて簡単な、また安価な製造工程によって実現可能であるため、当該ホール素子を大量生産する場合等に用いて特に適している。
(24) At this time, after ion implantation is performed on the surface of the semiconductor substrate to add an N-type impurity, the
なお、上記第１の実施の形態では、半導体領域１２、並びに拡散層１４ａおよび１４ｂの不純物濃度を、両者の間に空乏層が形成された後においても半導体領域１２の底面近傍に電流通路が確保されるように調整する製造方法を例示した。しかし、これも必須の工程ではなく、例えば上記拡散層１４ａ、１４ｂを周知のイオン注入法にて形成する場合には、その注入に際してのエネルギーを調整することによっても、半導体領域１２の底面近傍に電流通路を確保することはできる。
In the first embodiment, the impurity concentration of the
また、上記第１の実施の形態では、周辺回路としてのＣＭＯＳ回路の製造工程を共用するかたちで当該ホール素子を製造する製造方法を例示した。しかし、これは必須の工程ではなく、両者を別々に形成することもできる。 Moreover, in the said 1st Embodiment, the manufacturing method which manufactures the said Hall element by sharing the manufacturing process of the CMOS circuit as a peripheral circuit was illustrated. However, this is not an essential process, and both can be formed separately.
また上記第１の実施の形態においては、電圧出力用の端子Ｖ１およびＶ２（電圧出力対）について、それら両端子への引き出し配線の一部として、それぞれスイッチング素子ＳＷ１１〜ＳＷ１４およびＳＷ２１〜ＳＷ２４によって一時的また永続的に断線可能とされ、互いに電気的に並列接続された各異なる抵抗値をもつ複数の配線を設けるようにした。しかしこれに限られることなく、上記スイッチング素子に代えて、例えば過電流により自断線するヒューズ、あるいはトリミングによる断線を可能とする薄膜抵抗等も用いることができる。さらに、電圧出力対の両端の配線をこうした配線にする必要はなく、少なくとも一端の配線をこうした配線にすれば足りる。要は、電圧出力対の少なくとも一端においてホール電圧信号が抵抗値を可変とする配線を介して出力される構成であれば、すなわち例えば可変抵抗素子等を適宜に用いた場合であっても、上記（１５）の効果と同様の効果もしくはそれに準じた効果は得られるようになる。 In the first embodiment, the voltage output terminals V1 and V2 (voltage output pair) are temporarily switched by the switching elements SW11 to SW14 and SW21 to SW24, respectively, as part of the lead-out wiring to both terminals. A plurality of wirings having different resistance values that are electrically and permanently connected to each other are provided. However, the present invention is not limited to this, and instead of the switching element, for example, a fuse that is disconnected by an overcurrent or a thin film resistor that can be disconnected by trimming can be used. Furthermore, it is not necessary that the wiring at both ends of the voltage output pair be such wiring, and it is sufficient if at least one wiring is such wiring. The point is that the Hall voltage signal is output at least at one end of the voltage output pair through a wiring whose resistance value is variable, that is, even when a variable resistance element or the like is used as appropriate, for example. An effect similar to or equivalent to the effect of (15) can be obtained.
また、上記第１の実施の形態においては、磁気検出素子としての感度の向上を図るべく、拡散層１４ａおよび１４ｂを少なくとも「２μｍ」以上の拡散深さを有するものとしたが、これら拡散層１４ａおよび１４ｂの拡散深さは基本的に任意である。 In the first embodiment, the diffusion layers 14a and 14b have a diffusion depth of at least “2 μm” in order to improve the sensitivity as the magnetic detection element. And the diffusion depth of 14b is basically arbitrary.
また、上記第１の実施の形態に係る縦型ホール素子では、半導体領域１２の濃度分布を、先の図３に示したような濃度分布、すなわち基板表面に最高濃度をもって同表面から裏面側へ進むにつれて低濃度になる、といった濃度分布にした。しかしこれに限られることなく、例えば図１０に示すように、半導体領域１２の濃度分布を、基板表面に最低濃度をもって同表面から裏面側へ進むにつれて高濃度になる、といった濃度分布にしてもよい。以下、同図１０を参照して、第１の実施の形態に係る縦型ホール素子の変形例について説明する。なお、この図１０においては、不純物濃度の大小をハッチング（点ハッチング）の疎密（高濃度ほど密）で示すようにしている。
In the vertical Hall element according to the first embodiment, the concentration distribution of the
こうした構造において、例えばコンタクト領域１３ａからコンタクト領域１３ｃへ電流を供給したとすると、同図１０中の矢印に示されるように、磁気検出部ＨＰに基板表面に垂直な成分を主に含む電流が流れるようになる。さらにここでは、半導体領域１２に拡散ストッパ膜ＳＴが設けられており、半導体領域１２を、この拡散ストッパ膜ＳＴに面した部分に最高濃度をもって同拡散ストッパ膜ＳＴから遠ざかる（基板表面側に進む）につれて低濃度になる態様で形成されたものとしている。
In such a structure, for example, if a current is supplied from the
こうした構造によれば、次のような効果が奏されるようになる。
（２５）上記半導体領域１２を、半導体基板の表面に最低濃度をもって、同表面から裏面側へ進むにつれて高濃度になる態様で形成されたものとした。こうした構造によれば、磁気検出部ＨＰにあって基板表面に垂直な方向へ流れる電流成分を相対的に増加させることができ、ひいては磁気検出素子としての感度（いわゆる積感度）の向上が図られるようになる。
According to such a structure, the following effects are produced.
(25) The
（２６）半導体領域１２に拡散ストッパ膜ＳＴが設けられ、同半導体領域１２を、拡散ストッパ膜ＳＴに面した部分に最高濃度をもって同拡散ストッパ膜ＳＴから遠ざかるにつれて低濃度になる態様で形成されたものとした。こうした構造によれば、半導体領域１２の深さ方向に関する濃度変化を、その濃度分布の設計自由度を高くして容易に形成することが可能になる。
(26) The
図１１および図１２は、いずれも上記図１０に例示した縦型ホール素子についてその製造プロセス例を示す断面図である。まず、図１１を参照して、その製造プロセスの一例について説明する。 11 and 12 are cross-sectional views showing an example of a manufacturing process for the vertical Hall element exemplified in FIG. First, an example of the manufacturing process will be described with reference to FIG.
同図１１（ａ）に示すように、この製造に際しては、まず、例えばＰ型のシリコンからなる基板（半導体層１１）を用意し、例えばイオン注入により、この基板の表面側に、同基板よりも高濃度なＰ型からなる拡散層（拡散ストッパ膜ＳＴ）、およびＮ型の拡散層からなる半導体領域Ｈ１２を順に積層形成する。そして、図１１（ｂ）に示すように、この基板の表面に、上記半導体領域Ｈ１２よりも低濃度なＮ型のエピタキシャル膜からなる半導体領域Ｌ１２を形成する。さらに、これに適宜の熱処理を施して、半導体領域Ｈ１２に含まれる導電型不純物を半導体領域Ｌ１２へ拡散させる。こうして、すなわちこの拡散をもって、上記半導体領域１２が形成されることになる。なおここでは、拡散ストッパ膜ＳＴおよび半導体領域Ｈ１２を拡散層（ウェル）として形成するようにしているが、これらはエピタキシャル膜として形成することもできる。また、基板表面側に拡散ストッパ膜ＳＴおよび半導体領域Ｈ１２の２層を積層させた構造としたが、積層させる半導体層（拡散ストッパ膜ＳＴおよび半導体領域Ｈ１２）の数は任意である。例えば、異なる導電型の半導体層を交互に３層以上も積層させた構造とすることもできる。
As shown in FIG. 11A, in this manufacturing, first, a substrate made of, for example, P-type silicon (semiconductor layer 11) is prepared, and, for example, ion implantation is performed on the surface side of the substrate from the same substrate. Also, a diffusion layer (diffusion stopper film ST) made of a high concentration P type and a semiconductor region H12 made of an N type diffusion layer are sequentially stacked. Then, as shown in FIG. 11B, a semiconductor region L12 made of an N-type epitaxial film having a lower concentration than the semiconductor region H12 is formed on the surface of the substrate. Furthermore, an appropriate heat treatment is performed on this to diffuse the conductive impurities contained in the semiconductor region H12 into the semiconductor region L12. Thus, that is, with this diffusion, the
こうした製造方法によれば、次のような効果が奏されるようになる。
（２７）ここでは半導体領域１２の製造に際して、表面側に相対的に不純物濃度の高められた高濃度領域（拡散ストッパ膜ＳＴおよび半導体領域Ｈ１２）が異なる導電型で交互に積層形成された基板を用い、この基板の表面に半導体領域Ｈ１２よりも低濃度なエピタキシャル膜（半導体領域Ｌ１２）をさらに形成する。そしてこれに熱処理を施して、半導体領域Ｈ１２に含まれる導電型不純物を半導体領域Ｌ１２へ拡散させることとした。これにより、拡散ストッパ膜ＳＴにて導電型不純物の拡散を抑制させ、周知の半導体プロセスをもって容易に、上記半導体領域１２を形成することが可能になる。
According to such a manufacturing method, the following effects are produced.
(27) Here, when the
次に、図１２を参照して、別の製造プロセス例について説明する。
同図１２（ａ）に示すように、この製造に際しては、まず、半導体領域Ｌ１２とこれよりも高濃度な半導体領域Ｈ１２とにより構成される第１の基板、および、例えば酸化シリコン等からなる拡散ストッパ膜ＳＴを備える第２の基板を用意する。そして図１２（ｂ）に示すように、上記半導体領域Ｈ１２を裏面側に、また拡散ストッパ膜ＳＴを表面側にして、両者を周知の貼合わせ法によって接合させる。そうして上記第１および第２の基板を貼り合わせた後、これに適宜の熱処理を施して半導体領域Ｈ１２に含まれる導電型不純物を半導体領域Ｌ１２へ拡散させる。これにより、上記半導体領域１２が形成されることになる。
Next, another example of the manufacturing process will be described with reference to FIG.
As shown in FIG. 12A, at the time of manufacturing, first, a first substrate composed of a semiconductor region L12 and a semiconductor region H12 having a higher concentration than this, and a diffusion made of, for example, silicon oxide or the like. A second substrate provided with the stopper film ST is prepared. Then, as shown in FIG. 12B, the semiconductor region H12 is on the back surface side and the diffusion stopper film ST is on the front surface side, and both are bonded by a well-known bonding method. After the first and second substrates are bonded to each other, an appropriate heat treatment is applied to diffuse the conductive impurities contained in the semiconductor region H12 into the semiconductor region L12. As a result, the
こうした製造方法によれば、次のような効果が奏されるようになる。
（２８）ここでは半導体領域１２の製造に際して、裏面側に相対的に不純物濃度の高められた高濃度領域（半導体領域Ｈ１２）を備える第１の基板と表面側に拡散ストッパ膜ＳＴを備える第２の基板とをそれら裏面および表面にて貼り合わせる。そしてこれに熱処理を施して、半導体領域Ｈ１２に含まれる導電型不純物を半導体領域Ｌ１２へ拡散させることとした。これにより、拡散ストッパ膜ＳＴにて導電型不純物の拡散を抑制させ、周知の半導体プロセスをもって容易に、上記半導体領域１２を形成することが可能になる。
According to such a manufacturing method, the following effects are produced.
(28) Here, when the
また、上記半導体領域１２の濃度分布は、例えば図１３に示すように、半導体基板の所定深さに最高濃度をもってそこから基板表面側および基板裏面側へ進むにつれてそれぞれ低濃度になる、といった濃度分布にしてもよい。以下、同図１３を参照して、第１の実施の形態に係る縦型ホール素子の変形例について説明する。なお、この図１３においても、不純物濃度の大小をハッチング（点ハッチング）の疎密（高濃度ほど密）で示すようにしている。
Further, as shown in FIG. 13, for example, the concentration distribution of the
こうした構造において、例えばコンタクト領域１３ａからコンタクト領域１３ｃへ電流を供給したとすると、その電流は、より抵抗の小さい（低い）部分、すなわち不純物濃度の濃い部分を流れる。詳しくは、図１３中の矢印に示されるように、この電流は、まずコンタクト領域１３ａから基板表面に垂直な方向へ流れ、半導体基板の所定深さに設けられた最高濃度を有する半導体領域を通って拡散層１４ｂの下方をコンタクト領域１３ｃ側へ流れた後、また基板表面に垂直な方向に沿ってコンタクト領域１３ｃへ向かって流れる。すなわち、磁気検出部ＨＰには、基板表面に垂直な成分を主に含む電流が流れるようになる。
In such a structure, if a current is supplied from the
こうした構造によれば、次のような効果が奏されるようになる。
（２９）上記半導体領域１２を、半導体基板の所定深さに最高濃度をもってそこから基板表面側および基板裏面側へ進むにつれてそれぞれ低濃度になる態様で形成されたものとした。これにより、磁気検出部ＨＰにあって基板表面に垂直な方向へ流れる電流成分を相対的に増加させることができ、ひいては磁気検出素子としての感度（いわゆる積感度）の向上が図られるようになる。
According to such a structure, the following effects are produced.
(29) The
図１４および図１５は、いずれも上記図１３に例示した縦型ホール素子についてその製造プロセス例を示す断面図である。まず、図１４を参照して、その製造プロセスの一例について説明する。 14 and 15 are cross-sectional views showing an example of a manufacturing process for the vertical Hall element exemplified in FIG. First, an example of the manufacturing process will be described with reference to FIG.
同図１４（ａ）に示すように、この製造に際しては、まず、例えばＰ型のシリコンからなる基板（半導体層１１）を用意する。そして図１４（ｂ）に示すように、例えば高加速度のイオン注入により、この基板の内部に、同基板よりも高濃度なＮ型の拡散層からなる半導体領域Ｈ１２を形成する。さらに、これに適宜の熱処理を施して、半導体領域Ｈ１２に含まれる導電型不純物を基板表面側および基板裏面側へそれぞれ拡散させる。こうして、すなわちこの拡散をもって、上記半導体領域１２が形成されることになる。
As shown in FIG. 14A, in this manufacturing process, first, a substrate (semiconductor layer 11) made of, for example, P-type silicon is prepared. Then, as shown in FIG. 14B, a semiconductor region H12 made of an N-type diffusion layer having a higher concentration than that of the substrate is formed in the substrate by, for example, high-acceleration ion implantation. Further, this is subjected to an appropriate heat treatment to diffuse the conductive impurities contained in the semiconductor region H12 to the substrate front side and the substrate back side, respectively. Thus, that is, with this diffusion, the
こうした製造方法によれば、次のような効果が奏されるようになる。
（３０）ここでは半導体領域１２の製造に際して、半導体基板へ高加速度のイオン注入を行って同基板内部に相対的に不純物濃度の高められた高濃度領域（半導体領域Ｈ１２）を形成する。そしてこれに熱処理を施して、半導体領域Ｈ１２に含まれる導電型不純物を基板の表面側および裏面側へそれぞれ拡散させることとした。こうした方法によれば、ＳＯＩ基板の製造などにおいて周知の高加速度のイオン注入法をもって容易に、上記半導体領域１２を形成することが可能になる。
According to such a manufacturing method, the following effects are produced.
(30) Here, when the
次に、図１５を参照して、別の製造プロセス例について説明する。
同図１５（ａ）に示すように、この製造に際しては、まず、例えばＰ型のシリコンからなる基板（半導体層１１）を用意し、例えばイオン注入により、この基板の表面に、同基板よりも高濃度なＮ型の拡散層からなる半導体領域Ｈ１２を形成する。そして、図１５（ｂ）に示すように、この基板の表面に、半導体領域Ｈ１２よりも低濃度なＮ型のエピタキシャル膜からなる半導体領域Ｌ１２を形成する。さらにこれに適宜の熱処理を施して、上記半導体領域Ｈ１２に含まれる導電型不純物を半導体層１１および半導体領域Ｌ１２へそれぞれ拡散させる。すなわちこれにより、上記半導体領域１２が形成されることになる。なおここでは、半導体領域Ｈ１２を拡散層（ウェル）として形成するようにしているが、これはエピタキシャル膜として形成することもできる。
Next, another example of the manufacturing process will be described with reference to FIG.
As shown in FIG. 15A, in this manufacture, first, a substrate made of, for example, P-type silicon (semiconductor layer 11) is prepared. A semiconductor region H12 made of a high concentration N-type diffusion layer is formed. Then, as shown in FIG. 15B, a semiconductor region L12 made of an N-type epitaxial film having a lower concentration than the semiconductor region H12 is formed on the surface of the substrate. Furthermore, an appropriate heat treatment is applied to diffuse the conductive impurities contained in the semiconductor region H12 into the
こうした製造方法によれば、次のような効果が奏されるようになる。
（３１）ここでは半導体領域１２の製造に際して、半導体からなる基板（半導体層１１）の表面に、相対的に不純物濃度の高められた高濃度領域（半導体領域Ｈ１２）を形成する。そしてその表面に、半導体領域Ｈ１２よりも低濃度なエピタキシャル膜（半導体領域Ｌ１２）を形成する。さらにこれに熱処理を施して、半導体領域Ｈ１２に含まれる導電型不純物を基板の表面側（半導体領域Ｌ１２側）および裏面側（半導体層１１側）へそれぞれ拡散させるようにした。こうした方法によっても、周知の半導体プロセスをもって容易に、上記半導体領域１２を形成することが可能になる。
According to such a manufacturing method, the following effects are produced.
(31) Here, when the
（第２の実施の形態）
図１６に、この発明に係る縦型ホール素子の第２の実施の形態を示す。
以下、図１６を参照して、上記第１の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造について説明する。なお、図１６（ａ）〜（ｃ）は先の図１（ａ）〜（ｃ）に対応するものである。この図１６においては、同図１に示した要素と同一の要素に各々同一の符号を付して示し、ここではそれら要素についての重複する説明を割愛する。
(Second Embodiment)
FIG. 16 shows a second embodiment of the vertical Hall element according to the present invention.
Hereinafter, with reference to FIG. 16, the structure of the vertical Hall element according to this embodiment will be described focusing on the differences from the first embodiment. 16A to 16C correspond to the previous FIGS. 1A to 1C. In FIG. 16, the same elements as those shown in FIG. 1 are denoted by the same reference numerals, and redundant description of these elements is omitted here.
同図１６（ａ）〜（ｃ）に示されるように、この縦型ホール素子も、基本的には、図１に例示した第１の実施の形態の縦型ホール素子と略同様の構造を有しており、その動作態様や製造方法も前述したとおりである。ただし、この実施の形態においては、当該ホール素子を他の素子と素子分離するために設けた拡散層１４（図１）を割愛した構造としている。これにより、ホール素子としての構造の簡素化、並びに小型化（小面積化）が図られるようになる。なお、この縦型ホール素子では、上記割愛した拡散層１４に代わって上記半導体領域１２を囲繞する半導体層１１が素子分離の役目を果たすことになる。
As shown in FIGS. 16A to 16C, this vertical Hall element basically has the same structure as the vertical Hall element of the first embodiment illustrated in FIG. The operation mode and the manufacturing method thereof are as described above. However, in this embodiment, the structure is such that the diffusion layer 14 (FIG. 1) provided to isolate the Hall element from other elements is omitted. Thereby, simplification of the structure as a Hall element and miniaturization (area reduction) can be achieved. In this vertical Hall element, the
図１７は、この縦型ホール素子の濃度分布、詳しくは半導体領域１２、並びに拡散層１４ａおよび１４ｂの濃度分布（濃度プロファイル）を示す斜視図である。これは先の図２に対応する斜視図であり、ここでも不純物濃度の大小をハッチング（点ハッチング）の疎密（高濃度ほど密）で示すようにしている。
FIG. 17 is a perspective view showing the concentration distribution of this vertical Hall element, specifically the concentration distribution (concentration profile) of the
同図１７に示されるように、この縦型ホール素子の濃度分布は、基本的に、先の第１の実施の形態の縦型ホール素子と同様であるため、ここではその説明を割愛する。
以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１の実施の形態による前記（１）〜（２４）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。
As shown in FIG. 17, the concentration distribution of the vertical Hall element is basically the same as that of the vertical Hall element of the first embodiment, and the description thereof is omitted here.
As described above, according to the vertical Hall element according to this embodiment, in addition to the same effects as the effects (1) to (24) of the previous first embodiment or effects equivalent thereto. Further, the following effects can be obtained.
（３２）当該ホール素子を他の素子と素子分離するために設けた拡散層１４を割愛した構造とした。これにより、ホール素子としての構造の簡素化、並びに小型化（小面積化）が図られるようになる。
(32) A structure in which the
（第３の実施の形態）
図１８に、この発明に係る縦型ホール素子の第３の実施の形態を示す。
以下、図１８を参照して、先の第１の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造について説明する。なお、図１８（ａ）〜（ｃ）も先の図１（ａ）〜（ｃ）に対応するものである。そしてこの図１８においても、同図１に示した要素と同一の要素に各々同一の符号を付して示し、ここではそれら要素についての重複する説明を割愛する。
(Third embodiment)
FIG. 18 shows a third embodiment of the vertical Hall element according to the present invention.
Hereinafter, with reference to FIG. 18, the structure of the vertical Hall element according to this embodiment will be described focusing on the differences from the first embodiment. 18A to 18C also correspond to FIGS. 1A to 1C. Also in FIG. 18, the same elements as those shown in FIG. 1 are denoted by the same reference numerals, and redundant description of these elements is omitted here.
同図１８（ａ）〜（ｃ）に示されるように、この縦型ホール素子は、基本的には、図１に例示した第１の実施の形態の縦型ホール素子と略同様の構造を有しており、その動作態様や製造方法も前述したとおりである。ただし、この実施の形態においては、上記拡散層１４、１４ａ、１４ｂ（図１）に代えて、例えば酸化シリコン等からなる絶縁膜ＩＬ１、ＩＬ２ａ、ＩＬ２ｂの埋設されたトレンチ（溝）Ｔ１、Ｔ２ａ、Ｔ２ｂを、いわばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造をとる絶縁分離壁を、それぞれ分離壁として用いるようにしている。すなわち、このホール素子は、絶縁膜ＩＬ１による絶縁分離壁によって他の素子と素子分離されている。また、絶縁膜ＩＬ２ａ、ＩＬ２ｂによる絶縁分離壁は、半導体領域１２よりも浅い深さ寸法をもって、半導体領域１２内に磁気検出部（ホールプレート）ＨＰを電気的に区画するとともに、半導体領域１２の底面近傍を選択的に狭めてそこに電流通路を形成している。
As shown in FIGS. 18A to 18C, this vertical Hall element basically has the same structure as the vertical Hall element of the first embodiment illustrated in FIG. The operation mode and the manufacturing method thereof are as described above. However, in this embodiment, instead of the diffusion layers 14, 14a, 14b (FIG. 1), trenches (grooves) T1, T2a embedded with insulating films IL1, IL2a, IL2b made of, for example, silicon oxide, etc. Insulating isolation walls having a so-called STI (Shallow Trench Isolation) structure are used as the isolation walls for T2b. That is, this Hall element is isolated from other elements by the insulating isolation wall formed by the insulating film IL1. In addition, the insulating isolation walls formed by the insulating films IL2a and IL2b have a depth dimension shallower than that of the
以下に、この縦型ホール素子の製造方法の一例について簡単に説明する。
このホール素子において、上記絶縁膜ＩＬ１、ＩＬ２ａ、ＩＬ２ｂによる絶縁分離壁は、例えば周知のＳＴＩ技術を用いて形成される。すなわち、基板上に酸化シリコン膜（パッド酸化膜）および窒化シリコン膜を順に成膜した後、例えばフォトリソグラフィ技術を用いて選択的なエッチングを行い、基板表面の所望の箇所にトレンチＴ１、Ｔ２ａ、Ｔ２ｂを形成する。次いで、例えばＣＶＤ（化学気相成長）等により、これらトレンチＴ１、Ｔ２ａ、Ｔ２ｂに絶縁膜ＩＬ１、ＩＬ２ａ、ＩＬ２ｂを埋設する。このとき、トレンチの外に堆積される絶縁膜は、例えばＣＭＰ（化学的機械的研磨）等によって適宜に除去するようにする。その後、基板上に残存する上記酸化シリコン膜（パッド酸化膜）および窒化シリコン膜を除去することによって、上記絶縁膜ＩＬ１、ＩＬ２ａ、ＩＬ２ｂによる絶縁分離壁が形成される。
Below, an example of the manufacturing method of this vertical Hall element is demonstrated easily.
In this Hall element, the insulating separation walls made of the insulating films IL1, IL2a, and IL2b are formed using, for example, a well-known STI technique. That is, after a silicon oxide film (pad oxide film) and a silicon nitride film are sequentially formed on the substrate, selective etching is performed using, for example, a photolithography technique, and trenches T1, T2a, T2b is formed. Next, insulating films IL1, IL2a, and IL2b are embedded in these trenches T1, T2a, and T2b by, for example, CVD (chemical vapor deposition). At this time, the insulating film deposited outside the trench is appropriately removed by, for example, CMP (Chemical Mechanical Polishing). Thereafter, the silicon oxide film (pad oxide film) and the silicon nitride film remaining on the substrate are removed to form insulating isolation walls by the insulating films IL1, IL2a, and IL2b.
ＳＴＩ技術は、通常のＣＭＯＳ工程においても素子分離等に用いられている。このため、上記のように、ＳＴＩ構造をとる絶縁分離壁を分離壁として採用することで、これを通常のＣＭＯＳ工程によって容易に形成することが可能になる。また、ＳＴＩ技術は素子分離を想定した技術であるため、半導体領域１２よりも浅い深さ寸法を有する絶縁分離壁についてもこれを容易に形成することができるようになる。
The STI technique is used for element isolation and the like in a normal CMOS process. For this reason, as described above, an insulating isolation wall having an STI structure is adopted as the isolation wall, which can be easily formed by a normal CMOS process. In addition, since the STI technique is a technique that assumes element isolation, an insulating isolation wall having a shallower depth than the
また、ＳＴＩ構造をとる絶縁分離壁は、トレンチ（溝）を利用したものであるため、基板表面に垂直に容易に形成（延設）することができる。すなわち、前述の拡散層を分離壁とした場合に懸念される磁気検出部ＨＰにおける電流の広がりは抑制され、同磁気検出部ＨＰを基板表面に垂直な方向へ流れる電流成分を相対的に増加させることができるようになる。そうして、磁気検出素子としての感度（いわゆる積感度）の向上が図られるようになる。 In addition, since the insulating isolation wall having the STI structure uses a trench, it can be easily formed (extended) perpendicular to the substrate surface. That is, the spread of current in the magnetic detection unit HP, which is a concern when the aforementioned diffusion layer is used as a separation wall, is suppressed, and the current component flowing in the magnetic detection unit HP in the direction perpendicular to the substrate surface is relatively increased. Will be able to. Thus, the sensitivity (so-called product sensitivity) as the magnetic detection element is improved.
また、拡散層を分離壁として用いた場合に懸念される磁気検出感度に関する温度特性（温度係数）ばらつき、あるいは温度補償回路の大型化についてもこれが低減、抑制されることになる。 Also, variations in temperature characteristics (temperature coefficient) related to magnetic detection sensitivity, which are a concern when the diffusion layer is used as a separation wall, or an increase in the size of the temperature compensation circuit are reduced or suppressed.
以上説明したように、この実施の形態に係る縦型ホール素子によっても、先の第１の実施の形態による前記（１）〜（２４）の効果と同様の効果もしくはそれに準じた効果が得られるようになる。 As described above, the vertical Hall element according to this embodiment can provide the same effects as the effects (1) to (24) according to the first embodiment described above or effects equivalent thereto. It becomes like this.
さらに、図１９に示すように、上記絶縁膜ＩＬ１による素子分離用の絶縁分離壁を割愛した構造とすれば、前記（３２）の効果と同様の効果もしくはそれに準じた効果も得られるようになる。 Further, as shown in FIG. 19, if the insulating isolation wall for element isolation by the insulating film IL1 is omitted, an effect similar to or equivalent to the effect of the above (32) can be obtained. .
（第４の実施の形態）
図２０に、この発明に係る縦型ホール素子の第４の実施の形態を示す。
以下、図２０を参照して、上記第３の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造について説明する。なお、図２０（ａ）〜（ｃ）は先の図１８（ａ）〜（ｃ）に対応するものである。この図２０においては、同図１８に示した要素と同一の要素に各々同一の符号を付して示し、ここではそれら要素についての重複する説明を割愛する。
(Fourth embodiment)
FIG. 20 shows a fourth embodiment of the vertical Hall element according to the present invention.
Hereinafter, with reference to FIG. 20, the structure of the vertical Hall element according to this embodiment will be described focusing on the differences from the third embodiment. 20A to 20C correspond to the previous FIGS. 18A to 18C. In FIG. 20, the same elements as those shown in FIG. 18 are denoted by the same reference numerals, and redundant description of these elements is omitted here.
同図２０（ａ）〜（ｃ）に示されるように、この縦型ホール素子は、基本的には、図１８に例示した第３の実施の形態の縦型ホール素子と略同様の構造を有しており、その動作態様や製造方法も前述したとおりである。ただし、この実施の形態においては、硼素（ボロン）等からなるＰ型不純物を導入して、上記トレンチＴ１、Ｔ２ａ、Ｔ２ｂの内壁にＰ型の不純物層Ｄ１を設けている。 As shown in FIGS. 20A to 20C, this vertical Hall element basically has the same structure as the vertical Hall element of the third embodiment illustrated in FIG. The operation mode and the manufacturing method thereof are as described above. However, in this embodiment, a P-type impurity layer D1 is provided on the inner walls of the trenches T1, T2a, T2b by introducing a P-type impurity such as boron.
ところで、半導体基板にトレンチを形成すると通常、そのトレンチの内壁にはダメージ層が形成されることとなり、そこでキャリアの再結合が生じ易くなる。この点、不純物層Ｄ１を設けた上記構造によれば、同不純物層Ｄ１によってこうしたキャリアの再結合が抑制され、半導体領域１２のキャリア移動度は高く維持されるようになる。また、この不純物層Ｄ１と半導体領域１２との間に形成されたｐｎ接合の空乏層が素子内部まで進入するようになるため、磁気検出部（ホールプレート）ＨＰの厚さｄ（図４１に示した関係式中の「ｄ」）に相当する寸法が実質的に狭められることにもなる。すなわち、こうした構造によれば、磁気検出素子としての高感度化が図られるようになる。
By the way, when a trench is formed in a semiconductor substrate, a damaged layer is usually formed on the inner wall of the trench, where carrier recombination is likely to occur. In this regard, according to the structure provided with the impurity layer D1, recombination of such carriers is suppressed by the impurity layer D1, and the carrier mobility of the
以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１の実施の形態による前記（１）〜（２４）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。 As described above, according to the vertical Hall element according to this embodiment, in addition to the same effects as the effects (1) to (24) of the previous first embodiment or effects equivalent thereto. Further, the following effects can be obtained.
（３３）ＳＴＩ構造をとる絶縁分離壁のトレンチＴ１、Ｔ２ａ、Ｔ２ｂの内壁に、Ｎ型の半導体領域１２と異なる導電型（Ｐ型）からなる不純物層Ｄ１の形成された構造とした。これにより、磁気検出素子としての高感度化が図られるようになる。
(33) An impurity layer D1 having a conductivity type (P-type) different from that of the N-
さらに、図２１に示すように、上記絶縁膜ＩＬ１による素子分離用の絶縁分離壁を割愛した構造とすれば、前記（３２）の効果と同様の効果もしくはそれに準じた効果も得られるようになる。 Further, as shown in FIG. 21, if the insulating isolation wall for element isolation by the insulating film IL1 is omitted, an effect similar to or equivalent to the effect of the above (32) can be obtained. .
（第５の実施の形態）
図２２に、この発明に係る縦型ホール素子の第５の実施の形態を示す。
以下、図２２を参照して、先の第１の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造について説明する。なお、図２２（ａ）および（ｂ）は先の図５（ａ）および（ｂ）に対応するものである。この図２２においては、同図５に示した要素と同一の要素に各々同一の符号を付して示し、ここではそれら要素についての重複する説明は割愛する。
(Fifth embodiment)
FIG. 22 shows a fifth embodiment of the vertical Hall element according to the present invention.
Hereinafter, with reference to FIG. 22, the structure of the vertical Hall element according to this embodiment will be described focusing on the differences from the first embodiment. FIGS. 22A and 22B correspond to FIGS. 5A and 5B. In FIG. 22, the same elements as those shown in FIG. 5 are denoted by the same reference numerals, and redundant description of these elements is omitted here.
同図２２（ａ）および（ｂ）に示されるように、この縦型ホール素子は、基本的には、図５に例示した第１の実施の形態の縦型ホール素子と略同様の構造を有しており、その動作態様や製造方法も前述したとおりである。ただし、この実施の形態においては、素子表面のコンタクト領域１３ａ〜１３ｅを除く略全面を覆うかたちでＬＯＣＯＳ酸化膜ＨＬ１を設けるようにしている。
As shown in FIGS. 22A and 22B, this vertical Hall element basically has the same structure as the vertical Hall element of the first embodiment illustrated in FIG. The operation mode and the manufacturing method thereof are as described above. However, in this embodiment, the LOCOS oxide film HL1 is provided so as to cover substantially the entire surface excluding the
ところで、この種のホール素子にあって素子表面に形成される層間絶縁膜（例えば絶縁膜１５）内などには、ナトリウム（Ｎａ）等の可動イオンが存在する。このため、当該ホール素子への通電や温度変化等に伴ってこの可動イオンが動くことによって、基板表面における電圧出力端付近の電位が不安定になり、当該ホール素子から出力される極微小なホール電圧信号をふらつかせることがある。これは経時変動またはドリフトと呼ばれ、同電圧に基づく磁界の検出に誤差を生じさせ、特に当該ホール素子を角度検出センサとして用いた場合にはそのセンサ特性の劣化は避けられず、深刻である。 Incidentally, movable ions such as sodium (Na) exist in an interlayer insulating film (for example, the insulating film 15) formed on the element surface in this type of Hall element. For this reason, when the movable ions move as the Hall element is energized or changes in temperature, the potential near the voltage output end on the substrate surface becomes unstable, and a very small hole is output from the Hall element. The voltage signal may be staggered. This is called time-dependent fluctuation or drift, and causes an error in the detection of a magnetic field based on the same voltage. Especially when the Hall element is used as an angle detection sensor, deterioration of the sensor characteristics is unavoidable and serious. .
この点、この実施の形態に係る縦型ホール素子によれば、上記ＬＯＣＯＳ酸化膜ＨＬ１によって素子表面（半導体領域１２等）が覆われることでこれが保護され、上記可動イオンによる影響、すなわち検出精度の低下が抑制されるようになる。しかもこのＬＯＣＯＳ酸化膜ＨＬ１は、周辺回路である回路Ｃ１０において素子分離に用いるＬＯＣＯＳ酸化膜ＣＬ１と共に（同時に）形成することができる。そして、当該ホール素子を形成した後に、例えばその周辺回路の製造工程としてイオン注入処理やプラズマ処理等を基板全面に施したとしても、ＬＯＣＯＳ酸化膜ＨＬ１によって素子表面が保護され、これによる当該ホール素子へのダメージは軽減されるようになる。
In this regard, according to the vertical Hall element according to this embodiment, the element surface (
以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１の実施の形態による前記（１）〜（２４）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。 As described above, according to the vertical Hall element according to this embodiment, in addition to the same effects as the effects (1) to (24) of the previous first embodiment or effects equivalent thereto. Further, the following effects can be obtained.
（３４）素子表面（半導体領域１２等）を覆うかたちでＬＯＣＯＳ酸化膜ＨＬ１が設けられた構造とした。これにより、可動イオンによる影響、すなわち検出精度の低下が好適に抑制されるようになる。さらに、製造過程等における素子表面へのダメージも好適に軽減されるようになる。
(34) The LOCOS oxide film HL1 is provided so as to cover the element surface (
なお、この第５の実施の形態に係る縦型ホール素子では、素子表面のコンタクト領域１３ａ〜１３ｅを除く略全面を覆うかたちでＬＯＣＯＳ酸化膜ＨＬ１を設けるようにしたが、これに限られることなく、少なくとも半導体領域１２がこれに覆われる構造であれば、上記（３４）の効果と同様の効果もしくはそれに準じた効果は得られるようになる。
In the vertical Hall element according to the fifth embodiment, the LOCOS oxide film HL1 is provided so as to cover substantially the entire surface except for the
（第６の実施の形態）
図２３に、この発明に係る縦型ホール素子の第６の実施の形態を示す。
以下、図２３を参照して、先の第１の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造について説明する。なお、図２３（ａ）〜（ｃ）は先の図１（ａ）〜（ｃ）に対応するものである。この図２３においては、同図１に示した要素と同一の要素に各々同一の符号を付して示し、ここではそれら要素についての重複する説明を割愛する。
(Sixth embodiment)
FIG. 23 shows a sixth embodiment of the vertical Hall element according to the present invention.
Hereinafter, with reference to FIG. 23, the structure of the vertical Hall element according to this embodiment will be described focusing on the differences from the first embodiment. FIGS. 23A to 23C correspond to FIGS. 1A to 1C. In FIG. 23, the same elements as those shown in FIG. 1 are denoted by the same reference numerals, and redundant description of these elements is omitted here.
同図２３（ａ）〜（ｃ）に示されるように、この縦型ホール素子は、基本的には、図１に例示した第１の実施の形態の縦型ホール素子と略同様の構造を有しており、その動作態様や製造方法も前述したとおりである。ただし、この実施の形態においては、例えば硼素（ボロン）等からなるＰ型不純物を導入して、素子表面のコンタクト領域１３ａ〜１３ｅを除く略全面を覆うかたちでＰ型の不純物層Ｄ２を形成するようにしている。
As shown in FIGS. 23A to 23C, this vertical Hall element basically has the same structure as that of the vertical Hall element of the first embodiment illustrated in FIG. The operation mode and the manufacturing method thereof are as described above. However, in this embodiment, a P-type impurity layer D2 is formed so as to cover substantially the entire surface except for the
ところで、素子表面の層間絶縁膜内などに含まれる可動イオンの挙動が当該ホール素子の検出精度に影響を及ぼすことは前述したとおりである。この点、この実施の形態に係る縦型ホール素子によれば、例えば上記不純物層Ｄ２と半導体領域１２との間に逆バイアスの電圧を印加した状態に当該素子がおかれることで、その電圧の印加により形成されるｐｎ接合付近の空乏層によって素子表面が保護されることとなる。そうして、上記可動イオンによる影響、すなわち検出精度の低下が抑制されるようになる。
By the way, as described above, the behavior of mobile ions contained in the interlayer insulating film on the element surface influences the detection accuracy of the Hall element. In this regard, according to the vertical Hall element according to this embodiment, for example, when the element is placed in a state where a reverse bias voltage is applied between the impurity layer D2 and the
以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１もしくは第５の実施の形態による前記（１）〜（２４）および（３４）の効果と同様の効果もしくはそれに準じた効果が得られるようになる。 As described above, according to the vertical Hall element according to this embodiment, the same effects as the effects (1) to (24) and (34) according to the first or fifth embodiment. Or the effect according to it comes to be acquired.
（第７の実施の形態）
図２４に、この発明に係る縦型ホール素子の第７の実施の形態を示す。
以下、図２４を参照して、先の第１の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造について説明する。なお、この図２４（ａ）〜（ｃ）は先の図１（ａ）〜（ｃ）に対応するものである。この図２４においては、同図１に示した要素と同一の要素に各々同一の符号を付して示し、ここではそれら要素についての重複する説明を割愛する。
(Seventh embodiment)
FIG. 24 shows a seventh embodiment of the vertical Hall element according to the present invention.
Hereinafter, with reference to FIG. 24, the structure of the vertical Hall element according to this embodiment will be described focusing on the differences from the first embodiment. 24A to 24C correspond to FIGS. 1A to 1C. In FIG. 24, the same elements as those shown in FIG. 1 are denoted by the same reference numerals, and redundant description of these elements is omitted here.
同図２４（ａ）〜（ｃ）に示されるように、この縦型ホール素子は、基本的には、図１に例示した第１の実施の形態の縦型ホール素子と略同様の構造を有しており、その動作態様や製造方法も前述したとおりである。ただし、この実施の形態においては、基板上に例えばＰＳＧや酸化シリコン等からなる絶縁膜１５を介して、例えばアルミニウムや多結晶シリコン等からなる平板状の電極材ＧＰが、磁気検出部ＨＰを含めた素子表面を覆うかたちで設けられている。また、上記電極材ＧＰは、上記拡散層１４、１４ａ、１４ｂと共に、適宜の配線を介して所定の電位（例えばグランド（ＧＮＤ）電位）に固定されている。
As shown in FIGS. 24A to 24C, this vertical Hall element basically has the same structure as the vertical Hall element of the first embodiment illustrated in FIG. The operation mode and the manufacturing method thereof are as described above. However, in this embodiment, a plate-like electrode material GP made of, for example, aluminum or polycrystalline silicon is included on the substrate via the insulating
ところで、素子表面の層間絶縁膜（例えば絶縁膜１５）内などに含まれる可動イオンの挙動が当該ホール素子の検出精度に影響を及ぼすことは前述した。この点、この実施の形態に係る縦型ホール素子では、上記電極材ＧＰを設けてこれを、上記拡散層１４、１４ａ、１４ｂと共に所定の電位に固定するようにしており、素子表面の電位が固定され、その周囲も安定した電位環境におかれることとなる。これにより、上記可動イオンの動きが抑制されるとともに、この可動イオンに起因する経時変動等が小さくなり、ひいては磁気検出素子としての検出精度が高く維持されるようになる。さらに、上記電極材ＧＰは、素子上方からのノイズに対するシールドとしても機能するため、当該ホール素子のノイズ耐性が高められることにもなる。 By the way, as described above, the behavior of mobile ions contained in an interlayer insulating film (for example, the insulating film 15) on the surface of the element affects the detection accuracy of the Hall element. In this regard, in the vertical Hall element according to this embodiment, the electrode material GP is provided and fixed to a predetermined potential together with the diffusion layers 14, 14a, and 14b. It is fixed and its surroundings are also in a stable potential environment. As a result, the movement of the movable ions is suppressed, and the variation with time due to the movable ions is reduced, so that the detection accuracy as the magnetic detection element is maintained high. Furthermore, since the electrode material GP also functions as a shield against noise from above the element, the noise resistance of the Hall element is also increased.
以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１の実施の形態による前記（１）〜（２４）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。 As described above, according to the vertical Hall element according to this embodiment, in addition to the same effects as the effects (1) to (24) of the previous first embodiment or effects equivalent thereto. Further, the following effects can be obtained.
（３５）所定の電位（ここではグランド電位）に固定された電極材ＧＰを素子表面を覆うかたちで設けるようにした。これにより、磁気検出素子としての検出精度が高く維持されるとともに、素子のノイズ耐性についてもこれが大きく高められることになる。 (35) The electrode material GP fixed at a predetermined potential (here, the ground potential) is provided so as to cover the element surface. As a result, the detection accuracy as the magnetic detection element is maintained high, and the noise resistance of the element is greatly increased.
なお、この第７の実施の形態に係る縦型ホール素子では、電極材ＧＰをグランド電位に固定するようにしたが、これに限られることなく、例えば電源電位にこれを固定することもできる。 In the vertical Hall element according to the seventh embodiment, the electrode material GP is fixed to the ground potential. However, the present invention is not limited to this, and for example, it can be fixed to the power supply potential.
また、この第７の実施の形態においては、電位の固定をより強固なものとするために上記拡散層１４、１４ａ、１４ｂについてもこれを所定の電位に固定することとしたが、これも必須の構成ではなく、電極材ＧＰさえ所定の電位に固定されれば、上記（３５）の効果と同様の効果もしくはそれに準じた効果は得られるようになる。 In the seventh embodiment, the diffusion layers 14, 14a and 14b are also fixed at a predetermined potential in order to make the potential fixation stronger. This is also essential. If only the electrode material GP is fixed to a predetermined potential instead of the above configuration, an effect similar to the effect of the above (35) or an effect equivalent thereto can be obtained.
また、この第７の実施の形態においては、素子表面を覆うかたちで電極材ＧＰを設けてこれを所定の電位に固定するようにしたが、この電極材ＧＰを素子表面の一部分乃至複数の部分に設け、これに電圧を印加して磁気検出部ＨＰの抵抗分布を可変とするようにしてもよい。こうした構成では、電極材ＧＰを適宜の位置に配置することで、所望とする部分の抵抗分布が可変とされ、素子内部の電位分布を変化せしめてオフセット電圧の原因となるアンバランス（不平衡）の調整、平衡化を図ることが可能になる。すなわち、簡素な回路構成で、もしくは補正回路によらずに、オフセット電圧の調整、並びにその低減が可能になるとともに、オフセット電圧を演算補正する補正回路等を備える構成にあってはその回路規模の縮小化が図られるようになる。 In the seventh embodiment, the electrode material GP is provided so as to cover the surface of the element and is fixed at a predetermined potential. However, the electrode material GP is fixed to a part or a plurality of portions of the element surface. The resistance distribution of the magnetic detection unit HP may be made variable by applying a voltage thereto. In such a configuration, by arranging the electrode material GP at an appropriate position, the resistance distribution of a desired portion can be made variable, and the potential distribution inside the element is changed to cause an offset voltage (unbalance). Can be adjusted and balanced. That is, the offset voltage can be adjusted and reduced without using a simple circuit configuration or a correction circuit, and the circuit scale of the configuration including a correction circuit for calculating and correcting the offset voltage can be reduced. Reduction will be achieved.
（第８の実施の形態）
図２５に、この発明に係る縦型ホール素子の第８の実施の形態を示す。
以下、図２５を参照して、この実施の形態に係る縦型ホール素子の構造、より正確にはこの縦型ホール素子による磁気センサの構成について説明する。なお、この図２５の平面図においては、図１に示した要素と同一の要素に各々同一の符号を付して示し、ここではそれら要素についての重複する説明を割愛する。
(Eighth embodiment)
FIG. 25 shows an eighth embodiment of a vertical Hall element according to the present invention.
Hereinafter, with reference to FIG. 25, the structure of the vertical Hall element according to this embodiment, more precisely, the configuration of the magnetic sensor using this vertical Hall element will be described. In the plan view of FIG. 25, the same elements as those shown in FIG. 1 are denoted by the same reference numerals, and redundant description of these elements is omitted here.
同図２５に示すように、この実施の形態においては、電気的に直列に接続されるｎ（２以上の整数）個の縦型ホール素子１０１〜１０ｎが１チップに集積化されて磁気センサを構成している。なお、これら縦型ホール素子１０１〜１０ｎは、いずれも先の図１に例示した構造を有している。
As shown in FIG. 25, in this embodiment, n (an integer greater than or equal to 2)
詳しくは、縦型ホール素子１０１の端子Ｇ１、Ｇ２が、これと隣接する縦型ホール素子１０２の端子Ｓと適宜の配線を介して電気的に接続され、さらにこの縦型ホール素子１０２の端子Ｇ１、Ｇ２が、また隣接する縦型ホール素子（図示略）の端子Ｓと適宜の配線を介して電気的に接続され、という具合に縦型ホール素子１０ｎまで接続されている。そして、両端に位置する縦型ホール素子の各端子が、すなわち縦型ホール素子１０１の端子Ｓ、並びに縦型ホール素子１０ｎの端子Ｇ１、Ｇ２が、それぞれ端子Ｓ０およびＧ０と電気的に接続されている。すなわち、当該磁気センサにおいては、これら端子Ｓ０およびＧ０を通じて各ホール素子へ駆動電流が供給されることになる。
Specifically, the terminals G1 and G2 of the
このように複数のホール素子を直列に接続することで、センサ全体としての出力電圧（ホール電圧信号）が大きくなり、当該磁気センサとしての磁気検出感度（いわゆる積感度）が大きく高められるようになる。 By connecting a plurality of Hall elements in series in this way, the output voltage (Hall voltage signal) of the entire sensor is increased, and the magnetic detection sensitivity (so-called product sensitivity) of the magnetic sensor is greatly increased. .
以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１の実施の形態による前記（１）〜（２４）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。 As described above, according to the vertical Hall element according to this embodiment, in addition to the same effects as the effects (1) to (24) of the previous first embodiment or effects equivalent thereto. Further, the following effects can be obtained.
（３６）電気的に直列に接続されるｎ（２以上の整数）個の縦型ホール素子１０１〜１０ｎを１チップに集積化して磁気センサを構成させるようにした。これにより、センサ全体としての出力電圧（ホール電圧信号）が大きくなり、当該磁気センサとしての磁気検出感度（いわゆる積感度）が大きく高められるようになる。
(36) The magnetic sensor is configured by integrating n (an integer of 2 or more)
（第９の実施の形態）
図２６に、この発明に係る縦型ホール素子の第９の実施の形態を示す。
以下、図２６を参照して、この実施の形態に係る縦型ホール素子の構造、より正確にはこの縦型ホール素子による磁気センサの構成について説明する。なお、この図２６の平面図においては、図１に示した要素と同一の要素に各々同一の符号を付して示し、ここではそれら要素についての重複する説明を割愛する。
(Ninth embodiment)
FIG. 26 shows a ninth embodiment of the vertical Hall element according to the present invention.
Hereinafter, with reference to FIG. 26, the structure of the vertical Hall element according to this embodiment, more precisely, the configuration of the magnetic sensor using this vertical Hall element will be described. In the plan view of FIG. 26, the same elements as those shown in FIG. 1 are denoted by the same reference numerals, and redundant description of these elements is omitted here.
同図２６に示すように、この実施の形態においては、電気的に並列に接続されるｎ（２以上の整数）個の縦型ホール素子１０１〜１０ｎが１チップに集積化されて磁気センサを構成している。なお、これら縦型ホール素子１０１〜１０ｎは、いずれも先の図１に例示した構造を有している。
As shown in FIG. 26, in this embodiment, n (an integer of 2 or more)
詳しくは、縦型ホール素子１０１およびこれと隣接する縦型ホール素子１０２が端子Ｓ、端子Ｇ１、Ｇ２にて適宜の配線を介して電気的に接続され、また縦型ホール素子１０２および隣接する縦型ホール素子（図示略）が端子Ｓ、端子Ｇ１、Ｇ２にて適宜の配線を介して電気的に接続され、という具合に縦型ホール素子１０ｎまで接続されている。そうして縦型ホール素子１０１〜１０ｎの端子Ｓおよび端子Ｇ１、Ｇ２は、それぞれ端子Ｓ０およびＧ０にまとめられる。すなわち、当該磁気センサにおいては、これら端子Ｓ０およびＧ０を通じて各ホール素子へ駆動電流が供給されることになる。
Specifically, the
ところで、ホール素子を大量生産したり、あるいは同一基板上にこうしたホール素子を多数形成したりすると、これらの製造条件等のばらつきに起因して、これら素子間で、出力電圧（ホール電圧）やオフセット電圧（不平衡電圧）にばらつきが生じるようになる。この点、この実施の形態においては、複数のホール素子を並列に接続して磁気センサを形成しているため、センサ全体としての出力電圧（ホール電圧信号）、さらにはオフセット電圧（不平衡電圧）が平均化され、当該磁気センサとしての磁気検出精度が高く維持されるようになる。 By the way, if a large number of Hall elements are produced or many such Hall elements are formed on the same substrate, output voltage (Hall voltage) and offset between these elements due to variations in manufacturing conditions. Variations occur in the voltage (unbalanced voltage). In this respect, in this embodiment, since a magnetic sensor is formed by connecting a plurality of Hall elements in parallel, an output voltage (Hall voltage signal) as a whole sensor, and further an offset voltage (unbalanced voltage). Are averaged, and the magnetic detection accuracy as the magnetic sensor is maintained high.
以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１の実施の形態による前記（１）〜（２４）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。 As described above, according to the vertical Hall element according to this embodiment, in addition to the same effects as the effects (1) to (24) of the previous first embodiment or effects equivalent thereto. Further, the following effects can be obtained.
（３７）電気的に並列に接続されるｎ（２以上の整数）個の縦型ホール素子１０１〜１０ｎを１チップに集積化して磁気センサを構成させるようにした。これにより、センサ全体としての出力電圧（ホール電圧信号）、さらにはオフセット電圧（不平衡電圧）が平均化され、当該磁気センサとしての磁気検出精度が高く維持されるようになる。
(37) The magnetic sensor is configured by integrating n (an integer of 2 or more)
（第１０の実施の形態）
図２７および図２８に、この発明に係る縦型ホール素子の第１０の実施の形態を示す。
はじめに、図２７を参照して、この実施の形態に係る縦型ホール素子の構造、より正確にはこの縦型ホール素子による磁気センサの構成について説明する。なお、この図２７の平面図においては、図１に示した要素と同一の要素に各々同一の符号を付して示し、ここではそれら要素についての重複する説明を割愛する。
(Tenth embodiment)
27 and 28 show a tenth embodiment of a vertical Hall element according to the present invention.
First, with reference to FIG. 27, the structure of the vertical Hall element according to this embodiment, more precisely, the configuration of the magnetic sensor using this vertical Hall element will be described. In the plan view of FIG. 27, the same elements as those shown in FIG. 1 are denoted by the same reference numerals, and redundant description of these elements is omitted here.
同図２７に示すように、この実施の形態においては、互いに直交する２軸方向から印加される磁界（例えば図２７中に矢印ＢｘおよびＢｙで示される磁界）を検出する態様で配設された縦型ホール素子、すなわち互いに直交するかたちで配設された２つの縦型ホール素子１０が１チップに集積化されて磁気センサを構成している。なお、これら縦型ホール素子１０は、いずれも先の図１に例示した構造を有している。
As shown in FIG. 27, in this embodiment, the magnetic field applied from two mutually perpendicular directions (for example, magnetic fields indicated by arrows Bx and By in FIG. 27) is arranged in a manner to detect. A vertical Hall element, that is, two
図２８は、上記互いに直交するかたちで配設された２つの縦型ホール素子１０からそれぞれ出力されるホール電圧信号の出力波形ＶｘおよびＶｙを示すグラフである。なお、横軸の角度は、これらホール素子へ印加される磁界の角度を示している。
FIG. 28 is a graph showing output waveforms Vx and Vy of Hall voltage signals respectively output from the two
この図２８のグラフからも分かるように、こうしたホール電圧信号により、より正確には例えば周辺回路にあるいは別に設けられた信号処理回路等を通じてこれらホール電圧信号に対して適宜の信号処理（演算処理）を施すことにより、１つの平面上の全ての方向からの磁界の検出、すなわち３６０°の広角度な磁界の検出が可能となる。 As can be seen from the graph of FIG. 28, the Hall voltage signal can be used to perform appropriate signal processing (arithmetic processing) on these Hall voltage signals, more accurately through, for example, a peripheral circuit or a signal processing circuit provided separately. By performing the above, it is possible to detect a magnetic field from all directions on one plane, that is, to detect a magnetic field having a wide angle of 360 °.
なお、こうして１チップに集積化される２つの縦型ホール素子は、その製造工程における各種条件のばらつき等によりそれら素子のペア性が悪化することが懸念されるため、互いの間隔をできるだけ近づけて、例えば「１００μｍ」以内に配置させることが望ましい。こうした配置にすることで、製造工程等に起因する両者間のばらつきが抑制され、より良好なペア性が得られるようになる。また、温度環境をはじめとする使用時の条件についてもそれら両者間でのばらつきが抑制されることとなり、この意味でも良好なペア性が得られることとなる。 Note that the two vertical Hall elements integrated on one chip in this way are likely to deteriorate the pairing properties of the elements due to variations in various conditions in the manufacturing process. For example, it is desirable to arrange within “100 μm”. By adopting such an arrangement, variations between the two due to the manufacturing process and the like are suppressed, and better pairing can be obtained. In addition, variations in use conditions including temperature environment are suppressed, and in this sense, good pairing can be obtained.
以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１の実施の形態による前記（１）〜（２４）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。 As described above, according to the vertical Hall element according to this embodiment, in addition to the same effects as the effects (1) to (24) of the previous first embodiment or effects equivalent thereto. Further, the following effects can be obtained.
（３８）互いに直交する２軸方向から印加される磁界を検出する態様で２つの縦型ホール素子１０を１チップに集積化して磁気センサを構成させるようにした。これにより、３６０°の広角度な磁界の検出を可能とする高性能な磁気センサなども実現することができるようになる。
(38) Two
なお、上記第１０の実施の形態においては、互いに直交する２軸方向から印加される磁界を検出する態様で２つの縦型ホール素子１０を１チップに集積化して磁気センサを構成させるようにしたが、この構造に限られることない。要は、異なる角度から印加される磁界を検出する態様で２つの素子を１チップに集積化して磁気センサを構成させることで足り、すなわち例えば互いに鋭角の角度に交わる態様で配置された２つの縦型ホール素子によっても、上記（３８）の効果に準じた効果は得ることができる。
In the tenth embodiment, two
（第１１の実施の形態）
図２９に、この発明に係る縦型ホール素子の第１１の実施の形態を示す。
以下、同図２９を参照して、この実施の形態に係る縦型ホール素子の構造、より正確にはこの縦型ホール素子による磁気センサの構成について説明する。なお、この図２９の平面図においては、先の図１および図４２に示した要素と同一の要素に各々同一の符号を付して示し、ここではそれら要素についての重複する説明を割愛する。
(Eleventh embodiment)
FIG. 29 shows an eleventh embodiment of a vertical Hall element according to the present invention.
Hereinafter, with reference to FIG. 29, the structure of the vertical Hall element according to this embodiment, more precisely, the configuration of the magnetic sensor using this vertical Hall element will be described. In the plan view of FIG. 29, the same elements as those shown in FIGS. 1 and 42 are denoted by the same reference numerals, and redundant description of these elements is omitted here.
同図２９に示すように、この実施の形態においては、基板表面（チップ面）に垂直な磁界成分を検出する横型ホール素子２０と共々、直交配置された２つの縦型ホール素子１０が１チップに集積化されて、互いに直交する３軸方向からの磁界（例えば図２９中に矢印ＢｘおよびＢｙおよびＢｚで示される磁界）を検出する３次元磁気センサを構成している。なお、上記縦型ホール素子１０は、いずれも先の図１に例示した構造を有している。また、横型ホール素子２０も、基本的には、先の図４２に例示した構造を有している。ただしここでは、半導体領域２２が、エピタキシャル膜ではなく拡散層（ウェル）として形成されている。
As shown in FIG. 29, in this embodiment, two
こうした構成の磁気センサにおいては、例えば周辺回路にあるいは別に設けられた信号処理回路等により上記各ホール素子から出力されるホール電圧信号に対して適宜の信号処理（演算処理）を施すことで、１つの平面上の全ての方向（２次元方向）に加え、さらにこれに直交する軸方向からの磁界（矢印Ｂｚ）の検出も可能となる。すなわち、いわゆる３次元の磁界検出が実現されることとなる。 In the magnetic sensor having such a configuration, for example, by performing appropriate signal processing (arithmetic processing) on the Hall voltage signal output from each Hall element by a signal processing circuit or the like provided in a peripheral circuit or separately, 1 In addition to all directions (two-dimensional directions) on one plane, it is also possible to detect a magnetic field (arrow Bz) from an axial direction orthogonal to this. That is, so-called three-dimensional magnetic field detection is realized.
以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１の実施の形態による前記（１）〜（２４）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。 As described above, according to the vertical Hall element according to this embodiment, in addition to the same effects as the effects (1) to (24) of the previous first embodiment or effects equivalent thereto. Further, the following effects can be obtained.
（３９）基板表面（チップ面）に垂直な磁界成分を検出する横型ホール素子２０と共々、直交配置された２つの縦型ホール素子１０を１チップに集積化して、互いに直交する３軸方向からの磁界を検出する３次元磁気センサを構成させるようにした。これにより、３次元の磁界検出が可能となる。
(39) Two
なお、上記横型ホール素子は、基板表面（チップ面）に垂直な磁界成分を検出するものであればよく、先の図４２に例示した構造の横型ホール素子２０に限らず、適宜の横型ホール素子を採用することができる。
The horizontal Hall element only needs to detect a magnetic field component perpendicular to the substrate surface (chip surface), and is not limited to the
（第１２の実施の形態）
図３０および図３１に、この発明に係る縦型ホール素子の第１２の実施の形態を示す。
以下、図３０および図３１を参照して、先の第１０の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造、より正確にはこの縦型ホール素子による磁気センサの構成について説明する。なお、これら図３０および図３１の平面図においては、先の図１に示した要素と同一の要素に各々同一の符号を付して示し、ここではそれら要素についての重複する説明を割愛する。
(Twelfth embodiment)
30 and 31 show a twelfth embodiment of a vertical Hall element according to the present invention.
Hereinafter, with reference to FIGS. 30 and 31, focusing on the differences from the previous tenth embodiment, the structure of the vertical Hall element according to this embodiment, more precisely, this vertical Hall element. The configuration of the magnetic sensor will be described. In the plan views of FIGS. 30 and 31, the same elements as those shown in FIG. 1 are denoted by the same reference numerals, and redundant description of these elements is omitted here.
同図３０に示すように、この実施の形態においても、互いに直交する２軸方向から印加される磁界を検出する態様で配設された縦型ホール素子、すなわち互いに直交するかたちで配設された２つの縦型ホール素子１０（いずれも図１に例示した構造を有する縦型ホール素子）が１チップに集積化されて磁気センサを構成している。ただし、ここではそれら２つの縦型ホール素子１０を、それぞれ同一方向に対向するかたちで配設された別の縦型ホール素子１０ａ（これらも図１に例示した構造を有する縦型ホール素子）とペア（対）をなすものとしている。こうした構成とすることで、互いに対向配置されてペアをなす２つの縦型ホール素子の出力電圧（ホール電圧）を平均化したり、それら縦型ホール素子の出力を切り替えたりするなどして、磁気センサとしての検出精度を高めることができるようになる。
As shown in FIG. 30, also in this embodiment, the vertical Hall elements are arranged in such a manner that magnetic fields applied from two mutually perpendicular directions are detected, that is, arranged in a form orthogonal to each other. Two vertical Hall elements 10 (both vertical Hall elements having the structure illustrated in FIG. 1) are integrated on one chip to constitute a magnetic sensor. However, here, the two
また、図３１に示すように、縦型ホール素子１０およびこれとペアする縦型ホール素子１０ａの双方を、チップとして切り出された基板の側面に対して４５°傾けて配設することで、素子外部から印加される種々の機械的な応力の影響は受けにくくなる。すなわち、それら各ホール素子のオフセット電圧が好適に低減され、磁気センサとしての検出精度がさらに高められることとなる。
In addition, as shown in FIG. 31, both the
以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１もしくは第１０の実施の形態による前記（１）〜（２４）および（３８）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。 As described above, according to the vertical Hall element according to this embodiment, the same effects as the effects (1) to (24) and (38) according to the first or tenth embodiment. Or, in addition to the effects equivalent to the above, the following effects can be obtained.
（４０）互いに直交するかたちで１チップに集積化されて磁気センサを構成する２つの縦型ホール素子１０を、それぞれ同一方向に対向するかたちで配設された別の縦型ホール素子１０ａとペアをなすものとした。これにより、磁気センサとしての検出精度を高めることができるようになる。
(40) A pair of two
（４１）また、それら２つの縦型ホール素子１０が各々形成するペアの双方を、チップとして切り出された基板の側面に対して４５°傾けられて配置されるものとすることで、磁気センサとしての検出精度がさらに高められることとなる。
(41) Further, both of the pairs formed by the two
（第１３の実施の形態）
図３２に、この発明に係る縦型ホール素子の第１３の実施の形態を示す。
以下、同図３２を参照して、この実施の形態に係る縦型ホール素子の構造、より正確にはこの縦型ホール素子による磁気センサの構成について説明する。なお、この図３２の平面図においては、先の図１に示した要素と同一の要素に各々同一の符号を付して示し、ここではそれら要素についての重複する説明を割愛する。
(Thirteenth embodiment)
FIG. 32 shows a thirteenth embodiment of a vertical Hall element according to the present invention.
Hereinafter, with reference to FIG. 32, the structure of the vertical Hall element according to this embodiment, more precisely, the configuration of the magnetic sensor using this vertical Hall element will be described. In the plan view of FIG. 32, the same elements as those shown in FIG. 1 are denoted by the same reference numerals, and redundant description of these elements is omitted here.
同図３２に示すように、この実施の形態においても、互いに直交する２軸方向から印加される磁界を検出する態様で配設された縦型ホール素子、すなわち互いに直交するかたちで配設された２つの縦型ホール素子１０（いずれも図１に例示した構造を有する縦型ホール素子）が１チップ（同一の基板）に集積化されて磁気センサを構成している。ただしここでは、それら２つの縦型ホール素子１０を、半導体基板（ここではシリコン基板）の原子配列を等しくする結晶方位に、すなわち結晶方位（００１）（または（００−１））および結晶方位（０１０）（または（０−１０））にそれぞれ配することとしている。
As shown in FIG. 32, also in this embodiment, the vertical Hall elements are arranged in such a manner as to detect magnetic fields applied from two orthogonal directions perpendicular to each other, that is, arranged in a form perpendicular to each other. Two vertical Hall elements 10 (both vertical Hall elements having the structure illustrated in FIG. 1) are integrated on one chip (the same substrate) to constitute a magnetic sensor. However, here, these two
通常、ホール素子の出力電圧（ホール電圧）は、磁気検出部ＨＰのキャリア移動度に比例する。そして、このキャリア移動度は、結晶構造（より詳しくは原子配列）に依存する傾向にある。また、素子外部から印加される種々の機械的な応力に伴うピエゾ抵抗効果の影響も、同じく結晶構造に依存する傾向にある。このため、複数のホール素子を１チップ（同一の基板）に集積化する場合には、その基板のいずれの結晶方位（面方位）にそれらホール素子を配置するかが重要となる。この点、この実施の形態に係る縦型ホール素子のように、上記縦型ホール素子１０を半導体基板の原子配列を等しくする結晶方位に配することとすれば、これら縦型ホール素子１０について良好なペア性が得られることとなる。すなわち、これら縦型ホール素子１０に発生するホール電圧（出力電圧）や、ピエゾ抵抗効果に起因した応力の印加に伴う抵抗変化などについても、これらホール素子間でのばらつきが抑制され、ひいては磁気センサとしての高い検出精度が得られるようになる。
Usually, the output voltage (Hall voltage) of the Hall element is proportional to the carrier mobility of the magnetic detection unit HP. This carrier mobility tends to depend on the crystal structure (more specifically, the atomic arrangement). Also, the influence of the piezoresistive effect accompanying various mechanical stresses applied from the outside of the element also tends to depend on the crystal structure. For this reason, when a plurality of Hall elements are integrated on one chip (the same substrate), it is important to arrange the Hall elements in which crystal orientation (plane orientation) of the substrate. In this regard, like the vertical Hall element according to this embodiment, if the
以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１もしくは第１０の実施の形態による前記（１）〜（２４）および（３８）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。 As described above, according to the vertical Hall element according to this embodiment, the same effects as the effects (1) to (24) and (38) according to the first or tenth embodiment. Or, in addition to the effects equivalent to the above, the following effects can be obtained.
（４２）１チップ（同一の基板）に集積化された２つの縦型ホール素子１０を、その基板の原子配列を等しくする結晶方位に配するようにした。これにより、磁気センサとしての高い検出精度が得られるようになる。
(42) Two
なお、シリコン基板においてその原子配列を等しくする結晶方位は、図３２に例示したものに限られない。周知のように、単結晶シリコンはタイヤモンド構造（四面体構造）の材料であるため、結晶方位（００１）、（００−１）、（０１０）、（０−１０）に同様の原子配列をもつ。すなわち、例えば図３３に示すように、
・上記２つの縦型ホール素子１０を、結晶方位（０１１）または（０−１−１）、結晶方位（０−１１）または（０１−１）にそれぞれ配した構造、
あるいは図３４に示すように、
・上記２つの縦型ホール素子１０を、結晶方位（１−１１）または（−１１−１）、結晶方位（１１−１）または（−１−１１）にそれぞれ配した構造、
あるいは図３５（ａ）に示すように、
・上記２つの縦型ホール素子１０を、結晶方位（１−１０）または（−１１０）、結晶方位（１０−１）または（−１０１）にそれぞれ配した構造、
あるいは図３５（ｂ）に示すように、
・上記２つの縦型ホール素子１０を、結晶方位（１０−１）または（−１０１）、結晶方位（０−１１）または（０１−１）にそれぞれ配した構造、
あるいは図３５（ｃ）に示すように、
・上記２つの縦型ホール素子１０を、結晶方位（０−１１）または（０１−１）、結晶方位（１−１０）または（−１１０）にそれぞれ配した構造、
等々の構造としても、上記（４２）の効果と同様の効果もしくはそれに準じた効果は得られるようになる。
Note that the crystal orientation for equalizing the atomic arrangement in the silicon substrate is not limited to that illustrated in FIG. As is well known, since single crystal silicon is a material having a tiremond structure (tetrahedral structure), a similar atomic arrangement is provided in crystal orientations (001), (00-1), (010), and (0-10). Have. That is, for example, as shown in FIG.
A structure in which the two
Or as shown in FIG.
A structure in which the two
Or as shown in FIG.
A structure in which the two
Or as shown in FIG.
A structure in which the two
Or as shown in FIG.
A structure in which the two
Even with such a structure, the same effect as the effect (42) or an effect equivalent thereto can be obtained.
さらに、縦型ホール素子の数は２つに限られることなく任意である。例えば３つの縦型ホール素子を１チップに集積化する場合には、図３６に例示するように、
・それら３つの縦型ホール素子１０を、結晶方位（１−１０）または（−１１０）、結晶方位（０−１１）または（０１−１）、結晶方位（１０−１）または（−１０１）にそれぞれ配した構造、
などとすることで、上記（４２）の効果と同様の効果もしくはそれに準じた効果は得られるようになる。
Furthermore, the number of vertical Hall elements is not limited to two and is arbitrary. For example, when three vertical Hall elements are integrated on one chip, as illustrated in FIG.
The three
Thus, the same effect as the effect (42) or an effect equivalent thereto can be obtained.
また、シリコン基板以外の基板を用いる場合も、１チップに集積化される複数の素子をその基板の原子配列を等しくする結晶方位に配することで、上記（４２）の効果と同様の効果もしくはそれに準じた効果は得られるようになる。 Even when a substrate other than a silicon substrate is used, by arranging a plurality of elements integrated on one chip in a crystal orientation that makes the atomic arrangement of the substrate equal, the same effect as the effect of (42) above or An effect equivalent to that will be obtained.
（第１４の実施の形態）
図３７に、この発明に係る縦型ホール素子の第１４の実施の形態を示す。
以下、同図３７を参照して、上記第１３の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造、より正確にはこの縦型ホール素子による磁気センサの構成について説明する。なお、図３７の平面図は、先の図３２に対応するものである。この図３７においては、図１に示した要素と同一の要素に各々同一の符号を付して示し、ここではそれら要素についての重複する説明を割愛する。
(Fourteenth embodiment)
FIG. 37 shows a fourteenth embodiment of a vertical Hall element according to the present invention.
In the following, with reference to FIG. 37, focusing on the differences from the thirteenth embodiment, the structure of the vertical Hall element according to this embodiment, more precisely, the magnetic sensor using this vertical Hall element. The configuration of will be described. Note that the plan view of FIG. 37 corresponds to FIG. In FIG. 37, the same elements as those shown in FIG. 1 are denoted by the same reference numerals, and redundant description of these elements is omitted here.
同図３７に示すように、この実施の形態においても、互いに直交する２軸方向から印加される磁界を検出する態様で配設された縦型ホール素子、すなわち互いに直交するかたちで配設された２つの縦型ホール素子１０（いずれも図１に例示した構造を有する縦型ホール素子）が１チップ（同一の基板）に集積化されて磁気センサを構成している。そして、それら２つの縦型ホール素子１０は、互いに隣り合うかたちで近接して形成されるとともに、半導体基板の原子配列を等しくする結晶方位にそれぞれ配されている。ただしここでは、それら２つの縦型ホール素子１０の周囲を囲繞する態様で、トレンチアイソレーションが、すなわち絶縁膜ＩＬの埋設されたトレンチＴＮが設けられた構造としている。これにより、素子外部から印加される種々の機械的な応力の影響が緩和され、より良好なペア性が得られるようになる。なお、上記トレンチＴＮとしては、シャロートレンチ（ＳＴＩ）等を用いるようにしてもよい。
As shown in FIG. 37, also in this embodiment, the vertical Hall elements are arranged in such a manner as to detect magnetic fields applied from two orthogonal directions perpendicular to each other, that is, arranged in a form orthogonal to each other. Two vertical Hall elements 10 (both vertical Hall elements having the structure illustrated in FIG. 1) are integrated on one chip (the same substrate) to constitute a magnetic sensor. The two
以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１もしくは第１０もしくは第１３の実施の形態による前記（１）〜（２４）および（３８）および（４２）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。 As described above, according to the vertical Hall element according to this embodiment, the above (1) to (24), (38) and (42) according to the first, tenth or thirteenth embodiment. In addition to the same effect as or a similar effect, the following effects can be obtained.
（４３）２つの縦型ホール素子１０が互いに近接して１チップに集積化され、且つ、これら縦型ホール素子１０の周囲を囲繞する態様でトレンチアイソレーションが設けられた構造とした。これにより、前述した素子外部から印加される種々の機械的な応力の影響が緩和され、より良好なペア性が得られるようになる。
(43) Two
なおここでは、先の図３２に例示した縦型ホール素子に対してトレンチアイソレーションを適用した例を示したが、これに限られることなく、互いに近接して１チップに集積化される複数の素子であれば、こうしたトレンチアイソレーションを適用することで、上記（４３）の効果と同様の効果もしくはそれに準じた効果は得られるようになる。すなわち、例えば図３８に示すように、先の図３３に例示した縦型ホール素子に対して適用するようにしてもよい。また、素子の数も２つに限られることなく任意であり、例えば図３６に例示した３つの縦型ホール素子に対しても適用可能である。 Here, an example is shown in which trench isolation is applied to the vertical Hall element illustrated in FIG. 32. However, the present invention is not limited to this, and a plurality of chips integrated in one chip in close proximity to each other are shown. In the case of an element, by applying such trench isolation, an effect similar to or equivalent to the effect of (43) can be obtained. That is, for example, as shown in FIG. 38, the present invention may be applied to the vertical Hall element exemplified in FIG. Further, the number of elements is not limited to two, and is arbitrary, and can be applied to, for example, the three vertical Hall elements illustrated in FIG.
（他の実施の形態）
なお、上記各実施の形態は、以下の態様をもって実施することもできる。
・上記第８〜第１４の実施の形態においては、第１の実施の形態の縦型ホール素子を用いて磁気センサを形成するようにしたが、これに限られることなく、例えば第２〜第７の実施の形態の縦型ホール素子のいずれかを用いて、あるいはこれらを組み合わせて同様の磁気センサを実現するようにしてもよい。
(Other embodiments)
In addition, each said embodiment can also be implemented with the following aspects.
In the eighth to fourteenth embodiments, the magnetic sensor is formed using the vertical Hall element of the first embodiment. However, the present invention is not limited to this. A similar magnetic sensor may be realized by using any one of the vertical Hall elements according to the seventh embodiment or by combining them.
・上記各実施の形態においては、当該ホール素子から出力されるホール電圧信号に対して所定の信号処理を行う信号処理回路等と共々当該ホール素子を１チップに集積化して、所定の方向から印加される磁界を検出する磁気センサを構成させるようにした。しかしこれは必須の構成ではなく、例えば信号処理回路等を別のチップとして設けることもできる。 In each of the above embodiments, the Hall element is integrated on one chip together with a signal processing circuit that performs predetermined signal processing on the Hall voltage signal output from the Hall element, and is applied from a predetermined direction. A magnetic sensor for detecting a magnetic field generated is configured. However, this is not an essential configuration, and for example, a signal processing circuit or the like can be provided as a separate chip.
・上記各実施の形態においては、１対の電圧出力対を備える縦型ホール素子を想定したが、これに限られることなく、２対以上の電圧出力対を備える縦型ホール素子に対してもこの発明は同様に適用することができる。例えば図３９に示すように、第１の実施の形態に係る縦型ホール素子において、電流供給端に相当するコンタクト領域１３ｂおよび１３ｃに対し、電圧出力対に相当するコンタクト領域（Ｎ+拡散層）１３ｆおよび１３ｇ、並びにコンタクト領域（Ｎ+拡散層）１３ｈおよび１３ｉを各々設けた構造としてもよい。なお、こうした構造では、電圧出力用の端子Ｖ１１およびＶ１２、並びに端子Ｖ２１およびＶ２２に各々出力される電圧信号（Ｖout）の特性が、先の図１に例示した縦型ホール素子の端子Ｖ１およびＶ２に出力される電圧信号とは逆（極性が逆）の特性になる。
In each of the above embodiments, a vertical Hall element having one voltage output pair is assumed. However, the present invention is not limited to this, and the vertical Hall element having two or more voltage output pairs is also applicable. The present invention can be similarly applied. For example, as shown in FIG. 39, in the vertical Hall element according to the first embodiment, a contact region (N + diffusion layer) corresponding to a voltage output pair with respect to contact
・また、電流供給対の数についてもこれは２対に限られることなく任意である。例えば１対の電流供給対からなる縦型ホール素子に対してもこの発明は同様に適用することができる。例えば図４０に示すように、第１の実施の形態に係る縦型ホール素子について、領域１２ｃ、すなわち端子Ｇ２側のコンタクト領域１３ｃ等を割愛した構造としても、この発明は同様に適用することができる。すなわち、この縦型ホール素子の電流供給対は、一端が電圧出力対に挟まれ、他端が電圧出力対を境にして一方側のみに配されることとなる。こうした構造によれば、先の図１に例示した縦型ホール素子と比較して約「１／３」の面積が縮小されることになり、大幅な小型化が図られるようになる。なお、こうしたホール素子の動作態様も、基本的には、図１に例示した先の縦型ホール素子と同様である。
Further, the number of current supply pairs is not limited to two pairs, but is arbitrary. For example, the present invention can be similarly applied to a vertical Hall element including a pair of current supply pairs. For example, as shown in FIG. 40, the present invention can be similarly applied to the vertical Hall element according to the first embodiment even if the
・上記各実施の形態においては、電流供給対および電圧出力対を、互いに直交するかたちで配された配置（レイアウト）にした。しかしこれに限られることなく、例えばこれら電圧出力対および電流供給対を一列に配した配置（レイアウト）にすることもできる。 In each of the above embodiments, the current supply pair and the voltage output pair are arranged (layout) so as to be orthogonal to each other. However, the present invention is not limited to this. For example, the voltage output pair and the current supply pair may be arranged in a line (layout).
・さらに、上記各実施の形態において、拡散層１４ａおよび１４ｂ等、領域１２ａ（図１（ａ））を電気的に区画する分離壁も必須の構成要素ではない。すなわち、例えば磁気検出部ＨＰに電流を流すための配線（電極）を基板の表裏に対向するかたちで設けた縦型ホール素子、あるいは電圧出力対および電流供給対の各端部を一列に配置した縦型ホール素子などにおいては、こうした分離壁を設けずとも、上記磁気検出部ＨＰに対して基板表面（チップ面）に垂直な成分を含む電流を流すことができる。
In addition, in each of the above embodiments, the separation walls that electrically partition the
・上記各実施の形態においては、電圧出力対および電流供給対の各端部を、いずれも基板表面における導電型不純物の濃度の選択的に高められたコンタクト領域（Ｎ+拡散層）として設けるようにした。しかし、これは必須の構成ではなく、例えばこうしたコンタクト領域を設けずに半導体領域１２の上に直に配線（電極）を設けるようにしてもよい。
In each of the above embodiments, each end of the voltage output pair and the current supply pair is provided as a contact region (N + diffusion layer) in which the concentration of the conductive impurity on the substrate surface is selectively increased. I made it. However, this is not an essential configuration. For example, a wiring (electrode) may be provided directly on the
・また、上記実施の形態においては、当該ホール素子の周辺回路の一例としてＣＭＯＳ回路を有して構成される回路Ｃ１０（図５）を例示した。しかし、周辺回路の構成は任意であり、例えばバイポーラ回路を有して構成される回路を周辺回路として用いることもできる。 In the above-described embodiment, the circuit C10 (FIG. 5) configured with a CMOS circuit is illustrated as an example of the peripheral circuit of the Hall element. However, the configuration of the peripheral circuit is arbitrary. For example, a circuit including a bipolar circuit can be used as the peripheral circuit.
・また、上記実施の形態においては、縦型ホール素子の駆動方法の一例として定電流駆動について説明したが、この縦型ホール素子の駆動方法は任意であり、例えば定電圧駆動によって駆動することもできる。 In the above embodiment, constant current driving has been described as an example of a vertical Hall element driving method. However, the vertical Hall element driving method is arbitrary, and may be driven by constant voltage driving, for example. it can.
・上記各実施の形態において、当該ホール素子を構成する各要素の導電型を入れ替えた構造、すなわちＰ型とＮ型とを入れ替えた構造についても、この発明は同様に適用することができる。 In each of the above embodiments, the present invention can be similarly applied to a structure in which the conductivity type of each element constituting the Hall element is switched, that is, a structure in which the P type and the N type are switched.
・上記各実施の形態においては、基板の材料としてシリコンを用いるようにしたが、製造工程や構造上の条件等に応じてその他の材料を適宜採用するようにしてもよい。例えばＧａＡｓ、ＩｎＳｂ、ＩｎＡｓ、ＳｉＣ等の化合物半導体材料やＧｅ（ゲルマニウム）等の他の半導体材料も用いることができる。特に、ＧａＡｓやＩｎＡｓは温度特性に優れた材料であり、当該ホール素子の高感度化を図る上で有効である。 In each of the above embodiments, silicon is used as the material for the substrate, but other materials may be appropriately employed depending on the manufacturing process, structural conditions, and the like. For example, compound semiconductor materials such as GaAs, InSb, InAs, and SiC, and other semiconductor materials such as Ge (germanium) can also be used. In particular, GaAs and InAs are materials having excellent temperature characteristics, and are effective in increasing the sensitivity of the Hall element.
・そして、これら半導体材料のいずれを採用しても、その半導体基板を、ビエゾ抵抗効果に起因した応力印加に伴う抵抗変化を他の面方位よりも小さくする面方位にカット面を有するものとすることで、前記（１７）の効果と同様の効果もしくはそれに準じた効果は得られるようになる。 ・ Even if any of these semiconductor materials is adopted, the semiconductor substrate has a cut surface in a plane orientation that makes resistance change accompanying stress application due to the piezoresistance effect smaller than other plane orientations. As a result, an effect similar to or equivalent to the effect of (17) can be obtained.
・上記各実施の形態においては、単一の導電型からなる基板を採用することとしたが、これに限られることはなく、例えばエピタキシャル基板、あるいはＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、さらには異なる導電型の半導体層が交互に積層された構造（例えばＰＮＰ…もしくはＮＰＮ…といった構造）を有する半導体基板等も、当該ホール素子の基板として用いることができる。また、基板のカット面も（１００）面に限られることなく任意である。 In each of the above embodiments, a substrate having a single conductivity type is adopted. However, the present invention is not limited to this. For example, an epitaxial substrate, an SOI (Silicon On Insulator) substrate, or a different conductive material is used. A semiconductor substrate having a structure in which type semiconductor layers are alternately stacked (for example, a structure such as PNP... Or NPN...) Can also be used as the substrate of the Hall element. Further, the cut surface of the substrate is not limited to the (100) surface and is arbitrary.
・結局のところ、上記半導体領域１２を、半導体基板に導電型不純物が添加、拡散されるかたちで形成された拡散層（ウェル）からなるものとすることで、使用基板の選択自由度を高めるという所期の目的は達成されることになる。
After all, the
・一方、縦型ホール素子の製造方法としても、半導体基板に導電型不純物を添加し、これを拡散させることによって上記半導体領域１２を形成するものであれば、所期の目的は達成されることになる。 On the other hand, if the vertical Hall element is manufactured by adding a conductive impurity to a semiconductor substrate and diffusing the same, the intended purpose can be achieved. become.
１０、１０ａ、１０１〜１０ｎ…縦型ホール素子、１１…半導体層（半導体基板）、１２、Ｈ１２、Ｌ１２…半導体領域、１２ａ〜１２ｃ…領域、１３ａ〜１３ｉ、２３ａ〜２３ｄ…コンタクト領域（Ｎ+拡散層）、１４、１４ａ、１４ｂ、２４…拡散層、１５…絶縁膜（層間絶縁膜）、１６ａ〜１６ｃ、Ｃ１６ａ〜Ｃ１６ｆ…配線（電極）、２０…横型ホール素子、ＢＬ…埋込層、Ｃ１０…回路（周辺回路）、Ｃ１２…半導体領域、Ｃ１３…拡散層、Ｃ１３ａ〜Ｃ１３ｆ…拡散層（ソース・ドレイン層）、ＣＬ１、ＨＬ１…ＬＯＣＯＳ酸化膜（フィールド酸化膜）、Ｄ１、Ｄ２…不純物層、Ｇ１ａ〜Ｇ１ｃ…ゲート電極、ＧＰ…電極材、ＨＰ…磁気検出部（ホールプレート）、Ｉ１ａ〜Ｉ１ｃ…ゲート絶縁膜、ＩＬ、ＩＬ１、ＩＬ２ａ、ＩＬ２ｂ…絶縁膜、Ｒ…抵抗、ＳＴ…拡散ストッパ膜、ＳＷ１１〜ＳＷ１４、ＳＷ２１〜ＳＷ２４…スイッチング素子、Ｔ１、Ｔ２ａ、Ｔ２ｂ、ＴＮ…トレンチ。
DESCRIPTION OF
Claims (40)
前記半導体領域は、前記半導体基板に導電型不純物が添加、拡散されるかたちで形成された拡散層からなり、
前記拡散層からなる半導体領域は、深さ方向に濃度変化をもって形成されてなり、
前記半導体領域内には、前記半導体領域と異なる導電型の拡散層からなって、前記電圧出力対および該電圧出力対に挟まれる前記電流供給対の一端と前記電流供給対の他端との間に配置されるとともに、前記半導体領域の底面近傍を選択的に狭めて電流通路を形成する拡散分離壁が形成されてなり、前記磁気検出部はこの拡散分離壁によって電気的に区画されてなる
ことを特徴とする縦型ホール素子。 A semiconductor region having a predetermined conductivity type is formed in a semiconductor substrate, and has a current supply pair and a voltage output pair on the surface of the semiconductor region, and includes a component perpendicular to the surface of the substrate. When a magnetic field component parallel to the surface of the substrate is applied to the magnetic detection unit in a state where is supplied to one end of the current supply pair to the magnetic detection unit in the semiconductor region, a hole corresponding to the magnetic field component In a vertical Hall element that outputs a voltage signal to both ends of the voltage output pair ,
The semiconductor region is composed of a diffusion layer formed in such a manner that a conductive impurity is added and diffused to the semiconductor substrate,
Semiconductor region consisting of the diffusion layer, Ri Na is formed with a concentration change in the depth direction,
The semiconductor region comprises a diffusion layer of a conductivity type different from that of the semiconductor region, and is between the voltage output pair and one end of the current supply pair sandwiched between the voltage output pair and the other end of the current supply pair. And a diffusion separation wall that selectively narrows the vicinity of the bottom surface of the semiconductor region to form a current path, and the magnetic detection unit is electrically partitioned by the diffusion separation wall. Vertical Hall element characterized by
前記半導体領域は、前記半導体基板に導電型不純物が添加、拡散されるかたちで形成された拡散層からなり、
前記拡散層からなる半導体領域は、深さ方向に濃度変化をもって形成されてなり、
前記半導体領域内には、前記電圧出力対および該電圧出力対に挟まれる前記電流供給対の一端と前記電流供給対の他端との間に配置されるとともに、前記半導体領域よりも浅い拡散深さをもって、同半導体領域と異なる導電型の拡散層からなる拡散分離壁が形成されてなり、前記磁気検出部はこの拡散分離壁によって電気的に区画されてなる
ことを特徴とする縦型ホール素子。 A semiconductor region having a predetermined conductivity type is formed in a semiconductor substrate, and has a current supply pair and a voltage output pair on the surface of the semiconductor region, and includes a component perpendicular to the surface of the substrate. When a magnetic field component parallel to the surface of the substrate is applied to the magnetic detection unit in a state where is supplied to one end of the current supply pair to the magnetic detection unit in the semiconductor region, a hole corresponding to the magnetic field component In a vertical Hall element that outputs a voltage signal to both ends of the voltage output pair ,
The semiconductor region is composed of a diffusion layer formed in such a manner that a conductive impurity is added and diffused to the semiconductor substrate,
Semiconductor region consisting of the diffusion layer, Ri Na is formed with a concentration change in the depth direction,
The semiconductor region is disposed between the voltage output pair and one end of the current supply pair sandwiched between the voltage output pair and the other end of the current supply pair, and has a diffusion depth shallower than the semiconductor region. The vertical Hall element is characterized in that a diffusion separation wall composed of a diffusion layer of a different conductivity type from the semiconductor region is formed, and the magnetic detection portion is electrically partitioned by the diffusion separation wall. .
請求項１または２に記載の縦型ホール素子。 The semiconductor region and the different conductivity type diffusion separation wall comprising a diffusion layer of the vertical Hall element according to claim 1 or 2 formed by formed with at least "2μm" than the diffusion depth.
請求項１〜３のいずれか一項に記載の縦型ホール素子。 The semiconductor region and the different conductivity type diffusion separation wall comprising a diffusion layer of the with the highest concentration on the semiconductor substrate surface, according to claim 1 to 3 comprising formed in a manner to become a low concentration as one proceeds from the surface to the back surface side The vertical Hall element according to any one of the above.
前記半導体領域は、前記半導体基板に導電型不純物が添加、拡散されるかたちで形成された拡散層からなり、
前記拡散層からなる半導体領域は、深さ方向に濃度変化をもって形成されてなり、
前記半導体領域内には、ＳＴＩ構造をとって、前記電圧出力対および該電圧出力対に挟まれる前記電流供給対の一端と前記電流供給対の他端との間に配置されるとともに、前記半導体領域の底面近傍を選択的に狭めて電流通路を形成する絶縁分離壁が形成されてなり、前記磁気検出部はこの絶縁分離壁によって電気的に区画されてなる
ことを特徴とする縦型ホール素子。 A semiconductor region having a predetermined conductivity type is formed in a semiconductor substrate, and has a current supply pair and a voltage output pair on the surface of the semiconductor region, and includes a component perpendicular to the surface of the substrate. When a magnetic field component parallel to the surface of the substrate is applied to the magnetic detection unit in a state where is supplied to one end of the current supply pair to the magnetic detection unit in the semiconductor region, a hole corresponding to the magnetic field component In a vertical Hall element that outputs a voltage signal to both ends of the voltage output pair ,
The semiconductor region is composed of a diffusion layer formed in such a manner that a conductive impurity is added and diffused to the semiconductor substrate,
Semiconductor region consisting of the diffusion layer, Ri Na is formed with a concentration change in the depth direction,
The semiconductor region has an STI structure and is arranged between the voltage output pair and one end of the current supply pair sandwiched between the voltage output pair and the other end of the current supply pair. A vertical Hall element characterized in that an insulating separation wall that selectively narrows the vicinity of the bottom surface of the region to form a current path is formed, and the magnetic detection portion is electrically partitioned by the insulating separation wall. .
前記半導体領域は、前記半導体基板に導電型不純物が添加、拡散されるかたちで形成された拡散層からなり、
前記拡散層からなる半導体領域は、深さ方向に濃度変化をもって形成されてなり、
前記半導体領域内には、前記電圧出力対および該電圧出力対に挟まれる前記電流供給対の一端と前記電流供給対の他端との間に配置されるとともに、前記半導体領域よりも浅い深さ寸法をもって、ＳＴＩ構造をとる絶縁分離壁が形成されてなり、前記磁気検出部はこの絶縁分離壁によって電気的に区画されてなる
ことを特徴とする縦型ホール素子。 A semiconductor region having a predetermined conductivity type is formed in a semiconductor substrate, and has a current supply pair and a voltage output pair on the surface of the semiconductor region, and includes a component perpendicular to the surface of the substrate. When a magnetic field component parallel to the surface of the substrate is applied to the magnetic detection unit in a state where is supplied to one end of the current supply pair to the magnetic detection unit in the semiconductor region, a hole corresponding to the magnetic field component In a vertical Hall element that outputs a voltage signal to both ends of the voltage output pair ,
The semiconductor region is composed of a diffusion layer formed in such a manner that a conductive impurity is added and diffused to the semiconductor substrate,
Semiconductor region consisting of the diffusion layer, Ri Na is formed with a concentration change in the depth direction,
The semiconductor region is disposed between the voltage output pair and one end of the current supply pair sandwiched between the voltage output pair and the other end of the current supply pair, and has a shallower depth than the semiconductor region. A vertical Hall element characterized in that an insulating separation wall having an STI structure is formed with a size, and the magnetic detection part is electrically partitioned by the insulating separation wall .
前記ＳＴＩ構造をとる絶縁分離壁のトレンチ内壁には、前記半導体領域と異なる導電型からなる不純物層が形成されてなる
ことを特徴とする縦型ホール素子。 The vertical Hall element according to claim 5 or 6 ,
An impurity layer having a conductivity type different from that of the semiconductor region is formed on a trench inner wall of the insulating isolation wall having the STI structure.
請求項１〜７のいずれか一項に記載の縦型ホール素子。 The vertical Hall element according to any one of claims 1 to 7, wherein one end of the current supply pair is sandwiched between the voltage output pair and the other end is arranged line-symmetrically with respect to the voltage output pair.
請求項１〜７のいずれか一項に記載の縦型ホール素子。 8. The vertical type according to claim 1, wherein one end of the current supply pair is sandwiched between the voltage output pair, and the other end is disposed only on one side with the voltage output pair as a boundary. Hall element.
請求項１〜９のいずれか一項に記載の縦型ホール素子。 The vertical Hall element according to any one of claims 1 to 9 , wherein the current supply pair and the voltage output pair are arranged so as to be orthogonal to each other.
請求項１〜１０のいずれか一項に記載の縦型ホール素子。 Each end of the current supply pair and the voltage output pair, according to any one of claims 1 to 10 comprising arranged as a selective elevated portion of the impurity concentration at the surface of said semiconductor substrate Vertical Hall element.
請求項１〜１１のいずれか一項に記載の縦型ホール素子。 The vertical Hall element according to any one of claims 1 to 11 , wherein at least one end of the voltage output pair, the Hall voltage signal is output via a wiring whose resistance value is variable.
請求項１２に記載の縦型ホール素子。 The vertical wiring according to claim 12 , wherein the wiring having the variable resistance value is formed by electrically connecting a plurality of wirings having different resistance values in parallel with each other in a manner in which the wirings can be temporarily or permanently disconnected. Hall element.
請求項１〜１３のいずれか一項に記載の縦型ホール素子。 The semiconductor region composed of the diffusion layer is formed in such a manner that it has the highest concentration on the surface of the semiconductor substrate and becomes a lower concentration as it advances from the front surface to the back surface side, and is supplied to the magnetic detection unit by this concentration gradient. 14. The vertical type according to claim 1, wherein a current including a component perpendicular to the surface of the substrate is guided to flow in an oblique direction with respect to the surface of the substrate at least in the magnetic detection unit. Hall element.
請求項１〜１３のいずれか一項に記載の縦型ホール素子。 Semiconductor region consisting of the diffusion layer, the have the lowest concentration on the surface of the semiconductor substrate, according to any one of claims 1 to 13 comprising formed in a manner to become a high concentration as one proceeds from the surface to the back surface side Vertical Hall element.
請求項１〜１３のいずれか一項に記載の縦型ホール素子。 Semiconductor region consisting of the diffusion layer, the have semiconductor highest concentration at a predetermined depth of the substrate, from which the claims 1 to 13, respectively formed in a manner to become a low concentration as the substrate surface side and proceeds to the rear surface side of the substrate The vertical Hall element according to any one of the above.
請求項１〜１３のいずれか一項に記載の縦型ホール素子。 A diffusion stopper film is provided in the semiconductor region composed of the diffusion layer, and the semiconductor region is formed in such a manner that the highest concentration is in a portion facing the diffusion stopper film, and the concentration decreases as the distance from the diffusion stopper film increases. The vertical Hall element according to any one of claims 1 to 13 .
請求項１〜１７のいずれか一項に記載の縦型ホール素子。 The semiconductor region, the made from the semiconductor substrate with a conductivity type different from the vertical Hall element according to any one of claims 1 to 17 comprising formed in a manner to be surrounded by the semiconductor substrate.
前記半導体基板の表面上には絶縁膜を介して平板状の電極材が設けられてなる
ことを特徴とする縦型ホール素子。 In the vertical Hall element according to any one of claims 1 to 18 ,
A vertical Hall element, wherein a planar electrode material is provided on the surface of the semiconductor substrate via an insulating film.
請求項１９に記載の縦型ホール素子。 The vertical Hall element according to claim 19 , wherein the electrode material is provided so as to cover at least the magnetic detection unit, and is fixed to a predetermined potential via an appropriate wiring.
請求項１９に記載の縦型ホール素子。 The vertical Hall element according to claim 19 , wherein the electrode material has a variable resistance distribution of the magnetic detection unit according to an applied voltage.
前記半導体基板の表面には、ＬＯＣＯＳ構造をとるフィールド酸化膜が少なくとも前記半導体領域を覆うかたちで設けられてなる
ことを特徴とする縦型ホール素子。 In the vertical Hall element according to any one of claims 1 to 18 ,
A vertical Hall element characterized in that a field oxide film having a LOCOS structure is provided on the surface of the semiconductor substrate so as to cover at least the semiconductor region.
前記半導体基板の表面には、前記半導体領域と異なる導電型からなる不純物層が少なくとも前記半導体領域を覆うかたちで形成されてなる
ことを特徴とする縦型ホール素子。 In the vertical Hall element according to any one of claims 1 to 18 ,
The vertical Hall element, wherein an impurity layer having a conductivity type different from that of the semiconductor region is formed on the surface of the semiconductor substrate so as to cover at least the semiconductor region.
請求項１〜２３のいずれか一項に記載の縦型ホール素子。 The vertical Hall element according to any one of claims 1 to 23 , wherein the semiconductor substrate is made of an N type, and the semiconductor region is made of a P type.
請求項１〜２３のいずれか一項に記載の縦型ホール素子。 Said semiconductor substrate is a P-type, the semiconductor region is vertical Hall element according to any one of claims 1 to 23 consisting of N-type.
請求項１〜２５のいずれか一項に記載の縦型ホール素子。 The vertical Hall element according to any one of claims 1 to 25 , wherein the semiconductor substrate has a cut surface in a plane orientation that makes resistance change due to stress application caused by a piezoresistance effect smaller than other plane orientations. .
請求項２６に記載の縦型ホール素子。 27. The vertical Hall element according to claim 26 , wherein the semiconductor substrate is made of silicon and has a (100) plane as a cut surface.
請求項１〜２６のいずれか一項に記載の縦型ホール素子。 The vertical Hall element according to any one of claims 1 to 26 , wherein the semiconductor substrate is made of one of silicon and germanium.
請求項１〜２６のいずれか一項に記載の縦型ホール素子。 The vertical Hall element according to any one of claims 1 to 26 , wherein the semiconductor substrate is made of a compound semiconductor.
請求項２９に記載の縦型ホール素子。 The vertical Hall element according to claim 29 , wherein the semiconductor substrate is made of any one of GaAs, InSb, and InAs.
請求項１〜３０のいずれか一項に記載の縦型ホール素子。 The vertical Hall element according to claim 1 , wherein a plurality of elements electrically connected in series are integrated on one chip to constitute a magnetic sensor.
請求項１〜３０のいずれか一項に記載の縦型ホール素子。 The vertical Hall element according to any one of claims 1 to 30 , wherein a plurality of elements electrically connected in parallel are integrated on one chip to constitute a magnetic sensor.
請求項１〜３２のいずれか一項に記載の縦型ホール素子。 The vertical Hall element according to any one of claims 1 to 32 , wherein a magnetic sensor is configured by being integrated on one chip in a pair with another element arranged in an opposing manner.
請求項３３に記載の縦型ホール素子。 34. The vertical Hall element according to claim 33 , wherein the two elements forming the pair are disposed so as to be inclined by 45 ° with respect to the side surface of the substrate cut out as a chip.
請求項１〜３４のいずれか一項に記載の縦型ホール素子。 The vertical Hall element according to any one of claims 1 to 34 , wherein a plurality of elements are integrated on one chip and arranged in a crystal orientation that makes the atomic arrangement of the semiconductor substrate equal.
請求項１〜３５のいずれか一項に記載の縦型ホール素子。 The vertical isolation according to any one of claims 1 to 35 , wherein a plurality of elements are integrated on one chip close to each other, and trench isolation is provided in a manner surrounding the plurality of adjacent elements. Type Hall element.
請求項１〜３６のいずれか一項に記載の縦型ホール素子。 The vertical Hall element according to any one of claims 1 to 36 , wherein a magnetic sensor is configured by integrating a plurality of elements on one chip in a manner of detecting magnetic fields applied from different angles.
請求項１〜３６のいずれか一項に記載の縦型ホール素子。 A three-dimensional magnetic sensor for detecting magnetic fields from three orthogonal directions in which two orthogonally arranged elements are integrated on one chip together with a horizontal Hall element that detects a magnetic field component perpendicular to the surface of the semiconductor substrate. The vertical Hall element according to any one of claims 1 to 36 .
請求項１〜３８のいずれか一項に記載の縦型ホール素子。 Claim is together 1 chip integrated with the signal processing circuit for performing predetermined signal processing on the Hall voltage signal output from the Hall element to form a magnetic sensor for detecting a magnetic field applied from a predetermined direction 1 The vertical Hall element as described in any one of -38 .
ことを特徴とする縦型ホール素子。 The vertical Hall element according to any one of claims 1 to 39 , further comprising a CMOS circuit as a peripheral circuit.
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