JP2007027515A - 縦型ホール素子およびその磁気検出感度調整方法 - Google Patents

縦型ホール素子およびその磁気検出感度調整方法 Download PDF

Info

Publication number
JP2007027515A
JP2007027515A JP2005209123A JP2005209123A JP2007027515A JP 2007027515 A JP2007027515 A JP 2007027515A JP 2005209123 A JP2005209123 A JP 2005209123A JP 2005209123 A JP2005209123 A JP 2005209123A JP 2007027515 A JP2007027515 A JP 2007027515A
Authority
JP
Japan
Prior art keywords
hall element
substrate
magnetic detection
vertical hall
detection unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005209123A
Other languages
English (en)
Other versions
JP4784186B2 (ja
Inventor
Yukiaki Yogo
幸明 余郷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2005209123A priority Critical patent/JP4784186B2/ja
Publication of JP2007027515A publication Critical patent/JP2007027515A/ja
Application granted granted Critical
Publication of JP4784186B2 publication Critical patent/JP4784186B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R33/00Arrangements or instruments for measuring magnetic variables
    • G01R33/02Measuring direction or magnitude of magnetic fields or magnetic flux
    • G01R33/06Measuring direction or magnitude of magnetic fields or magnetic flux using galvano-magnetic devices
    • G01R33/07Hall effect devices
    • G01R33/077Vertical Hall-effect devices

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Measuring Magnetic Variables (AREA)
  • Hall/Mr Elements (AREA)

Abstract

【課題】磁気検出素子としての感度調整をより容易且つ的確に行うことのできる構造をもって、当該ホール素子に係る回路の簡素化を図ることのできる縦型ホール素子およびその磁気検出感度調整方法を提供する。
【解決手段】磁気検出部(ホールプレート)HPを電気的に区画する分離壁(P型の拡散層14aおよび14b)とは別に、基板内に当該ホール素子の一部として、P型の拡散層からなる電極ED1およびED2を設ける。そして、P型の電極ED1およびED2とN型の半導体領域12との間に形成される空乏層の幅変化を通じて、これら電極ED1およびED2の電位に応じて磁気検出部HPの形状を可変とする。
【選択図】 図1

Description

この発明は、例えば磁気センサとして回転検出装置等に用いて有益な、ホール効果を利用して基板表面(チップ面)に平行な磁界成分を検出する縦型ホール素子およびその磁気検出感度調整方法に関する。
周知のように、ホール素子は、非接触での角度検出が可能であることから、いわゆるホールIC等に搭載されて例えば磁気センサとして車載内燃機関のスロットル弁開度等の回転(角度)検出に用いられている。まず最初に、こうしたホール素子による磁気検出の原理、並びに回転検出の原理について、簡単に説明する。
物質中を流れる電流に対して垂直な磁界(磁気)が加わると、それら電流および磁界の双方に垂直な方向に電界(電圧)が生じる。この現象をホール効果と呼び、ここで発生する電圧をホール電圧と呼ぶ。ここで、ホール素子(例えば導体)の磁気検出部(ホールプレート)の幅をw、長さをL、厚さをD、同素子と磁界とのなす角度をθ、印加される磁束密度をB、供給(駆動)電流をIhとすると、ホール電圧Vは、
=(L・μh・Ih・B・cosθ/(D・2w・σ) …(A)
のように表せる。なお、「μh」はキャリア移動度であり、また「σ」は係数である。
この関係式(A)から分かるように、ホール素子と磁界とのなす角度θに応じてホール電圧Vが変化するため、これを利用することで角度の検出が可能となる。このように、ホール素子を用いることで、スロットル弁開度センサ等の角度検出センサを実現することができる。
そして、このようなホール素子としては一般に、基板(ウェハ)表面に垂直な磁界成分を検出する横型ホール素子が知られているが、近年、これに加え、基板(ウェハ)表面に対して平行な磁界成分を検出する縦型ホール素子も研究されている。この縦型ホール素子は、位相差の異なる2つの素子を1チップに集積化できるという特長をもつため、こうしたホール素子によれば、2つの縦型ホール素子を「90°」の角度をなすように配置することで、「0〜360(°)」の角度範囲でリニアな出力が得られる回転センサ等も実現可能となる。そして、こうした縦型ホール素子としては、例えば特許文献1に記載されるものが知られている。以下、図6を参照して、縦型ホール素子の一例について説明する。なお、この図6において、図6(a)はこのホール素子の平面図、図6(b)は図6(a)のL1−L1線に沿った断面図、図6(c)は図6(a)のL2−L2線に沿った断面図である。
同図6(a)〜(c)に示されるように、このホール素子は、適宜の基板上にエピタキシャル層の形成された半導体基板(エピタキシャル基板)に形成されている。具体的には、このホール素子は、例えばP型のシリコンからなる半導体層(P型基板)21と、この表面にN型の導電型不純物が導入されるかたちで形成された埋込層BLと、さらにこの上にエピタキシャル成長にて形成されたN型のシリコンからなる半導体領域22とを有して構成されている。なお、上記埋込層BLは、いわば下部電極として機能するものであり、その不純物濃度は上記半導体領域22よりも高い濃度に設定される。
また、上記半導体領域22には、当該ホール素子を周囲の他の素子と素子分離すべく、半導体層21に接続されるような例えばP型の拡散層(P型拡散分離壁)24が形成されている。そして、半導体領域22の表面にあってこの拡散層24にて囲まれる領域(活性領域)には、同表面の不純物濃度(N型)が選択的に高められるかたちでコンタクト領域(N拡散層)23a〜23eが形成され、これらコンタクト領域23a〜23eとそこに配設された電極(配線)との間に良好なオーミックコンタクトが形成されるようになっている。また、これらコンタクト領域23a〜23eは、そこに配設される各電極(配線)を介して、それぞれ端子SおよびG1およびG2およびV1およびV2と電気的に接続されている。
また、上記拡散層24にて囲まれる領域(活性領域)は、図6(a)に示されるように、各拡散層によるpn接合分離を通じて、P型の拡散層(P型拡散分離壁)24aおよび24bを互いに隔てた領域22a〜22cに分割されている。そして、図6(c)に示されるように、これら領域22a〜22cにおいては、基板内部においても電気的に区画された領域が形成されている。
さらに詳しくは、これら領域においては、領域(素子領域)22aに上記コンタクト領域23aおよび23dおよび23eが、領域22bに上記コンタクト領域23bが、領域22cに上記コンタクト領域23cがそれぞれ形成されている。そして、これらの中心に位置するコンタクト領域23aが、コンタクト領域23bおよび23cとこれらコンタクト領域に直交するコンタクト領域23dおよび23eとの双方に挟まれるかたちとなっている。
上記構造からなるこのホール素子においては、上記領域22aの基板内部に電気的に区画される領域にあって上記コンタクト領域23dおよび23eにて挟まれる領域(図中に一点鎖線にて示す領域)が、いわゆる磁気検出部(ホールプレート)HPとなる。すなわち、このホール素子においては、ここに印加される磁界に対応するホール電圧信号が、上記端子V1およびV2間に生じることになる。
こうしたホール素子において、例えば上記端子Sから端子G1へ、また端子Sから端子G2へそれぞれ一定の駆動電流を流すと、その電流は、基板表面に形成されたコンタクト領域23aから上記磁気検出部HP、埋込層BLを通じて、コンタクト領域23bおよび23cへとそれぞれ流れる。すなわちこの場合、上記磁気検出部HPには、基板表面(チップ面)に垂直な成分を主に含む電流が流れることになる。このため、この駆動電流を流した状態において、基板表面(チップ面)に平行な成分を含む磁界(例えば図6中に矢印Bで示される磁界)が当該ホール素子の磁気検出部HPに印加されたとすると、前述したホール効果によって、上記端子V1と端子V2との間にその磁界に対応するホール電圧が発生する。したがって、これら端子V1およびV2を通じてその発生したホール電圧信号を検出することで、上記関係式(A)に基づき検出対象とする磁界成分が、すなわち当該ホール素子に用いられる基板の表面(チップ面)に平行な磁界成分が求められることとなる。なお、このホール素子では、図6(a)中に示す寸法Dが磁気検出部(ホールプレート)の厚さ(上記関係式(A)中の「D」)に相当する。また、このホール素子において駆動電流を流す方向は任意であり、上記駆動電流の方向を反対にして磁界(磁気)の検出を行うこともできる。
特開平1−251763号公報
ところで、こうした縦型ホール素子の感度には、すなわち印加された所定の大きさの磁場につき出力される電圧(ホール電圧)の大きさには、素子間で幾らかばらつきが生じるようになる。例えば、製造条件の相違などに起因して、素子ごとに異なるようになる。また、素子感度の温度依存性も素子ごとに異なる。
通常、素子間でこうした感度のばらつきがあることは、好ましくない。特に、前述した同一基板上に2つの縦型ホール素子が「90°」の角度をなすように配置された磁気センサ(回転検出装置)においては、これら2つの縦型ホール素子の感度を揃えることが要求されることになる。このため、縦型ホール素子においては一般に、回路で補正をかけるなどして、これを抑えるようにしている。具体的には、例えば特表2001−523429号公報に記載のように、磁気検出部(ホールプレート)に供給する駆動電流や、ホール電圧信号を増幅するために設けたアンプ(増幅器)のゲイン(増幅率)を、素子ごとに調整するようにしている。
しかしながら、先の図6に示したような従来の縦型ホール素子において、これらを実施する場合には、ゲイン可変のアンプや出力可変の電源回路などが必要になり、当該ホール素子に設けられる回路、詳しくは信号処理回路(例えば演算回路やアンプ等)や駆動回路(例えばドライバ回路や電源回路等)など、の複雑化が余儀なくされていた。
この発明は、こうした実情に鑑みてなされたものであり、磁気検出素子としての感度調整をより容易且つ的確に行うことのできる構造をもって、当該ホール素子に係る回路の簡素化を図ることのできる縦型ホール素子およびその磁気検出感度調整方法を提供することを目的とする。
こうした目的を達成するため、請求項1に記載の発明では、半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態でこの電流に対し前記基板の表面に平行な磁界成分が印加されるときに該印加される磁界成分に応じたホール電圧信号を出力する縦型ホール素子として、前記半導体基板内に当該ホール素子の一部として一乃至複数の電極が設けられるとともに、該電極と前記基板との間に形成される空乏層の幅変化を通じて、前記電極の電位に応じて前記磁気検出部の形状が可変とされた構造とする。
このような構造によれば、基板内に設けられた電極を通じて磁気検出部の形状を変更することが可能になり、磁気検出素子としての前述した感度調整についてもこれを、より容易且つ的確に行うことができるようになる。具体的には、電極と基板の間に形成される空乏層の幅変化を通じて、磁気検出部(ホールプレート)の長さ・厚さ・幅等が所望に変更されることにより、前記関係式(A)(磁気検出部の長さ・厚さ・幅は同関係式中の「L」「D」「w」に相当)に従って、当該ホール素子の磁気検出感度が的確に調整されることになる。すなわち、縦型ホール素子としての上記構造によれば、回路(感度補正用の回路)での補正をより小さな範囲にとどめる(もしくは回路による補正自体をなくす)ことが可能になり、ひいては当該ホール素子に係る回路の簡素化が図られるようになる。
また、先の図6に示したものも含め、縦型ホール素子に採用される構造の多くにおいては、基板内に磁気検出部を電気的に区画する分離壁(例えば図6中の拡散層24aおよび24b)が設けられており、前記磁気検出部の形状を可変とする電極として、こうした分離壁を用いることも可能である。しかしながら、請求項2に記載の発明によるように、請求項1に記載の縦型ホール素子において、前記磁気検出部の形状を可変とする電極とは別に、前記半導体基板内で前記磁気検出部を電気的に区画する分離壁をさらに備える構造であれば、これら電極と分離壁とを異なる電位にすることが可能であり、ひいてはより自由度の高い感度調整が可能になる。
具体的には、当該ホール素子が周辺回路と一体に(同一基板上に)形成される場合においては、通常、上記磁気検出部を区画する分離壁(拡散層24aおよび24b等)が基板と電気的に接続されるようになる。そして、上記同一基板上に形成される周辺回路も通常、基板をグランドにして形成される。このため、感度を調整しようとして上記分離壁(拡散層24aおよび24b等)にバイアスをかけた場合には、周辺回路のグランド電位も変動してしまい、自由に感度調整を行うことができない。この点、上記請求項2に記載の構造によれば、こうした場合にあっても、前記磁気検出部の形状を可変とする電極を通じて自由度の高い感度調整が可能になる。
なお、こうした問題(課題)を解決すべく、SOI(Silicon On Insulator)基板に対してトレンチ技術を適用するなどすれば、基板内の領域ごとに別々の電位をとることも可能である。しかしながら、こうした手法では、構造・工程の複雑化やコスト上昇が避けられない。この点、請求項3に記載のように、当該ホール素子が周辺回路となるCMOS(相補型MOS)回路共々1チップに集積化されて、前記基板内に磁気検出部を電気的に区画する分離壁が、前記基板共々、該CMOS回路のグランド側電位に落とされた構造に対して、上記請求項2に記載の発明を適用することとすれば、通常のCMOS工程を通じて容易に製造することのできる構造でありながら、換言すれば簡素な構造や製造の容易性が保たれつつ、上記問題(課題)が解決されるようになる。
また、上記請求項1〜3のいずれか一項に記載の縦型ホール素子について、前記電極としては、例えば請求項4に記載の発明によるように、
・前記半導体基板に導電型不純物が添加されるかたちで形成された拡散層からなる電極。
あるいは請求項7に記載の発明によるように、
・前記半導体基板に形成されたトレンチの内部に埋設された導電性膜材からなる電極。
等々の電極を採用することができる。こうした電極は、当該ホール素子と周辺回路との工程を共有する上で特に有効である。
また、請求項4に記載の縦型ホール素子については、請求項5に記載の発明によるように、前記半導体基板内の磁気検出部が、同基板の表面から裏面側へ進むにつれてしだいに低濃度になるような導電型不純物の濃度分布をもって形成された構造とすることが有効である。
こうした構造では、前記磁気検出部と前記電極との間に形成される空乏層の伸びが、基板表面から裏面側へ進むにつれて長くなることにより、前記電極を形成する深さを深くすることなしに、より深い位置まで前記磁気検出部の形状を変える事ができるようになる。
また、あるいは請求項6に記載の発明によるように、前記半導体基板内の磁気検出部が、底の部分を最高濃度(濃度のピーク)にして、前記基板の表面側へ進むにつれてしだいに低濃度になるような導電型不純物の濃度分布をもって形成された構造(いわゆるレトログレードウェル構造)とすることも有効である。
こうした構造では、前記磁気検出部と前記電極との間に形成される空乏層の伸びが、基板表面から裏面側へ進むにつれて短くなることにより、基板表面から磁気検出部へ電流が供給される(もしくは取り出される)ときに、同基板表面の電流供給口(もしくは取出口)付近がより積極的に狭められるようになる。すなわち、上記構造によれば、上述の感度調整をより効率よく且つ的確に行うことができるようになる。
他方、上記請求項7に記載の縦型ホール素子については、請求項8に記載の発明によるように、前記導電性膜材として、導電型不純物の添加された多結晶シリコンからなるものを採用することが特に有効である。こうした構造によれば、例えば周知のCVD(化学気相成長)等によって、半導体デバイスにおいても広く使用されている信頼性の高い電極を容易に形成することができるようになる。
また、こうした縦型ホール素子に採用される磁気検出感度の調整方法としては、請求項9に記載の発明によるように、半導体基板内に縦型ホール素子の一部として電極を設け、この電極を通じて印加される電圧に応じて該電極と前記基板との間に形成される空乏層の幅を可変とし、もって磁気検出部の形状を可変設定する方法が有効である。こうした方法を採用することによって、回路(感度補正用の回路)での補正をより小さな範囲にとどめる(もしくは回路による補正自体をなくす)ことが可能になり、ひいては当該ホール素子に係る回路の簡素化が図られるようになる。
以下、図1〜図3を参照して、この発明に係る縦型ホール素子およびその磁気検出感度調整方法を具体化した一実施の形態について説明する。なお、この実施の形態に係るホール素子も、先の図6に例示したホール素子と同様、基板(ウェハ)表面に対して平行な磁界成分を検出する縦型ホール素子である。ただしここでは、エピタキシャル基板(図6参照)ではなく、単一の導電型からなる基板に形成された縦型ホール素子を例にとって、これに発明を適用した場合について説明する。
はじめに、図1を参照して、この縦型ホール素子の構造について詳述する。なお、この図1において、(a)はこの縦型ホール素子の平面構造を示す平面図、(b)は(a)中のL1−L1線に沿った断面図、(c)は(a)中のL2−L2線に沿った断面図である。
同図1(a)〜(c)に示されるように、このホール素子は、例えばP型のシリコン基板(P−sub)に、すなわち単一の導電型からなる半導体基板に形成されている。具体的には、このホール素子は、大きくは、例えばP型のシリコンからなる半導体層11と、N型の半導体領域(Nウェル)12とを有して構成されている。このうち、半導体領域12は、基板の表面から例えばN型の導電型不純物が導入されて、いわゆる拡散層(ウェル)として、基板表面から裏面側へ進むにつれてしだいに低濃度になるような濃度分布をもって形成されている。
そして、このホール素子においても、先の図6に例示したホール素子と同様、上記半導体層11には、当該ホール素子を周囲の他の素子と素子分離すべく例えばP型からなる拡散層(P型拡散分離壁)14が形成されている。そして、半導体領域12の表面にあってこの拡散層14にて囲まれる領域(活性領域)には、同表面の不純物濃度(N型)が選択的に高められるかたちでコンタクト領域(N拡散層)13a〜13eが形成されている。そしてこれにより、これら各コンタクト領域とそこに配設される電極(配線)との間に良好なオーミックコンタクトが形成されるようになっている。またここでも、これらコンタクト領域13a〜13eは、そこに配設される各電極(配線)を介して、それぞれ端子SおよびG1およびG2およびV1およびV2と電気的に接続されている。なおここで、上記コンタクト領域13bおよび13cは、コンタクト領域13aとそれぞれ対をなして基板内に電流を供給する、いわば電流供給対に相当し、一方、上記コンタクト領域13dおよび13eは、電圧出力対(ホール電圧信号を出力する部分)に相当する。
また、ここでも、拡散層14にて囲まれる領域(活性領域)は、図1(a)に示されるように、各拡散層によるpn接合分離を通じて、P型の拡散層(P型拡散分離壁)14aおよび14bを互いに隔てた領域12a〜12cに分割されている。ただし、この実施の形態においては、P型の拡散層(ウェル)からなる電極ED1およびED2がさらに設けられている。そして、図1(c)に示されるように、これら拡散層によって、上記領域12a〜12cが、基板内部においても電気的に区画されている。詳しくは、これら拡散層(拡散層14aおよび14b、並びに電極ED1およびED2)は、いずれも半導体領域12よりも浅い拡散深さをもち、上記半導体領域12の底面近傍を選択的に狭めて電流通路を形成している。
そして、これら領域においても、先の図6に例示したホール素子と同様、領域(素子領域)12aに上記コンタクト領域13aおよび13dおよび13eが、領域12bに上記コンタクト領域13bが、領域12cに上記コンタクト領域13cがそれぞれ形成されている。そして、これらの中心に位置するコンタクト領域13aが、コンタクト領域13bおよび13cとこれらコンタクト領域に直交するコンタクト領域13dおよび13eとの双方に挟まれるかたちとなっている。
そして、このホール素子においても、上記領域12aの基板内部に電気的に区画される領域にあって上記コンタクト領域13dおよび13eにて挟まれる領域(図中に一点鎖線にて示す領域)が、いわゆる磁気検出部(ホールプレート)HPとなる。ただし、この実施の形態においては、上記領域12aの基板内部にさらに、当該ホール素子の一部として上記電極ED1およびED2が設けられている。そしてこれにより、これら電極ED1およびED2の電位に応じて磁気検出部HPの形状が可変とされている。詳しくは、例えば電極ED1およびED2を半導体領域12よりも低い電位に(例えば負バイアスを印加)すれば、これら電極と半導体領域12との間に形成される空乏層が伸びて(空乏層の幅が大きくなって)、図1(a)中に寸法Dとして示す磁気検出部HPの厚さ(前記関係式(A)中の「D」に相当)が実質的に狭められることになる。この実施の形態においては、この電極ED1およびED2の電位変化に伴う空乏層の幅変化を利用して、磁気検出部HP(長さ・厚さ・幅等)を変形させ、前記関係式(A)に基づきホール素子の磁気検出感度を調整することとする。具体的には、図1(c)に示す可変電圧源VEにより電極ED1およびED2の電位を所望に設定することで、当該ホール素子の磁気検出感度を所望に調整(可変設定)することとする。
このように、この実施の形態では、当該ホール素子の磁気検出感度が、前記関係式(A)に従って的確に調整される。このため、回路(感度補正用の回路)での補正をより小さな範囲にとどめる(もしくは回路による補正自体をなくす)ことが可能であり、ひいては当該ホール素子に係る回路の簡素化が図られることになる。
また、ここでは図示を割愛しているが、当該ホール素子は、周辺回路として上記基板(半導体層11等を含めた半導体基板)をグランドにしたCMOS(相補型MOS)回路を有し、これと共に1チップに集積化されている。
次に、上記構造を有する縦型ホール素子の動作の一例、すなわち同ホール素子による磁気検出の一態様について説明する。なお、こうした縦型ホール素子による磁気検出も、基本的には、先の図6に示したホール素子の場合と同様の態様をもって行われる。
すなわち、上記端子Sから端子G1へ、また端子Sから端子G2へそれぞれ一定の駆動電流を流すと、その電流は、基板表面に形成されたコンタクト領域13aから磁気検出部HP、そして電極ED1およびED2、並びに拡散層14aおよび14bの下方を通じて、コンタクト領域13bおよび13cへとそれぞれ流れる。そしてこの場合も、上記磁気検出部HPには、基板表面(チップ面)に垂直な成分を含む電流が流れるため、基板表面に平行な成分を含む磁界(例えば図1中に矢印Bで示される磁界)が磁気検出部HPに印加されたときに、上記端子V1と端子V2との間にその磁界に対応するホール電圧Vが発生する。したがって、これら端子V1およびV2を通じてその発生したホール電圧信号を検出することで、前記関係式(A)に基づき検出対象とする磁界成分が、すなわち当該ホール素子に用いられる基板の表面(チップ面)に平行な磁界成分が求められることとなる。ちなみに、このホール素子では、図1(a)中の寸法Dおよびwが、磁気検出部(ホールプレート)の厚さおよび幅(前記関係式(A)中の「D」および「w」)にそれぞれ相当する。また、このホール素子においても、駆動電流の方向は任意であり、例えば上記駆動電流の方向を反対にして磁界(磁気)の検出を行うこともできる。
次に、図2および図3を併せ参照して、この縦型ホール素子の製造方法について詳述する。なお、これら図2(a)〜(c)および図3(a)〜(b)は、先の図1(c)の断面図に対応した断面図であり、図1に示した要素と同一の要素には各々同一の符号を付して示している。またここでは、図1においては図示を割愛した周辺回路とするCMOS回路(回路部)を改めて図示し、同回路の形成と同時に当該ホール素子(ホール素子部)の製造を行う場合の製造方法について説明する。
この製造に際しては、まず、図2(a)に示すように、例えば(100)面をカット面とするP型のシリコンからなる基板(半導体層11)を用意する。そして、図2(b)に示すように、例えばフォトリソグラフィによりパターニングされた適宜のマスクを通じて、基板(半導体層11)の表面に対して例えばリン等からなるN型不純物のイオン注入を行った後、これに適宜の熱処理を施して、N型の半導体領域12およびC12を拡散層(Nウェル)として形成する。
そして次に、図2(c)に示すように、例えばフォトリソグラフィによりパターニングされた適宜のマスクを通じて、所望の箇所に例えば硼素(ボロン)等からなるP型不純物のイオン注入を行う。そして、これに適宜の熱処理を施して、P型の拡散層14および14aおよび14b、並びに電極ED1およびED2、さらには拡散層C13を形成する(いずれもPウェル)。このとき、上記電極ED1およびED2の深さは、寄生トランジスタ(半導体層11および半導体領域12、並びに電極ED1およびED2によるバイポーラトランジスタ)の動作しない範囲で、少なくとも半導体領域12よりは浅く設定することが望ましい。
さらに、図3(a)に示す構造とすべく、例えば周知の選択酸化法により、LOCOS構造をとるフィールド酸化膜(LOCOS酸化膜)CL1を所望の箇所に選択的に形成する。続けて、例えば熱酸化により、酸化シリコン等からなるゲート絶縁膜I1a〜I1cを形成する。その後、例えばフォトリソグラフィによりパターニングされた適宜のマスクを通じて所望の箇所に、例えば砒素等からなるN型不純物、並びに例えば硼素(ボロン)等からなるP型不純物のイオン注入を行い、CMOS回路のしきい値調整用の拡散層(図示略)を形成し、さらにゲート絶縁膜I1a〜I1cの上に、それぞれ例えば多結晶シリコンからなるゲート電極G1a〜G1cを形成する。具体的には、このゲート電極G1a〜G1cの形成に際しては、例えばLP−CVD(減圧化学気相成長)により多結晶シリコン膜を成膜するとともに、例えば熱拡散によりリン(P)等の導電型不純物をその成膜した多結晶シリコン膜に添加する。そして、この多結晶シリコン膜を選択的にエッチングすることによって、所望とされる箇所に上記ゲート電極G1a〜G1cを形成する。
次いで、例えばフォトリソグラフィによりパターニングされた適宜のマスクを通じて所望の箇所に、例えば砒素等からなるN型不純物、並びに例えば硼素(ボロン)等からなるP型不純物のイオン注入を行う。そして、これに適宜の熱処理を施して、図3(b)に示すように、コンタクト領域13a〜13e(ここでは便宜上、コンタクト領域13a〜13cのみ図示)や、拡散層(ソース・ドレイン)C13a〜C13fを形成する。なお、拡散層C13a〜C13fについては、上記LOCOS酸化膜CL1やゲート電極G1a〜G1cをマスクとして用いて自己整合的に形成することもできる。またこの際、サイドウォールやシリサイド等の形成も必要に応じて行われる。
そして、この基板上に層間絶縁膜をさらに形成するとともに、同絶縁膜の所望の箇所にコンタクトホールを形成し、さらにこれに続けて、配線材料の成膜、パターニング等を行うことによって、先の図1に示した縦型ホール素子およびその周辺回路が完成することになる。
このように、この実施の形態に係る縦型ホール素子の製造方法では、周辺回路としてのCMOS回路の製造工程を共用するかたちで、当該ホール素子を製造するようにしている。これにより、当該ホール素子の製造工程数の大幅な削減が図られるようになる。
以上説明したように、この実施の形態に係る縦型ホール素子およびその磁気検出感度調整方法によれば、以下のような優れた効果が得られるようになる。
(1)縦型ホール素子について、基板内に当該ホール素子の一部としてP型の拡散層からなる電極ED1およびED2が設けられるとともに、該電極ED1およびED2とN型の半導体領域12との間に形成される空乏層の幅変化を通じて、これら電極ED1およびED2の電位に応じて磁気検出部HPの形状が可変とされた構造を採用することとした。これにより、回路での補正をより小さな範囲にとどめる(もしくは回路による補正自体をなくす)ことが可能になり、ひいては当該ホール素子に係る回路の簡素化が図られるようになる。
(2)磁気検出部HPの形状を可変とする電極ED1およびED2とは別に、基板内で磁気検出部HPを電気的に区画する分離壁(拡散層14aおよび14b)をさらに備える構造とした。これにより、これら電極と分離壁とを異なる電位にすることが可能になり、拡散層14aおよび14bが、基板共々、周辺回路(CMOS回路)のグランド側電位に落とされた構造にあっても、上記電極ED1およびED2を通じて自由度の高い感度調整が可能になる。
(3)磁気検出部HPの形状を可変とする電極として、半導体基板に導電型不純物が添加されるかたちで形成された拡散層からなる電極ED1およびED2を採用するようにしたことで、これを、通常のCMOS工程にて容易に形成することが可能になる。
(4)半導体基板内の磁気検出部HPが、同基板の表面から裏面側へ進むにつれてしだいに低濃度になるような導電型不純物の濃度分布をもって形成された構造とした。これにより、磁気検出部HPと電極ED1およびED2との間に形成される空乏層の伸びが、基板表面から裏面側へ進むにつれて長くなる。このため、電極ED1およびED2を形成する深さを深くすることなしに、より深い位置まで磁気検出部HPの形状を変える事ができるようになり、ひいては上述の感度調整がより効率よく且つ的確に行われるようになる。
(5)また、こうしたホール素子の磁気検出感度を調整する際には、半導体基板内に当該ホール素子の一部として電極ED1およびED2を設け、同電極ED1およびED2を通じて印加される電圧に応じて該電極ED1およびED2と半導体領域12との間に形成される空乏層の幅を可変とし、もって磁気検出部HPの形状を可変設定するようにした。こうすることで、回路(感度補正用の回路)での補正をより小さな範囲にとどめる(もしくは回路による補正自体をなくす)ことが可能になり、ひいては当該ホール素子に係る回路の簡素化が図られるようになる。
(6)周辺回路としてのCMOS回路の製造工程を共用するかたちで、当該ホール素子を製造するようにしたことで、当該ホール素子の製造工程数の大幅な削減が図られるようになる。
なお、上記実施の形態は、以下のように変更して実施してもよい。
・上記実施の形態においては、周辺回路としてCMOS回路を採用するようにしたが、これに限定されることはなく、例えばバイポーラ回路を採用するようにしてもよい。
・また、上記実施の形態においては、周辺回路と共に1チップに集積化されたホール素子を想定したが、これに限定されることなく、当該ホール素子に係る回路を別のチップとして設けるようにしてもよい。
・上記実施の形態においては、特に磁気検出部HPの厚さ(前記関係式(A)中の「D」)を意識して、これを適宜に変更・調整することによって感度調整を行うことを想定した。しかし、拡散層からなる上記電極ED1およびED2や半導体領域12の濃度プロファイルによっては、電極ED1およびED2と半導体領域12との間に形成される空乏層を縦方向(基板表面に垂直な方向)へ伸ばすことも可能である。すなわち、磁気検出部HPの長さ(前記関係式(A)中の「L」)等を調整することによって感度調整を行うこともできる。
・磁気検出部HPの濃度プロファイルは、基本的には、任意であり、例えば底の部分を最高濃度をもって、基板表面側へ進むにつれてしだいに低濃度になるような濃度プロファイル(濃度分布)にしてもよい。また、こうした場合には、基板表面から磁気検出部HPへ電流が供給される(もしくは取り出される)ときに、同基板表面の電流供給口(もしくは取出口)付近(コンタクト領域13a付近)がより積極的に狭められるようになり、ひいては上述の感度調整がより効率よく且つ的確に行われるようになる。
・拡散層からなる上記電極ED1およびED2の濃度プロファイルは、基本的には、任意であり、例えば拡散層の底の部分に濃度のピーク(最高濃度)をもつように形成してもよい。
・上記電極ED1およびED2の深さも、基本的には、任意であり、例えば図4に示すように、高加速イオン注入装置などを用いてより深く形成するようにしてもよい。
・また、拡散層14および14aおよび14bに代えて、分離壁としてSTI(トレンチ分離)を採用する場合など、基板にトレンチを形成する場合には、ダメージ層によるキャリアトラップを防止するためにトレンチ内壁に拡散層を形成することがある。こうした場合には、このトレンチ内壁の拡散層を上記電極ED1およびED2として用いるようにしてもよい。
・また、上記電極ED1およびED2としては、拡散層以外のものも適宜に採用することができる。例えば図5に示すように、これら電極ED1およびED2として、基板に形成されたトレンチTの内部に埋設された導電性膜材からなるものを採用することとしても、前記(3)の効果と同様もしくはそれに準じた効果は得ることができる。またこの場合、導電性膜材として、導電型不純物の添加された多結晶シリコンからなるものを採用することとすれば、例えば周知のCVD(化学気相成長)等によって、半導体デバイスにおいても広く使用されている信頼性の高い電極を容易に形成することができるようになる。
・結局のところ、こうした電極ED1およびED2は、基板内に当該ホール素子の一部として設けられて、基板との間に空乏層を形成し、この空乏層の幅変化を通じて磁気検出部(ホールプレート)の形状を可変とするものであれば足りる。
・上記実施の形態においては、電圧出力対(コンタクト領域13dおよび13e)を基準に2対の電流供給対(コンタクト領域13aとコンタクト領域13b、コンタクト領域13aとコンタクト領域13c)が対称に配置されるタイプの縦型ホール素子に対して、この発明を適用した場合について言及した。しかし、これはあくまで一例であって、他のタイプの縦型ホール素子に対しても、例えば1対の電流供給対(例えば上記2対の電流供給対の一方のみ)からなる縦型ホール素子に対しても、あるいは先の図6に示したようなエピタキシャル基板に形成された埋込層BLを備える縦型ホール素子に対しても、この発明は同様に適用することができる。また、ホール素子を構成する各要素の導電型を入れ替えた構造、すなわちP型とN型とを入れ替えた構造とした場合も、同様にこの発明を適用することができる。
・上記実施の形態においては、基板の材料としてSi(シリコン)を用いるようにしたが、製造工程や構造上の条件等に応じて、最適な材料を選択することができる。すなわち、例えばGaAs、InSb、InAs、SiC等の化合物半導体材料やGe(ゲルマニウム)等の他の半導体材料なども、この基板の材料として採用することができる。特に、GaAsやInAsは温度特性に優れた材料であり、当該ホール素子の高感度化を図る上で有効である。
この発明に係る縦型ホール素子およびその磁気検出感度調整方法の一実施の形態について、(a)はその素子構造の概要を示す平面図、(b)は(a)中のL1−L1線に沿った断面図、(c)は(a)中のL2−L2線に沿った断面図。 同実施の形態に係る縦型ホール素子の製造方法について、(a)〜(c)はその製造プロセスを示す断面図。 同実施の形態に係る縦型ホール素子の製造方法について、(a)および(b)はその製造プロセスを示す断面図。 同実施の形態に係る縦型ホール素子の変形例について、(a)〜(c)は、同ホール素子の構造を模式的に示す平面図および断面図。 同実施の形態に係る縦型ホール素子の別の変形例について、(a)〜(c)は、同ホール素子の構造を模式的に示す平面図および断面図。 従来の縦型ホール素子の一例について、(a)はその素子構造の概要を示す平面図、(b)は(a)中のL1−L1線に沿った断面図、(c)は(a)中のL2−L2線に沿った断面図。
符号の説明
11…半導体層(半導体基板)、12…半導体領域、12a〜12c…領域、13a〜13e…コンタクト領域(N拡散層)、14、14a、14b…拡散層、BL…埋込層、C10…回路(周辺回路)、C12…半導体領域、C13…拡散層、C13a〜C13f…拡散層(ソース・ドレイン層)、CL1…LOCOS酸化膜(フィールド酸化膜)、ED1、ED2…電極、G1a〜G1c…ゲート電極、HP…磁気検出部(ホールプレート)、I1a〜I1c…ゲート絶縁膜、T…トレンチ、VE…可変電圧源。

Claims (9)

  1. 半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態でこの電流に対し前記基板の表面に平行な磁界成分が印加されるときに該印加される磁界成分に応じたホール電圧信号を出力する縦型ホール素子において、
    前記半導体基板内に当該ホール素子の一部として一乃至複数の電極が設けられるとともに、該電極と前記基板との間に形成される空乏層の幅変化を通じて、前記電極の電位に応じて前記磁気検出部の形状が可変とされてなる
    ことを特徴とする縦型ホール素子。
  2. 請求項1に記載の縦型ホール素子において、
    前記磁気検出部の形状を可変とする電極とは別に、前記半導体基板内で前記磁気検出部を電気的に区画する分離壁をさらに備える
    ことを特徴とする縦型ホール素子。
  3. 当該ホール素子が周辺回路となるCMOS回路共々1チップに集積化されて、前記基板内に磁気検出部を電気的に区画する分離壁が、前記基板共々、該CMOS回路のグランド側電位に落とされた
    請求項2に記載の縦型ホール素子。
  4. 前記磁気検出部の形状を可変とする電極は、前記半導体基板に導電型不純物が添加されるかたちで形成された拡散層からなる
    請求項1〜3のいずれか一項に記載の縦型ホール素子。
  5. 前記半導体基板内の磁気検出部は、同基板の表面から裏面側へ進むにつれてしだいに低濃度になるような導電型不純物の濃度分布をもって形成されてなる
    請求項4に記載の縦型ホール素子。
  6. 前記半導体基板内の磁気検出部は、底の部分を最高濃度にして、前記基板の表面側へ進むにつれてしだいに低濃度になるような導電型不純物の濃度分布をもって形成されてなる
    請求項4に記載の縦型ホール素子。
  7. 前記磁気検出部の形状を可変とする電極は、前記半導体基板に形成されたトレンチの内部に埋設された導電性膜材からなる
    請求項1〜3のいずれか一項に記載の縦型ホール素子。
  8. 前記導電性膜材は、導電型不純物の添加された多結晶シリコンからなる
    請求項7に記載の縦型ホール素子。
  9. 半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態でこの電流に対し前記基板の表面に平行な磁界成分が印加されるときに該印加される磁界成分に応じたホール電圧信号を出力する縦型ホール素子に採用される磁気検出感度の調整方法であって、
    前記半導体基板内に前記縦型ホール素子の一部として電極を設け、この電極を通じて印加される電圧に応じて該電極と前記基板との間に形成される空乏層の幅を可変とし、もって前記磁気検出部の形状を可変設定する
    ことを特徴とする縦型ホール素子の磁気検出感度調整方法。
JP2005209123A 2005-07-19 2005-07-19 縦型ホール素子およびその磁気検出感度調整方法 Expired - Fee Related JP4784186B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005209123A JP4784186B2 (ja) 2005-07-19 2005-07-19 縦型ホール素子およびその磁気検出感度調整方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005209123A JP4784186B2 (ja) 2005-07-19 2005-07-19 縦型ホール素子およびその磁気検出感度調整方法

Publications (2)

Publication Number Publication Date
JP2007027515A true JP2007027515A (ja) 2007-02-01
JP4784186B2 JP4784186B2 (ja) 2011-10-05

Family

ID=37787862

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005209123A Expired - Fee Related JP4784186B2 (ja) 2005-07-19 2005-07-19 縦型ホール素子およびその磁気検出感度調整方法

Country Status (1)

Country Link
JP (1) JP4784186B2 (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2192417A3 (de) * 2008-11-28 2010-11-17 Melexis Tessenderlo NV Vertikaler Hallsensor
CH704689A1 (de) * 2011-03-24 2012-09-28 Melexis Tessenderlo Nv Vertikaler Hallsensor und Verfahren zur Herstellung eines vertikalen Hallsensors.
JP2012531757A (ja) * 2009-06-30 2012-12-10 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング ホールセンサ素子および磁界を測定する方法
WO2015047676A1 (en) * 2013-09-30 2015-04-02 Allegro Microsystems, Llc Vertical hall effect sensor
US9099638B2 (en) 2013-03-15 2015-08-04 Allegro Microsystems, Llc Vertical hall effect element with structures to improve sensitivity
US20160146906A1 (en) * 2014-11-26 2016-05-26 Seiko Instruments Inc. Vertical hall element
US9548443B2 (en) 2013-01-29 2017-01-17 Allegro Microsystems, Llc Vertical Hall Effect element with improved sensitivity
KR101855627B1 (ko) * 2017-09-28 2018-05-04 전자부품연구원 고감도 십자형 홀 플레이트
JP2018093083A (ja) * 2016-12-05 2018-06-14 エイブリック株式会社 半導体装置
CN110673062A (zh) * 2018-07-03 2020-01-10 艾普凌科有限公司 半导体装置
CN110828083A (zh) * 2019-10-30 2020-02-21 张宇阳 一种电位器
CN113851582A (zh) * 2021-08-18 2021-12-28 杭州未名信科科技有限公司 一种垂直型霍尔传感器及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62502927A (ja) * 1985-05-22 1987-11-19 エルゲ−ツェット・ランディス・ウント・ギ−ル・ツ−ク・アクチエンゲゼルシャフト 集積回路に集積可能なホール素子
JPH10270773A (ja) * 1997-03-26 1998-10-09 Toshiba Corp ホール素子
JP2002314073A (ja) * 2001-04-19 2002-10-25 Sharp Corp 半導体装置の製造方法
JP2003043123A (ja) * 2001-07-26 2003-02-13 Matsushita Electric Ind Co Ltd 磁界センサ
JP2004527134A (ja) * 2001-05-25 2004-09-02 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング 磁場のb成分を測定するための装置、磁場センサおよび電流計

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62502927A (ja) * 1985-05-22 1987-11-19 エルゲ−ツェット・ランディス・ウント・ギ−ル・ツ−ク・アクチエンゲゼルシャフト 集積回路に集積可能なホール素子
JPH10270773A (ja) * 1997-03-26 1998-10-09 Toshiba Corp ホール素子
JP2002314073A (ja) * 2001-04-19 2002-10-25 Sharp Corp 半導体装置の製造方法
JP2004527134A (ja) * 2001-05-25 2004-09-02 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング 磁場のb成分を測定するための装置、磁場センサおよび電流計
JP2003043123A (ja) * 2001-07-26 2003-02-13 Matsushita Electric Ind Co Ltd 磁界センサ

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2192417A3 (de) * 2008-11-28 2010-11-17 Melexis Tessenderlo NV Vertikaler Hallsensor
US8164149B2 (en) 2008-11-28 2012-04-24 Melexis Technologies Sa Vertical hall sensor
JP2012531757A (ja) * 2009-06-30 2012-12-10 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング ホールセンサ素子および磁界を測定する方法
CH704689A1 (de) * 2011-03-24 2012-09-28 Melexis Tessenderlo Nv Vertikaler Hallsensor und Verfahren zur Herstellung eines vertikalen Hallsensors.
US8564083B2 (en) 2011-03-24 2013-10-22 Melexis Technologies Nv Vertical hall sensor and method for producing a vertical hall sensor
US10205093B2 (en) 2013-01-29 2019-02-12 Allegro Microsystems, Llc Vertical hall effect element with improved sensitivity
US9548443B2 (en) 2013-01-29 2017-01-17 Allegro Microsystems, Llc Vertical Hall Effect element with improved sensitivity
US9099638B2 (en) 2013-03-15 2015-08-04 Allegro Microsystems, Llc Vertical hall effect element with structures to improve sensitivity
US9735345B2 (en) 2013-09-30 2017-08-15 Allegro Microsystems, Llc Vertical hall effect sensor
KR20160064116A (ko) * 2013-09-30 2016-06-07 알레그로 마이크로시스템스, 엘엘씨 수직 홀 효과 센서
US9312473B2 (en) 2013-09-30 2016-04-12 Allegro Microsystems, Llc Vertical hall effect sensor
WO2015047676A1 (en) * 2013-09-30 2015-04-02 Allegro Microsystems, Llc Vertical hall effect sensor
KR102221279B1 (ko) 2013-09-30 2021-03-02 알레그로 마이크로시스템스, 엘엘씨 수직 홀 효과 센서
US20160146906A1 (en) * 2014-11-26 2016-05-26 Seiko Instruments Inc. Vertical hall element
US9599682B2 (en) * 2014-11-26 2017-03-21 Sii Semiconductor Corporation Vertical hall element
JP2018093083A (ja) * 2016-12-05 2018-06-14 エイブリック株式会社 半導体装置
KR101855627B1 (ko) * 2017-09-28 2018-05-04 전자부품연구원 고감도 십자형 홀 플레이트
WO2019066253A1 (ko) * 2017-09-28 2019-04-04 전자부품연구원 고감도 십자형 홀 플레이트
CN110673062A (zh) * 2018-07-03 2020-01-10 艾普凌科有限公司 半导体装置
CN110828083A (zh) * 2019-10-30 2020-02-21 张宇阳 一种电位器
CN113851582A (zh) * 2021-08-18 2021-12-28 杭州未名信科科技有限公司 一种垂直型霍尔传感器及其制备方法

Also Published As

Publication number Publication date
JP4784186B2 (ja) 2011-10-05

Similar Documents

Publication Publication Date Title
JP4784186B2 (ja) 縦型ホール素子およびその磁気検出感度調整方法
US7253490B2 (en) Magnetic sensor having vertical hall device and method for manufacturing the same
US7655974B2 (en) Semiconductor device
JP5383732B2 (ja) 半導体装置
TWI394232B (zh) 半導體裝置
US20160372486A1 (en) Semiconductor device and method for controlling semiconductor device
US7977714B2 (en) Wrapped gate junction field effect transistor
JP4798102B2 (ja) 縦型ホール素子
US9397092B2 (en) Semiconductor device in a semiconductor substrate and method of manufacturing a semiconductor device in a semiconductor substrate
US9082773B2 (en) Integrated circuit, semiconductor device and method of manufacturing a semiconductor device
US8941186B2 (en) Semiconductor device having vertical type transistor
JP5743831B2 (ja) 半導体装置
US9847349B1 (en) Biasing the substrate region of an MOS transistor
JP2005039057A (ja) 半導体装置およびその製造方法
CN115704872A (zh) 具有降低jfet效应的霍尔效应传感器
US20100123173A1 (en) Semiconductor device and method of manufacturing the same
JP4353055B2 (ja) 縦型ホール素子
JP4375550B2 (ja) 縦型ホール素子の製造方法
JP2012227489A (ja) 半導体装置およびその製造方法
JP2020047715A (ja) 半導体装置
US20230403950A1 (en) Semiconductor device
KR100249383B1 (ko) 반도체장치 및 그의 제조방법
JP5926423B2 (ja) 半導体装置
JP2024043638A (ja) 半導体装置およびその製造方法
JP2005129635A (ja) Soi半導体集積回路装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070820

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100514

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100525

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100726

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110330

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20110406

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110614

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110627

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140722

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees