JP2007027449A - ツェナーダイオード - Google Patents
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Abstract
【課題】 ツェナー電圧を精度よく決定でき、かつツェナー電圧の変動の無いツェナーダイオードを提供する。
【解決手段】 半導体基板と、半導体基板の表面に形成された第１導電型の第１領域と、半導体基板の表面に、第１領域に含まれるように形成された第２導電型の第２領域とを含み、第１領域と第２領域との接合面をｐｎ接合面としたツェナーダイオードにおいて、第１領域中の第１導電型の不純物濃度が半導体基板の表面において最も高くなり、第２領域中の第２導電型の不純物濃度が半導体基板の表面において最も高くなる。
【選択図】図１
【解決手段】 半導体基板と、半導体基板の表面に形成された第１導電型の第１領域と、半導体基板の表面に、第１領域に含まれるように形成された第２導電型の第２領域とを含み、第１領域と第２領域との接合面をｐｎ接合面としたツェナーダイオードにおいて、第１領域中の第１導電型の不純物濃度が半導体基板の表面において最も高くなり、第２領域中の第２導電型の不純物濃度が半導体基板の表面において最も高くなる。
【選択図】図１
Description
本発明は、ツェナーダイオードに関し、特に、ツェナー接合の上にゲート酸化膜を介してゲート電極を設けたツェナーダイオードに関する。
図５は、全体が５００で表される、従来のツェナーダイオードの断面構造である（例えば、特許文献１参照）。ツェナーダイオード５００は、ｎ型のシリコン基板５１を含む。シリコン基板５１には、ｐ型のウエル領域５２が設けられている。ｐ型のウエル領域５２には、深く注入されたｐ＋アノード領域５３と、ｐ＋アノード領域５３に重なるようにｐ＋アノード領域５３より浅く注入されたｎ＋カソード領域５４とが設けられている（各領域の濃度と深さの関係は、図５の右に表示する）。
また、シリコン基板５１の表面には表面酸化膜５５が形成され、その上には絶縁膜５６が形成されている。
更に、ｐ型のウエル領域５２、ｎ＋カソード領域５４に接続するように、アノード電極５７、カソード電極５８が設けられている。
特開平３−８７０７２号公報
また、シリコン基板５１の表面には表面酸化膜５５が形成され、その上には絶縁膜５６が形成されている。
更に、ｐ型のウエル領域５２、ｎ＋カソード領域５４に接続するように、アノード電極５７、カソード電極５８が設けられている。
ツェナーダイオード５００では、ｐ＋アノード領域５３と重なったｎ＋カソード領域５４の底面がダイオードのｐｎ接合面となり（図５中に、ダイオードの回路記号を記載）、ｐｎ接合面に隣接するｐ＋アノード領域５３、ｎ＋カソード領域５４の不純物濃度により、ツェナー電圧（耐圧）が決定される。
しかしながら、ｐ＋アノード領域５３やｎ＋カソード領域５４はイオン注入法や拡散法で形成されるため、ｐｎ接合面近傍において不純物濃度を高精度で制御することは難しい。このため、ツェナーダイオード５００の間で、ツェナー電圧にばらつきが生じるという問題があった。
一方、ｐ＋アノード領域５３やｎ＋カソード領域５４を浅く形成した場合、表面近傍にｐｎ接合（ツェナー接合）が形成されるため、ツェナー降伏で発生した電子が表面酸化膜５５にトラップされ（チャージアップ現象）、ツェナー電圧が変動するという問題があった。
そこで、本発明は、ツェナー電圧を精度よく決定でき、かつツェナー電圧の変動の無いツェナーダイオードの提供を目的とする。
本発明は、半導体基板と、半導体基板の表面に形成された第１導電型の第１領域と、半導体基板の表面に、第１領域に含まれるように形成された第２導電型の第２領域とを含み、第１領域と第２領域との接合面をｐｎ接合面としたツェナーダイオードであって、第１領域中の第１導電型の不純物濃度が半導体基板の表面において最も高くなり、第２領域中の第２導電型の不純物濃度が半導体基板の表面において最も高くなることを特徴とするツェナーダイオードである。
以上の説明から明らかなように、本発明にかかるツェナーダイオードでは、ツェナー電圧の値を高精度で決定することができる。
図１は、全体が１００で表される、本発明の実施の形態にかかるツェナーダイオードの断面図である。
ツェナーダイオード１００は、ｎ型のシリコン基板１を含む。かかるｎ型の領域は、シリコン基板１に形成したウエル領域であっても良い。
ツェナーダイオード１００は、ｎ型のシリコン基板１を含む。かかるｎ型の領域は、シリコン基板１に形成したウエル領域であっても良い。
シリコン基板１には、ｐ＋アノード領域５が設けられ、更に、ｐ＋アノード領域５に含まれるように、ｎ＋カソード領域１０が設けられている。
シリコン基板１の表面には表面酸化膜（ゲート酸化膜）２が設けられ、その上に例えばポリシリコンからなるゲート電極６が設けられている。更に、ゲート電極６の上には、ゲート配線１４が設けられている。
一方、ｐ＋アノード領域５にはアノード配線１２が、ｎ＋カソード領域１０にはカソード配線１３が、それぞれ接続されている。
一方、ｐ＋アノード領域５にはアノード配線１２が、ｎ＋カソード領域１０にはカソード配線１３が、それぞれ接続されている。
アノード配線１２が、カソード配線１３、およびゲート配線１４は、例えば、アルミニウム等の金属からなる。更に、シリコン基板１の表面は、酸化シリコン等の絶縁膜１１、ＢＰＳＧ膜等の表面保護膜１５により覆われている。
図１の右図に示すように、ツェナーダイオード１００では、ｐ＋アノード領域５、ｎ＋カソード領域１０ともに、シリコン基板１の表面において不純物濃度が最も高くなるように形成されている。
この結果、図１中に破線で示すように、ｎ＋カソード領域１０からｐ＋アノード領域５に延びる空乏層は、ｎ＋カソード領域１０の底面で厚くなり、シリコン基板１の表面に近づくほど薄くなる。
この結果、図１中に破線で示すように、ｎ＋カソード領域１０からｐ＋アノード領域５に延びる空乏層は、ｎ＋カソード領域１０の底面で厚くなり、シリコン基板１の表面に近づくほど薄くなる。
ツェナーダイオード１００では、空乏層の薄い領域、即ち、シリコン基板１の表面近傍（図１中に、ダイオードの回路符合を記入）でツェナー降伏が発生しやすく、この部分のｐ＋アノード領域５、ｎ＋カソード領域１０の不純物濃度によりツェナー電圧（耐圧）が決まる。
イオン注入法や拡散法を用いて、シリコン基板１に不純物濃度を注入した場合でも、シリコン基板１の表面近傍であれば、不純物の濃度を高精度で制御できる。本実施の形態にかかるツェナーダイオード１００では、上述のように、シリコン基板１の表面近傍でツェナー電圧（耐圧）が決まるため、ツェナー電圧の値も高精度で決定することができる。
更に、本実施の形態にかかるツェナーダイオード１００では、シリコン基板１のツェナー接合（ｐ＋アノード領域５とｎ＋カソード領域１０との境界）上に、表面酸化膜２を介してゲート電極６が設けられている。ゲート電極６の電圧は、ゲート配線１４を介して制御できる。
シリコン基板１の表面近傍にツェナー接合を形成した場合、ツェナー降伏で発生した電子が表面酸化膜２にトラップされツェナー電圧が変動するチャージアップ現象が発生するが、ツェナーダイオード１００では、ツェナー接合上にゲート電極１４を設けることにより、かかるチャージアップを防止している。
即ち、ツェナーダイオード１００では、ゲート電極６に所定の正電圧を印加することにより、表面酸化膜２中に蓄積される電子を消滅させることができ、チャージアップ現象を防止できる。この結果、チャージアップ現象に起因するツェナー電圧の変動が防止できる。
即ち、ツェナーダイオード１００では、ゲート電極６に所定の正電圧を印加することにより、表面酸化膜２中に蓄積される電子を消滅させることができ、チャージアップ現象を防止できる。この結果、チャージアップ現象に起因するツェナー電圧の変動が防止できる。
また、ゲート電極６に印加する電圧を変化させることにより、ツェナー電圧を制御できる。即ち、ゲート電極６に正の電圧を印加すると、シリコン基板１の表面からｐ＋アノード領域５に空乏層が延びる。この結果、ツェナーダイオード１００のツェナー電圧を決定しているシリコン基板１の表面近傍のツェナー接合において、ツェナー降伏が発生しにくくなる。
逆に、ゲート電極６に負の電圧を印加すると、ｐ＋アノード領域５に延びた空乏層が薄くなり、ツェナー降伏が発生しやすくなる。
図２は、ツェナーダイオード１００における、ゲート電圧とツェナー電圧との関係であり、横軸が、ゲート電極６に印加されるゲート電圧、縦軸が、ツェナーダイオード１００のツェナー電圧である。
図２からわかるように、ゲート電極６に正電圧を印加するとツェナー電圧は小さくなり、逆にゲート電極６に負電圧を印加するとツェナー電圧は大きくなる。従って、ツェナーダイオード１００では、ゲート電極６に印加する電圧を変化させることにより、ツェナー電圧を制御することができる。
図３は、ツェナーダイオード１００における、ゲート電圧を用いたツェナー電圧制御回路図の一例である。ツェナーダイオードのＡ（アノード）、Ｋ（カソード）間に、ツェナーダイオードと並列にコントローラが接続されている。コントローラでは、Ａ（アノード）、Ｋ（カソード）間の電圧（ツェナー電圧）を電圧モニタしながら、かかるモニタ値に応じてＧ（ゲート）の電圧を制御する。
かかる制御回路を用いることにより、ツェナーダイオード１００において、ツェナー電圧をモニタしながらゲート電圧を変化させ、ツェナー電圧を所望の値に設定することが可能となる。
かかる制御回路を用いることにより、ツェナーダイオード１００において、ツェナー電圧をモニタしながらゲート電圧を変化させ、ツェナー電圧を所望の値に設定することが可能となる。
次に、図４を用いて、本実施の形態にかかるツェナーダイオード１００の製造方法について説明する。製造方法は、以下の工程１〜４を含む。
工程１：図４（ａ）に示すように、ｎ型のシリコン基板１を準備する。かかるｎ型の領域は、シリコン基板１に形成したウエル領域であっても良い。次に、シリコン基板１の表面に、例えば熱酸化法を用いて、シリコン酸化膜からなる表面酸化膜２を形成する。
続いて、レジストマスク３を形成し、これを注入マスクに用いて、シリコン基板１にホウ素（Ｂ）等のｐ型イオン４を注入する。ｐ型イオン４のイオン注入の注入エネルギは、例えば１０〜３０ＫｅＶで、ドーズ量は、例えば１×１０１４〜１×１０１５ｃｍ−２である。イオン注入後には、必要に応じてアニール工程を行う。
かかる条件でイオン注入することにより、シリコン基板１の表面近傍で不純物濃度が最も高くなり、深さ方向に進むにつれて不純物濃度が漸次減少するようなｐ＋アノード領域５が形成される。
工程２：図４（ｂ）に示すように、例えばＣＶＤ法で、表面酸化膜２の上にポリシリコン層を形成し、レジストマスク７を用いてパターニングを行う。この結果、ｐ＋アノード領域５の上にポリシリコンからなるゲート電極６が形成される。
工程３：図４（ｃ）に示すように、ゲート電極６およびその外方を覆うようにレジストマスク８を形成し、かかるレジストマスク８を注入マスクに用いて、ｐ＋アノード領域５中に砒素（Ａｓ）等のｎ型イオン９を注入する。ｎ型イオン９のイオン注入の注入エネルギは、例えば１０〜３０ＫｅＶで、ドーズ量は、例えば１×１０１５〜１×１０１６ｃｍ−２である。イオン注入後には、必要に応じてアニール工程を行う。
かかる条件でイオン注入することにより、シリコン基板１（ｐ＋アノード領域５）の表面近傍で不純物濃度が最も高くなり、深さ方向に進むにつれて不純物濃度が漸次減少するようなｎ＋カソード領域１０が形成される。なお、ｎ＋カソード領域１０は、ｐ＋アノード領域５に含まれている。
工程４：図４（ｄ）に示すように、例えば酸化シリコンからなる層間絶縁膜１１を、ＣＶＤ法を用いて作製する。層間絶縁膜１１の膜厚は、例えば３０００〜１００００Åである。
最後に、層間絶縁膜１１を開口し、ｐ＋アノード領域５に接続されたアノード配線１２、ｎ＋カソード領域１０に接続されたカソード配線１３、及びゲート電極６に接続されたゲート配線１４を形成する。アノード配線１２、カソード配線１３、及びゲート配線１４は、例えばアルミニウムの蒸着により形成される。
なお、必要に応じて、層間絶縁膜１１の上にＢＰＳＧ等からなる表面保護膜（図示せず）を形成しても構わない。
最後に、層間絶縁膜１１を開口し、ｐ＋アノード領域５に接続されたアノード配線１２、ｎ＋カソード領域１０に接続されたカソード配線１３、及びゲート電極６に接続されたゲート配線１４を形成する。アノード配線１２、カソード配線１３、及びゲート配線１４は、例えばアルミニウムの蒸着により形成される。
なお、必要に応じて、層間絶縁膜１１の上にＢＰＳＧ等からなる表面保護膜（図示せず）を形成しても構わない。
以上の工程で、本実施の形態にかかるツェナーダイオード１００が完成する。
１ シリコン基板、２ 表面酸化膜、３、７、８ レジストマスク、４ ｐ型イオン、５ ｐ＋アノード領域、６ ゲート電極、９ ｎ型イオン、１０ ｎ＋カソード領域、１１ 層間絶縁膜、１２ アノード配線、１３ カソード配線、１４ ゲート配線、１００ ツェナーダイオード。
Claims (4)
- 半導体基板と、
該半導体基板の表面に形成された第１導電型の第１領域と、
該半導体基板の表面に、該第１領域に含まれるように形成された第２導電型の第２領域とを含み、
該第１領域と該第２領域との接合面をｐｎ接合面としたツェナーダイオードであって、
該第１領域中の該第１導電型の不純物濃度が、該半導体基板の表面において最も高くなり、該第２領域中の該第２導電型の不純物濃度が、該半導体基板の表面において最も高くなることを特徴とするツェナーダイオード。 - 上記半導体基板の表面上に絶縁膜が設けられ、該絶縁膜を介して、該表面に露出した上記ｐｎ接合面の端部と対向するように設けられたゲート電極を含むことを特徴とする請求項１に記載のツェナーダイオード。
- 上記ゲート電極に、正電圧が印加されることを特徴とする請求項２に記載のツェナーダイオード。
- 上記ゲート電極に印加する電圧を変化させ、上記ｐｎ接合面における耐圧を変化させることを特徴とする請求項２に記載のツェナーダイオード。
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