JP2007013806A

JP2007013806A - 誤り訂正処理装置

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Publication number: JP2007013806A
Application number: JP2005194264A
Authority: JP
Inventors: Mitsuaki Sudo; 光昭須藤; Toshiyuki Miyauchi; 俊之宮内
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2005-07-01
Filing date: 2005-07-01
Publication date: 2007-01-18

Abstract

【課題】受信系列が間欠的に入力される場合であっても、バッファ回路を設けずに誤り訂正処理を行うことができる。
【解決手段】リード・ソロモン復号装置に設けられている各シンドローム演算器２-ｔは、ガロア体の原始元のべき乗を乗算した値を累積加算する加算器１３と、その累積加算の途中経過を格納する遅延器１１とを有する。各シンドローム演算器２-ｔは、受信データ系列の値が有効である場合には、加算器１３から出力される加算値を選択して遅延器１１に格納し、受信データ系列の値が有効でない場合には遅延器１１から出力された値を選択して再度遅延器１１に格納する。
【選択図】図２

Description

本発明は、リード・ソロモン符号等の誤り訂正符号が付加された情報系列に対して、誤り訂正を行う誤り訂正処理装置に関するものである。

従来より、リード・ソロモン符号を利用した情報の記録及び伝送方法が知られている。

図１２は、リード・ソロモン符号を付加した情報を記録媒体に記録する記録システム、又は、リード・ソロモン符号を付加した情報を伝送媒体を介して伝送する伝送システムを示している。

リード・ソロモン符号を利用した記録又は伝送システム１００は、入力系列をリード・ソロモン符号化して送信系列を生成し、その送信系列を出力するリード・ソロモン符号化装置１０１と、送信系列を変調して記録媒体に記録し又は伝送媒体に伝送する変調装置１０２と、記録媒体又は伝送媒体から信号を再生及び復調して受信系列を出力する復調装置１０３と、受信系列に対して誤り訂正（リード・ソロモン符号の復号）をして元の入力系列と同じ復号系列を復元して出力するリード・ソロモン復号装置１０４とから構成される。

リード・ソロモン符号化装置１０１は、入力系列を表す情報多項式を生成多項式で除算することで誤り訂正符号を生成して、もとの入力系列とあわせてリード・ソロモン符号化された送信系列を生成している。

変調装置１０２は、記録媒体に記録する場合であれば１-７変調やＥＦＭ変調などの変調を施して記録媒体に記録する。また、変調装置１０２は、伝送媒体に伝送する場合であれば、例えば、ＢＦＰ、ＱＦＰなどの変調方式で情報に変調を施して伝送媒体に伝送する。

復調装置１０３は、記録媒体から再生をする場合であれば１７変調やＥＦＭ変調の復調をし、受信系列（すなわち、誤りを含んだ送信系列）を生成する。また、復調装置１０３は、伝送媒体から再生をする場合であれば、ＢＦＰ、ＱＦＰなど変調方式の復調を行い、受信系列（すなわち、誤りを含んだ送信系列）を生成する。

リード・ソロモン復号装置１０４は、シンドロームの生成、誤り位置検出多項式の計算、チエン探索、誤り値計算、誤り訂正といった処理を行い、誤りが含まれている受信情報に対して誤り訂正を行い、復号系列（すなわち、元の入力系列と同じ系列）を復元して出力する。

ところで、図１３に示すように、リード・ソロモン復号装置１０４は、受信系列の１シンボル（通常１バイトのデータ）分のデータが１クロックに１回入力され、それが隙間無く連続して入力される。リード・ソロモン復号装置１０４は、連続的に入力される受信系列に対して誤り訂正処理を行い、復号系列の１シンボル分のデータを１クロックに１回出力し、それを隙間無く連続して出力する。

しかしながら、リード・ソロモン復号装置１０４の前段の復調装置１０３の処理によっては、受信系列が隙間無く連続して入力されず、間欠的に入力される場合がある。

このような場合、通常、図１４に示すように、完結的な受信系列を一旦バッファ回路１０５に格納して有効なシンボルのみを出力することにより、連続的な受信系列にする必要がある。例えば、イネーブル信号（受信系列の有効なシンボルのタイミングを示す信号）がハイ（１）となっているタイミングで入力されたシンボルのみをバッファ回路１０５に格納して、有効なシンボルのみから構成された受信系列に変換する必要がある。

ところが、このようなバッファ回路１０５を設けると回路規模が大きくなる。

特開２００２−２３２３７７号公報

本発明は、受信系列が間欠的に入力される場合であっても、バッファ回路を設けずに誤り訂正処理を行うことができる誤り訂正処理装置を提供することを目的とする。

本発明に係る誤り訂正処理装置は、情報データ系列に誤り訂正符号系列が付加された受信データ系列に対して、誤り訂正処理を行う誤り訂正処理装置において、前記受信データ系列のシンドロームを計算するシンドローム計算部と、前記シンドロームに基づき誤り多項式を算出する誤り多項式計算部と、前記受信データ系列を記憶して処理遅延時間の保持をする保持部と、前記保持部により保持されている受信データ系列に対して、前記誤り多項式計算部により算出された誤り多項式に基づき誤り訂正を行う訂正部とを備え、前記受信データ系列は、当該受信データ系列に有効な値が含まれているタイミングを示すイネーブル信号とともに入力され、前記シンドローム計算部は、入力データを１クロック分遅延させる遅延器と、前記遅延器から出力された値に、ガロア体の原始元のべき乗を乗算する乗算器と、前記受信データ系列の１ワード分の値と前記乗算器の出力値とを加算する加算器と、前記受信データ系列の１ワード分が入力される毎に、前記イネーブル信号に基づき前記加算器から出力される加算値又は前記遅延器により遅延された値の一方を選択して、選択した一方の値を前記遅延器に入力するセレクタとを有し、前記セレクタは、受信データ系列の値が有効である場合には前記加算器から出力される加算値を選択し、受信データ系列の値が有効でない場合には前記遅延器から出力された値を選択することを特徴とする。

本発明に係る誤り訂正処理装置では、ガロア体の原始元のべき乗を乗算した値を累積加算する加算器と、その途中経過を格納する遅延器とを有するシンドローム計算部を備えている。シンドローム計算部では、受信データ系列の値が有効である場合には加算器から出力される加算値を選択して遅延器に格納し、受信データ系列の値が有効でない場合には遅延器から出力された値を選択して再度遅延器に格納し直す。

このことにより、本発明に係る誤り訂正処理装置では、受信系列が間欠的に入力される場合であっても、バッファ回路を設けずに誤り訂正処理を行うことができる。

以下、発明を実施するための最良の形態として、本発明が適用されたリード・ソロモン復号装置について説明する。

なお、本発明を実施するための最良の形態として、本発明をリード・ソロモン復号装置に適用した例を示すが、本発明はリード・ソロモン復号装置に限らず、シンドロームを生成する誤り訂正回路であれば他の誤り訂正処理装置にも適用することができる。

（リード・ソロモン復号装置の全体構成）
図１は、本発明が適用されたリード・ソロモン復号装置のブロック構成図である。

リード・ソロモン復号装置１は、受信系列（送信系列に誤り系列が重畳された系列）が入力され、受信系列に対して誤り訂正を行って復号系列（入力系列と同じとなる。）を復元する回路である。

リード・ソロモン復号装置１に入力される受信系列は、有効なシンボル（１バイト分のデータ）及び無効なシンボルの両者が含まれた系列、すなわち、有効シンボルが間欠的に含まれている系列となっている。また、リード・ソロモン復号装置１には、受信系列に同期したイネーブル信号が、当該受信系列とともに入力される。イネーブル信号は、受信系列中の有効なシンボル位置を示す信号である。具体的には、イネーブル信号は、受信系列中の有効なシンボルのタイミングでハイとなり、無効なシンボルのタイミングでローとなる２値信号である。

リード・ソロモン復号装置１は、図１に示すように、シンドローム計算回路２と、誤り多項式計算回路３と、誤り訂正回路４と、受信系列保持回路５とを備えている。

シンドローム計算回路２は、受信系列及びイネーブル信号が入力され、受信系列及びイネーブル信号に基づきシンドロームを計算する。

誤り多項式計算回路３は、シンドローム計算回路２により算出されたシンドロームに基づき、誤り位置多項式及び誤り評価多項式を生成する。

誤り訂正回路４は、誤り位置生成多項式及び誤り評価多項式に基づき、誤り位置の探索（チエン検索）を行い、誤り位置の検索結果に基づき誤り系列を算出し、算出した誤り系列に基づき受信系列保持回路５により遅延された受信系列を訂正して、元の送信系列（復号系列）を復元する。

受信系列保持回路５は、受信系列及びイネーブル信号が入力され、入力された受信系列を遅延させて誤り訂正回路４に供給する。このときの遅延時間は、当該リード・ソロモン復号装置１に受信系列が入力され、当該受信系列に対して誤り訂正回路４により訂正がされるまでの処理時間分である。

以上のようなリード・ソロモン復号装置１は、誤り訂正がされた復号系列が出力される。

（シンドローム計算回路）
図２は、シンドローム計算回路２のブロック図である。

シンドロームは、受信系列ｒ（ｘ）を、送信系列のｉ個（ｉは２以上の整数）のそれぞれの項（ｘ−α^ｔ）（ｔ＝０，１，２，３，…，ｉ-２，ｉ-１）で除算して得られるｉ個の剰余に相当する。α^ｔは、ガロア体の原始多項式の元であり、べき乗表現で表したものである。

シンドローム計算回路２は、これらｉ個のシンドロームを計算して出力する。

シンドローム計算回路２は、これらｉ個のシンドロームを計算するため、ガロア体の原始多項式の根α^ｔに対応したｉ個のシンドローム演算器２-０，２-１，…，２-ｔ，…，２-（ｉ-１）を備えている。

各シンドローム演算器２-ｔは、遅延器１１と、乗算器１２と、加算器１３と、第１のセレクタ１４と、第２のセレクタ１５とを有している。

遅延器１１は、第２のセレクタ１５の出力値が入力され、入力された値を１クロック分保持し出力する。すなわち、入力値を１クロック分遅延させる。乗算器１２は、遅延器１１の出力値に対して、ガロア体の原始多項式の元のべき乗表現値α^ｔを乗算する。加算器１３は、乗算器１２から出力された値と、受信系列の１シンボル分の値とを加算する。第１のセレクタ１４は、加算器１３の出力値と、受信系列とが入力され、いずれか一方を選択出力する。第２のセレクタ１５は、第１のセレクタ１４の出力値と、遅延器１１の出力値とが入力され、いずれか一方を選択出力する。

このような構成の各シンドローム演算器２-ｔには、有効なシンボル（１バイト分のデータ）が間欠的に含まれている受信系列と、そのイネーブル信号が入力される。

第１のセレクタ１４は、受信系列の最初の有効なシンボル（例えばリード・ソロモン符号のエラー訂正ブロックの中の最初の有効なシンボル）が入力されたタイミングでは、受信系列を選択して出力し、それ以外のタイミングでは加算器１３の出力値を選択して出力する。

第２のセレクタ１５は、イネーブル信号に応じて切り換えを行う。第２のセレクタ１５は、イネーブル信号がハイ（すなわち、入力された受信系列のシンボルが有効）である場合には、第１のセレクタ１４から入力された値を選択して出力する。また、第２のセレクタ１５は、イネーブル信号がロー（すなわち、入力された受信系列のシンボルが向こう）である場合には、遅延器１１の出力値を選択して出力する。

このような構成を有する各シンドローム演算器２-ｔでは、α^ｔにより重み付けをしながらの累積加算を、受信系列の全シンボルに対して行う。シンドローム演算器２-ｔでは、累積加算の途中の経過値を遅延器１１に格納する。

ここで、各シンドローム演算器２-ｔでは、有効なシンボルが入力された場合には、遅延器１１から出力された累積加算の途中の経過値にα^ｔを乗算して、その乗算結果と入力されたシンボルとの加算を行い、その加算結果を遅延器１１に格納する。これに対して、無効なシンボルが入力された場合には、遅延器１１から出力された累積加算の途中の経過値に対してなんら処理をせず、そのまま入力側にループさせて遅延器１１に格納する。

そして、最後に、各シンドローム演算器２-ｔでは、受信系列の最後のシンボル（例えばリード・ソロモン符号のエラー訂正ブロックの中の最後の有効なシンボル）まで累積加算を終えると、その時に遅延器１１に格納されている値をシンドローム（ｔ）として出力する。

以上のようにシンドローム計算回路２では、受信系列が間欠的に入力される場合であっても、前段にバッファ回路を設けて連続的な系列に修正せず、そのままシンドロームを演算することが可能となる。このため、回路規模を削減することができる。

（受信系列保持回路）
つぎに、受信系列保持回路５について説明をする。

受信系列保持回路５は、入力された受信系列を、必要時間分だけ遅延させて誤り訂正回路４に供給する回路である。

図３は、受信系列保持回路５のブロック構成図である。

受信系列保持回路５は、シングルポートメモリ２１と、入力信号生成回路２２と、出力保持回路２３と、出力セレクタ２４と、ライト/リード切替信号生成回路２５と、アドレスセレクタ２６と、ライトアドレスカウンタ２７と、リードアドレスカウンタ２８と、出力コントローラ２９と、メモリ停止回路３０とを備えている。

また、リード・ソロモン復号装置１には、アドレス遅延回路３１が設けられている。

アドレス遅延回路３１は、リード・ソロモン復号装置１に受信系列が入力され、当該受信系列に対して誤り訂正回路４により訂正がされるまでの処理時間分（すなわち、シンドローム計算、誤り位置多項式、チェン検索及び誤り系列の算出に要する時間分）の遅延を行う回路である。アドレス遅延回路３１は、受信系列保持回路５内に設けられていても良いが、本例の場合には、受信系列保持回路５の外部に設けている。

受信系列保持回路５に対して入力される信号は、受信系列、イネーブル信号、入力開始信号、読み出し開始アドレス、出力開始信号である。

受信系列保持回路５から出力される信号は、遅延された受信系列、書き込み開始アドレスである。

入力開始信号は、受信系列の入力が開始されたタイミングを示す信号である。例えばリード・ソロモン符号のエラー訂正ブロックの中の最初の有効なシンボルのタイミングを示す信号である。入力開始信号は、受信系列とともに前段の装置から入力される。

書き込み開始アドレスは、シングルポートメモリ２１上の、受信系列の最初の有効シンボルが書き込まれたアドレスである。すなわち、入力開始信号のタイミングで入力されたシンボルが書き込まれたアドレスである。書き込み開始アドレスは、アドレス遅延回路３１に供給される。

読み出し開始アドレスは、アドレス遅延回路３１により遅延された書き込み開始アドレスである。つまり、書き込み開始アドレスが必要時間分遅延されて読み出し開始アドレスとして、受信系列保持回路５に入力される。

出力開始信号は、アドレス遅延回路３１により遅延された入力開始信号である。つまり、入力開始信号が必要時間分遅延されて出力開始信号として、受信系列保持回路５に入力される。

以下、各回路の動作についてさらに詳細に説明をする。

シングルポートメモリ２１は、外部から書き込まれたデータを記憶するメモリである。シングルポートメモリ２１は、書き込みと読み出しとが共通のポートとされたタイプのメモリであり、書き込みと読み出しとを同時に行うことができないメモリである。

シングルポートメモリ２１には、データが入力される入力端子、データが出力される出力端子、アドレス（書き込みアドレス及び読み出しアドレス）が入力されるアドレス端子、書き込み又は読み出しの動作切替を行うライト/リード端子、動作及び停止を制御する動作制御信号が入力される動作/停止端子が設けられている。

シングルポートメモリ２１に対するデータの書き込み及び読み出しは、図４に示すように、２シンボルまとめて行われ、書き込みと読み出しとが１クロック毎に交互に行われるようになっている。すなわち、受信系列の１シンボルは１バイト（８ビット）であるが、それを２シンボル分まとめて１ワードとして取り扱って、シングルポートメモリ２１に対して格納がされる。

また、シングルポートメモリ２１に対しては、書き込みと読み出しとは、１クロック毎交互に行われる。

このように２シンボル単位で書き込み及び読み出しが１クロック毎交互に行われるため、２ポートメモリ（書き込みと読み出しとが独立して行えるメモリ）を用いずに低コストのシングルポートメモリを用いることができる。

入力信号生成回路２２には、図５に示すように、受信系列、イネーブル信号及び入力開始信号が入力される。

入力信号生成回路２２は、イネーブル信号がハイ（有効）の時の受信系列のシンボル（８ビット）を２個ずつまとめて１ワード（１６ビット）に変換し、シングルポートメモリ２１に転送する。入力信号生成回路２２から出力されたデータ（１６ビット：２シンボル単位）は、シングルポートメモリ２１の入力端子に供給されて、当該シングルポートメモリ２１内に書き込まれる。

入力信号生成回路２２は、入力開始信号に示された入力開始タイミングから、書き込み動作を開始する。

出力保持回路２３には、図６に示すように、シングルポートメモリ２１の出力端子から出力された１ワード分のデータ（２シンボル単位）が入力される。出力保持回路２３は、入力された１ワード分のデータを１クロック分保持する。

出力セレクタ２４には、図６に示すように、出力保持回路２３により保持されている１ワード分のデータ（２シンボル単位）が入力される。出力セレクタ２４は、出力保持回路２３により保持されている１ワード分のデータ（２シンボル）のうち、一方のシンボル（８ビット）を選択して出力する。出力セレクタ２４は、シンボルの選択を交互に行う。このため、２シンボルまとめてシングルポートメモリ２１に格納されていたデータが、１シンボル毎のデータ列に変換されて出力される。なお、出力セレクタ２４の切替制御は、出力コントローラ２９により行われる。

ライト/リード切替信号生成回路２５は、図７に示すように、１クロック毎に０、１を交互に繰り返すライト/リード切替信号を発生する。ライト／リード切換信号は、０の時に書き込み（ライト）を示し、１の時に読み出し（リード）を示している。ライト/リード切換信号は、アドレスセレクタ２６に供給されるとともに、シングルポートメモリ２１のライト/リード端子に供給される。

なお、シングルポートメモリ２１は、ライト/リード切換信号が０の時には、入力端子に入力されたデータを、アドレス端子に入力されたアドレスに対して書き込む。また、シングルポートメモリ２１は、ライト/リード切換信号が１の時には、アドレス端子に入力されたアドレスからデータを読み出して、出力端子から出力する。

アドレスセレクタ２６には、ライトアドレスカウンタ２７から出力された書き込みアドレスと、リードアドレスカウンタ２８から出力された読み出しアドレスとが入力される。アドレスセレクタ２６は、ライト/リード切換信号が０の時には、書き込みアドレスを選択し、ライト/リード切換信号が１の時には、読み出しアドレスを選択する。アドレスセレクタ２６により選択されたアドレスは、シングルポートメモリ２１のアドレス端子に供給される。

ライトアドレスカウンタ２７は、図８に示すように、内部カウンタを備え、内部カウンタのカウント値を書き込みアドレスとして出力し、シングルポートメモリ２１に与える回路である。ライトアドレスカウンタ２７は、イネーブル信号が２回ハイとなる毎（すなわち、２個の有効なシンボルが入力される毎）に、内部カウンタを１ずつカウントアップして、書き込みアドレスを更新する。従って、シングルポートメモリ２１の連続したアドレスに、１ワード（２シンボル）毎に順次書き込まれていくこととなる。

ライトアドレスカウンタ２７は、例えば、シングルポートメモリ２１の記録可能容量の総ワード数分の値を巡回的にカウントする。ライトアドレスカウンタ２７は、初期動作時は、例えば０等の所定の値からカウントを開始し、カウンタ値が最大値（例えばシングルポートメモリ２１の記憶可能容量分のバイト数）を超えたら、また、初期値（例えば０）に戻るようなカウンタである。従って、ライトアドレスカウンタ２７は、一番古いデータ上に、最も新しいデータを書き込むようなリングバッファとして、シングルポートメモリ２１を機能させることができる。

また、ライトアドレスカウンタ２７が発生した最初の書き込みアドレスは、アドレス遅延回路３１に供給される。最初の書き込みアドレスは、アドレス遅延回路３１によってしかるべき遅延時間分遅延がされ、読み出し開始アドレスとして出力される。

リードアドレスカウンタ２８は、図９に示すように、内部カウンタを備え、内部カウンタのカウント値を読み出しアドレスとして出力し、シングルポートメモリ２１に与える回路である。リードアドレスカウンタ２８は、ライト/リード切換信号が１となる毎に、つまり、１ワード分（２シンボル）のデータがシングルポートメモリ２１から読み出される毎に、内部カウンタを１ずつカウントアップして、読み出しアドレスを更新する。従って、シングルポートメモリ２１の連続したアドレスから、２シンボル毎に順次読み出されていくこととなる。

リードアドレスカウンタ２８は、例えば、シングルポートメモリ２１の記録可能容量の総ワード数分の値を巡回的にカウントする。リードアドレスカウンタ２８は、初期動作時は、出力開始信号がハイとなってからカウント動作を開始する。リードアドレスカウンタ２８は、アドレス遅延回路３１から出力された読み出し開始アドレスからカウントを開始し、カウンタ値が最大値（例えばシングルポートメモリ２１の記憶可能容量分のワード数）を超えたら、また、初期値（例えば０）に戻るようなカウンタである。従って、リードアドレスカウンタ２８は、書き込みアドレスの順番と同様の方向に読み出しを行うので、古いデータから新しいデータに向けて順番に読み出していく先入れ先出しのＦＩＦＯバッファとして、シングルポートメモリ２１を機能させることができる。

出力コントローラ２９は、図１０に示すように、出力開始信号がハイ（すなわち、出力の開始の命令がされるタイミング）から、所定クロック後に有効な系列が出力が開始されるように、出力保持回路２３及び出力セレクタ２４をコントロールする回路である。出力保持回路２３及び出力セレクタ２４は、出力コントローラ２９の制御に応じて動作の開始を行う。

メモリ停止回路３０は、図１１に示すように、シングルポートメモリ２１の動作の停止を制御し、不必要なデータの入力及び出力を禁止する回路である。具体的には、メモリ停止回路３０は、書き込みタイミングで２シンボル分の受信系列が入力されていないタイミングでは動作を停止させる。逆に言うと、２シンボル分の受信系列が入力された後に、シングルポートメモリ２１の動作を開始させる。また、シングルポートメモリ２１から、所定の符号長（例えば、リード・ソロモン符号のエラー訂正ブロック分の符号長）を読み出した後の、読み出しのタイミング以降では動作を停止させる。

以上のような構成の受信系列保持回路５では、安価なシングルポートのメモリを用いて受信系列の必要時間分の遅延を行うことができる。

本発明が適用されたリード・ソロモン復号装置のブロック構成図である。シンドローム計算回路のブロック構成図である。受信系列保持回路のブロック構成図である。シングルポートメモリの入出力を示した図である。入力信号生成回路とシングルポートメモリとを示した図である。出力保持回路と出力セレクタとシングルポートメモリとを示した図である。ライト/リード切換信号生成回路とアドレスセレクタとシングルポートメモリとを示した図である。ライトアドレスカウンタとアドレス遅延回路とアドレスセレクタとシングルポートメモリとを示した図である。リードアドレスカウンタとライト/リード切換信号生成回路とアドレスセレクタとシングルポートメモリとを示した図である。出力コントロール回路と出力保持回路と出力セレクタとシングルポートメモリとを示した図である。ライトアドレスカウンタとメモリ停止回路とシングルポートメモリとを示した図である。リード・ソロモン符号を用いた記録システム又は送信システムの構成を示す図である。リード・ソロモン復号装置にデータが連続的に入力される場合について説明をする図である。リード・ソロモン復号装置にデータが間欠的に入力される場合について説明をする図である。

符号の説明

１リード・ソロモン復号装置、２シンドローム計算回路、３誤り多項式計算回路、４誤り訂正回路、５受信系列保持回路

Claims

情報データ系列に誤り訂正符号系列が付加された受信データ系列に対して、誤り訂正処理を行う誤り訂正処理装置において、
前記受信データ系列のシンドロームを計算するシンドローム計算部と、
前記シンドロームに基づき誤り多項式を算出する誤り多項式計算部と、
前記受信データ系列を記憶して処理遅延時間の保持をする保持部と、
前記保持部により保持されている受信データ系列に対して、前記誤り多項式計算部により算出された誤り多項式に基づき誤り訂正を行う訂正部とを備え、
前記受信データ系列は、当該受信データ系列に有効な値が含まれているタイミングを示すイネーブル信号とともに入力され、
前記シンドローム計算部は、
入力データを１クロック分遅延させる遅延器と、
前記遅延器から出力された値に、ガロア体の原始元のべき乗を乗算する乗算器と、
前記受信データ系列の１シンボル分の値と前記乗算器の出力値とを加算する加算器と、
前記受信データ系列の１シンボル分が入力される毎に、前記イネーブル信号に基づき前記加算器から出力される加算値又は前記遅延器により遅延された値の一方を選択して、選択した一方の値を前記遅延器に入力するセレクタとを有し、
前記セレクタは、受信データ系列の値が有効である場合には前記加算器から出力される加算値を選択し、受信データ系列の値が有効でない場合には前記遅延器から出力された値を選択すること
を特徴とする誤り訂正処理装置。
前記保持部は、
受信データ系列の有効の２シンボル分の値を１ワード化する入力部と、
前記１ワード化された値を格納するシングルポートメモリと、
前記シングルポートメモリに格納されている１ワードの値を、２シンボルに分割して出力する出力部とを有すること
を特徴とする請求項１記載の誤り訂正処理装置。
前記シングルポートメモリに対する書き込みと読み出しとが１クロック毎交互に行われること
を特徴とする請求項１記載の誤り訂正処理装置。