JP2006032721A - Fabrication process of semiconductor device - Google Patents

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Kiminori Kiyono
公師 清野
Hisao Kato
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Abstract

<P>PROBLEM TO BE SOLVED: To make the residual quantity of resist uniform over the surface of a semiconductor substrate, and to make the diameter of contact hole uniform over the surface of the semiconductor substrate. <P>SOLUTION: An interlayer insulating film is formed on a semiconductor substrate, an antireflection film is formed on the interlayer insulating film, a resist film is formed on the antireflection film and patterned, and then the antireflection film is etched using at least one kind of gas selected from CF<SB>4</SB>, CHF<SB>3</SB>, CH<SB>2</SB>F<SB>2</SB>, CH<SB>3</SB>F, HBr, Cl<SB>2</SB>, C<SB>2</SB>F<SB>4</SB>, C<SB>2</SB>F<SB>6</SB>, C<SB>4</SB>F<SB>8</SB>, C<SB>5</SB>F<SB>8</SB>, C<SB>4</SB>F<SB>6</SB>, CF<SB>3</SB>I, NF<SB>3</SB>, and SF<SB>6</SB>under gas pressure of 50 mTorr or below thus fabricating a semiconductor device. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体基板上の層間絶縁膜にコンタクトホールなどの開口を形成する半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device in which openings such as contact holes are formed in an interlayer insulating film on a semiconductor substrate.

半導体集積回路の高集積化、微細化が進展するにつれゲート電極は細線化され、ゲート酸化膜は薄膜化されている。それに伴い半導体基板と配線層を接続するコンタクトホールの形成工程においても微細加工限界に達しつつある。また、微細化の進展に伴い接続孔部分が素子分離領域内に落ちることがあり、素子分離の機能が果たせずリーク電流発生につながる恐れもある。素子分離領域を保護するため、酸化膜のみの絶縁層の下部に窒化膜を形成し、素子分離部分の酸化膜を保護する工夫も行われている。更に、ロジックとＤＲＡＭとの混載などでデバイスの高機能化も進展しており、ＵＬＳＩに代表される半導体微細加工技術は困難を極めている。その中で、コンタクトホールの形成は、トランジスタと配線を接続するために極めて重要な工程であり、ＬＳＩ製造工程にとっては極めて重要である。しかし、微細化の進展に伴い露光装置の光源はＡｒＦとなり、これの解像度に適合するレジストも高解像度のものを使用することとなる。   As the integration and miniaturization of semiconductor integrated circuits progress, the gate electrode is made thinner and the gate oxide film is made thinner. Accordingly, the fine processing limit is being reached also in the contact hole forming process for connecting the semiconductor substrate and the wiring layer. Further, as the miniaturization progresses, the connection hole portion may fall into the element isolation region, and the function of element isolation may not be fulfilled, leading to the generation of leakage current. In order to protect the element isolation region, a contrivance has been made to protect the oxide film in the element isolation part by forming a nitride film below the insulating layer of only the oxide film. Furthermore, the enhancement of functions of devices is progressing due to the mixed mounting of logic and DRAM, and semiconductor microfabrication technology represented by ULSI is extremely difficult. Among them, the formation of contact holes is an extremely important process for connecting a transistor and a wiring, and is extremely important for an LSI manufacturing process. However, with the progress of miniaturization, the light source of the exposure apparatus becomes ArF, and a resist that conforms to the resolution is used with a high resolution.

なお、コンタクトホール形成の従来技術としては、半導体基板に絶縁膜、反射防止膜、レジスト膜を形成し、レジスト膜パターンをマスクとして、絶縁膜をエッチングガスでエッチングする、コンタクトホールの形成方法において、絶縁膜の荒れを防止するために、半導体基板にバイアスを印加した状態でプラズマ処理することにより、絶縁膜と密着性の低い反射防止膜との間に侵入したフルオロカーボン系のエッチングガス成分を除去する方法が知られている（特許文献１参照）。また、シリコン酸化膜とシリコン窒化膜の積層膜にコンタクトホールを形成する際、ＣＦ系のガス、ＣＨＦ系のガス、酸素ガスと、不活性ガスを含む一種類の混合ガスでエッチングする方法が知られている（特許文献２参照）。   As a conventional technique for forming a contact hole, in a method for forming a contact hole, an insulating film, an antireflection film, and a resist film are formed on a semiconductor substrate, and the insulating film is etched with an etching gas using the resist film pattern as a mask. In order to prevent roughening of the insulating film, plasma treatment is performed with a bias applied to the semiconductor substrate, thereby removing fluorocarbon-based etching gas components that have entered between the insulating film and the anti-reflection film having low adhesion. A method is known (see Patent Document 1). In addition, when a contact hole is formed in a stacked film of a silicon oxide film and a silicon nitride film, a method of etching with a mixed gas including a CF-based gas, a CHF-based gas, an oxygen gas, and an inert gas is known. (See Patent Document 2).

特開２００１−２５０８６２号公報JP 2001-250862 A 特開２００３−８６５６８号公報JP 2003-86568 A

ＡｒＦ光源対応のレジストは、エッチング耐性に劣るので、プラズマダメージによる影響が懸念される。特に、高アスペクト比となると、その影響が大きくなる。また、微細パターンの形成において、定在波の影響があるため、層間絶縁膜上に反射防止膜を用いるプロセスが一般的である。このプロセスを用いた場合、レジストパターン形成後に前記反射防止膜をエッチングし、その後、層間絶縁膜をエッチングする工程が必要となる。反射防止膜のエッチングにおいて、レジスト表面が荒れると、層間絶縁膜形成工程において所望パターンより１／１０〜１／１００程度の超微小コンタクトホールが層間絶縁膜上に発生する（これをスパイクと呼ぶ）。こういった層間絶縁膜の表面での荒れを防ぐためには、反射防止膜のエッチングの際に、レジスト表面上での荒れを回避することが重要である。そこで、本発明においては、反射防止膜のエッチング条件を規定することで、表面荒れを抑えることにある。   Since the resist for ArF light source is inferior in etching resistance, there is a concern about the influence of plasma damage. In particular, when the aspect ratio is high, the influence becomes large. In addition, since a fine wave is affected by standing waves, a process using an antireflection film on an interlayer insulating film is common. When this process is used, it is necessary to etch the antireflection film after forming the resist pattern and then etch the interlayer insulating film. When the resist surface becomes rough in the etching of the antireflection film, an ultrafine contact hole of about 1/10 to 1/100 of the desired pattern is generated on the interlayer insulating film in the interlayer insulating film forming step (this is called a spike). ). In order to prevent such roughness on the surface of the interlayer insulating film, it is important to avoid the roughness on the resist surface during etching of the antireflection film. Therefore, in the present invention, the surface roughness is suppressed by defining the etching conditions of the antireflection film.

本発明は、半導体基板上に層間絶縁膜を形成し、層間絶縁膜上に反射防止膜を形成し、反射防止膜上にレジスト膜を形成し、レジスト膜にパターンを形成し、ＣＦ４、ＣＨＦ３、ＣＨ２Ｆ２、ＣＨ３Ｆ、ＨＢｒ、Ｃｌ２、Ｃ２Ｆ４、Ｃ２Ｆ６、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、ＣＦ３Ｉ、ＮＦ３、ＳＦ６の中の少なくとも１種類以上のガスで５０ｍＴｏｒｒ以下のガス圧力で反射防止膜をエッチングすることを特徴とする半導体装置の製造方法にある。 In the present invention, an interlayer insulating film is formed on a semiconductor substrate, an antireflection film is formed on the interlayer insulating film, a resist film is formed on the antireflection film, a pattern is formed on the resist film, and CF 4 , CHF 3 , CH 2 F 2 , CH 3 F, HBr, Cl 2 , C 2 F 4 , C 2 F 6 , C 4 F 8 , C 5 F 8 , C 4 F 6 , CF 3 I, NF 3 , SF 6 A method for manufacturing a semiconductor device is characterized in that the antireflection film is etched with at least one kind of gas at a gas pressure of 50 mTorr or less.

本発明は、レジストの残膜量を半導体基板の面にわたって均一にできる。また、本発明は、コンタクトホール径も半導体基板の面にわたって均一にできる。   According to the present invention, the amount of remaining resist film can be made uniform over the surface of the semiconductor substrate. In the present invention, the contact hole diameter can also be made uniform over the surface of the semiconductor substrate.

本発明の実施の形態は、素子が形成されたシリコンウェハなどの半導体基板上に層間絶縁膜を形成し、その層間絶縁膜にコンタクトホールなどのパターンを形成する方法であり、図１を用いて説明する。図１は、半導体基板の中央部と外周部の一部を示している。図１（Ａ）は、半導体基板１１上に層間絶縁膜１２を形成し、層間絶縁膜１２上に反射防止膜１３を形成し、反射防止膜１３上にレジスト膜１４のパターンの開口部１５を形成した状態を示している。図１（Ｂ）は、レジスト膜１４のパターンをエッチングマスクにして、反射防止膜１３をエッチングし、更に層間絶縁膜１２をエッチングしてコンタクトホール１６ａ、１６ｂを形成し、その後、反射防止膜１３を除去した状態を示している。   The embodiment of the present invention is a method of forming an interlayer insulating film on a semiconductor substrate such as a silicon wafer on which elements are formed, and forming a pattern such as a contact hole in the interlayer insulating film, using FIG. explain. FIG. 1 shows a central portion and a part of the outer peripheral portion of the semiconductor substrate. In FIG. 1A, an interlayer insulating film 12 is formed on a semiconductor substrate 11, an antireflection film 13 is formed on the interlayer insulating film 12, and an opening 15 having a pattern of a resist film 14 is formed on the antireflection film 13. The formed state is shown. In FIG. 1B, the antireflection film 13 is etched using the pattern of the resist film 14 as an etching mask, and the interlayer insulating film 12 is further etched to form contact holes 16a and 16b. Thereafter, the antireflection film 13 is etched. The state where is removed.

本発明の実施の形態では、反射防止膜１３をエッチングするエッチングガスの圧力は、エッチング装置の下限限界付近、例えば５０ｍＴｏｒｒ以下とする。これにより、レジストの残膜量が半導体基板の面内分布で均一にできる。それと共に、コンタクトホール１６ａ、１６ｂの径が半導体基板の面内分布で均一にできる。エッチングガスの圧力を５０ｍＴｏｒｒ以上にすると、レジストの残膜量の面分布が不均一になり、また、コンタクトホールの径の面分布が不均一になる。エッチングガスの圧力を低くすることで、エッチャントの平均自由工程が短くなり、安定したエッチングが可能となる。   In the embodiment of the present invention, the pressure of the etching gas for etching the antireflection film 13 is set near the lower limit of the etching apparatus, for example, 50 mTorr or less. Thereby, the residual film amount of the resist can be made uniform with the in-plane distribution of the semiconductor substrate. At the same time, the diameters of the contact holes 16a and 16b can be made uniform by the in-plane distribution of the semiconductor substrate. When the pressure of the etching gas is 50 mTorr or more, the surface distribution of the residual film amount of the resist becomes non-uniform, and the surface distribution of the contact hole diameter becomes non-uniform. By reducing the pressure of the etching gas, the mean free path of the etchant is shortened, and stable etching is possible.

エッチング装置は、ガスを利用したドライエッチング装置を使用し、反応性イオンエッチング装置やプラズマエッチング装置が好ましく、特に２周波型、ＲＩＥ型やＩＣＰ型反応性イオンエッチング装置が好ましい。   As the etching apparatus, a dry etching apparatus using a gas is used, and a reactive ion etching apparatus and a plasma etching apparatus are preferable. In particular, a dual frequency type, an RIE type, and an ICP type reactive ion etching apparatus are preferable.

反射防止膜をエッチングするガスに含まれる酸素Ｏ２の流量を５０ｓｃｃｍ以下とする。これにより、コンタクトホールの径が半導体基板の面内分布で均一にできる上に、レジストの残膜量を厚くすることができる。５０ｓｃｃｍ以上にすると、レジストの残膜量が小さくなり、ホール径は拡大する。逆に、Ｏ２の流量が小さ過ぎると、エッチング速度は小さくなる。この下限値は、製造時間などの条件との兼ね合いで決められるものである。 The flow rate of oxygen O 2 contained in the gas for etching the antireflection film is set to 50 sccm or less. As a result, the diameter of the contact hole can be made uniform in the in-plane distribution of the semiconductor substrate, and the residual film amount of the resist can be increased. If it is 50 sccm or more, the residual film amount of the resist is reduced and the hole diameter is enlarged. On the contrary, if the flow rate of O 2 is too small, the etching rate becomes small. This lower limit value is determined in consideration of conditions such as manufacturing time.

更に、レジスト膜の表面粗度は、Ｒａ＝１５．０ｎｍ以下であれば、次工程の層間絶縁膜のエッチングにおいて、高バイアスエッチングを行う際にも、レジスト表面にはダメージが与えられ難い。一方、Ｒａ＝１５．０ｎｍ以上になると、高バイアスエッチング時において、レジスト表面上にダメージが与えられ、これがスパイクの原因となる。なお、この表面粗度は、層間絶縁膜をエッチングする直前の状態をいう。   Further, if the surface roughness of the resist film is Ra = 15.0 nm or less, the resist surface is hardly damaged even when performing high bias etching in the etching of the interlayer insulating film in the next step. On the other hand, if Ra = 15.0 nm or more, damage is given to the resist surface during high bias etching, which causes spikes. This surface roughness refers to the state immediately before etching the interlayer insulating film.

反射防止膜のエッチングガスは、ＣＦ４、ＣＨＦ３、ＣＨ２Ｆ２、ＣＨ３Ｆ、ＨＢｒ、Ｃｌ２、Ｃ２Ｆ４、Ｃ２Ｆ６、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、ＣＦ３Ｉ、ＮＦ３、ＳＦ６の中の少なくとも１種類以上とすることが好ましい。 The etching gas for the antireflection film is CF 4 , CHF 3 , CH 2 F 2 , CH 3 F, HBr, Cl 2 , C 2 F 4 , C 2 F 6 , C 4 F 8 , C 5 F 8 , C 4. Preferably, at least one of F 6 , CF 3 I, NF 3 , and SF 6 is used.

反射防止膜は、シリコン膜、シリコン酸窒化膜もしくは有機材料を用いることが好ましい。   The antireflection film is preferably a silicon film, a silicon oxynitride film, or an organic material.

層間絶縁膜は、シリコン窒化膜、シリコン炭化膜、シリコン炭窒化膜、シリコン炭酸化膜、シリコン酸窒化膜、ＳｉＯ２、ＳｉＯＦ、ＢＰＳＧ、ＰＳＧもしくは有機シリコン膜の中で、単層もしくは２種類以上を用いて複層膜とすることが好ましい。 The interlayer insulating film is a single layer or two or more types of silicon nitride film, silicon carbide film, silicon carbonitride film, silicon carbonation film, silicon oxynitride film, SiO 2 , SiOF, BPSG, PSG or organic silicon film It is preferable to form a multilayer film using

このように処理することにより、半導体基板の中心部でも、外周部でも、基板の位置に拘わらず、レジストの荒れを抑え、レジストの残膜量を半導体基板全体で均一にでき、残膜量を多くすることができる。また、コンタクトホールなどの開口部においても、基板の位置に拘わらず、所望な口径や等しい口径に形成できる。   By processing in this way, resist roughness can be suppressed regardless of the position of the substrate at the center or outer periphery of the semiconductor substrate, and the amount of remaining resist film can be made uniform over the entire semiconductor substrate. Can do a lot. Also, an opening such as a contact hole can be formed to have a desired diameter or an equal diameter regardless of the position of the substrate.

［第１実施例］
第１実施例として、図１を使用して、半導体装置の製造プロセスの例を説明する。図１には、半導体基板の中央部と外周部の形状を離間して記載している。シリコンＳｉ基板１１上に層間絶縁膜１２として、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）ガスを用い、プラズマＣＶＤ６００℃により６００ｎｍのシリコン酸化膜を形成した。その層間絶縁膜１２上に有機化合物を材料とした８０ｎｍの反射防止膜１３をスピンコートにより形成した。更に、その反射防止膜１３上に４００ｎｍのレジスト膜１４にパターンを形成した（図１（Ａ）参照）。レジスト膜１４のパターンをマスクとして、反射防止膜１３をエッチングし、更に、層間絶縁膜１２をエッチングし、コンタクトホール１６を形成した（図１（Ｂ）参照）。 [First embodiment]
As a first embodiment, an example of a semiconductor device manufacturing process will be described with reference to FIG. In FIG. 1, the shapes of the central portion and the outer peripheral portion of the semiconductor substrate are illustrated separately. A 600 nm silicon oxide film was formed by plasma CVD at 600 ° C. using a TEOS (tetraethoxysilane) gas as an interlayer insulating film 12 on the silicon Si substrate 11. An 80 nm antireflection film 13 made of an organic compound was formed on the interlayer insulating film 12 by spin coating. Further, a pattern was formed on the resist film 14 having a thickness of 400 nm on the antireflection film 13 (see FIG. 1A). Using the pattern of the resist film 14 as a mask, the antireflection film 13 was etched, and the interlayer insulating film 12 was further etched to form contact holes 16 (see FIG. 1B).

レジスト膜１４のパターンは、ＡｒＦ露光機を用いて、１２０ｎｍ径（直径）に露光した。エッチング装置としては、ＩＣＰ型反応性イオンエッチング装置を用いた。反射防止膜１３のエッチングとしては、ＣＦ４：５０ｓｃｃｍ、Ｏ２：５０ｓｃｃｍ、及び、Ａｒ：２００ｓｃｃｍの混合ガスを用いて、１５ｍＴｏｒｒの条件にて行った。更に、同一装置において、残留のエッチングガスを除去後、連続して層間絶縁膜１２のエッチングを行った。層間絶縁膜１２のエッチングとしては、Ｃ４Ｆ６：５０ｓｃｃｍ、ＣＯ：５０ｓｃｃｍ、Ｏ２：５０ｓｃｃｍ、及び、Ａｒ：２００ｓｃｃｍの混合ガスを用いて、５０ｍＴｏｒｒの圧力条件にて行った。 The pattern of the resist film 14 was exposed to a 120 nm diameter (diameter) using an ArF exposure machine. As an etching apparatus, an ICP type reactive ion etching apparatus was used. Etching of the antireflection film 13 was performed using a mixed gas of CF 4 : 50 sccm, O 2 : 50 sccm, and Ar: 200 sccm under a condition of 15 mTorr. Further, in the same apparatus, after the residual etching gas was removed, the interlayer insulating film 12 was continuously etched. Etching of the interlayer insulating film 12 was performed using a mixed gas of C 4 F 6 : 50 sccm, CO: 50 sccm, O 2 : 50 sccm, and Ar: 200 sccm under a pressure condition of 50 mTorr.

この時、レジスト膜１４の残膜厚は、半導体基板の中央部で２５０ｎｍ、外周部で２４０ｎｍであった。更に、レジスト膜１４を除去するため酸素プラズマによるアッシングを行った。この際、得られたコンタクトホール１６の径は、表面において、中央部１６ａ、外周部１６ｂともに１２０ｎｍ程度であった。   At this time, the remaining film thickness of the resist film 14 was 250 nm at the central portion of the semiconductor substrate and 240 nm at the outer peripheral portion. Further, ashing with oxygen plasma was performed to remove the resist film 14. At this time, the diameter of the obtained contact hole 16 was about 120 nm for both the central portion 16a and the outer peripheral portion 16b on the surface.

「第１実施例の効果」
反射防止膜１３のエッチングとして、エッチングガスの圧力を５０ｍＴｏｒｒ以下、特に、エッチング装置の限界下限付近、１５ｍＴｏｒｒにすると、レジスト膜１４の残膜量が均一になった。また、コンタクトホール１６の径の面内分布も、均一になった。 “Effects of the first embodiment”
As the etching of the antireflection film 13, when the etching gas pressure was 50 mTorr or less, particularly near the lower limit limit of the etching apparatus, 15 mTorr, the remaining film amount of the resist film 14 became uniform. In addition, the in-plane distribution of the diameter of the contact hole 16 became uniform.

［第２実施例］
第２実施例として、半導体装置の製造プロセスの例を説明する。シリコンＳｉ基板１１上に層間絶縁膜１２として、ＴＥＯＳガスを用い、プラズマＣＶＤ６００℃により６００ｎｍのシリコン酸化膜を形成した。その層間絶縁膜１２上に有機化合物を材料とした８０ｎｍの反射防止膜１３をスピンコートにより形成した。その後、その反射防止膜１３上に４００ｎｍのレジスト膜１４のパターンの開口部１５を形成した（図１（Ａ）参照）。このレジスト膜１４のパターンをマスクとして、反射防止膜１３をエッチングし、更に、層間絶縁膜１２をエッチングし、コンタクトホール１６を形成した（図１（Ｂ）参照）。 [Second Embodiment]
As a second embodiment, an example of a semiconductor device manufacturing process will be described. A 600 nm silicon oxide film was formed on the silicon Si substrate 11 as an interlayer insulating film 12 by plasma CVD at 600 ° C. using TEOS gas. An 80 nm antireflection film 13 made of an organic compound was formed on the interlayer insulating film 12 by spin coating. Thereafter, an opening 15 having a pattern of a resist film 14 having a thickness of 400 nm was formed on the antireflection film 13 (see FIG. 1A). Using the pattern of the resist film 14 as a mask, the antireflection film 13 was etched, and the interlayer insulating film 12 was further etched to form contact holes 16 (see FIG. 1B).

レジスト膜１４のパターンは、ＡｒＦ露光機を用いて、１２０ｎｍ径（直径）に露光した。エッチング装置としては、ＩＣＰ型反応性イオンエッチング装置を用いた。反射防止膜１３のエッチングとしては、ＣＦ４：５０ｓｃｃｍ、Ｏ２：１５ｓｃｃｍ、及び、Ａｒ：２００ｓｃｃｍの混合ガスを用いて、１５ｍＴｏｒｒの圧力条件にて行った。更に、同一装置において、残留のエッチングガスを除去後、連続して層間絶縁膜１２のエッチングを行った。層間絶縁膜１２のエッチングとしては、Ｃ４Ｆ６：５０ｓｃｃｍ、ＣＯ：５０ｓｃｃｍ、Ｏ２：５０ｓｃｃｍ、及び、Ａｒ：２００ｓｃｃｍの混合ガスを用いて、５０ｍＴｏｒｒの条件にて行った。 The pattern of the resist film 14 was exposed to a 120 nm diameter (diameter) using an ArF exposure machine. As an etching apparatus, an ICP type reactive ion etching apparatus was used. Etching of the antireflection film 13 was performed using a mixed gas of CF 4 : 50 sccm, O 2 : 15 sccm, and Ar: 200 sccm under a pressure condition of 15 mTorr. Further, in the same apparatus, after the residual etching gas was removed, the interlayer insulating film 12 was continuously etched. Etching of the interlayer insulating film 12 was performed using a mixed gas of C 4 F 6 : 50 sccm, CO: 50 sccm, O 2 : 50 sccm, and Ar: 200 sccm under the condition of 50 mTorr.

この時、レジスト膜１４の残膜厚は、半導体基板１１の中央部で２９０ｎｍ、外周部で２９０ｎｍであった。更に、レジスト膜１４を除去するため酸素プラズマによるアッシングを行った。この際、得られたコンタクトホール１６の径は、表面において中央部１６ａ、外周部１６ｂともに１２０ｎｍ程度であった。   At this time, the remaining film thickness of the resist film 14 was 290 nm in the central portion of the semiconductor substrate 11 and 290 nm in the outer peripheral portion. Further, ashing with oxygen plasma was performed to remove the resist film 14. At this time, the diameter of the contact hole 16 obtained was about 120 nm on both the central portion 16a and the outer peripheral portion 16b on the surface.

「第２実施例の効果」
反射防止膜１３のエッチングとして、第１実施例と同様に、エッチングガスの圧力を１５ｍＴｏｒｒにし、更に、本実施例では、酸素Ｏ２の流量を１５ｓｃｃｍとすることにより、レジスト膜１４の残膜量が均一であり、実施例１よりも厚くなった。コンタクトホール１６の径は、第１実施例と同様に、面内分布も、均一になった。 "Effect of the second embodiment"
As the etching of the antireflection film 13, as in the first embodiment, the pressure of the etching gas is set to 15 mTorr, and in this embodiment, the flow rate of oxygen O 2 is set to 15 sccm. Was uniform and thicker than Example 1. The diameter of the contact hole 16 is also uniform in the in-plane distribution as in the first embodiment.

［比較例］
比較例として、図２を使用して、半導体装置の製造プロセスの例を説明する。図２には、半導体基板１１の中央部と外周部の形状を離間して記載している。シリコンＳｉ基板１１上に層間絶縁膜１２として、ＴＥＯＳガスを用い、プラズマＣＶＤ６００℃により６００ｎｍのシリコン酸化膜を形成した。その層間絶縁膜１２上に８０ｎｍの反射防止膜１３を形成した。更に、その反射防止膜１３上に４００ｎｍのレジスト膜１４のパターンを形成した（図２（Ａ）参照）。レジスト膜１４のパターンをマスクとして、反射防止膜１３をエッチングし、更に、層間絶縁膜１２をエッチングし、コンタクトホール１５を形成した（図２（Ｂ）参照）。 [Comparative example]
As a comparative example, an example of a semiconductor device manufacturing process will be described with reference to FIG. In FIG. 2, the shapes of the central portion and the outer peripheral portion of the semiconductor substrate 11 are shown separately. A 600 nm silicon oxide film was formed on the silicon Si substrate 11 as an interlayer insulating film 12 by plasma CVD at 600 ° C. using TEOS gas. An antireflection film 13 having a thickness of 80 nm was formed on the interlayer insulating film 12. Further, a 400 nm resist film 14 pattern was formed on the antireflection film 13 (see FIG. 2A). The antireflection film 13 was etched using the pattern of the resist film 14 as a mask, and the interlayer insulating film 12 was further etched to form contact holes 15 (see FIG. 2B).

レジスト膜１４のパターンは、ＡｒＦ露光機を用いて、１２０ｎｍ径（直径）に露光した。エッチング装置としては、ＩＣＰ型反応性イオンエッチング装置を用いた。反射防止膜１３のエッチングとしては、ＣＦ４：５０ｓｃｃｍ、Ｏ２：５０ｓｃｃｍ、及び、Ａｒ：２００ｓｃｃｍの混合ガスを用いて、２００ｍＴｏｒｒの圧力条件にて行った。更に、同一装置において、残留のエッチングガスを除去後、連続して層間絶縁膜１２のエッチングを行った。層間絶縁膜のエッチングとしては、Ｃ４Ｆ６：５０ｓｃｃｍ、ＣＯ：５０ｓｃｃｍ、Ｏ２：５０ｓｃｃｍ、及び、Ａｒ：２００ｓｃｃｍの混合ガスを用いて、５０ｍＴｏｒｒの条件にて行った。 The pattern of the resist film 14 was exposed to a 120 nm diameter (diameter) using an ArF exposure machine. As an etching apparatus, an ICP type reactive ion etching apparatus was used. Etching of the antireflection film 13 was performed using a mixed gas of CF 4 : 50 sccm, O 2 : 50 sccm, and Ar: 200 sccm under a pressure condition of 200 mTorr. Further, in the same apparatus, after the residual etching gas was removed, the interlayer insulating film 12 was continuously etched. Etching of the interlayer insulating film was performed using a mixed gas of C 4 F 6 : 50 sccm, CO: 50 sccm, O 2 : 50 sccm, and Ar: 200 sccm under the condition of 50 mTorr.

この時、レジスト膜１４の残膜厚は、半導体基板の中央部で２３０ｎｍ、外周部で１７０ｎｍであった。更に、レジスト膜１４を除去するため酸素プラズマによるアッシングを行った。この際、得られたコンタクトホール１６１の径は、表面において中央部１６１ａで１２０ｎｍ程度であり、外周部１６１ｂで１３５ｎｍ程度であった。また、層間絶縁膜１２に微小スパイク１７の発生がみられた。   At this time, the remaining film thickness of the resist film 14 was 230 nm at the central portion of the semiconductor substrate and 170 nm at the outer peripheral portion. Further, ashing with oxygen plasma was performed to remove the resist film 14. At this time, the diameter of the contact hole 161 obtained was about 120 nm at the central portion 161a and about 135 nm at the outer peripheral portion 161b on the surface. In addition, generation of micro spikes 17 was observed in the interlayer insulating film 12.

［本実施例と比較例の対比］
比較例では、レジストの残膜量も中央部と周辺部でバラツキがあり、面内分布が悪かった。即ち、中央部で２３０ｎｍであり、外周部で１７０ｎｍであった。そのために表面がエッチングされている部分や、微小スパイク１７の発生も見られた。それに対して、第１実施例では、レジストの残膜量は、中央部で２５０ｎｍであり、外周部で２４０ｎｍであり、バラツキが小さく、また、第２実施例では、中央部で２９０ｎｍであり、外周部で２９０ｎｍであり、バラツキが無かった。しかも、第１及び第２実施例では、表面のエッチングや微小スパイクの発生がみられなかった。 [Contrast of Example and Comparative Example]
In the comparative example, the resist remaining film amount also varied between the central portion and the peripheral portion, and the in-plane distribution was poor. That is, it was 230 nm at the central portion and 170 nm at the outer peripheral portion. Therefore, the part where the surface was etched and the generation of minute spikes 17 were also observed. On the other hand, in the first embodiment, the residual film amount of the resist is 250 nm in the central portion and 240 nm in the outer peripheral portion, and the variation is small. In the second embodiment, the residual film amount is 290 nm in the central portion. The outer periphery was 290 nm, and there was no variation. In addition, in the first and second embodiments, surface etching and generation of micro spikes were not observed.

また、比較例では、コンタクトホール径について、中央部と周辺部で異なり、面内分布が悪かった。即ち、このコンタクトホール径は、中央部１６１ａでは、１２０ｎｍであり、外周部１６１ｂでは、１３５ｎｍであった。それに対して、実施例１と２とも、中央部と周辺部で大きさが同じで、１２０ｎｍであった。   In the comparative example, the contact hole diameter was different between the central portion and the peripheral portion, and the in-plane distribution was poor. That is, this contact hole diameter was 120 nm at the central portion 161a and 135 nm at the outer peripheral portion 161b. On the other hand, in both Examples 1 and 2, the size was the same at the central part and the peripheral part, which was 120 nm.

本発明は、上記実施例に限定されるものでなく、発明の趣旨を逸脱しない範囲でいろいろの変形を採ることができる。   The present invention is not limited to the above embodiments, and various modifications can be made without departing from the spirit of the invention.

本発明の実施例における半導体基板上にコンタクトホールを形成する工程の断面概略図Sectional schematic of the process of forming a contact hole on a semiconductor substrate in an embodiment of the present invention 本発明の比較例における半導体基板上にコンタクトホールを形成する工程の断面概略図Sectional schematic of the process of forming a contact hole on a semiconductor substrate in a comparative example of the present invention

符号の説明Explanation of symbols

１１・・・シリコン（Ｓｉ）基板
１２・・・層間絶縁膜
１３・・・反射防止膜
１４・・・レジスト膜
１５・・・レジスト膜のパターンの開口部
１６ａ・・実施例の中央部のコンタクトホール
１６ｂ・・実施例の外周部のコンタクトホール
１６１ａ・比較例の中央部のコンタクトホール
１６１ｂ・比較例の外周部のコンタクトホール
１７・・・スパイク DESCRIPTION OF SYMBOLS 11 ... Silicon (Si) board | substrate 12 ... Interlayer insulation film 13 ... Antireflection film 14 ... Resist film 15 ... Opening part 16a of the pattern of a resist film ... Contact of the center part of an Example Hole 16b ··· Contact hole 161a at the outer peripheral portion of the embodiment · Contact hole 161b at the central portion of the comparative example · Contact hole 17 at the outer peripheral portion of the comparative example ··· Spike

Claims (5)

半導体基板上に層間絶縁膜を形成し、層間絶縁膜上に反射防止膜を形成し、反射防止膜上にレジスト膜を形成し、レジスト膜にパターンを形成し、ＣＦ４、ＣＨＦ３、ＣＨ２Ｆ２、ＣＨ３Ｆ、ＨＢｒ、Ｃｌ２、Ｃ２Ｆ４、Ｃ２Ｆ６、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、ＣＦ３Ｉ、ＮＦ３、ＳＦ６の中の少なくとも１種類以上のガスで５０ｍＴｏｒｒ以下の圧力で反射防止膜をエッチングすることを特徴とする半導体装置の製造方法。 An interlayer insulating film is formed on the semiconductor substrate, an antireflection film is formed on the interlayer insulating film, a resist film is formed on the antireflection film, a pattern is formed on the resist film, and CF 4 , CHF 3 , CH 2 are formed. F 2 , CH 3 F, HBr, Cl 2 , C 2 F 4 , C 2 F 6 , C 4 F 8 , C 5 F 8 , C 4 F 6 , CF 3 I, NF 3 , SF 6 A method of manufacturing a semiconductor device, comprising: etching an antireflection film with one or more kinds of gases at a pressure of 50 mTorr or less. 請求項１に記載の半導体装置の製造方法において、
酸素の流量が５０ｓｃｃｍ以下で反射防止膜をエッチングすることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
A method for manufacturing a semiconductor device, comprising etching an antireflection film at an oxygen flow rate of 50 sccm or less. 請求項１に記載の半導体装置の製造方法において、
層間絶縁膜は、シリコン窒化膜、シリコン炭化膜、シリコン炭窒化膜、シリコン炭酸化膜、シリコン酸窒化膜、ＳｉＯ２、ＳｉＯＦ、ＢＰＳＧ、ＰＳＧ、もしくは有機シリコン膜の中で、単層もしくは２種類以上を用いて複層膜とすることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The interlayer insulating film is a single layer or two types of silicon nitride film, silicon carbide film, silicon carbonitride film, silicon carbonation film, silicon oxynitride film, SiO 2 , SiOF, BPSG, PSG, or organic silicon film A manufacturing method of a semiconductor device, wherein a multilayer film is formed using the above. 請求項１に記載の半導体装置の製造方法において、
反射防止膜は、シリコン膜、シリコン酸窒化膜、もしくは有機材料を用いることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
A method of manufacturing a semiconductor device, wherein the antireflection film uses a silicon film, a silicon oxynitride film, or an organic material. 請求項１に記載の半導体装置の製造方法において、
レジスト膜の表面粗度は、Ｒａ＝１５．０ｎｍ以下であることを特徴とする半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein the surface roughness of the resist film is Ra = 15.0 nm or less.
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