JP2007005788A - 内蔵型上下電極積層部品及びその製造方法 - Google Patents

Abstract

【課題】複数枚積層されるセラミックシートの内部電極パターンを、静電容量によって、重なる面積を異ならせて形成することによって、所望の静電容量帯域を実現できる内蔵型上下電極積層部品及びその製造方法を提供する。
【解決手段】相異なる内部電極パターン１２ｂの形成された第１及び第２セラミックシート２３０ａ、２３０ｂを、内部電極パターンが重なる面積を、静電容量によって異なるように、交互に複数枚積層し、これら第１及び第２セラミックシートをそれぞれ接続する第１及び第２バイア・ホール２２、２１を形成した後に、積層シート物の最上位と最下位に接合されるセラミックシートにバイア・ホール２２１、２２２を形成する。その際に第１及び第２バイア・ホールよりも大きく形成する。積層シート物上にニッケル（Ｎｉ）層を形成することなくバイア・ホールだけでも上下外部電極を形成することができる。
【選択図】 図８

Description

本発明は、内蔵型上下電極積層部品及びその製造方法に関する。

近来、電子製品の軽薄短小化のために設計の集積化及び部品の小型化が追求されているが、このような集積化や小型化は、工程要素及び特性の実現上、さまざまな難題があった。このような問題点を解決するための一方法としては、基板に実装される部品を、基板の内部に組み込んで使用することがある。ところが、部品が基板の内部に組み込まれるためには部品の厚さが基板の厚さよりも薄くならなければならず、部品の外部電極の形成が問題とされた。かかる従来技術の外部電極形成方法及びそれに伴う問題点について、添付の図面を参照しつつ以下に説明する。

図１は、従来技術による内蔵型左右電極積層部品を示す斜視図であり、積層型セラミックキャパシタ（Multi Layer Ceramic Capacitor：ＭＬＣＣ）が例示されている。また、図２は、図１のＡ−Ａ線断面図である。

従来の内蔵型左右電極積層部品４は、図１及び図２に示すように、立方体の胴体部１の両端部の外側に、該両端部を取り囲むように外部電極（external electrode）３が形成されている。胴体部１は、表面に内部電極パターン（internal electrode pattern）２がプリンティング（printing）された誘電体セラミック体シート（dielectric ceramic sheet）が積層され、これらシート積層物がカッティング（cutting）されてなる。このときのカッティングによって胴体部１の両端部から内部電極パターン２の一端が外部に露出される。

外部電極３は、胴体部１の両端部を外側から取り囲んでおり、シート積層物のカッティングによって立方体の胴体部１の外部に晒される内部電極パターン２と接続されるように形成される。すなわち、内部電極パターン２は、胴体部１の両端部に選択的に露出されるので、該胴体部１の両端部を金属ペースト（paste）にディッピング（dipping）し外部電極３をつけた後、この外部電極３を電極焼成工程で焼成して完成する。続いて、得られた外部電極３の表面にニッケル（Ｎｉ）層とＳｎＰｂ層またはＳｎ層をメッキしてチップ素子を完成する。

ここで、外部電極３は、上記のディッピング法の他にも、スパッタリング（sputtering）、ペーストベーキング（paste baking）、蒸着（vapor deposition）、メッキ（plating）などの公知の方法で形成することもできる。

なかでも最も広く使用されてきた従来の外部電極形成方法は、ディッピング（dipping）方式を用いる方法である。このディッピング方式は、前にも説明したように、外部電極を形成する積層型セラミックキャパシタ（ＭＬＣＣ）をジグ（JIG）に付着した後、外部電極の形成される部分に導電性物質（例えば、Ｃｕ）のペーストをつけて熱処理し、その上にニッケル（Ｎｉ）及びスズ（Ｓｎ）−鉛（Pb）などを順にメッキすることによって外部電極を完成する。

図３−ａ及び図３−ｂは、従来の内蔵型左右電極積層部品の問題点を説明するための参考図である。

従来の内蔵型左右電極積層部品は、図３−ａに示すように、電極方向が左右にのみ形成されており、長さ（Ｌ）と幅（Ｗ）が互いに異なって形成されている。

したがって、幅（Ｗ）と長さ（Ｌ）が相異なる内蔵型左右電極積層部品を基板内部に組み込むためには、部品の長さ（Ｌ）または幅（Ｗ）に合わせてパンチングまたはドリルをしなければならず、少なくとも２回以上のパンチングまたはドリル工程が必要とされてきた。

なお、従来の内蔵型左右電極積層部品は、幅（Ｗ）と長さ（Ｌ）が互いに異なるため、垂直に加えられる荷重について撓み強度が弱いという問題点があった。

また、基板内部に内蔵された従来の内蔵型左右電極積層部品は、電気的接続のために（前記基板に）バイア・ホール（via hole）を穿設する際にオープン（open）されないようにするには前記左右外部電極のバンド（band）幅だけの精密度を有しなければならず、バイア・ホールの形成が非常に難しかった。しかも、より小さい形態を持つ部品の場合には、より高い精密度を持つパンチングまたはドリル技術が必要となるため、それだけバイア・ホールの形成が難しくなるという問題点があった。

また、従来の内蔵型左右電極積層部品は、特に薄い部品（例えば、０．８ｍｍ以下の部品厚を持つ部品）でディッピング方法によって左右外部電極を形成する際に、図３−ｂに示すように、外部電極形成用ペーストが部品の左右部分には少なく付き、上部及び下部には多く付くマッチ棒の形状に形成される場合が多かった。このように左右外部電極が集まってマッチ棒の形状になると、内部電極との接続（contact）問題、及び所望の部品の厚さが得られないという問題につながる。

本発明は上記の問題点を解決するためのものであり、その目的は、複数枚積層されるセラミックシートの内部電極パターンを、静電容量によって、重なる面積を異ならせて形成することによって、所望の静電容量帯域を実現できる内蔵型上下電極積層部品及びその製造方法を提供することにある。

本発明の他の目的は、相異なる内部電極パターンが形成された第１及び第２セラミックシートを交互に複数枚積層し、これら第１及び第２セラミックシートをそれぞれ接続する第１及び第２バイア・ホールを形成した後に、積層シート物の最上位と最下位に接合されるセラミックシートにバイア・ホールを形成する際に前記第１及び第２バイア・ホールよりも大きく形成することによって、ニッケル（Ｎｉ）層を形成することなくバイア・ホールだけで上下外部電極を形成できる内蔵型上下電極積層部品及びその製造方法を提供することにある。

また、本発明のさらに他の目的は、内蔵型積層部品の外部電極を上下部の全体または一定部分に形成することによって、基板にバイア・ホールを形成し易くする内蔵型上下電極積層部品及びその製造方法を提供することにある。

また、本発明のさらに他の目的は、内蔵型積層部品の長さ（Ｌ）と幅（Ｗ）を互いに同一に製作することによって、前記部品を前記基板内部に組み込むために実施するパンチングまたはドリル工程を１回に減らすことができ、かつ、部品の撓み強度を向上させることができる内蔵型上下電極積層部品及びその製造方法を提供することにある。

上述の目的を達成するために、本発明に係る内蔵型上下電極積層部品の製造方法は、第１内部電極パターンの形成された第１セラミックシートと、第２内部電極パターンの形成された第２セラミックシートとを交互に積層して第１積層シート物を形成する段階と；前記第１積層シート物に、前記第１及び第２内部電極パターンをそれぞれ連結する第１及び第２バイア・ホールを形成する段階と；前記第１積層シート物の上下部に、前記第１及び第２バイア・ホールに対応する第３及び第４バイア・ホールが形成された、内部電極パターンがない第３及び第４セラミックシートをそれぞれ接合して第２積層シート物を形成する段階と；前記第１〜第４バイア・ホールに導電性ペーストを充填する段階を備えることを特徴とする。

ここで、一実施形態では、前記第１及び第２セラミックシートは、正方形の形状を有する。

そして、一実施形態で、前記第１内部電極パターンと前記第２内部電極パターンは、互いに積み重ねたときに一定部分が重なるように形成される。

また、一実施形態では、前記第１及び第２内部電極パターンが重なる部分の面積は、静電容量によって異なる。

一実施形態では、前記第３及び第４バイア・ホールは、前記第１及び第２バイア・ホールの大きさと等しい。

一実施形態では、前記第３及び第４バイア・ホールの大きさは、前記第１及び第２バイア・ホールよりも大きい。

一実施形態では、前記内蔵型上下電極積層部品の製造方法は、前記導電性ペーストが充填された前記第２積層シート物の上下部に金属層をそれぞれ形成する段階をさらに備える。

一実施形態では、前記金属層の形成段階では、金属性物質のシートを接合して前記金属層を形成する。

一実施形態では、前記金属層の形成段階では、前記第１〜第４バイア・ホールに導電性ペーストを充填する際に同時に前記金属層を形成する。

一実施形態では、前記金属層は、ニッケル（Ｎｉ）から形成される。

一実施形態では、前記金属層は、水分によって酸化するのを防止するためにメッキされる。

一実施形態では、上記目的を達成するために、本発明に係る内蔵型上下電極積層部品は、第１内部電極パターンの形成された第１セラミックシートと；第２内部電極パターンの形成された第２セラミックシートと；前記第１セラミックシートと前記第２セラミックシートを交互に積層してなり、前記第１及び第２内部電極パターンをそれぞれ連結する第１及び第２バイア・ホールが形成された第１積層シート物と；前記第１積層シート物の上下部に前記第１及び第２バイア・ホールに対応する第３及び第４バイア・ホールが形成された、内部電極パターンがない第３及び第４セラミックシートがそれぞれ接合された第２積層シート物と；前記第１〜第４バイア・ホールに充填された導電性ペーストを含む。

ここで、一実施形態では、前記第１及び第２セラミックシートは、正方形の形状を有する。

そして、一実施形態では、前記第１内部電極パターンと前記第２内部電極パターンは、互いに積み重ねたときに一定部分が重なるように形成される。

また、一実施形態では、前記第１内部電極パターンは、“┐”状に形成され、前記第２内部電極パターンは、“└”状に形成される。

また、一実施形態では、前記第１内部電極パターンは、一側に第１ホールが形成された正方形に形成され、前記第２内部電極パターンは、他側に第２ホールが形成された正方形に形成される。

また、一実施形態では、前記第１内部電極パターンは、“┐”状または“└”状に形成され、前記第２内部電極パターンは、前記第１内部電極パターンと低容量帯域の範囲を持つように所定の部分が重なる。

また、一実施形態では、前記第１内部電極パターンは、一側に第１ホールが形成された四角形の形状に形成し、前記第２内部電極パターンは、他側に第２ホールが形成され、前記第１内部電極パターンに完全に含まれるように形成される。

また、一実施形態では、前記第３及び第４バイア・ホールは、前記第１及び第２バイア・ホールの大きさと等しい。

また、一実施形態では、前記第３及び第４バイア・ホールの大きさは、前記第１及び第２バイア・ホールよりも大きい。

また、一実施形態では、前記導電性ペーストの充填された前記第２積層シート物の上下部に形成された金属層をさらに含む。

また、一実施形態では、前記金属層は、金属性物質のシートである。

また、一実施形態では、前記金属層は、前記第１〜第４バイア・ホールに導電性ペーストを充填する際に同時に形成する。

一実施形態では、前記金属層は、水分によって酸化するのを防止するためにメッキされる。

上記目的を達成するために、本発明に係る内蔵型上下電極積層部品は、上記の内蔵型上下電極積層部品の製造方法によって製造されたことを特徴とする。

本発明の内蔵型上下電極積層部品及びその製造方法によれば、複数枚積層されるセラミックシートの内部電極パターンが重なる面積を、静電容量によって異ならせるため、所望の静電容量帯域を実現することが可能になる。

また、本発明は、相異なる内部電極パターンの形成された第１及び第２セラミックシートを交互に複数枚積層し、これら第１及び第２セラミックシートをそれぞれ接続する第１及び第２バイア・ホールを形成した後に、積層シート物の最上位と最下位に接合されるセラミックシートにバイア・ホールを形成する際に前記第１及び第２バイア・ホールよりも大きく形成するため、ニッケル（Ｎｉ）層を形成しなくてもバイア・ホールだけで上下外部電極を形成することが可能になる。

また、内蔵型積層部品の外部電極を上下部の全体または一定部分に形成するため、基板へのバイア・ホール形成が容易となる。

また、内蔵型積層部品の長さ（Ｌ）と幅（Ｗ）を同一に製作するため、前記部品を前記基板内部に組み込むために実施するパンチングまたはドリル工程を１回に減らすことができ、かつ、部品の撓み強度を向上させることが可能になる。

また、本発明は、既存のチップと違い、外部電極形成工程を省いても外部電極を形成できるという効果が得られる。

また、本発明は、外部電極塗布工程を省き、積層または印刷工程によって上下の外部電極を形成するため、より容易で安価の方法で基板に内蔵できるという効果が得られる。

以下、添付の図面を参照して、本発明の好適な実施形態による内蔵型上下電極積層部品及びその製造方法についてより詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

図４〜図７は、複数枚積層されたセラミックシートの内部電極パターンを、静電容量によって重なる面積が異なるように形成することによって、所望の静電容量帯域を実現した内蔵型上下電極積層部品に関するものである。

（第１実施形態）
図４−ａ〜図４−ｇは、本発明の第１実施形態による内蔵型上下電極積層部品の製造工程の各段階を示す平面図または斜視図であり、その製造工程順序は、次の通りである。

まず、図４−ａを参照すると、第１セラミックシート１０ａの一側に一定形状の第１内部電極パターン（pattern）１２ａを形成し、第２セラミックシート１０ｂの一側に第２内部電極パターン１２ｂを形成する。この場合、これら第１セラミックシート１０ａと第２セラミックシート１０ｂを積み重ねたとき、第１内部電極パターン１２ａと第２内部電極パターン１２ｂとが一定部分重なるように形成する。

ここで、第１セラミックシート１０ａと第２セラミックシート１０ｂは、横幅及び縦幅の長さが等しい正方形である。また、第１内部電極パターン１２ａは、例えば、図４−ａのように倒立Ｌ字“┐”状に形成し、第２内部電極パターン１２ｂはＬ字“└”状に形成する。

一方、第１内部電極パターン１２ａと第２内部電極パターン１２ｂの形状は、静電容量（capacity）によって異なるように形成することが可能である。

第１セラミックシート１０ａと第２セラミックシート１０ｂの静電容量（Ｃ）は、次の数式１で示される。

ここで、
Ｓ：第１内部電極パターン１２ａと第２内部電極パターン１２ｂとが重なる面積、
ε_o：第１内部電極パターン１２ａと第２内部電極パターン１２ｂ間の物質の比誘電率、
ε_r：比例常数、
Ｑ：電荷、
ｎ：第１セラミックシート１０ａと第２セラミックシート１０ｂの層数、
ｔ：第１セラミックシート１０ａと第２セラミックシート１０ｂの厚さ、
を表す。

上記の数式１から、静電容量Ｃを増加させたい場合には、第１内部電極パターン１２ａと第２内部電極パターン１２ｂとが重なる面積Ｓを増加させるか、比誘電率の大きい物質を第１セラミックシート１０ａと第２セラミックシート１０ｂ間に使用するか、または、第１セラミックシート１０ａと第２セラミックシート１０ｂ間の距離を小さくすればよいということがわかる。

したがって、第１内部電極パターン１２ａと第２内部電極パターン１２ｂとが重なる面積を大きくすると静電容量Ｃが増加し、第１内部電極パターン１２ａと第２内部電極パターン１２ｂとが重なる面積を小さくすると静電容量Ｃが減少する。

したがって、本発明では、第１内部電極パターン１２ａと第２内部電極パターン１２ｂとが重なる面積を異ならせることによって所望の静電容量Ｃが得られるようにした。したがって、第１内部電極パターン１２ａと第２内部電極パターン１２ｂの形状は、上記第１実施形態における形状の他にも、さまざまな形状にすることができる。

その後、図４−ｂに示すように、第１セラミックシート１０ａと第２セラミックシート１０ｂを交互に積み重ねながら第１積層シート物２０を形成する。

続いて、図４−ｃに示すように、第１積層シート物２０上に、第１セラミックシート１０ａに形成された第１内部電極パターン１２ａを接続する第１バイア・ホール２２を形成し、第２セラミックシート１０ｂに形成された第２内部電極パターン１２ｂを接続する第２バイア・ホール２１を形成する。

その後、図４−ｄに示すように、第３セラミックシート３０ａに、第２バイア・ホール２１と同じ大きさと位置を持つ第２バイア・ホール２１を形成し、第４セラミックシート３０ｂに、第１バイア・ホール２２と同じ大きさと位置を持つ第１バイア・ホール２２を形成する。ここで、第３及び第４セラミックシート３０ａ，３０ｂは、内部電極パターンが形成していないセラミックシートである。

その後、図４−ｄ及び図４−eに示すように、第１積層シート物２０の上下部に第３セラミックシート３０ａと第４セラミックシート３０ｂを所望の厚さだけそれぞれ積み重ねて接合する。

図４−eは、第１積層シート物２０の上下部に、第３セラミックシート３０ａと第４セラミックシート３０ｂが接合された第２積層シート物４０を示している。ここで、第２積層シート物４０の上面には、第２内部電極パターン１２ｂを接続する第２バイア・ホール２１が形成されており、前記第２積層シート物４０の下面には、第１内部電極パターン１２ａを接続する第１バイア・ホール２２が形成されている。

続いて、図４−fに示すように、第２積層シート物４０に形成された第１及び第２バイア・ホール２２，２１に、導電性物質のペースト（以下、「導電性ペースト」という）４１を充填し乾燥させる。導電性ペーストとしては、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）等を使用することができる。

ここで、第１及び第２バイア・ホール２２，２１に充填されたペースト４１によって、第１セラミックシート１０ａの第１内部電極パターン１２ａが電気的に互いに接続され、また、第２セラミックシート１０ｂの第２内部電極パターン１２ｂが電気的に互いに接続される。

その後、図４−f及び図４−ｇに示すように、ペースト４１の充填された第２積層シート物４０の上下部にそれぞれ、ニッケル（Ｎｉ）層５０ａ，５０ｂを形成する。

このときに、ニッケル（Ｎｉ）層５０ａ，５０ｂを形成する方法は、図４−fのようにニッケル（Ｎｉ）層５０ａ，５０ｂをシートタイプ（sheet type）にして接合する方法と、図４−ｇのように第１及び第２バイア・ホール２２，２１にペースト４１を充填する際にニッケル（Ｎｉ）層５０ａ，５０ｂを同時に形成する方法がある。後者の方法では、ペースト４１は、ニッケル（Ｎｉ）を使用して第１及び第２バイア・ホール２２，２１とニッケル（Ｎｉ）層５０ａ，５０ｂを同時に形成する。

ここで、ニッケル（Ｎｉ）層５０ａ，５０ｂを形成するにおいて、ニッケル（Ｎｉ）層５０ａ，５０ｂが水分によって酸化するのを防止するためにメッキして形成してもよい。メッキとしては、ニッケル（Ｎｉ）及びスズ（Ｓｎ）−鉛（Ｐｂ）などを使用することができる。

最後に、研磨工程を行った後、か焼及び焼成（焼結）工程によって所望の形状のチップ（chip）を製作完了する。

以後、ブレードカッティング、レーザーカッティング、ダイシングのいずれかを用いて単位チップに分離する。

（第２の実施形態）
図５−ａ〜図５−ｇは、本発明の第２の実施形態による内蔵型上下電極積層部品の製造工程断面図であり、第１実施形態に比べて内部電極パターンの重なる部分の面積が異なるように内部電極パターンの形状を異にして形成したものである。

図５−ａに示すように、内蔵型上下電極積層部品は、第１セラミックシート６０ａの一側に一定形状の第１内部電極パターン６２ａを形成し、第２セラミックシート６０ｂの一側に第２内部電極パターン６２ｂを形成する。この場合、第１セラミックシート６０ａと第２セラミックシート６０ｂとを積み重ねたときに、第１内部電極パターン６２ａと第２内部電極パターン６２ｂとが一定部分重なるように形成する。

ここで、第１セラミックシート６０ａと第２セラミックシート６０ｂは、第１実施形態と同様に、横幅及び縦幅の長さが等しい正方形とする。そして、第１内部電極パターン６２ａは、例えば、図５−ａに示すように、一側に第１ホール（hole）６４ａが形成された正方形にし、第２内部電極パターン６２ｂは、他側に第２ホール（hole）６４ｂが形成された正方形にする。

その後、図５−ｂに示すように、第１セラミックシート６０ａと第２セラミックシート６０ｂを交互に積み重ねて第１積層シート物７０を形成する。

続いて、図５−ｃに示すように、第１積層シート物７０上に、第１セラミックシート６０ａの第１内部電極パターン６２ａを接続するための第１バイア・ホール７１を、第２ホール６４ｂの内部に形成し、第２セラミックシート６０ｂの第２内部電極パターン６２ｂを接続するための第２バイア・ホール７２を、第１ホール（図５−ｂの６４ａ）の内部に形成する。ここで、第１内部電極パターン６２ａと第２内部電極パターン６２ｂが互いにショート（short）するのを防止するために、第１バイア・ホール７１の大きさは第２ホール６４ｂよりも小さくし、かつ、第２バイア・ホール７２の大きさは第１ホール６４ａよりも小さくする。

その後、図５−ｄに示すように、第３セラミックシート８０ａに、第１バイア・ホール７１と同じ大きさと位置を持つ第１バイア・ホール７１を形成し、第４セラミックシート８０ｂに、第２バイア・ホール７２と同じ大きさと位置を持つ第２バイア・ホール７２を形成する。この第３及び第４セラミックシート８０ａ，８０ｂは、内部電極パターンが形成されていないセラミックシートである。

その後、図５−ｄ及び図５−ｅに示すように、第１積層シート物７０の上下部に、第３セラミックシート８０ａと第４セラミックシート８０ｂを所望の厚さだけそれぞれ積み重ねて接合する。

ここで、図５−ｅは、第１積層シート物７０の上下部に、第３セラミックシート８０ａと第４セラミックシート８０ｂが接合された第２積層シート物９０を示している。ここで、第２積層シート物９０の一側には、第１内部電極パターン６２ａを接続する第１バイア・ホール７１が形成されており、第２積層シート物９０の他側には、第２内部電極パターン６２ｂを接続する第２バイア・ホール７２（図５−ｄ）が形成されている。

続いて、図５−ｆに示すように、第２積層シート物９０の一側及び他側に形成された第１及び第２バイア・ホール７１，７２に、導電性物質のペースト（paste）９１を充填し乾燥させる。

ここで、第１及び第２バイア・ホール７１，７２にそれぞれ充填されたペースト９１によって、第１セラミックシート６０ａに形成された第１内部電極パターン６２ａが電気的に互いに接続され、また、第２セラミックシート６０ｂに形成された第２内部電極パターン６２ｂが電気的に互いに接続される。

その後、図５−ｆ及び図５−ｇに示すように、ペースト９１が充填された第２積層シート物９０の上下部にそれぞれニッケル（Ｎｉ）層１００ａ，１００ｂを形成する。

これらニッケル（Ｎｉ）層１００ａ，１００ｂを形成する方法は、上記第１実施形態においても説明したように、図５−ｆのようにニッケル（Ｎｉ）層１００ａ，１００ｂをシートタイプにして接合する方法と、図５−ｇのように第１及び第２バイア・ホール７１，７２にペースト９１を充填する際に、ニッケル（Ｎｉ）層１００ａ，１００ｂを同時に形成する方法がある。後者の方法では、ペースト９１は、ニッケル（Ｎｉ）を使用して第１及び第２バイア・ホール７１，７２とニッケル（Ｎｉ）層１００ａ，１００ｂを同時に形成する。

この場合も、ニッケル（Ｎｉ）層１００ａ，１００ｂを形成するにおいて、ニッケル（Ｎｉ）層１００ａ，１００ｂが水分によって酸化するのを防止するためにメッキして形成してもよい。

最後に、研磨工程を行った後、か焼及び焼成（焼結）工程によって所望の形状のチップ（chip）を製作完了した後に、単位チップに分離するためのチップ分離工程を行う。

次に、図６及び図７を参照して、低容量帯域を持つ内蔵型上下電極積層部品の製造方法について説明する。

（第３実施形態）
図６−ａ及び図６−ｂは、本発明の第３実施形態による内蔵型上下電極積層部品の製造工程を説明する平面図である。

第３実施形態による内蔵型上下電極積層部品の製造工程は、低容量帯域を実現するように、セラミックシートを積み重ねたときに重なる内部電極パターンの面積を小さく形成したものであり、その製造工程は、上記の第１及び第２の実施形態と略同じ方法を使用する。

上にも説明したように、静電容量（capacity）は、内部電極パターンが重なる面積によって大きさが変わるので、内部電極パターンの重なる面積を小さくすると低容量帯域を実現することができる。

第３実施形態による内蔵型上下電極積層部品の内部電極パターンは、図６−ａに示すように、第１セラミックシート１１０ａの一側に一定形状の第１内部電極パターン１１２ａを形成し、第１セラミックシート１１０ａと積み重ねたときに第１内部電極パターン１１２ａと所定の部分が重なるように第２内部電極パターン１１２ｂを第２セラミックシート１１０ｂの一側に形成する。

例えば、第１内部電極パターン１１２ａは、図６−ａのように鏡像Ｌ字“┘”または倒立Ｌ字“┐”状に形成し、第２内部電極パターン１１２ｂは、第１内部電極パターン１１２ａと低容量帯域の範囲に該当する分だけ重なるように形成する。

そして、第１及び第２内部電極パターン１１２ａ，１１２ｂの形成された第１セラミックシート１１０ａと第２セラミックシート１１０ｂは、図４−ｂ（または、図５−ｂ）におけると同様に、交互に積み重ねて積層シート物を形成する。

次に、積層シート物の第１内部電極パターン１１２ａを互いに接続するために第１内部電極パターン１１２ａ上に第１バイア・ホール（図示せず）を形成し、第２内部電極パターン１１２ｂを互いに接続するために第２内部電極パターン１１２ｂ上に第２バイア・ホール（図示せず）を形成する。

その後、第１及び第２バイア・ホールの形成されたセラミックシートを上下に接合した後、第１及び第２バイア・ホールに導電性物質のペースト１１４を充填する（図６−ｂ）。

最後に、図４−f及び図４−ｇ（または、図５−ｆ及び図５−ｇ）に示すように、上記積層シート物の上下部にそれぞれニッケル（Ｎｉ）層を形成した後に、研磨工程、か焼及び焼成（焼結）工程によって所望の形状のチップ（chip）を製作完了する。

（第４実施形態）
図７−ａ及び図７−ｂは、本発明の第４実施形態による内蔵型上下電極積層部品の製造工程断面図である。

第４実施形態による内蔵型上下電極積層部品の製造工程は、図６−ａおよび図６−ｂと同様に、低容量帯域を実現すべく内部電極パターンを異にして形成したものである。

本実施形態の内蔵型上下電極積層部品の内部電極パターンは、図７−ａに示すように、一側に第１ホール１２４ａが形成された第１内部電極パターン１２２ａを、第１セラミックシート１２０ａに形成し、他側に第２ホール１２４ｂが形成された第２内部電極パターン１２２ｂを、第２セラミックシート１２０ｂに形成する。この場合、第２内部電極パターン１２２ｂは、第１内部電極パターン１２２ａに完全に重なるように小さく形成する。

例えば、第１内部電極パターン１２２ａは、図７−ａに示すように、一側に第１ホール１２４ａが形成された四角形状に形成し、第２内部電極パターン１２２ｂは、他側に第２ホール１２４ｂが形成され、第１内部電極パターン１１２ａに完全に含まれるように小さく形成する。

このように第１及び第２内部電極パターン１２２ａ，１２２ｂが形成された第１セラミックシート１２０ａと第２セラミックシート１２０ｂは、図４−ｂまたは図５−ｂにおけると同様に、交互に積み重ねて積層シート物を形成する。

そして、複数の層からなる第１内部電極パターン１２２ａを互いに接続するために、第２ホール１２４ｂ内部に第１バイア・ホール（図示せず）を形成し、第２内部電極パターン１１２ｂを互いに接続するために、第１ホール１２４ａ内部に第２バイア・ホール（図示せず）を形成する。

その後、第１及び第２バイア・ホールの形成されたセラミックシートを、積層シート物の上下に接合した後に、第１及び第２バイア・ホールに導電性物質のペースト１２６，１２７を充填する（図７−ｂ）。

最後に、図４−f及び図４−ｇ（または、図５−ｆ及び図５−ｇ）におけると同様に、上記積層シート物の上下部にそれぞれニッケル（Ｎｉ）層を形成した後に、研磨工程、か焼及び焼成（焼結）工程によって所望の形状のチップ（chip）を製作完了する。

次に、積層シート物の上下部にニッケル（Ｎｉ）層を形成することなくバイア・ホール（Via-Hole）だけで外部電極を形成する方法について、図８〜図１０を参照して説明する。

（第５実施形態）
まず、図８は、本発明の第５実施形態による内蔵型上下電極積層部品の製造工程断面図である。

図８を参照すると、積層シート物２０は、図４−ａ〜図４−ｃ（または、図５−ａ〜図５−ｃ）と同じ工程で形成されたものであり、積層シート物２０の一側には、第１内部電極パターン（図示せず）を接続する第１バイア・ホール２２が形成されており、他側には、第２内部電極パターン１２ｂを接続する第２バイア・ホール２１が形成されている。

この積層シート物２０の上下部に、第３及び第４バイア・ホール２２１，２２２の形成されたセラミックシート２３０ａ，２３０ｂを、所望の厚さだけそれぞれ積み重ねて接合する。

ここで、セラミックシート２３０ａ，２３０ｂには、内部電極パターンが形成されていてもよい。さらに、第３及び第４バイア・ホール２２１，２２２の大きさは、第１及び第２バイア・ホール２２，２１よりも大きく形成されている。

続いて、第３及び第４バイア・ホール２２１，２２２の形成されたセラミックシート２３０ａ，２３０ｂを、積層シート物２０の上下部に接着した後に、第１〜第４バイア・ホール２２，２１，２２１，２２２に導電性物質のペーストを充填し乾燥させる。その後、研磨工程、か焼及び焼成（焼結）工程によって所望の形状のチップ（chip）を製作完了する。

このようにして製造された内蔵型上下電極積層部品は、上下部に形成された第３及び第４バイア・ホール２２１，２２２が、第１及び第２バイア・ホール２２，２１よりも大きく形成されているため、その積層シート物の上下部にニッケル（Ｎｉ）層を形成しなくてもバイア・ホールだけで十分に外部電極を形成することができる。

（第６実施形態）
図９は、本発明の第６実施形態による内蔵型上下電極積層部品の製造工程を説明する斜視図である。

内蔵型上下電極積層部品の製造方法は、図９に示すように、セラミックシート３３０ａ，３３０ｂに形成されたバイア・ホール３２１，３２２の大きさを、積層シート物２０に形成された第１及び第２バイア・ホール２２，２１よりも大きく形成するために、数回のパンチングまたはドリル工程を行う。

したがって、本実施形態によれば、図８におけると同様に、上下部に形成された外部電極が既存のバイア・ホールに比べて面積が広く形成されているため、積層シート物の上下部にニッケル（Ｎｉ）層を形成しなくてもバイア・ホールだけで十分に外部電極を形成することができる。

（第７実施形態）
図１０は、本発明の第７実施形態による内蔵型上下電極積層部品の製造工程を説明する斜視図である。

図１０を参照すると、積層シート物２０は、図４−ａ〜図４−ｃ（または、図５−ａ〜図５−ｃ）と同じ工程によって形成されたもので、積層シート物２０の一側及び他側には、第１内部電極パターン（図示せず）を接続する第１バイア・ホール２２と、第２内部電極パターン１２ｂを接続する第２バイア・ホール２１がそれぞれ形成されている。

この積層シート物２０の上下部に、第１及び第２バイア・ホール２２，２１の形成されたセラミックシート３３０ａ，３３０ｂを所望の厚さだけそれぞれ積み重ねて接合する。この場合のセラミックシート３３０ａ，３３０ｂも同様に、内部電極パターンが形成されていない。

続いて、第１及び第２バイア・ホール２２，２１の形成されたセラミックシート３３０ａ，３３０ｂを、積層シート物２０の上下部に接着した後、第１及び第２バイア・ホール２２，２１に導電性物質のペーストを充填し乾燥させる。

このようにして製造された内蔵型上下電極積層部品は、上下部にそれぞれ第１及び第２内部電極パターンを接続させる２個の外部電極を備えている。したがって、この内蔵型上下電極積層部品を基板の内部に実装する場合、一方向にのみバイア・ホールを形成でき、バイア・ホールの形成が非常に容易となる。すなわち、部品の上下部に外部電極がそれぞれ形成された既存の場合は、上部電極を接続するバイア・ホールは形成し易いが、部品の下部に形成された下部電極にバイア・ホールを形成するのが非常に難しいという問題があったが、本発明によればこの点が改善された。

本発明では上下外部電極が形成された積層型部品を、積層型セラミックキャパシタ（ＭＬＣＣ）としたが、積層方法を用いる電子部品のいずれにも適用可能である。

以上では具体的な実施形態に挙げて本発明を説明してきたが、本発明は、これら実施形態に限定されず、当業者によって種々の変形及び変更が可能であり、かかる変形及び変更も、特許請求の範囲で定義される本発明の趣旨と範囲に含まれるものとして解釈されるべきである。

以上のように、本発明にかかる内蔵型上下電極積層部品及びその製造方法は、内蔵型上下電極積層部品を有する電子製品に有用であり、特に積層型セラミックキャパシタ等の電子製品に適している。

従来技術による内蔵型左右電極積層部品を示す斜視図である。 図１に示す内蔵型左右電極積層部品のＡ−Ａ線断面図である。 従来の内蔵型左右電極積層部品の問題点を説明するための参考斜視図である。 従来の内蔵型左右電極積層部品の問題点を説明するための参考断面図である。 本発明の第１実施形態による内蔵型上下電極積層部品の製造工程のうち内部電極パターン形成段階を示す平面図である。 本発明の第１実施形態による内蔵型上下電極積層部品の製造工程のうち第１積層シート物形成段階を示す斜視図である。 本発明の第１実施形態による内蔵型上下電極積層部品の製造工程のうちセラミックシートへのバイア・ホール形成段階を示す斜視図である。 本発明の第１実施形態による内蔵型上下電極積層部品の製造工程のうちセラミックシートへのバイア・ホール形成段階を示す斜視図である。 本発明の第１実施形態による内蔵型上下電極積層部品の製造工程のうち接合による第２積層シート物の形成段階を示す斜視図である。 本発明の第１実施形態による内蔵型上下電極積層部品の製造工程のうち導電性ペーストの充填・乾燥段階を示す斜視図である。 本発明の第１実施形態による内蔵型上下電極積層部品の製造工程のうちニッケル層形成段階を示す斜視図である。 本発明の第２の実施形態による内蔵型上下電極積層部品の製造工程のうち内部電極パターン形成段階を示す平面図である。 本発明の第２の実施形態による内蔵型上下電極積層部品の製造工程のうち第１積層シート物形成段階を示す斜視図である。 本発明の第２の実施形態による内蔵型上下電極積層部品の製造工程のうちバイア・ホール形成段階を示す斜視図である。 本発明の第２の実施形態による内蔵型上下電極積層部品の製造工程のうちセラミックシートへのバイア・ホール形成段階を示す斜視図である。 本発明の第２の実施形態による内蔵型上下電極積層部品の製造工程のうち積層・接合による第２積層シート物形成段階を示す斜視図である。 本発明の第２の実施形態による内蔵型上下電極積層部品の製造工程のうち導電性ペース充填・乾燥段階を示す斜視図である。 本発明の第２の実施形態による内蔵型上下電極積層部品の製造工程のうちニッケル層形成段階を示す斜視図である。 本発明の第３実施形態による内蔵型上下電極積層部品の製造工程のうち内部電極パターン形成段階を示す平面図である。 本発明の第３実施形態による内蔵型上下電極積層部品の製造工程のうちバイア・ホールに導電性ペーストを充填・乾燥した段階を示す平面図である。 本発明の第４実施形態による内蔵型上下電極積層部品の製造工程のうち内部電虚パターン形成段階を示す平面図である。 本発明の第４実施形態による内蔵型上下電極積層部品の製造工程のうちバイア・ホールに導電性ペーストを充填・乾燥した段階を示す平面図である。 本発明の第５実施形態による内蔵型上下電極積層部品の製造工程のうち積層シート物形成段階を示す斜視図である。 本発明の第６実施形態による内蔵型上下電極積層部品の製造工程のうち積層シート物形成段階を示す斜視図である。 本発明の第７実施形態による内蔵型上下電極積層部品の製造工程のうち積層シート物形成段階を示す斜視図である。

符号の説明

１０ａ，６０ａ，１２０ａ 第１セラミックシート
１０ｂ，６０ｂ，１２０ｂ 第２セラミックシート
１２ａ，６２ａ，１２２ａ 第１内部電極パターン
１２ｂ，６２ｂ，１２２ｂ 第２内部電極パターン
２０，７０ 第１積層シート物
２１ 第２バイア・ホール（via hole）
２２ 第１バイア・ホール
３０ａ 第３セラミックシート
３０ｂ 第４セラミックシート
４０，９０ 第２積層シート物
４１，９１ ペースト（paste）
５０ａ，５０ｂ，１００ａ，１００ｂ ニッケル層
６４ａ，１２４ａ 第１ホール（hole）
６４ｂ，１２４ｂ 第２ホール
７１ 第１バイア・ホール
７２ 第２バイア・ホール
８０ａ 第３セラミックシート
８０ｂ 第４セラミックシート
２２１，３２１ 第３バイア・ホール
２２２，３２２ 第４バイア・ホール
２３０ａ，２３０ｂ，３３０ａ，３３０ｂ セラミックシート

Claims (24)

1. 第１内部電極パターンの形成された第１セラミックシートと、第２内部電極パターンの形成された第２セラミックシートとを交互に積層して第１積層シート物を形成する段階と、
   前記第１積層シート物に、前記第１及び第２内部電極パターンをそれぞれ連結する第１及び第２バイア・ホールを形成する段階と、
   前記第１積層シート物の上下部に、前記第１及び第２バイア・ホールに対応する第３及び第４バイア・ホールが形成された、内部電極パターンがない第３及び第４セラミックシートをそれぞれ接合して第２積層シート物を形成する段階と、
   前記第１〜第４バイア・ホールに導電性ペーストを充填する段階
   を備えることを特徴とする、内蔵型上下電極積層部品の製造方法。
2. 前記第１及び第２セラミックシートは、正方形の形状を有することを特徴とする、請求項１に記載の内蔵型上下電極積層部品の製造方法。
3. 前記第１内部電極パターンと前記第２内部電極パターンは、互いに積み重ねたときに一定部分が重なるように形成されたことを特徴とする、請求項１または２に記載の内蔵型上下電極積層部品の製造方法。
4. 前記第１及び第２内部電極パターンが重なる部分の面積は、静電容量によって異なることを特徴とする、請求項３に記載の内蔵型上下電極積層部品の製造方法。
5. 前記第３及び第４バイア・ホールは、前記第１及び第２バイア・ホールの大きさと等しいことを特徴とする、請求項１〜４のいずれか一項に記載の内蔵型上下電極積層部品の製造方法。
6. 前記第３及び第４バイア・ホールの大きさは、前記第１及び第２バイア・ホールよりも大きいことを特徴とする、請求項１〜４のいずれか一項に記載の内蔵型上下電極積層部品の製造方法。
7. 前記導電性ペーストが充填された前記第２積層シート物の上下部に金属層をそれぞれ形成する段階をさらに備えることを特徴とする、請求項１〜６のいずれか一項に記載の内蔵型上下電極積層部品の製造方法。
8. 前記金属層の形成段階では、金属性物質のシートを接合して前記金属層を形成することを特徴とする、請求項７に記載の内蔵型上下電極積層部品の製造方法。
9. 前記金属層の形成段階では、前記第１〜第４バイア・ホールに導電性ペーストを充填する際に同時に前記金属層を形成することを特徴とする、請求項７または８に記載の内蔵型上下電極積層部品の製造方法。
10. 前記金属層は、ニッケル（Ｎｉ）から形成されることを特徴とする、請求項７〜９のいずれか１項に記載の内蔵型上下電極積層部品の製造方法。
11. 前記金属層は、水分によって酸化するのを防止するためにメッキされたことを特徴とする、請求項１０に記載の内蔵型上下電極積層部品の製造方法。
12. 第１内部電極パターンの形成された第１セラミックシートと、
    第２内部電極パターンの形成された第２セラミックシートと、
    前記第１セラミックシートと前記第２セラミックシートを交互に積層してなり、前記第１及び第２内部電極パターンをそれぞれ連結する第１及び第２バイア・ホールが形成された第１積層シート物と、
    前記第１積層シート物の上下部に前記第１及び第２バイア・ホールに対応する第３及び第４バイア・ホールが形成された、内部電極パターンがない第３及び第４セラミックシートがそれぞれ接合された第２積層シート物と、
    前記第１〜第４バイア・ホールに充填された導電性ペースト
    を含むことを特徴とする、内蔵型上下電極積層部品。
13. 前記第１及び第２セラミックシートは、正方形の形状を有することを特徴とする請求項１２に記載の内蔵型上下電極積層部品。
14. 前記第１内部電極パターンと前記第２内部電極パターンは、互いに積み重ねたときに一定部分が重なるように形成されたことを特徴とする、請求項１２または１３に記載の内蔵型上下電極積層部品。
15. 前記第１内部電極パターンは、“┐”状に形成され、
    前記第２内部電極パターンは、“└”状に形成されたことを特徴とする、請求項１４に記載の内蔵型上下電極積層部品。
16. 前記第１内部電極パターンは、一側に第１ホールが形成された正方形に形成され、
    前記第２内部電極パターンは、他側に第２ホールが形成された正方形に形成されたことを特徴とする、請求項１４または１５に記載の内蔵型上下電極積層部品。
17. 前記第１内部電極パターンは、“┐”状または“└”状に形成され、
    前記第２内部電極パターンは、前記第１内部電極パターンと低容量帯域の範囲を持つように所定の部分が重なることを特徴とする、請求項１４〜１６のいずれか一項に記載の内蔵型上下電極積層部品。
18. 前記第１内部電極パターンは、一側に第１ホールが形成された四角形の形状に形成し、
    前記第２内部電極パターンは、他側に第２ホールが形成され、前記第１内部電極パターンに完全に含まれるように形成されたことを特徴とする、請求項１４〜１７のいずれか一項に記載の内蔵型上下電極積層部品。
19. 前記第３及び第４バイア・ホールは、前記第１及び第２バイア・ホールの大きさと等しいことを特徴とする、請求項１２〜１８のいずれか一項に記載の内蔵型上下電極積層部品。
20. 前記第３及び第４バイア・ホールの大きさは、前記第１及び第２バイア・ホールよりも大きいことを特徴とする、請求項１２〜１８のいずれか一項に記載の内蔵型上下電極積層部品。
21. 前記導電性ペーストの充填された前記第２積層シート物の上下部に形成された金属層をさらに含むことを特徴とする、請求項１２〜２０のいずれか一項に記載の内蔵型上下電極積層部品。
22. 前記金属層は、金属性物質のシートであることを特徴とする、請求項２１に記載の内蔵型上下電極積層部品。
23. 前記金属層は、前記第１〜第４バイア・ホールに導電性ペーストを充填する際に同時に形成することを特徴とする、請求項２１または２２に記載の内蔵型上下電極積層部品。
24. 前記金属層は、水分によって酸化するのを防止するためにメッキされたことを特徴とする、請求項２１〜２３のいずれか一項に記載の内蔵型上下電極積層部品。

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