JP2006513581A - マイクロシステムの製作法 - Google Patents

マイクロシステムの製作法 Download PDF

Info

Publication number
JP2006513581A
JP2006513581A JP2004567691A JP2004567691A JP2006513581A JP 2006513581 A JP2006513581 A JP 2006513581A JP 2004567691 A JP2004567691 A JP 2004567691A JP 2004567691 A JP2004567691 A JP 2004567691A JP 2006513581 A JP2006513581 A JP 2006513581A
Authority
JP
Japan
Prior art keywords
roller
electronic component
layer
rollers
pair
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004567691A
Other languages
English (en)
Other versions
JP4567466B2 (ja
Inventor
ゲッツェン ライナー
Original Assignee
ゲッツェン ライナー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ゲッツェン ライナー filed Critical ゲッツェン ライナー
Publication of JP2006513581A publication Critical patent/JP2006513581A/ja
Application granted granted Critical
Publication of JP4567466B2 publication Critical patent/JP4567466B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4867Applying pastes or inks, e.g. screen printing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/76Apparatus for connecting with build-up interconnects
    • H01L2224/7665Means for transporting the components to be connected
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0101Neon [Ne]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19042Component type being an inductor
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913Assembling to base an electrical component, e.g., capacitor, etc.
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • Y10T29/49158Manufacturing circuit on or in base with molding of insulated base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Laminated Bodies (AREA)
  • Wire Bonding (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Casting Or Compression Moulding Of Plastics Or The Like (AREA)
  • Application Of Or Painting With Fluid Materials (AREA)
  • Heating, Cooling, Or Curing Plastics Or The Like In General (AREA)
  • Printing Methods (AREA)

Abstract

本発明は、光硬化可能な材料から複数の平面内で隣り合い且つ/又は重なり合って層状に構成される基体の構成時に切り欠かれたキャビティに挿入された、互いに導電接続又は熱伝導接続されるマイクロ電子構成素子を備えたマイクロシステムの製作法であって、
電子構成素子(13)の挿入後も基体(20)の層構成を継続し、電子構成素子のコンタクト(パッド)(22,22′)を覆って垂直方向で上昇するように、導電性/熱伝導性の材料から成る構造体(23,26)を構成し、該導体材料が、電子構成素子の上位に配置された別の電子構成素子(13′)との直接的な接続を形成するか、若しくは水平方向で延びる導体路(24)を介して、パッド(22)から上昇する導体材料から、電子構成素子の側方に離れて配置された別の1つ(複数)の電子構成素子への接続を形成することを特徴とする。

Description

本発明は、光硬化可能な材料から複数の平面内で隣り合い且つ/又は重なり合って層状に構成される基体の構成時に切り欠かれたキャビティに挿入された、互いに導電接続又は熱伝導接続されるマイクロ電子構成素子を備えたマイクロシステムの製作法に関する。
更に、本発明は該製作法を実施するための装置に関する。
光硬化可能な材料から成るマイクロ構造体及びマイクロシステム全体の層状構成は、例えばドイツ連邦共和国特許第4420996号明細書から公知である。そこに記載された方法では、2枚の平行平面のプレート間で、光硬化可能な液体が表面張力だけによって保持されている。一方のプレートは電磁波透過性である。
1台のPCに3Dモデルが個々の層に分解されてメモリされている。個々の層を呼び出すことにより、層構造が電磁波送出源を介して平行平面のプレートを通って隣接する液体層に伝達される。この場合、露光された面は硬化する一方で、露光されない液状のままの領域は除去される。当該の層の完成後、プレートは別の層の厚さだけ離反運動され、これにより、液体が後流して新たな露光過程を行うことができる。
但し、この技術によって大量個数のマイクロ構造体を製作することは不可能である。それというのも、各装置においてそれぞれ制限された数のマイクロ構造体しか形成することができないからである。
従って、発明者は非公開の特許出願第10144579.2号明細書で、平面平行なプレートの代わりに、別のローラ対が接続可能なローラ対を設けることを提案した。
この装置によって、構成しようとする構造体の個々の層が、制限面を形成する、対向位置する各2つのローラ間で形成され、この場合、各ローラ対のローラ間隔は、形成しようとする層の厚さ及び既存の層の厚さによって規定されている。第1の層が、ローラ間を通走する基板支持体シート状に付与され、形成しようとする層の露光は一方のローラによって行われる。
このローラは電磁波送出源を有している。ローラ間に存在する光硬化可能な液体の露光は、その時々の層構造に対応したマスクを通して行われ、このマスクはその時々の露光ローラの表面に設けられているか、又は別個のシートとしてローラ対のローラ間を通って案内されてもよい。
このような装置では、ローラ対にそれぞれ洗浄装置が後置されており、これらの洗浄装置では、硬化されなかった材料が洗い落とされる。既に形成された構造体に存在するキャビティを例えば電子構成素子で埋めるためには、別のステーションが設けられている。各電子構成素子を挿入した後も、マイクロ構造体の形成は継続される。このような方法は、大量の「部数」を最短時間で作成するという共通の利点を有する輪転印刷を思い起こさせる。
しかし、従来は個々の電子構成素子を互いに導電接続若しくは熱伝導接続することは困難であり、このことは同一平面内の電子構成素子にも、異なる平面内の電子構成素子にも云える。
従って本発明の課題は、冒頭で述べた形式の方法を改良して、マイクロ構造体の形成中でも同時に個々の電子構成素子間で導電接続若しくは熱伝導接続が行われるようにすることである。
本発明はこの課題を請求項1の特徴部に記載の手段に基づいて、電子構成素子の挿入後も基体の層構成を継続し、電子構成素子のコンタクト(パッド)を覆って垂直方向で上昇するように、導電性/熱伝導性の材料から成る構造体を構成し、この導体材料が、電子構成素子の上位に配置された別の電子構成素子との直接的な接続を形成するか、若しくは水平方向で延びる導体路を介して、パッドから上昇する導体材料から、当該電子構成素子の側方に離れて配置された別の1つ(複数)の電子構成素子への接続を形成することによって解決する。
これにより本発明は、マイクロシステムの構造体構成を中断すること無く、事実上方法に組み込んで、導体接続を垂直方向でも水平方向でも形成することを可能にする。
請求項2記載の変化態様では、垂直方向で上昇する導体構造を、連続した層内でパッドの上位にあけられた開口内にスクリーン印刷で形成し、この場合、光硬化可能な材料層内でパッドの上位にあけられた開口を導電性の材料で満たし、その後最終的に水平方向で延びる導体路を印刷するということを提案する。
前記スクリーン印刷法に特に適しているのは導電性接着剤であるということが判った(請求項3)。接着特性に基づいて、パッドに対しても、重なり合った層の導体構造の構成時にも、良好な電気的コンタクトが得られる。
水平方向で延びる導体路は、第1の構成素子の側方に配置された構成素子に通じている。当該方法を継続することにより、構造体は引き続き構成可能であり、この場合、前記の側方に配置された構成素子から、請求項2記載の方法に基づいて、別の接続部が上向きで形成される。
導電性接着剤をより迅速に硬化させるためには、例えば連続加熱炉から成っていてよい加熱源が設けられている。
このようにして形成されるマイクロシステムにおいて高パッケージ密度を実現できるようにするためには、今説明したように電子構成素子が上方から接触接続可能であるばかりでなく、下方からも接触接続の可能性が与えられると望ましい。つまり、重なり合って配置された電子構成素子(例えばチップ)間に直接的な導電接続を形成することができる。
このことは、有利には請求項4に基づいて、垂直方向で上昇する導電性の構造体を、対応する型板の開口を介して各パッドに付与されるはんだペースト堆積物から形成し、このはんだペースト堆積物を、次のステップで型板を取り外した後に加熱によってはんだボール(バンプ)に成形し、基体を引き続き層状に構成し且つ適当なキャビティを形成した後で、該キャビティに、予め形成したバンプが加熱によって第2の構成素子のパッドと接続されるように、別の電子構成素子を挿入することによって行われる。
このようにして、上向きのパッドを有するチップが、その上に配置された、下向きのパッドを有するチップと接続されている。
バンプの第2の加熱は、加熱装置を備えたローラが設けられた、後置されたローラハウジング内で行うことができる。
但しこの場合、請求項4記載の方法に基づいた対応バンプ形成にもかかわらず、前記のような構成を前掲のドイツ連邦共和国特許第4420996号明細書で説明された方法によって形成する可能性もある。
勿論、請求項2記載の方法と請求項4記載の方法を互いに組み合わせることができる。例えば、まず最初にスクリーン印刷技術(導電性接着剤)を用いて作業し、次いで(2つの電子構成素子を互いに重ね合わせて直接に接続しようとする場合は)「バンプ技術」を用いて作業する。
本発明の別の改良は、請求項8〜17に記載されている。
以下に、本発明の実施例を図面につき詳しく説明する。
図1〜図5には各1対のローラが示されており、全体的に符号1を付されている。本発明による装置に関しては、n対のローラが互いに直列接続されているものと考えられる。この場合、nは構造高さ若しくはこのような構造が有すべき特性に関連している。しかし択一的に、通過毎にローラの間隔が層厚さだけ増大する1対のローラが設けられていてもよい。
図1には、装置内の第1のローラ対が示されている。このローラ対は(原則として他のローラ対も同様に)、電磁波透過性材料を要求する露光ローラ2と、対応ローラ3とから成っており、これらのローラ間にはローラギャップ4が介在している。露光ローラ2内には電磁波送出源5(UV源、レーザ等)が配置されている。ローラ2の、光源5とローラギャップ4との間には定置の露光スリット6が位置している。ローラギャップを通って基板支持体シート7が案内され、この基板支持体シート7と露光ローラ2との間には、付着力によって保持された光硬化可能な液体8が供給されている。露光ローラ2の表面にはマスク(例えばクロム・ガラスマスク)が被着され、このマスクは形成しようとする第1の層の層地形に関するネガを成している。
液体8は、光源5によって露光スリット6を介して露光される。光が液体中に侵入可能なところ(即ちマスクによって除去されないところ)で液体が重合して固まる。これにより、形成しようとする構造体の第1の層9が生ぜしめられる。
図2には、それ自体は同一の装置が示されている。但し、この場合はマスクが露光ローラ2の表面に被着されているのではなく、露光シート10の形で露光スリットと液体表面との間を通って案内される。
図3には、図1及び図2に示したローラ対1に後置されたローラ対1′が示されており、このローラ対1′によって、第2の層9′が第1の層9の上に、図1及び図2に関して説明したのと同一形式で形成される。この場合、第2の層9′を形成するための物質は第1の層9の物質と同じであってよいが、異なる特性を有する別の材料から成っていてもよい。
図4にもやはりローラ対1″が示されており、このローラ対1″には既に凹部の設けられた、予め形成された構造体11が到来し、そこでリール12によって供給される(例えば)構成素子13が実装される。これらの構成素子13はシート14に付着している。構成素子13が構造物11の凹部に挿入された後で、当該構成素子13は剥離ナイフ16によってシート14から剥離される。凹部内で構成素子13を固定するためには、上で説明したような形式で、やはり光硬化可能な物質を用いて作業する接着技術が使用可能である。
図5に示した最後のローラ対1′″では、完成した構造体11が保護及び搬送用にカバーシート15で覆われる。この場合も、上で説明した方法によって、シートの構造体11との接着を行うことができる。
化学的、物理的及び生物的な特性に関連して、図5に示したのと同様に、製作時、つまり構造体11の形成時でも、構造体の個々の層を形成するシートを供給することができる
但し、本発明は図1〜図5に示した実施例に限定されるものではない。
図6に示した、既に大幅に進展したマイクロシステム構造体は、シート上に層状に構成されている。構成された基体には符号20が付されている。この基体20の構成中にあけられたキャビティ21には電子素子13(この場合はマイクロチップ)が挿入された。基体構造20の引き続く構成に際して、パッド22の上位で個々の層に開口が設けられ、これらの開口は、層毎に導電性接着剤によってスクリーン印刷法で充填される。このようにして、垂直方向で上昇する構造体23が導電性材料から生ぜしめられ、次いでこの構造体23から(図示のように)やはりスクリーン印刷法によって水平方向に延びる導体路24が、基体20の目下の最終層に付与される。当該の1導体路又は複数の導体路は、別の電子構成素子又は側方のコンタクトに通じており、これにより、電気的な機能が実現される。
図7には、2つの電子構成素子(この場合は2つのマイクロチップ)がどのように垂直方向で重なり合って互いに直接に導電接続され得るのかが示されている。
図7aには、図6においてシート7上に基体20が構成されているのと同様の状態が示されており、基体20内の適当なキャビティには既にマイクロチップ13が挿入されている。電気的な接続部(パッド)22は上を向いている。これらのパッド22の上位で基体20の材料に複数の開口があけられており、これらの開口は、型板25に設けられた開口に対応している。今、型板25の開口を介してはんだペーストが供給され、このはんだペーストがパッド22の上位の空間を満たしている。
図7bには型板25を取り外した後の状態が示されている。パッド22の上位にはんだペースト堆積物26が残されている。
次のステーションでこれらのはんだペースト堆積物26は加熱され、その結果、はんだペーストは液状になり、いわゆるバンプ27を形成する。この状態は図7cに示されている。
図7dでは、引き続き基体20が構成されており、この場合、付加的なキャビティ28が生ぜしめられている。今、この付加的なキャビティ28にパッド22′を備えた別のマイクロチップ13′が下向きで挿入される。パッド22′は、再び凝固したはんだバンプ27に支持される。
今、一方のローラに加熱装置の設けられた次のローラ装置において、第2のマイクロチップ13′がキャビティ28に押し込まれ、加熱に基づいてはんだバンプが再び液状になって、パッド22′に対する電気的なコンタクトが製作される。
この状態は図7eに示されている。
この後、マイクロ構造体若しくはマイクロシステムの更なる層状構成を上で説明したように進めることができる。この場合、図6及び図7a〜eに示した変化態様を互いに組み合わせることもできる。
第1の基板層形成時のローラ対を示した図である。 図1に示したローラ対をマスクシートと一緒に示した図である。 第2の層形成時のローラ対を示した図である。 ローラ対及び挿入しようとする構成素子の供給装置を示した図である。 ローラ対をシート供給装置と一緒に示した図である。 導電性接着剤から成る導体路を備えた、光硬化可能な材料から成る構造体の構成を示した図である。 図7a〜図7eは、それぞれ重なり合った2つの電子構成素子間で導電接続を形成するための方法ステップを示した図である。

Claims (17)

  1. 光硬化可能な材料から複数の平面内で隣り合い且つ/又は重なり合って層状に構成される基体の構成時に切り欠かれたキャビティに挿入された、互いに導電接続又は熱伝導接続されるマイクロ電子構成素子を備えたマイクロシステムの製作法において、
    電子構成素子(13)の挿入後も基体(20)の層構成を継続し、電子構成素子のコンタクト(パッド)(22,22′)を覆って垂直方向で上昇するように、導電性/熱伝導性の材料から成る構造体(23,26)を構成し、該導体材料が、電子構成素子の上位に配置された別の電子構成素子(13′)との直接的な接続を形成するか、若しくは水平方向で延びる導体路(24)を介して、パッド(22)から上昇する導体材料から、電子構成素子の側方に離れて配置された別の1つ(複数)の電子構成素子への接続を形成することを特徴とする、マイクロシステムの製作法。
  2. 垂直方向で上昇する導体構造を、連続した層内でパッド(22)の上位にあけられた開口内にスクリーン印刷で形成し、この場合、光硬化可能な材料層内でパッド(22)の上位にあけられた開口を導電性の材料で満たし、その後最終的に水平方向で延びる導体路を印刷する、請求項1記載の方法。
  3. 前記の導電性の材料が接着剤である、請求項2記載の方法。
  4. 垂直方向で上昇する導電性の構造体(26)を、対応する型板(25)の開口を介して各パッド(22)に付与されるはんだペースト堆積物から形成し、このはんだペースト堆積物を、次のステップで型板(25)を取り外した後に加熱によってはんだボール(バンプ)に成形し、基体(20)を引き続き層状に構成し且つ適当なキャビティ(28)を形成した後で、該キャビティに、予め形成したバンプ(27)が第2の構成素子(13′)のパッド(22′)と接続されるように、別の電子構成素子(13′)を挿入する、請求項1記載の方法。
  5. 請求項2及び請求項4記載の手段を組み合わせる、請求項1から4までのいずれか1項記載の方法。
  6. 少なくとも一方が電磁波透過性の2枚のプレート間でマイクロシステムを層状に構成し、この場合、プレート間に光硬化可能な材料から成る液体が存在しており、該液体を、層毎にメモリされた形成しようとする構造体の3Dモデルに対応して層状に露光して硬化させる、請求項1から5までのいずれか1項記載の方法。
  7. 少なくとも1対のローラ間でマイクロシステムを層状に構成し、ローラ間の領域に光硬化可能な液体を充填し、各液体層の露光を、ローラ及びその時々の層構造に対応したマスクを介して行う、請求項1から5までのいずれか1項記載の方法。
  8. ローラ(2,3)間の間隔が可変の少なくとも1対のローラ(1,1′,1″,1′″)が設けられており、該ローラ対(1,1′,1″,1′″)の各1つのローラ(2)(露光ローラ)が電磁波透過性材料から成っており、該ローラ(2)内に電磁波送出源(5)(光源)が配置されており、電磁波透過域及び非透過域を備えた、各露光ローラ(2)に対応配置されたマスク(10)が設けられており且つ少なくとも1対のローラ(1,1′,1″,1′″)を通って案内される基板支持体シート(7)が、形成される構造体(11)のためのベースとして設けられていることを特徴とする、請求項7記載の方法を実施するための装置。
  9. マスクが露光ローラ(2)の表面に被着されている、請求項8記載の装置。
  10. 露光ローラ(2)において、光源(5)とローラ表面との間に定置の露光スリット(6)が配置されており、マスクが、スリット(6)の下位で露光ローラ(2)の表面の傍らを案内される帯状シート(10)として形成されている、請求項8記載の装置。
  11. 複数のローラ対が連続して相前後して配置されている、請求項9又は10記載の装置。
  12. 個々のローラ対(1,1′,1″,1′″)間に洗浄装置が配置されている、請求項9から11までのいずれか1項記載の装置。
  13. ローラ対(1,1′,1″,1′″)間にシート巻成体(112,15)が配置されており、該シート巻成体のシートが、接着剤層及び/又は電気的及び/又は電子的及び/又は機械的及び/又は光学的及び/又は生物的な構成素子(13)のための支持体として形成されている、請求項9から12までのいずれか1項記載の装置。
  14. ローラ対(1,1′,1″,1′″)間にシート巻成体が配置されており、シートが規定された物理的若しくは化学的特性を有している、請求項9から12までのいずれか1項記載の装置。
  15. 少なくとも露光ローラ(2)に付着防止コーティングが施されている、請求項9から14までのいずれか1項記載の装置。
  16. 少なくとも1つのローラ対(1,1′,1″,1′″)に少なくとも1つの加熱装置が後置されている、請求項9から15までのいずれか1項記載の装置。
  17. 少なくとも1つのローラ対(1,1′,1″,1′″)に少なくとも1つのスクリーン印刷装置が後置されている、請求項9から16までのいずれか1項記載の装置。
JP2004567691A 2003-01-17 2003-02-13 マイクロシステムの製作法 Expired - Fee Related JP4567466B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10301612 2003-01-17
PCT/DE2003/000419 WO2004070835A1 (de) 2003-01-17 2003-02-13 Verfahren zur herstellung von mikrosystemen

Publications (2)

Publication Number Publication Date
JP2006513581A true JP2006513581A (ja) 2006-04-20
JP4567466B2 JP4567466B2 (ja) 2010-10-20

Family

ID=32841572

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004567691A Expired - Fee Related JP4567466B2 (ja) 2003-01-17 2003-02-13 マイクロシステムの製作法

Country Status (13)

Country Link
US (1) US8042267B2 (ja)
EP (1) EP1586117B1 (ja)
JP (1) JP4567466B2 (ja)
KR (1) KR100756104B1 (ja)
CN (1) CN100435331C (ja)
AU (1) AU2003214001B2 (ja)
CA (1) CA2513127C (ja)
DE (1) DE10394193D2 (ja)
IS (1) IS7981A (ja)
NO (1) NO20053151L (ja)
RU (1) RU2323504C2 (ja)
TW (1) TWI221827B (ja)
WO (1) WO2004070835A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006008332B4 (de) * 2005-07-11 2009-06-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung einer funktionellen Baueinheit und funktionelle Baueinheit
WO2008153674A1 (en) 2007-06-09 2008-12-18 Boris Kobrin Method and apparatus for anisotropic etching
JP5102879B2 (ja) * 2008-01-22 2012-12-19 ローイス インコーポレイテッド 大面積ナノパターン形成方法および装置
US8518633B2 (en) 2008-01-22 2013-08-27 Rolith Inc. Large area nanopatterning method and apparatus
US8182982B2 (en) 2008-04-19 2012-05-22 Rolith Inc Method and device for patterning a disk
US8192920B2 (en) * 2008-04-26 2012-06-05 Rolith Inc. Lithography method
US20110210480A1 (en) * 2008-11-18 2011-09-01 Rolith, Inc Nanostructures with anti-counterefeiting features and methods of fabricating the same
EP2609467A4 (en) 2010-08-23 2014-07-30 Rolith Inc MASK FOR NEAR FIELD LITHOGRAPHY AND ITS MANUFACTURE
US9398694B2 (en) 2011-01-18 2016-07-19 Sony Corporation Method of manufacturing a package for embedding one or more electronic components
US9763370B2 (en) 2013-03-15 2017-09-12 National Technology & Engineering Solutions Of Sandia, Llc Apparatus for assembly of microelectronic devices
RU2602835C9 (ru) * 2015-05-13 2017-02-02 Акционерное общество "Концерн радиостроения "Вега" Способ экранирования в электронном модуле

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06140461A (ja) * 1992-10-29 1994-05-20 Fujitsu Ltd 半導体チップの実装方法および実装構造体
JPH10229161A (ja) * 1996-12-09 1998-08-25 Sony Corp 電子部品及び電子部品の製造方法
WO2000067538A1 (en) * 1999-04-16 2000-11-09 Jorma Kalevi Kivilahti Method for manufacturing solderless high density electronic modules
JP2002290051A (ja) * 2001-01-19 2002-10-04 Matsushita Electric Ind Co Ltd 部品内蔵モジュールとその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3712735A (en) * 1970-09-25 1973-01-23 Amp Inc Apparatus for photo etching
US4069916A (en) * 1976-06-01 1978-01-24 Western Electric Co., Inc. Tape for holding electronic articles
US4383363A (en) * 1977-09-01 1983-05-17 Sharp Kabushiki Kaisha Method of making a through-hole connector
DE3925455A1 (de) * 1989-08-01 1991-02-14 Robert Hanus Belichtungsvorrichtung zum belichten eines metallkaschierten basismaterials
DE4223371A1 (de) * 1992-07-16 1994-01-20 Thomson Brandt Gmbh Verfahren und Platine zur Montage von Bauelementen
DE4420996C2 (de) 1994-06-16 1998-04-09 Reiner Dipl Ing Goetzen Verfahren und Vorrichtung zur Herstellung von mikromechanischen und mikrooptischen Bauelementen
US5869395A (en) * 1997-01-22 1999-02-09 Lsi Logic Corporation Simplified hole interconnect process
DE19721170A1 (de) * 1997-05-21 1998-11-26 Emtec Magnetics Gmbh Verfahren und Vorrichtung zum Herstellen eines Films oder einer Schicht mit beidseitiger Oberflächenstruktur
US6833613B1 (en) * 1997-12-18 2004-12-21 Micron Technology, Inc. Stacked semiconductor package having laser machined contacts
US6160714A (en) * 1997-12-31 2000-12-12 Elpac (Usa), Inc. Molded electronic package and method of preparation
DE19826971C2 (de) 1998-06-18 2002-03-14 Reiner Goetzen Verfahren zum mechanischen und elektrischen Verbinden von Systembauteilen
DE19847088A1 (de) * 1998-10-13 2000-05-18 Ksw Microtec Ges Fuer Angewand Flächig ausgebildeter Träger für Halbleiter-Chips und Verfahren zu seiner Herstellung
JP2001237512A (ja) * 1999-12-14 2001-08-31 Nitto Denko Corp 両面回路基板およびこれを用いた多層配線基板ならびに両面回路基板の製造方法
DE10144579C2 (de) 2001-08-07 2003-12-04 Reiner Goetzen Verfahren und Vorrichtung zur Herstellung von Fein- bis Mikrostrukturen und/oder komplexen Mikrosystemen
WO2010144579A2 (en) 2009-06-10 2010-12-16 Baker Hughes Incorporated Source compensated formation density measurement method by using a pulsed neutron generator

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06140461A (ja) * 1992-10-29 1994-05-20 Fujitsu Ltd 半導体チップの実装方法および実装構造体
JPH10229161A (ja) * 1996-12-09 1998-08-25 Sony Corp 電子部品及び電子部品の製造方法
WO2000067538A1 (en) * 1999-04-16 2000-11-09 Jorma Kalevi Kivilahti Method for manufacturing solderless high density electronic modules
JP2002290051A (ja) * 2001-01-19 2002-10-04 Matsushita Electric Ind Co Ltd 部品内蔵モジュールとその製造方法

Also Published As

Publication number Publication date
KR20050091785A (ko) 2005-09-15
RU2005126055A (ru) 2006-01-10
KR100756104B1 (ko) 2007-09-05
US8042267B2 (en) 2011-10-25
EP1586117B1 (de) 2014-06-18
TW200413245A (en) 2004-08-01
DE10394193D2 (de) 2005-12-01
NO20053151L (no) 2005-10-14
RU2323504C2 (ru) 2008-04-27
IS7981A (is) 2005-08-15
AU2003214001A1 (en) 2004-08-30
NO20053151D0 (no) 2005-06-28
AU2003214001B2 (en) 2007-08-02
CN1735965A (zh) 2006-02-15
TWI221827B (en) 2004-10-11
CN100435331C (zh) 2008-11-19
EP1586117A1 (de) 2005-10-19
US20060072295A1 (en) 2006-04-06
WO2004070835A1 (de) 2004-08-19
JP4567466B2 (ja) 2010-10-20
CA2513127A1 (en) 2004-08-19
CA2513127C (en) 2010-03-30

Similar Documents

Publication Publication Date Title
US20190263054A1 (en) Hybrid, multi-material 3D printing
JP2006339365A (ja) 配線基板およびその製造方法、多層積層配線基板の製造方法並びにビアホールの形成方法
JP4567466B2 (ja) マイクロシステムの製作法
TW200826770A (en) Method for forming transcriptional circuit and method for manufacturing circuit board
CN107393899A (zh) 芯片封装基板
TW201424501A (zh) 封裝結構及其製作方法
TW201145466A (en) Electronic component for wiring and method of manufacturing the same
TW201425028A (zh) 阻劑及其製造方法
WO2018206506A1 (en) Method for producing a multi-layer of a probe card for a testing apparatus of electronic devices
KR101602768B1 (ko) 투명 나노 금속 메쉬 발열체 및 이의 제조방법
JP3701807B2 (ja) 基板製造方法、及び基板
KR101926560B1 (ko) 인쇄회로기판 및 그의 제조 방법
KR101894387B1 (ko) 인쇄회로기판 및 그의 제조 방법
TW200838375A (en) Laminated substrate and the producing method thereof
KR101172175B1 (ko) 인쇄회로기판 및 그의 제조 방법
CN104125726B (zh) 印刷电路板的制作方法
JP2006339366A (ja) 配線基板形成用モールドおよびその製造方法
JP2004172453A (ja) 半導体基板セグメント及びその製造方法並びに該セグメントを積層して成る積層半導体基板及びその製造方法
KR101366919B1 (ko) Sr 포스트 형성방법 및 이를 이용한 전자소자 패키지 제조방법
JP2011235548A (ja) セラミックグリーンシートの積層装置及び積層方法
JPH10126058A (ja) 多層プリント配線板の製造方法
TW587412B (en) Interlayer connection structure and its forming method
JP5926898B2 (ja) 配線基板の製造方法
JP2010147047A (ja) 多層配線板の製造方法
JP2018032762A (ja) 配線基板の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20070219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20070727

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080825

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080905

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081203

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091218

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100318

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100326

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100419

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100426

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100517

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100526

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100615

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100707

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100805

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130813

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees