JP2006352341A - アンチエクリプス回路及びその動作方法 - Google Patents
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Abstract
【課題】半導体イメージャで発生するエクリプスの発生を抑圧するアンチエクリプス回路及びその形成方法を提供する。
【解決手段】イメージピクセルのアンチエクリプス回路は、ピクセル出力ラインに結合されたピクセルと、ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにピクセル出力ライン上のリセット電圧を制御する回路とを具える。
【選択図】図3A
【解決手段】イメージピクセルのアンチエクリプス回路は、ピクセル出力ラインに結合されたピクセルと、ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにピクセル出力ライン上のリセット電圧を制御する回路とを具える。
【選択図】図3A
Description
本発明は、一般的に半導体イメージャに関するものであり、特にイメージャ用のアンチエクリプス回路に関するものである。
CMOSイメージャ回路は、ピクセルの焦平面アレイを有しており、各ピクセルは、光発生電荷を基板の特定部分に蓄積するために、フォトゲート、光伝導体又はフォトダイオードのようなフォトセンサを有している。各ピクセルは、基板上又は基板内に形成された電荷記憶領域を有しており、この電荷記憶領域は、読出し回路の一部である出力トランジスタのゲートに接続されている。あるイメージャ回路では、電荷をフォトセンサから電荷記憶領域へ転送するトランジスタのような少なくとも1つの電子装置と、電荷転送前に電荷記憶領域を予め決定した電荷レベルにリセットするための1つの装置、この場合も代表的にトランジスタとを各ピクセルが含むようにしうる。
CMOSイメージャ回路では、ピクセルの能動素子が、
(1)光子‐電荷変換、
(2)イメージ電荷の蓄積、
(3)既知の状態への電荷記憶領域のリセット、
(4)電荷記憶領域への電荷の転送、
(5)読出しピクセルの選択、
(6)電荷記憶領域における電荷を表わす信号の出力及び増幅、
の機能を実行する。光電荷は、これを初期の電荷蓄積領域から電荷記憶領域に移動させる際に増幅することができる。電荷記憶領域における電荷は代表的に、ソースホロワトランジスタによりピクセル出力電圧に変換される。
(1)光子‐電荷変換、
(2)イメージ電荷の蓄積、
(3)既知の状態への電荷記憶領域のリセット、
(4)電荷記憶領域への電荷の転送、
(5)読出しピクセルの選択、
(6)電荷記憶領域における電荷を表わす信号の出力及び増幅、
の機能を実行する。光電荷は、これを初期の電荷蓄積領域から電荷記憶領域に移動させる際に増幅することができる。電荷記憶領域における電荷は代表的に、ソースホロワトランジスタによりピクセル出力電圧に変換される。
上述した種類のCMOSイメージャ回路は一般に知られているものであり、例えば、マイクロンテクノロジー社に譲渡された米国特許第 6,140,630号明細書、同第 6,376,868号明細書、同第 6,310,366号明細書、同第 6,326,652号明細書、同第 6,204,524号明細書及び同第 6,333,205号明細書で説明されている。これらの米国特許明細書は参考のためにここに導入したものである。
図1は、従来の4トランジスタ(4T)ピクセル100及びその関連の負荷回路(電流源として示す)120を示す説明図である。ピクセル100は、フォトダイオードとして示す光感応素子101と、浮動拡散領域Cと、4つのトランジスタ、すなわち、転送トランジスタ111、リセットトランジスタ112、第1ソースホロワトランジスタ113及び行選択トランジスタ114とを有する。このピクセル100には、転送トランジスタ111の導通制御を行う制御信号TXと、リセットトランジスタ112の導通制御を行う制御信号(リセット信号)RSと、行選択トランジスタ114の導通制御を行う制御信号(行選択信号)SELとが供給される。浮動拡散領域Cにおける電荷は第1ソースホロワトランジスタ113の導通制御を行う。この第1ソースホロワトランジスタ113の出力は、行選択トランジスタ114が導通している際に(すなわち、制御信号SELがアサート(有効化)されている際に)この行選択トランジスタ114を経て負荷回路120に供給され、これによりノードBにピクセル信号を出力する。
転送トランジスタ111及びリセットトランジスタ112の状態は、浮動拡散領域Cを、電荷積分期間中に光感応素子101により発生される光発生電荷を受けるために光感応素子101に結合するか、或いはリセット期間中にノードAのピクセル電源Vaapix に結合するかを決定する。
ピクセル100は以下のようにして動作する。制御信号SELをアサートして、行選択トランジスタ114を導通させる。これと同時に、制御信号TXはアサートさせずに、制御信号RSをアサートする。これにより、浮動拡散領域CをノードAにおけるピクセル電源Vaapix に結合し、浮動拡散領域Cのノードにおける電圧を初期電圧にリセットする。ピクセル100はリセット信号VRSTを負荷回路120に出力する。ノードBは、行選択トランジスタ114と負荷回路120との間に結合されており、ピクセルリセット信号VRSTをサンプル及びホールドするサンプル‐ホールド回路(図示せず)に対する入力端として作用する。
リセット信号VRSTが出力された後、制御信号RSをデアサート(無効化)する。光感応素子101に入射光が当たると、この光感応素子は電荷積分期間中この入射光のレベルに応じて電荷を蓄積する。リセット信号VRSTの出力後で電荷積分期間後、制御信号TXをアサートする。これにより、浮動拡散領域Cを光感応素子101に結合する。従って、電荷が転送トランジスタ111を流れ、浮動拡散領域Cにおける電圧を減少させる。ピクセル100は光信号VSIGを負荷回路120に出力し、この光信号がノードBに現れてサンプル‐ホールド回路(図示せず)によりサンプリングされる。リセット信号VRST及び光信号VSIGは全ピクセル出力の異なる成分である(すなわち、Voutput=VRST−VSIG)。
ピクセル100はエクリプシングとして知られた一種のひずみを受けやすい。エクリプシングとは、明るい光がピクセルに入射したにもかかわらず、暗いピクセルに相当するピクセル信号をピクセルが出力する場合に生じるひずみを言うものである。エクリプシングは、ピクセルが明るい光に当てられた際に生じるおそれがある。その理由は、光感応素子101が多量の光発生電荷を生じるおそれがある為である。この場合、ピクセル100がリセット信号VRSTを出力している間に、進行中の積分期間中に光感応素子101により発生される光発生電荷の一部が転送トランジスタ111を経て浮動拡散ノードCに漏出するおそれがある。これにより、浮動拡散ノードにおけるリセット電圧を減少させ、ピクセル100が間違った(すなわち、減少した電圧の)リセット信号VRSTを生じるようにするおそれがある。しかも、これにより、リセット信号VRST及び光信号VSIGをほぼ同じ電圧とするおそれもある。例えば、リセット信号VRST及び光信号VSIGが双方ともほぼ0ボルトとなるおそれがある。従って、ピクセル出力(VRST−VSIG)がほぼ0ボルトとなるおそれがあり、これが、通常暗いピクセルと関連する出力電圧に対応する。
このエクリプシングの影響を最小にするのにアンチエクリプス回路を用いることができる。例えば、エクリプシングによると、ピクセルのリセット電圧が0電圧に向けて降下する傾向にある為、アンチエクリプス回路によりリセット信号の電圧レベルをモニタしうるようにする。この電圧レベルがしきい値電圧よりも降下すると、アンチエクリプス回路は、エクリプシングが生じる(又は生じている)ことを仮定し、次に、リセットレベルを補正電圧まで引き上げることによりリセット信号の電圧レベルを補正し、これによりエクリプシングの影響を最小にするようにすることができる。
図2は、ピクセル100と、その負荷回路120と、上述したエクリプシング問題を解決するための従来のアンチエクリプス回路230とを示す説明図である。アンチエクリプス回路230はスイッチングトランジスタ232と直列に結合された第2ソースホロワトランジスタ231を有する。スイッチングトランジスタ232の出力端は、ピクセル100の出力端と並列にして、負荷回路120の入力端(すなわち、ノードB)に結合されている。第2ソースホロワトランジスタ231の一方のソース/ドレイン端子はピクセル電源Vaapix に結合され、他方のソース/ドレイン端子はスイッチングトランジスタ232に結合されている。この第2ソースホロワトランジスタ231は制御信号VREFによりバイアスされる。スイッチングトランジスタ232の導通制御は、リセット信号VRSTをサンプル及びホールドするのに用いる(サンプル‐ホールドリセット)制御信号SHRにより制御される。制御信号VREFの電圧レベルは、リセット信号VRSTが出力されている間に浮動拡散領域Cにおける電圧が減少する場合に、第2ソースホロワトランジスタ231が導通して、ノードBにおける電圧を、制御信号VREFの電圧レベルから、この第2ソースホロワトランジスタ231のしきい値電圧を減算した値まで引き上げるように設定する。アンチエクリプス回路230の1つの制限は、リセット信号VRSTに生じるおそれのある変化に対して充分な余裕度を持たせる必要があるということである。リセット信号VRSTは、リセットトランジスタ112及び第1ソースホロワトランジスタ113の双方のしきい値電圧の変化により影響を受ける。更に、温度変化や、ピクセル電源Vaapix 及び高レベルの制御パルスRSの電圧変化によりリセット信号VRSTに影響を及ぼす。通常の露光状態におけるように、エクリプシングの防止が必要でない場合には、第2ソースホロワトランジスタ231を流れる電流を零にしてアンチエクリプス回路230による如何なる寄与をも回避するようにする必要がある。従って、リセット信号VRSTの変化が最小値であるものとした場合に、制御信号VREFを充分に低い電圧として選択し、従って、この制御信号VREFの電圧を減少させる必要がある為、エクリプシング防止のための充分な出力レベルを得るのを困難とする。
従って、イメージャ用のアンチエクリプス回路を改善する必要性及び要求がある。
本発明の代表的な例によれば、ピクセル出力ラインに結合されたピクセルと、このピクセル出力ライン上に得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、ピクセル出力ライン上のピクセルリセット電圧を、予め決定した最小電圧よりも高くに維持するように、このピクセル出力ライン上のピクセルリセット電圧を制御する回路とを具えるアンチエクリプス回路及びその形成方法を提供する。
本発明の上述した及びその他の利点及び特徴は、以下の添付図面を参照した本発明の代表的な実施例の詳細な説明からより一層明らかとなるであろう。
添付図面を参照する以下の詳細な説明においては、本発明を実施しうる特定の実施例の一部を例示するものである。これらの実施例は、当業者が本発明を実施するのに十分詳細に説明してあり、本発明の精神及び範囲を逸脱することなしに、他の実施例を用いうること及び構造的、論理的及び電気的変更を加えうることに注意すべきである。又、説明する処理工程の経過は本発明の実施例の代表的なものであるが、これらの工程の順序はこの説明に限定されるものではなく、必ずその順序で行う必要がある工程を除いて、当業者にとって既知のように順序を変えることができるものである。
添付図面を参照する以下の詳細な説明においては、本発明を実施しうる特定の実施例の一部を例示するものである。これらの実施例は、当業者が本発明を実施するのに十分詳細に説明してあり、本発明の精神及び範囲を逸脱することなしに、他の実施例を用いうること及び構造的、論理的及び電気的変更を加えうることに注意すべきである。又、説明する処理工程の経過は本発明の実施例の代表的なものであるが、これらの工程の順序はこの説明に限定されるものではなく、必ずその順序で行う必要がある工程を除いて、当業者にとって既知のように順序を変えることができるものである。
本明細書で用いる用語「ピクセル」とは、フォトセンサと、光子を電気信号に変換する関連のトランジスタとを有する光素子ユニットセルを意味するものである。図面を簡単にするために、少数の代表的なピクセルのみを図示し説明するが、代表的な製造に当たっては、多数の同様なピクセルを同時に処理するものである。従って、以下の詳細な説明は本発明を限定するものではなく、本発明の範囲は特許請求の範囲によってのみ規定されるものである。
更に、本発明をCMOSイメージャにつき以下に説明するが、本発明は、リセットされその後電荷が転送される記憶ノードを有するいかなる固体撮像装置にも適用しうるものである。従って、以下の詳細な説明は、本発明をこれに限定するものではなく、本発明の範囲は特許請求の範囲によってのみ規定されるものである。
図面(同じ符号は同様な素子を示す)を参照するに、図3Aは、ピクセル回路100と、クリップ回路300と、グローバルマルチプレックス回路350とを有する本発明の第1実施例を示す。ピクセル回路100は、図1につき説明したのと同じである。クリップ回路300は、クリップトランジスタ310と、クランプスイッチ320と、メモリキャパシタ330と、VSLICE_local ノードDとを有する。グローバルマルチプレックス回路350は、第1制御スイッチ351と、第2制御スイッチ352と、第3制御スイッチ353とを有している。クリップ回路300はノードBでピクセル100に接続されている。クリップトランジスタ310は、そのドレインでピクセル電源Vaapix (ノードA)に接続され、そのソースでクランプスイッチ320の第1端子に、従って、イメージャの共通ラインに結合されている。クリップトランジスタ310のゲートはVSLICE_local ノードDに結合されている。クランプスイッチ320の第2端子もノードDに接続されている。メモリキャパシタ330の一方の端子はノードDに結合され、他方の端子は共通VSLICEバス340に接続されている。グローバルマルチプレックス回路350は、3つの制御スイッチ351、352及び353を経てVSLICEバス340を駆動する。これら3つのスイッチは電圧信号VCL、VSLICE_R及びVSLICE_Sをそれぞれ出力しうる。ここで、
VSLICE_R>VCL>VSLICE_S
である。負荷回路120は負荷トランジスタ325として示してあり、この負荷トランジスタ325のゲートには信号VLNのラインが接続されている。
VSLICE_R>VCL>VSLICE_S
である。負荷回路120は負荷トランジスタ325として示してあり、この負荷トランジスタ325のゲートには信号VLNのラインが接続されている。
図4Aは、図3Aに示す実施例の代表的な動作を表わしており、図3Aの回路の動作中におけるリセット電圧VRSTのレベルをも示している。時刻t0では、行選択信号SELがピクセル100に供給され、このピクセル100が選択される。時刻t1において、リセット信号RSが高レベルとなってリセットトランジスタ112に供給される。これにより、リセットトランジスタ112が飽和動作モードにありそのしきい値電圧がVT-MRS であるものとすると、ノードCにおける電圧Vpix はVDD(リセット信号RSの高レベル)からVT-MRS を引いた値、すなわち、
VDD−VT-MRS
まで上昇する。この電圧Vpix をVpix の初期電圧Vpix(rst)として設定する。ピクセル100は以下の式によるリセット信号VRSTを出力する。次式において、VT-MRD はソースホロワトランジスタ113のしきい値電圧である。
VRST=Vpix(rst)−VT-MRD
VDD−VT-MRS
まで上昇する。この電圧Vpix をVpix の初期電圧Vpix(rst)として設定する。ピクセル100は以下の式によるリセット信号VRSTを出力する。次式において、VT-MRD はソースホロワトランジスタ113のしきい値電圧である。
VRST=Vpix(rst)−VT-MRD
又、クランプスイッチ320やスイッチ351も、CLが高レベルとなっている際に時刻t1で閉成する。従って、リセット電圧VRSTは、クリップ回路300のVSLICE_local ノードDに入力される。時刻t2において、CLがデアサートされるとともにクランプスイッチ320が開放し、又電圧信号SLICE_Rが高レベルにアサートされた際にスイッチ352が閉成する為、ノードDにおけるVSLICE_local 電圧は、
VSLICE_local(rst)=VRST+(VSLICE_R−VCL)
に変化する。ここで、メモリキャパシタ330はVSLICE_local ノードDにおける寄生キャパシタンスよりも十分に大きくすることにより、
△VSLICE≒△VSLICE_local
となる。VSLICE_local(rst)はクリップ回路におけるVSLICE_Rと等価であり、リセット期間の間のピクセルの出力電圧Vpixoutの最小レベルを決定するとともにエクリプシングの影響を回避する。
VSLICE_local(rst)=VRST+(VSLICE_R−VCL)
に変化する。ここで、メモリキャパシタ330はVSLICE_local ノードDにおける寄生キャパシタンスよりも十分に大きくすることにより、
△VSLICE≒△VSLICE_local
となる。VSLICE_local(rst)はクリップ回路におけるVSLICE_Rと等価であり、リセット期間の間のピクセルの出力電圧Vpixoutの最小レベルを決定するとともにエクリプシングの影響を回避する。
従って、VpixoutノードBに対するクリップ電圧は、
Vclip(rst) =VRST+(VSLICE_R−VCL)−VT-MSL
となる。ここで、VT-MSL はクリップトランジスタ310のしきい値電圧である。
Vclip(rst) =VRST+(VSLICE_R−VCL)−VT-MSL
となる。ここで、VT-MSL はクリップトランジスタ310のしきい値電圧である。
制御信号SHRがt3でデアサートされた際の外部メモリ(図示せず)でのVRSTサンプリングの終了に続いて、時刻t4でSLICE_Rがデアサートされる為スイッチ352が開放するとともに、SLICE_Sがアサートされる為スイッチ353が閉成する。その結果、VSLICE_local 及びクリップ電圧は次式に変化する。
VSLICE_local(sig)=VRST+(VSLICE_S−VCL)
Vclip(sig) =VRST+(VSLICE_S−VCL)−VT-MSL
VSLICE_local(sig)=VRST+(VSLICE_S−VCL)
Vclip(sig) =VRST+(VSLICE_S−VCL)−VT-MSL
時刻t5において、制御信号TXがアサートし、転送トランジスタ111がターンオンし、フォトダイオード101に蓄積された光発生電荷がこのフォトダイオード101から浮動拡散ノードCに転送され、これによりVpix を、従って、ピクセルの出力電圧Vpixoutをも降下させる。電荷転送後のピクセルの出力電圧Vpixoutが前記信号VSIGであり、この電圧は、サンプル‐ホールド信号SHSが時刻t5〜t6中にアサートされると他の外部メモリ(図示せず)において、サンプリングされる。フォトダイオード101により収集される電圧は、VRSTからVSIGを減算することにより得られる。一方、ピクセルが飽和した際のバイアス電流のカットオフを回避するために、クリップ電圧Vclip(sig) により最小のVpixoutを制限する。クリップ電圧は、ピクセルのリセットトランジスタ112及びソースホロワトランジスタ113のしきい値電圧VT-MRS 及びVT-MRD のあらゆる変化を含むリセット電圧VRSTに基づくものである。従って、これらのしきい値電圧の変化はもはやクリップ電圧を設定するための必要な余裕度に悪影響を及ぼさず、ダイナミックレンジを広くする。更に、温度変動と電源の変化との双方又はいずれか一方によるVRSTの切換え時間も無視できる為、変化のない調整を達成しうる。
図3Bは、本発明の第2実施例を示す。本例では、図3Aと比べて付加的に、Vaapix イネーブルトランジスタ360がクリップ回路300’内に導入されている。Vaapix イネーブルトランジスタ(スイッチ)360はメモリキャパシタ330を充電するために用いられる為、このトランジスタを極めて小型にすることができる。又、クランプスイッチ320の位置はクリップトランジスタ310のドレイン側に変えられている。
図4Bは、図3Bに示す実施例の代表的な動作を表わし、この回路動作中に得られるVRST信号も示している。時刻t0で、行選択信号SELがピクセル100に供給され、このピクセル100が選択される。時刻t1で、リセット信号RSが高レベルになるとともに、充電信号SLICE_EN_BARがデアサートされる。この時点では、信号CLが高レベルにある為、ノードDはVaapix イネーブルトランジスタ360を介してピクセル電源Vaapix に接続される。時刻t1a では、充電信号SLICE_EN_BARがアサートされ、VSLICE_local ノードD及びクリップトランジスタ310のドレインノードが双方とも電源Vaapix から分離される為、VSLICE_local 電圧は、電荷がクリップトランジスタ310を流れるにつれて減少する。VSLICE_local 電圧の減少に続いてVpixoutノードBの電圧が減少してVRSTに達すると、クリップ回路300’は不作動となる。ピクセルの出力電圧VpixoutがVRSTにクリップされると、クリップトランジスタ310のチャネル電流が有効に遮断され、VSLICE_local ノードDにおける電圧がVRST+VT-MSL に設定される。VSLICE_local 電圧が充分に安定化された後、時刻t2でクランプスイッチ320が開放し、VSLICE_local ノードDにVRST+VT-MSL が記憶される。
続いて、VSLICEバス340の電圧が時刻t2で信号VCLから信号VSLICE_Rに切り換わった後に、充電信号SLICE_EN_BARが時刻t2a で低レベルとなり、クリップ回路をイネーブル状態にする。従って、VRSTサンプリング期間に対するVpixoutノードのクリップレベルは、
Vclip(rst) =VSLICE_local(rst)−VT-MSL
=VRST+VT-MSL −(VCL−VSLICE_R)−VT-MSL
=VRST−(VCL−VSLICE_R)
となり、VT-MSL はもはやクリップレベルに影響しない。VSIGサンプリング期間に対しても、クリップレベルVclip(sig) を次式で表わすことができ、VRSTサンプリング期間と同様に、クリップレベルはVT-MSL によって影響を受けない。
Vclip(sig) =VSLICE_local(sig)−VT-MSL
=VRST+VT-MSL −(VCL−VSLICE_S)−VT-MSL
=VRST−(VCL−VSLICE_S)
Vclip(rst) =VSLICE_local(rst)−VT-MSL
=VRST+VT-MSL −(VCL−VSLICE_R)−VT-MSL
=VRST−(VCL−VSLICE_R)
となり、VT-MSL はもはやクリップレベルに影響しない。VSIGサンプリング期間に対しても、クリップレベルVclip(sig) を次式で表わすことができ、VRSTサンプリング期間と同様に、クリップレベルはVT-MSL によって影響を受けない。
Vclip(sig) =VSLICE_local(sig)−VT-MSL
=VRST+VT-MSL −(VCL−VSLICE_S)−VT-MSL
=VRST−(VCL−VSLICE_S)
従って、上述したパルス化した電力供給方法を用いることにより、リセットトランジスタのしきい値電圧VT-MSL の変動を相殺でき、これによりクリップ回路の性能を改善することができる。
図3Cは、本発明の第3実施例を示す。本例では、図3Bに示す実施例の構成に比べ、クリップ回路300”においてクリップトランジスタ310とVpixoutノードBとの間に電流カット用スイッチ370が導入されている。クリップトランジスタ310のドレイン電圧がVaapix に駆動された際に、この電流カット用スイッチ370は開放状態に保たれる為、メモリキャパシタ330の充電期間中、直流電流は流れない。
図4Cは、図3Cに示す実施例の代表的な動作を表わしている。この動作は、電流カット用スイッチ370を制御する信号SLICE_EN2が加えられたこと以外、図4Bに示す動作と同じである。この信号SLICE_EN2は、信号SLICE_EN_BARがアサートされる時刻と同じ時刻t1a にアサートされるとともに、信号SLICE_EN_BARが再びアサートされる時刻t7にデアサートされる。これにより、ノードDにおける電圧を時刻t1から時刻t1a までVRSTに保持し、サンプリングされたリセット電圧への影響を回避する。
各イメージャをアレイ中に、又は処理システムの一部として配置することもできる。クリップ回路300及びグローバルマルチプレックス回路350はアレイ中の各イメージャに、列ラインとして機能するノードBで接続される。
図5では、制御回路530により行アドレスデコーダ515及び列アドレスデコーダ525を制御して、読出されるピクセルに対する行ライン及び列ラインを選択することによりCMOSイメージャ500が動作させられる。制御回路530は、各デコーダと同様に行ドライバ510及び列ドライバ520を制御し、これらドライバが駆動電圧を、選択された行及び列の駆動トランジスタに印加するようにする。ピクセルアレイ505における各列内にはクリップ回路300が設けられている。ピクセル出力信号は代表的に、記憶領域がリセットトランジスタによりリセットされた後にこの記憶領域から読出されたピクセルリセット信号VRSTと、光発生電荷がこの記憶領域に転送された後にこの記憶領域から読出されたピクセルイメージ信号VSIGとを含んでいる。これら信号VRST及びVSIGはサンプル‐ホールド回路535によりサンプリングされ、差動増幅器540により互いに減算され、各ピクセルに対し差分信号VRST−VSIGを生ぜしめる。この差分信号VRST−VSIGは、ピクセルに照射される光の量を表わす。この差分信号はアナログ‐デジタル変換器545によりデジタル化される。デジタル化されたピクセル信号は、イメージプロセッサ550に供給されてデジタルイメージ出力が形成される。デジタル化及びイメージ処理回路はイメージャチップ上に又はそれ以外に設けることができる。ある構成では、差分信号を差分信号のままで増幅し、差動アナログ‐デジタル変換器により直接デジタル化しうる。
図6は、プロセッサに基づくシステム600、例えば、カメラシステムを示しており、このシステムは一般に、マイクロプロセッサのような中央処理装置(CPU)605を有し、このCPUはバス615を介して入力/出力(I/O)装置610と通信する。システム600は、本発明の何れかの実施例により構成したイメージャ(撮像装置)500をも有している。このイメージャ500も、バス615を介してCPU605と通信する。プロセッサに基づくシステム600はランダムアクセスメモリ(RAM)620をも有しており、フラッシュメモリのような取外し可能なメモリ625を有することができ、これらもバス615を介してCPU605と通信する。イメージャ500は、単一の集積回路上に、又はプロセッサとは異なるチップ上にメモリ記憶部を有する又は有しないCPU、デジタル信号プロセッサ又はマイクロプロセッサのようなプロセッサと組み合わせることができる。
電荷変換装置としてフォトダイオードを用い、且つ4トランジスタピクセルの構成で本発明の種々の実施例を上述した。しかし、他の種類のフォトゲートセンサ及び他のピクセル構成を用いてイメージ電荷を発生させうることに注意すべきである。本発明は、CCD(電荷結合装置)アレイに対する読出し回路に用いることもできる。従って、本発明は上述した実施例に限定されず、特許請求の範囲に含まれる本発明の変形も本発明の一部とみなされるべきものである。
Claims (60)
- ピクセル出力ラインに結合されたピクセルと、
前記ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにこのピクセル出力ライン上のリセット電圧レベルを制御する回路と
を具えるイメージャ。 - 請求項1に記載のイメージャにおいて、前記回路が更に、記憶した前記ピクセルリセット電圧に或る電圧を加えて制御信号を生ぜしめる電圧供給部分を有するイメージャ。
- 請求項1に記載のイメージャにおいて、前記回路が更に、前記ピクセル出力ラインへの印加電圧を制御する電圧制御部分を有するイメージャ。
- 請求項1に記載のイメージャにおいて、前記ピクセル出力ラインがピクセルアレイの列ラインであるイメージャ。
- 請求項1に記載のイメージャにおいて、前記回路が更に、前記ピクセルリセット電圧を記憶するキャパシタを有するイメージャ。
- 請求項1に記載のイメージャにおいて、前記回路が更に、記憶した前記ピクセルリセット電圧に、設定した最小リセット電圧レベルと前記ピクセル出力ライン上の制御された前記ピクセルリセット電圧との間の差を予め決定した値に維持するのに充分な電圧を加える電圧維持部分を具えるイメージャ。
- 請求項1に記載のイメージャにおいて、前記回路が、
記憶キャパシタと、
前記ピクセル出力ラインをこの記憶キャパシタに選択的に結合するスイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御するトランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該トランジスタと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具えるイメージャ。 - 請求項7に記載のイメージャにおいて、前記切換え可能な電圧源が、
複数の電圧源ラインと、
選択された電圧源ラインを前記記憶キャパシタに選択的に結合するスイッチと
を具えているイメージャ。 - 請求項8に記載のイメージャにおいて、更に、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受けるようになっており、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受ける前に、前記スイッチが、前記予め決定した最小電圧よりも高い第1電圧を有する第1電圧源ラインを前記ピクセル出力ラインに選択的に結合するようになっているイメージャ。
- 請求項7に記載のイメージャにおいて、前記トランジスタが電圧供給ラインに結合され、前記記憶キャパシタにおける電圧に応答して、この電圧供給ラインから前記出力ラインへの電圧の供給を選択的に制御するようになっているイメージャ。
- 請求項1に記載のイメージャにおいて、前記回路が、
記憶キャパシタと、
この記憶キャパシタを選択的に充電する第1トランジスタと、
この第1トランジスタを前記記憶キャパシタに選択的に結合するスイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第2トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第2トランジスタと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具えるイメージャ。 - 請求項1に記載のイメージャにおいて、前記回路が、
記憶キャパシタと、
この記憶キャパシタを選択的に充電する第1トランジスタと、
この第1トランジスタを前記記憶キャパシタに選択的に結合する第1スイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第2トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第2トランジスタと、
前記記憶キャパシタが充電されている間、電流の流れにおけるサージを回避する第2スイッチと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具えるイメージャ。 - ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにこのピクセル出力ライン上のリセット電圧レベルを制御する過程
を有するイメージャ動作方法。 - 請求項13に記載のイメージャ動作方法において、このイメージャ動作方法が更に、記憶した前記ピクセルリセット電圧に或る電圧を加える過程を有するイメージャ動作方法。
- 請求項13に記載のイメージャ動作方法において、このイメージャ動作方法が更に、前記ピクセル出力ラインへの印加電圧を制御する過程を有するイメージャ動作方法。
- 請求項13に記載のイメージャ動作方法において、前記ピクセル出力ラインをピクセルアレイの列ラインとするイメージャ動作方法。
- 請求項13に記載のイメージャ動作方法において、このイメージャ動作方法が更に、前記ピクセルリセット電圧をキャパシタに記憶させる過程を有するイメージャ動作方法。
- 請求項13に記載のイメージャ動作方法において、このイメージャ動作方法が、記憶した前記ピクセルリセット電圧に、設定した最小リセット電圧レベルと前記ピクセル出力ライン上の制御された前記ピクセルリセット電圧との間の差を予め決定した値に維持するのに充分な電圧を加える過程を有するイメージャ動作方法。
- 請求項13に記載のイメージャ動作方法において、このイメージャ動作方法が更に、
前記ピクセル出力ラインを記憶キャパシタに選択的に結合する過程と、
ゲートが前記記憶キャパシタに結合されているトランジスタにより、前記ピクセル出力ラインをバイアスして、このピクセル出力ライン上のリセット電圧レベルを制御する過程と、
切換え可能な電圧源により前記記憶キャパシタに追加の電圧を切換え供給する過程と
を有するイメージャ動作方法。 - 請求項19に記載のイメージャ動作方法において、このイメージャ動作方法が更に、
前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受けるとともに、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受ける前に、前記予め決定した最小電圧よりも高い第1電圧を有する第1電圧源ラインを前記記憶キャパシタに選択的に結合する過程
を有するイメージャ動作方法。 - 請求項13に記載のイメージャ動作方法において、このイメージャ動作方法が更に、
第1トランジスタにより、前記記憶キャパシタを選択的に充電する過程と、
スイッチにより、前記第1トランジスタを前記記憶キャパシタに選択的に結合する過程と、
ゲートが前記記憶キャパシタに結合されている第2トランジスタにより、前記ピクセル出力ラインをバイアスしてリセット電圧レベルを制御する過程と、
切換え可能な電圧源により前記記憶キャパシタに追加の電圧を切換え供給する過程と
を有するイメージャ動作方法。 - 請求項13に記載のイメージャ動作方法において、このイメージャ動作方法が更に、
第1トランジスタにより、前記記憶キャパシタを選択的に充電する過程と、
第1スイッチにより、前記第1トランジスタを前記記憶キャパシタに選択的に結合する過程と、
ゲートが前記記憶キャパシタに結合されている第2トランジスタにより、前記ピクセル出力ラインをバイアスしてリセット電圧レベルを制御する過程と、
前記記憶キャパシタが充電されている間、第2スイッチにより、電流の流れにおけるサージを回避する過程と、
切換え可能な電圧源により前記記憶キャパシタに追加の電圧を切換え供給する過程と
を有するイメージャ動作方法。 - 複数のイメージャ回路を有するイメージャアレイであって、これら複数のイメージャ回路のうち少なくとも1つのイメージャ回路が、
ピクセル出力ラインに結合されたピクセルと、
前記ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにこのピクセル出力ライン上のリセット電圧レベルを制御する回路と
を具えるイメージャアレイ。 - 請求項23に記載のイメージャアレイにおいて、前記回路が更に、記憶した前記ピクセルリセット電圧に或る電圧を加えて制御信号を生ぜしめる電圧供給部分を有するイメージャアレイ。
- 請求項23に記載のイメージャアレイにおいて、前記回路が更に、前記ピクセル出力ラインへの印加電圧を制御する電圧制御部分を有するイメージャアレイ。
- 請求項23に記載のイメージャアレイにおいて、前記ピクセル出力ラインがピクセルアレイの列ラインであるイメージャアレイ。
- 請求項23に記載のイメージャアレイにおいて、前記回路が更に、前記ピクセルリセット電圧を記憶するキャパシタを有するイメージャアレイ。
- 請求項23に記載のイメージャアレイにおいて、前記回路が更に、記憶した前記ピクセルリセット電圧に、設定した最小リセット電圧レベルと前記ピクセル出力ライン上の制御された前記ピクセルリセット電圧との間の差を予め決定した値に維持するのに充分な電圧を加える電圧維持部分を具えるイメージャアレイ。
- 請求項23に記載のイメージャアレイにおいて、前記回路が、
記憶キャパシタと、
前記ピクセル出力ラインをこの記憶キャパシタに選択的に結合するスイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御するトランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該トランジスタと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具えるイメージャアレイ。 - 請求項29に記載のイメージャアレイにおいて、前記切換え可能な電圧源が、
複数の電圧源ラインと、
選択された電圧源ラインを前記記憶キャパシタに選択的に結合するスイッチと
を具えているイメージャアレイ。 - 請求項30に記載のイメージャアレイにおいて、更に、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受けるようになっており、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受ける前に、前記スイッチが、前記予め決定した最小電圧よりも高い第1電圧を有する第1電圧源ラインを前記ピクセル出力ラインに選択的に結合するようになっているイメージャアレイ。
- 請求項29に記載のイメージャアレイにおいて、前記トランジスタが電圧供給ラインに結合され、前記記憶キャパシタにおける電圧に応答して、この電圧供給ラインから前記出力ラインへの電圧の供給を選択的に制御するようになっているイメージャアレイ。
- 請求項23に記載のイメージャアレイにおいて、前記回路が、
記憶キャパシタと、
この記憶キャパシタを選択的に充電する第1トランジスタと、
この第1トランジスタを前記記憶キャパシタに選択的に結合するスイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第2トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第2トランジスタと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具えるイメージャアレイ。 - 請求項23に記載のイメージャアレイにおいて、前記回路が、
記憶キャパシタと、
この記憶キャパシタを選択的に充電する第1トランジスタと、
この第1トランジスタを前記記憶キャパシタに選択的に結合する第1スイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第2トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第2トランジスタと、
前記記憶キャパシタが充電されている間、電流の流れにおけるサージを回避する第2スイッチと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具えるイメージャアレイ。 - プロセッサと、
このプロセッサに電気的に結合され、複数のイメージャ回路を有するイメージャアレイと
を具える処理システムであって、前記複数のイメージャ回路のうち少なくとも1つのイメージャ回路が、
ピクセル出力ラインに結合されたピクセルと、
前記ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにこのピクセル出力ライン上のリセット電圧レベルを制御する回路と
を具える処理システム。 - 請求項35に記載の処理システムにおいて、前記回路が更に、記憶した前記ピクセルリセット電圧に或る電圧を加えて、制御信号を生ぜしめる電圧供給部分を有する処理システム。
- 請求項35に記載の処理システムにおいて、前記回路が更に、前記ピクセル出力ラインへの印加電圧を制御する電圧制御部分を有する処理システム。
- 請求項35に記載の処理システムにおいて、前記ピクセル出力ラインがピクセルアレイの列ラインである処理システム。
- 請求項35に記載の処理システムにおいて、前記回路が更に、前記ピクセルリセット電圧を記憶するキャパシタを有する処理システム。
- 請求項35に記載の処理システムにおいて、前記回路が更に、記憶した前記ピクセルリセット電圧に、設定した最小リセット電圧レベルと前記ピクセル出力ライン上の制御された前記ピクセルリセット電圧との間の差を予め決定した値に維持するのに充分な電圧を加える電圧維持部分を具える処理システム。
- 請求項35に記載の処理システムにおいて、前記回路が、
記憶キャパシタと、
前記ピクセル出力ラインをこの記憶キャパシタに選択的に結合するスイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御するトランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該トランジスタと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具える処理システム。 - 請求項41に記載の処理システムにおいて、前記切換え可能な電圧源が、
複数の電圧源ラインと、
選択された電圧源ラインを前記記憶キャパシタに選択的に結合するスイッチと
を具えている処理システム。 - 請求項42に記載の処理システムにおいて、更に、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受けるようになっており、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受ける前に、前記スイッチが、前記予め決定した最小電圧よりも高い第1電圧を有する第1電圧源ラインを前記ピクセル出力ラインに選択的に結合するようになっている処理システム。
- 請求項41に記載の処理システムにおいて、前記トランジスタが電圧供給ラインに結合され、前記記憶キャパシタにおける電圧に応答して、この電圧供給ラインから前記出力ラインへの電圧の供給を選択的に制御するようになっている処理システム。
- 請求項35に記載の処理システムにおいて、前記回路が、
記憶キャパシタと、
この記憶キャパシタを選択的に充電する第1トランジスタと、
この第1トランジスタを前記記憶キャパシタに選択的に結合するスイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第2トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第2トランジスタと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具える処理システム。 - 請求項35に記載の処理システムにおいて、前記回路が、
記憶キャパシタと、
この記憶キャパシタを選択的に充電する第1トランジスタと、
この第1トランジスタを前記記憶キャパシタに選択的に結合する第1スイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第2トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第2トランジスタと、
前記記憶キャパシタが充電されている間、電流の流れにおけるサージを回避する第2スイッチと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具える処理システム。 - ピクセル出力ラインに結合されたピクセルを形成する工程と、
前記ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにこのピクセル出力ライン上のリセット電圧レベルを制御する回路を形成する工程と
を具えるイメージャピクセル形成方法。 - 請求項47に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、記憶した前記ピクセルリセット電圧に或る電圧を加えて、制御信号を生ぜしめる電圧供給部分を形成する工程を有するイメージャピクセル形成方法。
- 請求項47に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、前記ピクセル出力ラインへの印加電圧を制御する電圧制御部分を形成する工程有するイメージャピクセル形成方法。
- 請求項47に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、前記出力ラインをピクセルアレイの列ラインとして形成する工程を有するイメージャピクセル形成方法。
- 請求項47に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、前記ピクセルリセット電圧を記憶するキャパシタを形成する工程を有するイメージャピクセル形成方法。
- 請求項47に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、記憶した前記ピクセルリセット電圧に、設定した最小リセット電圧レベルと前記ピクセル出力ライン上の制御された前記ピクセルリセット電圧との間の差を予め決定した値に維持するのに充分な電圧を加える電圧維持部分を形成する工程を有するイメージャピクセル形成方法。
- 請求項47に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、
記憶キャパシタを形成する工程と、
前記ピクセル出力ラインをこの記憶キャパシタに選択的に結合するスイッチを形成する工程と、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御するトランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該トランジスタを形成する工程と、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源を形成する工程と
を具えるイメージャピクセル形成方法。 - 請求項53に記載のイメージャピクセル形成方法において、切換え可能な電圧源を形成する前記工程が、
複数の電圧源ラインを形成する工程と、
選択された電圧源ラインを前記記憶キャパシタに選択的に結合するスイッチを形成する工程と
を具えているイメージャピクセル形成方法。 - 請求項54に記載のイメージャピクセル形成方法において、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受けるように形成され、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受ける前に、前記予め決定した最小電圧よりも高い第1電圧を有する第1電圧源ラインを前記ピクセル出力ラインに選択的に結合するように前記スイッチが形成されるイメージャピクセル形成方法。
- 請求項53に記載のイメージャピクセル形成方法において、トランジスタを形成する前記工程が、前記トランジスタが電圧供給ラインに結合され、前記記憶キャパシタにおける電圧に応答して、この電圧供給ラインから前記出力ラインへの電圧の供給を選択的に制御するように前記トランジスタを形成する工程を有するイメージャピクセル形成方法。
- 請求項47に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、
記憶キャパシタを形成する工程と、
この記憶キャパシタを選択的に充電する第1トランジスタを形成する工程と、
この第1トランジスタを前記記憶キャパシタに選択的に結合するスイッチを形成する工程と、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第2トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第2トランジスタを形成する工程と、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源を形成する工程と
を具えるイメージャピクセル形成方法。 - 請求項47に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、
記憶キャパシタを形成する工程と、
この記憶キャパシタを選択的に充電する第1トランジスタを形成する工程と、
この第1トランジスタを前記記憶キャパシタに選択的に結合する第1スイッチを形成する工程と、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第2トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第2トランジスタを形成する工程と、
前記記憶キャパシタが充電されている間、電流の流れにおけるサージを回避する第2スイッチを形成する工程と、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源を形成する工程と
を具えるイメージャピクセル形成方法。 - ピクセルリセット電圧を生じるピクセルと、
このピクセルリセット電圧をモニタするとともに、モニタしたこのピクセルリセット電圧に応答して、公称電圧で開始し、次に前記ピクセルの出力が読出されるまで差を予め決定した最小電圧よりも高く維持するように増大する波形を有する電圧をライン上に生ぜしめる回路と
を具えるイメージャ。 - ピクセルリセット電圧を生じる過程と、
このピクセルリセット電圧をモニタするとともに、モニタしたこのピクセルリセット電圧に応答して、公称電圧で開始し、次に前記ピクセルの出力が読出されるまで差を予め決定した最小電圧よりも高く維持するように増大する波形を有する電圧をライン上に生ぜしめる過程と
を具えるイメージャ動作方法。
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