JP2006344941A - Cmos集積回路の製造に用いるゲルマニウム・エピタキシャル膜を絶縁体上で成長させる方法 - Google Patents
Cmos集積回路の製造に用いるゲルマニウム・エピタキシャル膜を絶縁体上で成長させる方法 Download PDFInfo
- Publication number
- JP2006344941A JP2006344941A JP2006124465A JP2006124465A JP2006344941A JP 2006344941 A JP2006344941 A JP 2006344941A JP 2006124465 A JP2006124465 A JP 2006124465A JP 2006124465 A JP2006124465 A JP 2006124465A JP 2006344941 A JP2006344941 A JP 2006344941A
- Authority
- JP
- Japan
- Prior art keywords
- germanium
- wafer
- cmos
- silicon substrate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 229910052732 germanium Inorganic materials 0.000 title claims abstract description 105
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 title claims abstract description 105
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 title claims description 48
- 239000012212 insulator Substances 0.000 title description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 71
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 71
- 239000010703 silicon Substances 0.000 claims abstract description 71
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 238000000151 deposition Methods 0.000 claims abstract description 29
- 238000005530 etching Methods 0.000 claims abstract description 14
- 238000000059 patterning Methods 0.000 claims abstract description 14
- 238000000137 annealing Methods 0.000 claims abstract description 13
- 239000013078 crystal Substances 0.000 claims abstract description 12
- 238000004943 liquid phase epitaxy Methods 0.000 claims abstract description 12
- 238000001816 cooling Methods 0.000 claims abstract description 9
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 7
- 239000011248 coating agent Substances 0.000 claims description 7
- 238000000576 coating method Methods 0.000 claims description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 238000010899 nucleation Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000011253 protective coating Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007736 thin film deposition technique Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
Abstract
【課題】 SOIおよびGOIの両部分に対して用いられるCMOSの製造方法を好適に提供すること。
【解決手段】 本発明によるシリコンベースのCMOSを製造する方法は、シリコン基板ウェハを用意する工程(12)、シリコン基板ウェハ上に絶縁層を堆積させる工程(14)、絶縁層をパターニングおよびエッチングする工程(16)、絶縁層上およびシリコン基板ウェハの少なくとも一部の上に多結晶ゲルマニウムの層を堆積させる工程(18)、多結晶ゲルマニウムをパターニングおよびエッチングする工程(20)、絶縁材料を用いて多結晶ゲルマニウムを被覆する工程(22)、多結晶ゲルマニウムの溶解に十分な温度でウェハを短時間アニールする工程(24)、ウェハを冷却して多結晶ゲルマニウムの液相エピタキシを促す工程(26)、これにより単結晶ゲルマニウム層を形成する工程、CMOSデバイスを完成させる工程(28)を含む。
【選択図】図1
Description
本発明は、高速集積回路に関し、特に、ゲルマニウム・オン・インシュレータのコンポネントとシリコン・オン・インシュレータのコンポネントとを有するCMOSに関する。
従来の高速集積回路は、デバイスのサイズを縮小してキャリアの輸送時間を短縮することによって、および、ストレインド・シリコン(strained silicon)を用いてキャリアの移動性を高めることによって形成されていた。両プロセスは、短チャンネルのデバイスと複雑な製造プロセスとを要求していた。
ゲルマニウムの電子移動度と正孔移動度は、シリコンの場合の約3倍であり、このため、ゲルマニウムCMOSの速度は、同世代(same generation)のシリコンCMOS集積回路の少なくとも2倍になると考えられている。ゲルマニウム・オン・インシュレータ(GOI)技術を用いた場合の速度は、シリコン・オン・インシュレータ(SOI)技術を用いた場合の約2倍になると考えられている。超高性能のシステム・オン・チップ(SOC)集積回路は、SOCの高速部にGOI CMOSを用い、集積回路の低速部にSOI CMOSを用いることによって製造され得る。SOCチップの性能は、実質的に、同世代の集積回路製造技術を用いた最先端のシリコン集積SOCよりも高い。
Liu et al.,High quality single−crystal Ge on insulator by liquid−phase epitaxy on Si substrate,Applied Phisics Letters,vol.84,no.14,pp 2563−2565は、シリコン基板上でのシード層の形成によってゲルマニウム結晶方向がコントロールされる、ゲルマニウム・オン・インシュレータ・デバイスについて記述している。
本発明の目的は、SOIおよびGOIの両部分に対して用いられる、CMOS製造方法を提供することである。
本発明の目的は、従来のデバイス構造よりも2世代以上速い速度を提供することである。
(発明の要約)
シリコン/ゲルマニウムCMOSの製造方法は、シリコン基板ウェハを用意する工程と、シリコン基板ウェハ上に絶縁層を堆積させる工程と、絶縁層をパターニングおよびエッチングする工程と、絶縁層上、および、シリコン基板の少なくとも一部の上に、多結晶ゲルマニウムの層を堆積させる工程と、多結晶ゲルマニウムをパターニングおよびエッチングする工程と、多結晶ゲルマニウムを絶縁材料を用いて被覆する工程と、多結晶ゲルマニウムが溶解するのに十分な温度でウェハを短時間アニールする工程と、ウェハを冷却して多結晶ゲルマニウムの液相エピタキシ(LPE)を促す工程と、これにより単結晶ゲルマニウム層を形成する工程と、CMOSデバイスを完成させる工程とを含む。
シリコン/ゲルマニウムCMOSの製造方法は、シリコン基板ウェハを用意する工程と、シリコン基板ウェハ上に絶縁層を堆積させる工程と、絶縁層をパターニングおよびエッチングする工程と、絶縁層上、および、シリコン基板の少なくとも一部の上に、多結晶ゲルマニウムの層を堆積させる工程と、多結晶ゲルマニウムをパターニングおよびエッチングする工程と、多結晶ゲルマニウムを絶縁材料を用いて被覆する工程と、多結晶ゲルマニウムが溶解するのに十分な温度でウェハを短時間アニールする工程と、ウェハを冷却して多結晶ゲルマニウムの液相エピタキシ(LPE)を促す工程と、これにより単結晶ゲルマニウム層を形成する工程と、CMOSデバイスを完成させる工程とを含む。
本発明は、更に以下の手段を提供する。
(項目1)
シリコンゲルマニウムCMOSを製造する方法であって、
シリコン基板ウェハを用意する工程と、
該シリコン基板ウェハ上に絶縁層を堆積させる工程と、
該絶縁層をパターニングおよびエッチングする工程と、
該絶縁層上、および、該シリコン基板ウェハの少なくとも一部の上に、多結晶ゲルマニウムの層を堆積させる工程と、
該多結晶ゲルマニウムを絶縁層を用いて被覆する工程と、
該多結晶ゲルマニウムが溶解するのに十分な温度まで、該ウェハを短時間アニールする工程と、
該ウェハを冷却して該多結晶ゲルマニウムの液相エピタキシを促し、これにより単結晶ゲルマニウム層を形成する工程と、
該CMOSデバイスを完成させる工程
とを含む、方法。
(項目2)
前記シリコン基板ウェハを用意する工程が、該シリコン基板ウェハ上にシリコンベースのCMOSを形成する工程を含む、項目1に記載の方法。
(項目3)
前記多結晶ゲルマニウムの層を堆積させる工程が、厚さが約5nmから100nmまでの多結晶ゲルマニウムの層を堆積させる工程を含む、項目1に記載の方法。
(項目4)
前記ウェハを短時間アニールする工程が、約920℃から1000℃までの温度に該ウェハを加熱する工程を含む、項目1に記載の方法。
(項目5)
前記CMOSを完成させる工程が、ゲルマニウムベースのCMOSデバイスのソース/ドレイン・サリサイド化とゲート・サリサイド化とを含む、項目1に記載の方法。
(項目6)
シリコンゲルマニウムCMOSを製造する方法であって、
シリコンベースのCMOSを形成する工程を含む、シリコン基板ウェハを用意する工程と、
該シリコン基板ウェハ上に絶縁層を堆積させる工程を含む、該シリコンベースのCMOS上にゲルマニウムベースのCMOSを形成する工程と、
該絶縁層をパターニングおよびエッチングする工程と、
該絶縁層上、および、該シリコン基板ウェハの少なくとも一部の上に、多結晶ゲルマニウムの層を堆積させる工程と、
該多結晶ゲルマニウムをパターニングおよびエッチングする工程と、
該多結晶ゲルマニウムを絶縁層を用いて被覆する工程と、
該多結晶ゲルマニウムが溶解するのに十分な温度まで、該ウェハを短時間アニールする工程と、
該ウェハを冷却して該多結晶ゲルマニウムの液相エピタキシを促し、これにより単結晶ゲルマニウム層を形成する工程と、
該ゲルマニウムベースのCMOSデバイスを完成させる工程
とを含む、方法。
(項目7)
前記多結晶ゲルマニウムの層を堆積させる工程が、厚さが約5nmから100nmまでの多結晶ゲルマニウムの層を堆積させる工程を含む、項目6に記載の方法。
(項目8)
前記ウェハを短時間アニールする工程が、約920℃から1000℃までの温度に該ウェハを加熱する工程を含む、項目6に記載の方法。
(項目9)
前記CMOSを完成させる工程が、前記ゲルマニウムベースのCMOSデバイスのソース/ドレイン・サリサイド化とゲート・サリサイド化とを含む、項目6に記載の方法。
(項目10)
シリコンゲルマニウムCMOSを製造する方法であって、
シリコン基板ウェハを用意する工程と、
該シリコン基板ウェハ上に絶縁層を堆積させる工程と、
該絶縁層をパターニングおよびエッチングする工程と、
該絶縁層上、および、該シリコン基板ウェハの少なくとも一部の上に、厚さが約5nmから100nmまでの多結晶ゲルマニウムの層を堆積させる工程と、
該多結晶ゲルマニウムをパターニングおよびエッチングする工程と、
該多結晶ゲルマニウムを絶縁層を用いて被覆する工程と、
該多結晶ゲルマニウムは溶解するが該シリコン基板ウェハと該絶縁層が溶解しない約920℃から1000℃までの温度まで、該ウェハを短時間アニールする工程と、
該ウェハを冷却して該多結晶ゲルマニウムの液相エピタキシを促し、これにより単結晶ゲルマニウム層を形成する工程と、
該CMOSデバイスを完成させる工程
とを含む、方法。
(項目11)
前記シリコン基板ウェハを用意する工程が、該シリコン基板ウェハ上にシリコンベースのCMOSを形成する工程を含む、項目10に記載の方法。
(項目12)
前記CMOSを完成させる工程が、ゲルマニウムベースのCMOSデバイスのソース/ドレイン・サリサイド化とゲート・サリサイド化とを含む、項目10に記載の方法。
(項目1)
シリコンゲルマニウムCMOSを製造する方法であって、
シリコン基板ウェハを用意する工程と、
該シリコン基板ウェハ上に絶縁層を堆積させる工程と、
該絶縁層をパターニングおよびエッチングする工程と、
該絶縁層上、および、該シリコン基板ウェハの少なくとも一部の上に、多結晶ゲルマニウムの層を堆積させる工程と、
該多結晶ゲルマニウムを絶縁層を用いて被覆する工程と、
該多結晶ゲルマニウムが溶解するのに十分な温度まで、該ウェハを短時間アニールする工程と、
該ウェハを冷却して該多結晶ゲルマニウムの液相エピタキシを促し、これにより単結晶ゲルマニウム層を形成する工程と、
該CMOSデバイスを完成させる工程
とを含む、方法。
(項目2)
前記シリコン基板ウェハを用意する工程が、該シリコン基板ウェハ上にシリコンベースのCMOSを形成する工程を含む、項目1に記載の方法。
(項目3)
前記多結晶ゲルマニウムの層を堆積させる工程が、厚さが約5nmから100nmまでの多結晶ゲルマニウムの層を堆積させる工程を含む、項目1に記載の方法。
(項目4)
前記ウェハを短時間アニールする工程が、約920℃から1000℃までの温度に該ウェハを加熱する工程を含む、項目1に記載の方法。
(項目5)
前記CMOSを完成させる工程が、ゲルマニウムベースのCMOSデバイスのソース/ドレイン・サリサイド化とゲート・サリサイド化とを含む、項目1に記載の方法。
(項目6)
シリコンゲルマニウムCMOSを製造する方法であって、
シリコンベースのCMOSを形成する工程を含む、シリコン基板ウェハを用意する工程と、
該シリコン基板ウェハ上に絶縁層を堆積させる工程を含む、該シリコンベースのCMOS上にゲルマニウムベースのCMOSを形成する工程と、
該絶縁層をパターニングおよびエッチングする工程と、
該絶縁層上、および、該シリコン基板ウェハの少なくとも一部の上に、多結晶ゲルマニウムの層を堆積させる工程と、
該多結晶ゲルマニウムをパターニングおよびエッチングする工程と、
該多結晶ゲルマニウムを絶縁層を用いて被覆する工程と、
該多結晶ゲルマニウムが溶解するのに十分な温度まで、該ウェハを短時間アニールする工程と、
該ウェハを冷却して該多結晶ゲルマニウムの液相エピタキシを促し、これにより単結晶ゲルマニウム層を形成する工程と、
該ゲルマニウムベースのCMOSデバイスを完成させる工程
とを含む、方法。
(項目7)
前記多結晶ゲルマニウムの層を堆積させる工程が、厚さが約5nmから100nmまでの多結晶ゲルマニウムの層を堆積させる工程を含む、項目6に記載の方法。
(項目8)
前記ウェハを短時間アニールする工程が、約920℃から1000℃までの温度に該ウェハを加熱する工程を含む、項目6に記載の方法。
(項目9)
前記CMOSを完成させる工程が、前記ゲルマニウムベースのCMOSデバイスのソース/ドレイン・サリサイド化とゲート・サリサイド化とを含む、項目6に記載の方法。
(項目10)
シリコンゲルマニウムCMOSを製造する方法であって、
シリコン基板ウェハを用意する工程と、
該シリコン基板ウェハ上に絶縁層を堆積させる工程と、
該絶縁層をパターニングおよびエッチングする工程と、
該絶縁層上、および、該シリコン基板ウェハの少なくとも一部の上に、厚さが約5nmから100nmまでの多結晶ゲルマニウムの層を堆積させる工程と、
該多結晶ゲルマニウムをパターニングおよびエッチングする工程と、
該多結晶ゲルマニウムを絶縁層を用いて被覆する工程と、
該多結晶ゲルマニウムは溶解するが該シリコン基板ウェハと該絶縁層が溶解しない約920℃から1000℃までの温度まで、該ウェハを短時間アニールする工程と、
該ウェハを冷却して該多結晶ゲルマニウムの液相エピタキシを促し、これにより単結晶ゲルマニウム層を形成する工程と、
該CMOSデバイスを完成させる工程
とを含む、方法。
(項目11)
前記シリコン基板ウェハを用意する工程が、該シリコン基板ウェハ上にシリコンベースのCMOSを形成する工程を含む、項目10に記載の方法。
(項目12)
前記CMOSを完成させる工程が、ゲルマニウムベースのCMOSデバイスのソース/ドレイン・サリサイド化とゲート・サリサイド化とを含む、項目10に記載の方法。
上述の本発明に関する要約と目的は、本発明の性質を迅速に理解出来るようにするために提供されたものである。本発明に関する更なる十分な理解は、以下に続く好ましい実施形態に関する詳細な記述を図面と併せて参照することによって得ることが出来る。
(好ましい実施形態に関する記述)
本発明の方法に係るデバイス構造は、従来のデバイス構造の速度よりも2世代以上速い速度を提供する。本発明は、シリコンCMOS集積回路基板上にゲルマニウムCMOSを製造するため、シリコン基板上の絶縁体の上にゲルマニウムのエピタキシャル層を成長させ、バルクシリコンCMOSハイブリッド集積回路上にゲルマニウム・オン・インシュレータ(GOI)CMOSを形成する方法を提供する。この技術は、システムの高速部に対してはゲルマニウムCMOSが提供され、一方でシステムの低速部は従来のバルクシリコン技術を用いて製造される、高速のシステム・オン・チップ(SOC)回路の製造に対して適切である。
本発明の方法に係るデバイス構造は、従来のデバイス構造の速度よりも2世代以上速い速度を提供する。本発明は、シリコンCMOS集積回路基板上にゲルマニウムCMOSを製造するため、シリコン基板上の絶縁体の上にゲルマニウムのエピタキシャル層を成長させ、バルクシリコンCMOSハイブリッド集積回路上にゲルマニウム・オン・インシュレータ(GOI)CMOSを形成する方法を提供する。この技術は、システムの高速部に対してはゲルマニウムCMOSが提供され、一方でシステムの低速部は従来のバルクシリコン技術を用いて製造される、高速のシステム・オン・チップ(SOC)回路の製造に対して適切である。
図1を参照する。本発明の方法は工程10に示されている。上記方法は、従来の製造技術を用いてシリコンウェハを用意する工程12を含む。工程14では、窒化シリコンの薄層が約10nmから500nmの厚さでシリコンウェハ上に堆積される。これは、他の絶縁層によって置換され得る。工程16では、上記窒化シリコンは、パターニングおよびエッチングされる。その後、工程18において、多結晶ゲルマニウムの層は、約5nmから100nmまでの厚さに非選択的に堆積される。上記のゲルマニウム堆積法はCVD(化学気相成長),PVD(物理気相成長),MBE(分子線エピタキシ)、または、その他の適切な薄膜堆積法であり得る。
工程20では、ゲルマニウムフィルムは所望の特徴にパターニングおよびエッチングされる。これら特徴は、ゲルマニウムフィルムがシリコン基板上に直接的に配置されている小領域を含み得る。上記小領域は、その後のゲルマニウム・エピタキシャル・プロセスにおいて、シードとして機能する。
工程22では、約10nmから100nmの厚さを有する共形の酸化ケイ素の誘電層が堆積され、ゲルマニウムフィルムが被覆される。工程24では、短時間アニール(RTA)が用いられ、シリコン基板ウェハとゲルマニウムフィルムとを約920℃から1000℃の間で加熱する。結晶ゲルマニウムの融解温度は937℃である。この熱処理の間、ゲルマニウムフィルムは融解してSiNフィルムとSiO2フィルムは微小なルツボ(micro crusible)として機能し、液体ゲルマニウムが溢れるのを防ぎ、一方でシリコン基板と、SiO2と、SiNとが固体状態を維持し続けるようにする。このため、本発明の方法を実行する上で、約920℃から1000℃までの温度範囲は臨界的である。その後、ウェハは冷却される。工程26において、冷却プロセス中にゲルマニウムの液相エピタキシャル(LPE)成長が起こり、シリコン基板に隣接してシーディングウィンドウ(seeding window)内のSi/Ge界面に成長フロントが形成され、上記成長フロントはゲルマニウム薄膜を介して横方向に拡大して行く。最終的に、シーディングウィンドウにおいて集中化(concentrated)および終端化(terminated)された欠陥を有する単結晶ゲルマニウムが形成される。これにより、GOI形成プロセスが完了する。このプロセスにより、ゲルマニウムCMOS・オン・インシュレータの薄膜デバイスを製造するための原料物質が提供される。その後、工程28において、CMOS構造が完成される。
ゲルマニウム−シリコンCMOSは、以下のように製造され得る。図2を参照すると、バルクCMOSのフロントエンドを完成させるための、最先端のバルクCMOS製造プロセスが示されている。上記CMOS製造プロセスは、シリコン基板30を用意する工程12を含む。上記工程12は、シリコンベースのCMOSを製造することを含む。上記シリコンベースのCMOSを製造する工程は、ゲートオキサイド32を堆積させる工程と、N+ソース34、ドレイン電極36およびゲート電極38を形成する工程と、P+ソース40、ドレイン電極42およびゲート電極44を形成する工程とを含む。
ウェハ表面を平坦化するために、酸化保護被膜46が堆積され、CMP(化学的機械的研磨)される。フォトレジストが適用され、上記オキサイドがパターニングおよびエッチングされ、その後、イオン注入され、図2に示されている構造が生成される。
図3を参照する。ゲルマニウムベースのCMOSをシリコンベースのCMOS上に形成する工程は、厚さが約5nmから100nmまでのゲルマニウム層48を堆積させる工程を含む。ゲルマニウム層48は厚さ約10nmから100nmの絶縁層50で覆われ、上記絶縁層50はゲルマニウム層48を被覆する。上記絶縁層はSiNまたはSiO2であり得る。ウェハはRTA炉(RTA furnace)24に置かれ、ゲルマニウムにLPEを施す工程26は、温度約920℃から1000℃の間で行なわれる。絶縁層50はエッチングされ、単結晶ゲルマニウム層48が露出される。上記GOIを絶縁するために、任意のマスクが用いられ、シード領域内のゲルマニウムフィルムをエッチングし得る。上記マスクは、ここでのウェハの製造に好適なものであり得る。シード領域内のゲルマニウム52全てを完全に除去する必要は、必ずしもない。
HfO2,ZrO2のような高誘電率ゲート絶縁膜54が堆積され、続いて多結晶ゲルマニウムまたは多結晶シリコンの堆積される。フォトレジストが適用され、パターニングされ、多結晶ゲルマニウムまたは多結晶シリコンはエッチングされ(工程20)、高速CMOSゲート電極56を形成する。イオン注入により、ゲルマニウムCMOSにおいてn−LLD領域58とp−LLD領域60が形成される。酸化物/窒化物のゲート側壁62が形成される。別のイオン注入工程によって、P+ソース/ドレイン領域64とN+ソース/ドレイン領域66とが形成される。ソース/ドレイン・イオン注入に先立ち、ソース/ドレイン領域で選択的なシリコンエピタキシャル成長に関する任意の工程が用いられ、ソース/ドレイン寄生抵抗(parasitic resistance)を減らし、デバイスの性能を高めることは好適であり得る。結果として得られる構造は、図4に示される。
図5を参照する。ソース/ドレインとゲートのサリサイド化に関する任意の工程が実行され、ソース/ドレイン領域とゲート電極と金属接触との上に、サリサイド層68が形成され得る。酸化保護被膜が堆積され、続いて金属接触70を形成するためにメタライゼーションが行なわれる。図5では、簡略化のため、バルクCMOSのメタルライン(metal line)は示されていない。シリコンバルクCMOSのメタライゼーションは、GOI CMOSの製造以前に完成、または、部分的に完成されるが、ゲルマニウムシード・ビアのアスペクト比は大きいため、ゲルマニウム薄膜はビアを充填することが出来ない。この場合、ゲルマニウム薄膜を堆積させる前に、ゲルマニウムシード・ビアを充填するための選択的なシリコンエピタキシャルプロセスが必要とされ得る。
図6は、ゲルマニウム、シリコン、およびヒ化ガリウムの各々に対し、電子移動度と正孔移動度とをドーピング密度の関数として表示している。この図に示されているように、Geの電子移動度と正孔移動度は、シリコンの場合の3倍以上である。
上述のように、GOIコンポネントとSOIコンポネントの両方を有するCMOSデバイスの製造方法が述べられてきた。添付の請求項に規定されている本発明の目的から逸れずに、更なる変更と改良が実行され得ることが理解される。
30 シリコン基板
46 酸化保護被膜
34 N+ソース
36 ドレイン電極
38 ゲート電極
40 P+ソース
42 ドレイン電極
44 ゲート電極
50 絶縁層
48 ゲルマニウム層
54 高誘電率ゲート絶縁膜
56 高速CMOSゲート電極
58 n−LLD領域
60 p−LLD領域
62 ゲート側壁
68 サリサイド層
70 金属接触
46 酸化保護被膜
34 N+ソース
36 ドレイン電極
38 ゲート電極
40 P+ソース
42 ドレイン電極
44 ゲート電極
50 絶縁層
48 ゲルマニウム層
54 高誘電率ゲート絶縁膜
56 高速CMOSゲート電極
58 n−LLD領域
60 p−LLD領域
62 ゲート側壁
68 サリサイド層
70 金属接触
Claims (12)
- シリコンゲルマニウムCMOSを製造する方法であって、
シリコン基板ウェハを用意する工程と、
該シリコン基板ウェハ上に絶縁層を堆積させる工程と、
該絶縁層をパターニングおよびエッチングする工程と、
該絶縁層上、および、該シリコン基板ウェハの少なくとも一部の上に、多結晶ゲルマニウムの層を堆積させる工程と、
該多結晶ゲルマニウムを絶縁層を用いて被覆する工程と、
該多結晶ゲルマニウムが溶解するのに十分な温度まで、該ウェハを短時間アニールする工程と、
該ウェハを冷却して該多結晶ゲルマニウムの液相エピタキシを促し、これにより単結晶ゲルマニウム層を形成する工程と、
該CMOSデバイスを完成させる工程
とを含む、方法。 - 前記シリコン基板ウェハを用意する工程が、該シリコン基板ウェハ上にシリコンベースのCMOSを形成する工程を含む、請求項1に記載の方法。
- 前記多結晶ゲルマニウムの層を堆積させる工程が、厚さが約5nmから100nmまでの多結晶ゲルマニウムの層を堆積させる工程を含む、請求項1に記載の方法。
- 前記ウェハを短時間アニールする工程が、約920℃から1000℃までの温度に該ウェハを加熱する工程を含む、請求項1に記載の方法。
- 前記CMOSを完成させる工程が、ゲルマニウムベースのCMOSデバイスのソース/ドレイン・サリサイド化とゲート・サリサイド化とを含む、請求項1に記載の方法。
- シリコンゲルマニウムCMOSを製造する方法であって、
シリコンベースのCMOSを形成する工程を含む、シリコン基板ウェハを用意する工程と、
該シリコン基板ウェハ上に絶縁層を堆積させる工程を含む、該シリコンベースのCMOS上にゲルマニウムベースのCMOSを形成する工程と、
該絶縁層をパターニングおよびエッチングする工程と、
該絶縁層上、および、該シリコン基板ウェハの少なくとも一部の上に、多結晶ゲルマニウムの層を堆積させる工程と、
該多結晶ゲルマニウムをパターニングおよびエッチングする工程と、
該多結晶ゲルマニウムを絶縁層を用いて被覆する工程と、
該多結晶ゲルマニウムが溶解するのに十分な温度まで、該ウェハを短時間アニールする工程と、
該ウェハを冷却して該多結晶ゲルマニウムの液相エピタキシを促し、これにより単結晶ゲルマニウム層を形成する工程と、
該ゲルマニウムベースのCMOSデバイスを完成させる工程
とを含む、方法。 - 前記多結晶ゲルマニウムの層を堆積させる工程が、厚さが約5nmから100nmまでの多結晶ゲルマニウムの層を堆積させる工程を含む、請求項6に記載の方法。
- 前記ウェハを短時間アニールする工程が、約920℃から1000℃までの温度に該ウェハを加熱する工程を含む、請求項6に記載の方法。
- 前記CMOSを完成させる工程が、前記ゲルマニウムベースのCMOSデバイスのソース/ドレイン・サリサイド化とゲート・サリサイド化とを含む、請求項6に記載の方法。
- シリコンゲルマニウムCMOSを製造する方法であって、
シリコン基板ウェハを用意する工程と、
該シリコン基板ウェハ上に絶縁層を堆積させる工程と、
該絶縁層をパターニングおよびエッチングする工程と、
該絶縁層上、および、該シリコン基板ウェハの少なくとも一部の上に、厚さが約5nmから100nmまでの多結晶ゲルマニウムの層を堆積させる工程と、
該多結晶ゲルマニウムをパターニングおよびエッチングする工程と、
該多結晶ゲルマニウムを絶縁層を用いて被覆する工程と、
該多結晶ゲルマニウムは溶解するが該シリコン基板ウェハと該絶縁層が溶解しない約920℃から1000℃までの温度まで、該ウェハを短時間アニールする工程と、
該ウェハを冷却して該多結晶ゲルマニウムの液相エピタキシを促し、これにより単結晶ゲルマニウム層を形成する工程と、
該CMOSデバイスを完成させる工程
とを含む、方法。 - 前記シリコン基板ウェハを用意する工程が、該シリコン基板ウェハ上にシリコンベースのCMOSを形成する工程を含む、請求項10に記載の方法。
- 前記CMOSを完成させる工程が、ゲルマニウムベースのCMOSデバイスのソース/ドレイン・サリサイド化とゲート・サリサイド化とを含む、請求項10に記載の方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/149,891 US7413939B2 (en) | 2005-06-10 | 2005-06-10 | Method of growing a germanium epitaxial film on insulator for use in fabrication of CMOS integrated circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006344941A true JP2006344941A (ja) | 2006-12-21 |
Family
ID=37524574
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006124465A Withdrawn JP2006344941A (ja) | 2005-06-10 | 2006-04-27 | Cmos集積回路の製造に用いるゲルマニウム・エピタキシャル膜を絶縁体上で成長させる方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7413939B2 (ja) |
JP (1) | JP2006344941A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011176296A (ja) * | 2010-01-29 | 2011-09-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
WO2013190863A1 (ja) * | 2012-06-19 | 2013-12-27 | 独立行政法人産業技術総合研究所 | 積層型半導体装置及びその製造方法 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2896337A1 (fr) * | 2006-01-17 | 2007-07-20 | St Microelectronics Crolles 2 | Procede de realisation d'une couche monocristalline sur une couche dielectrique |
US20070194450A1 (en) * | 2006-02-21 | 2007-08-23 | Tyberg Christy S | BEOL compatible FET structure |
JP4838827B2 (ja) * | 2008-07-02 | 2011-12-14 | シャープ株式会社 | 太陽電池モジュールおよびその製造方法 |
EP2315239A1 (en) * | 2009-10-23 | 2011-04-27 | Imec | A method of forming monocrystalline germanium or silicon germanium |
CN102646591B (zh) * | 2011-02-22 | 2015-09-02 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的制造方法 |
GB2532786A (en) | 2014-11-28 | 2016-06-01 | Ibm | Method for manufacturing a semiconductor structure, semiconductor structure, and electronic device |
US10690853B2 (en) * | 2018-06-25 | 2020-06-23 | International Business Machines Corporation | Optoelectronics integration using semiconductor on insulator substrate |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4812890A (en) * | 1985-11-19 | 1989-03-14 | Thompson-Csf Components Corporation | Bipolar microwave integratable transistor |
US4707217A (en) * | 1986-05-28 | 1987-11-17 | The United States Of America As Represented By The Secretary Of The Navy | Single crystal thin films |
DE60039875D1 (de) * | 1999-06-25 | 2008-09-25 | Massachusetts Inst Technology | Zyklisches thermisches ausheilverfahren zur reduktion von kristallversetzungen |
FR2795868B1 (fr) * | 1999-07-02 | 2003-05-16 | St Microelectronics Sa | Transistor mosfet a effet canal court compense par le materiau de grille |
US6403981B1 (en) * | 2000-08-07 | 2002-06-11 | Advanced Micro Devices, Inc. | Double gate transistor having a silicon/germanium channel region |
JP4120527B2 (ja) * | 2002-10-04 | 2008-07-16 | 旭硝子株式会社 | テトラフルオロエチレン/エチレン系共重合体組成物 |
WO2005094254A2 (en) * | 2004-03-17 | 2005-10-13 | The Board Of Trustees Of The Leland Stanford Junior University | Crystalline-type device and approach therefor |
US7094671B2 (en) * | 2004-03-22 | 2006-08-22 | Infineon Technologies Ag | Transistor with shallow germanium implantation region in channel |
US7008813B1 (en) * | 2005-02-28 | 2006-03-07 | Sharp Laboratories Of America, Inc.. | Epitaxial growth of germanium photodetector for CMOS imagers |
-
2005
- 2005-06-10 US US11/149,891 patent/US7413939B2/en active Active
-
2006
- 2006-04-27 JP JP2006124465A patent/JP2006344941A/ja not_active Withdrawn
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011176296A (ja) * | 2010-01-29 | 2011-09-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US8816469B2 (en) | 2010-01-29 | 2014-08-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising protection circuit with oxide semiconductor |
US8981518B2 (en) | 2010-01-29 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2015065444A (ja) * | 2010-01-29 | 2015-04-09 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US9819256B2 (en) | 2010-01-29 | 2017-11-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
WO2013190863A1 (ja) * | 2012-06-19 | 2013-12-27 | 独立行政法人産業技術総合研究所 | 積層型半導体装置及びその製造方法 |
JP2014003184A (ja) * | 2012-06-19 | 2014-01-09 | National Institute Of Advanced Industrial & Technology | 積層型半導体装置及びその製造方法 |
US9721951B2 (en) | 2012-06-19 | 2017-08-01 | Kabushiki Kaisha Toshiba | Semiconductor device using Ge channel and manufacturing method thereof |
Also Published As
Publication number | Publication date |
---|---|
US7413939B2 (en) | 2008-08-19 |
US20060281232A1 (en) | 2006-12-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102370595B1 (ko) | 자기 정렬식 대체 핀 형성 | |
US6919238B2 (en) | Silicon on insulator (SOI) transistor and methods of fabrication | |
JP4058751B2 (ja) | 電界効果型トランジスタの製造方法 | |
JP2006344941A (ja) | Cmos集積回路の製造に用いるゲルマニウム・エピタキシャル膜を絶縁体上で成長させる方法 | |
JP6931052B2 (ja) | 半導体構造体を形成する方法および縦型トランスポートfet構造体 | |
US8039332B2 (en) | Method of manufacturing a buried-gate semiconductor device and corresponding integrated circuit | |
US7524740B1 (en) | Localized strain relaxation for strained Si directly on insulator | |
US7060585B1 (en) | Hybrid orientation substrates by in-place bonding and amorphization/templated recrystallization | |
JP2011146684A (ja) | 単結晶ゲルマニウムまたはシリコンゲルマニウムを形成する方法 | |
JP2007521667A (ja) | トライゲートトランジスタ及びその製造方法 | |
CN101828260A (zh) | 在体半导体晶片中制造局域化绝缘体上半导体(soi)结构的方法 | |
JP2006114913A (ja) | 薄膜トランジスタ及びその製造方法 | |
KR20140125376A (ko) | 반도체 장치 및 그 제조 방법 | |
TWI579930B (zh) | 半導體裝置與其形成方法 | |
JP7392242B2 (ja) | ハイブリッド集積用の改良された基板を製造するためのプロセス | |
JP2007311607A (ja) | 半導体装置の製造方法 | |
US10224330B2 (en) | Self-aligned junction structures | |
JP2005129930A (ja) | 半導体基盤に活性化不純物の階層構造を提供する方法 | |
US7122452B2 (en) | Method of manufacturing a semiconductor on a silicon on insulator (SOI) substrate using solid epitaxial regrowth (SPER) and semiconductor device made thereby | |
JP2008085357A (ja) | 電界効果型トランジスタの製造方法 | |
JP2007506290A (ja) | 絶縁構造部上の半導体チャンネル | |
US7799609B2 (en) | Method of manufacturing dual orientation wafers | |
EP2238615B1 (en) | A method for fabricating a dual-orientation group-iv semiconductor substrate | |
JP2007299976A (ja) | 半導体装置の製造方法 | |
JP4371710B2 (ja) | 半導体基体、半導体装置及びこれらの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20090707 |