JP2006332143A - 半導体装置及びその製造方法 - Google Patents
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Abstract
不揮発性記憶素子において、オフリーク電流の増大を招くことなく、書き換え耐性及びデータ保持特性の向上、並びに動作電圧の低電圧化を図る。
【解決手段】
不揮発性記憶素子は、半導体基板の第1の面上にゲート絶縁膜を介在してコントロールゲート電極が設けられ、半導体基板の第1の面から深さ方向に向かって第1の面よりも低い第2の面上にONO構造の積層膜を介在してメモリゲート電極が設けられ、ゲート絶縁膜と、積層膜の下層の絶縁膜が別工程の膜で形成された構造になっている。
【選択図】 図5
Description
なお、本発明に関連する公知文献としては、例えば特開2004−221554号公報(特許文献1)、及び特開2001−168219号公報(特許文献2)がある。
しかしながら、このようなデータの書き込み/消去においては、以下に示す問題が生じる。
〈特許文献1〉
上記特許文献1には、消去時に書き込みと同様にチャネル電流を流すことで、ホットエレクトロンとホットホールの注入位置をほぼ同じにできる旨の記載がある。しかしながら、この場合、消去動作に1〜10uA/bit程度の電流が必要であり、(a)共通ワード線内を分割して消去するか、(b)電源容量を増強するか、が必要である。(a)の場合は消去時間の増加が懸念され、(b)の場合は回路面積の増加が必要である。
(1)電荷蓄積層の一部の誘電率を変える方法では、形成時に基板側の絶縁膜に欠陥が発生するため、信頼性が著しく低下する恐れがある。
(2)チャネル形成領域に段差を形成する方法では、同文献の第6実施形態及び第7実施形態(段落番号
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
前記半導体基板は、第1の面と、前記第1の面から深さ方向に向かって前記第1の面よりも低い第2の面とを有し、
前記不揮発性記憶素子は、前記第1の面上に第1の絶縁膜を介在して設けられたコントロールゲート電極と、
前記第1の絶縁膜とは異なる膜からなる第2の絶縁膜、及び前記第2の絶縁膜上に設けられた電荷蓄積膜を含む積層膜と、
前記コントロールゲート電極と隣り合って前記第2の面上に前記積層膜を介在して設けられたメモリゲート電極と、
前記コントロールゲート電極に整合して前記半導体基板に設けられた第1の半導体領域と、
前記メモリゲート電極に整合して前記半導体基板に設けられた第2の半導体領域と、を有する。
(a)半導体基板の第1の面上に第1の絶縁膜を介在してコントロールゲート電極を形成する工程と、
(b)前記(a)工程の後、前記半導体基板をエッチングして前記第1の面から深さ方向に前記第1の面よりも低い第2の面を形成する工程と、
(c)前記(b)工程の後、前記第2の面上に、前記第2の面側から順次積層された第2の絶縁膜及び電荷蓄積膜を含む積層膜を形成する工程と、
(d)前記(c)工程の後、前記第2の面上に前記積層膜を介在してメモリゲート電極を形成する工程と、を有する。
本発明によれば、不揮発性記憶素子において、オフリーク電流の増大を招くことなく、書き換え耐性及びデータ保持特性の向上、並びに動作電圧の低電圧化を図ることができる。
本発明の実施例を説明する前に、実施例における用語の意味を説明すると次の通りである。
図1は、半導体装置の概略構成を示す模式的断面図である。
図2は、図1の一部(低耐圧MISFETの部分)を拡大した模式的断面図である。
図3は、図1の一部(高耐圧MISFETの部分)を拡大した模式的断面図である。
図4は、図1の一部(不揮発性記憶素子の部分)を拡大した模式的断面図である。
図5は、図4を簡略化して拡大した模式的断面図である。
図6は、図4の不揮発性記憶素子の等価回路図である。
図7乃至図24は、半導体装置の製造工程を示す模式的断面図である。
なお、図12は、図11の一部を拡大した模式的断面図である。
まず、例えば比抵抗が10[Ωcm]程度のp型単結晶シリコンからなるシリコン基板(基板1)を準備し、その後、基板1の主面に、活性領域(2a,2b,2c)を区画するための素子分離領域3を形成する(図7参照)。素子分離領域3は、例えば周知のSTI技術で形成する。STI技術による素子分離領域3は、まず、基板1の主面に浅溝(例えば深さが300nm程度の溝)を形成し、その後、前記浅溝の内部を埋め込むようにして基板1の主面上に例えば酸化シリコン膜からなる絶縁膜をCVD法で形成し、その後、前記浅溝の内部に前記絶縁膜が選択的に残るように基板1上の前記絶縁膜をCMP法で除去することによって形成される。
Claims (21)
- 半導体基板に形成された不揮発性記憶素子を有する半導体装置であって、
前記半導体基板は、第1の面と、前記第1の面から深さ方向に向かって前記第1の面よりも低い第2の面とを有し、
前記不揮発性記憶素子は、
前記第1の面上に第1の絶縁膜を介在して設けられたコントロールゲート電極と、
前記第1の絶縁膜とは異なる膜からなる第2の絶縁膜、及び前記第2の絶縁膜上に設けられた電荷蓄積膜を含む積層膜と、
前記コントロールゲート電極と隣り合って前記第2の面上に前記積層膜を介在して設けられたメモリゲート電極と、
前記コントロールゲート電極に整合して前記半導体基板に設けられた第1の半導体領域と、
前記メモリゲート電極に整合して前記半導体基板に設けられた第2の半導体領域と、を有することを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1及び第2の絶縁膜は、夫々の膜厚が異なっていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第2の絶縁膜は、前記第1の絶縁膜よりも膜厚が厚いことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第2の絶縁膜は、前記第1の面と前記第2の面との段差部における壁面を覆うようにして、前記第2の面から前記コントロールゲート電極の側面に亘って形成されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記積層膜は、前記第1の面と前記第2の面との段差部における壁面を覆うようにして、前記第2の面から前記コントロールゲート電極の側面に亘って形成され、
前記コントロール・ゲート電極と前記メモリゲート電極は、前記積層膜によって電気的に分離されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第2の面と前記第1の面との高低差は、10〜30[nm]の範囲内であることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記半導体基板は、前記コントロールゲート電極に整合して形成され、かつ前記第1の面から深さ方向に向かって前記第1の面よりも低い第3の面を有し、
前記第2の面は、前記第3の面よりも低いことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記半導体基板は、前記メモリゲート電極に整合して形成され、かつ前記第2の面から深さ方向に向かって前記第2の面よりも低い第4の面を有し、
前記第1の半導体領域は、前記第1及び第3の面に亘って設けられ、
前記第2の半導体領域は、前記第2及び第4の面に亘って設けられていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1の半導体領域はドレイン領域であり、前記第2の半導体領域はソース領域であることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1及び第2の絶縁膜は酸化膜であり、前記電荷蓄積膜は窒化膜であることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記積層膜は、前記電荷蓄積膜上に形成された第3の絶縁膜を含み、
前記第1乃至第3の絶縁膜は酸化膜であり、前記電荷蓄積膜は窒化膜であることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記不揮発性記憶素子のデータ書き込みは、前記第2の絶縁膜をトンネリングさせて前記半導体基板側から前記電荷蓄積膜中にホットエレクトロンを注入させることによって行われ、
前記不揮発性記憶素子のデータ消去は、前記第2の絶縁膜をトンネリングさせて前記半導体基板側から前記電荷蓄積膜中にホットホールを注入させることによって行われることを特徴とする半導体装置。 - 不揮発性記憶素子を有する半導体装置の製造方法であって、
(a)半導体基板の第1の面上に第1の絶縁膜を介在してコントロールゲート電極を形成する工程と、
(b)前記(a)工程の後、前記半導体基板をエッチングして前記第1の面から深さ方向に前記第1の面よりも低い第2の面を形成する工程と、
(c)前記(b)工程の後、前記第2の面上に、前記第2の面側から順次積層された第2の絶縁膜及び電荷蓄積膜を含む積層膜を形成する工程と、
(d)前記(c)工程の後、前記第2の面上に前記積層膜を介在してメモリゲート電極を形成する(d)工程とを有することを特徴とする半導体装置の製造方法。 - 請求項13に記載の半導体装置の製造方法において、
前記第2の面は、前記コントロールゲート電極に整合して形成されることを特徴とする半導体装置の製造方法。 - 請求項13に記載の半導体装置の製造方法において、
前記半導体基板のエッチングは、ドライエッチングであることを特徴とする半導体装置の製造方法。 - 請求項13に記載の半導体装置の製造方法において、
前記半導体基板のエッチングは、前記第1の面と前記第2の面との高低差が10〜30[nm]の範囲内になるように行うことを特徴とする半導体装置の製造方法。 - 請求項13に記載の半導体装置の製造方法において、
前記第2の絶縁膜は、前記第1の絶縁膜よりも厚さが厚いことを特徴とする半導体装置の製造方法。 - 請求項13に記載の半導体装置の製造方法において、
前記積層膜は、前記第1の面と前記第2の面との段差部の壁面を覆うようにして前記第2の面から前記コントロールゲート電極の側面に亘って形成され、
前記メモリゲート電極は、前記コントロールゲート電極の隣に前記積層膜を介在して形成されることを特徴とする半導体装置の製造方法。 - 請求項13に記載の半導体装置の製造方法において、
(e)前記(d)工程の後、前記半導体基板に前記コントロールゲート電極に整合した第1の半導体領域と、前記半導体基板に前記メモリゲート電極に整合した第2の半導体領域とを形成する工程を有することを特徴とする半導体装置の製造方法。 - 請求項13に記載の半導体装置の製造方法において、
(e)前記(d)工程の後、熱酸化処理を施して前記半導体基板に犠牲酸化膜を形成する工程と、
(f)前記(e)工程の後、前記犠牲酸化膜で覆われた前記半導体基板に不純物をイオン注入して、前記コントロールゲート電極に整合した第1の半導体領域と、前記メモリゲート電極に整合した第2の半導体領域とを形成する工程と、
(g)前記(f)工程の後、前記犠牲酸化膜を洗浄にて除去する工程と、を有することを特徴とする半導体装置の製造方法。 - 請求項19又は請求項20に記載の半導体装置の製造方法において、
前記第1の半導体領域はドレイン領域であり、前記第2の半導体領域はソース領域であることを特徴とする半導体装置の製造方法。
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