JP2001007316A - Semiconductor device and its manufacture - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置に係わ
り、特にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａ
ｔｏｒ）型ペレットをＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅ
ｒ Ｐａｃｋａｇｅ）やＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈ
ｉｐ）のパッケージに搭載する半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to an SOI (Silicon On Insula).
tor) type pellet is transferred to TCP (Tape Carrie).
r Package) and LOC (Lead On Ch)
ip) relates to a semiconductor device mounted on a package.
【０００２】[0002]
【従来の技術】ＰＮ接合容量を減少させるため、あるい
は絶縁分離を容易にするためにＳＯＩ型ペレットが用い
れる。2. Description of the Related Art SOI type pellets are used to reduce the PN junction capacitance or to facilitate the isolation.
【０００３】例えば２枚のシリコン基板を間に挟んだシ
リコン酸化膜を介して張り合わせ、一方のシリコン基板
をその表面から研磨をして１０〜３０μｍ程度の薄くし
て素子を形成する素子形成用半導体基板とし、他方の厚
いままのシリコン基板を支持体用半導体基板としてい
る。[0003] For example, an element forming semiconductor in which two silicon substrates are bonded together with a silicon oxide film interposed therebetween, and one of the silicon substrates is polished from its surface to a thickness of about 10 to 30 μm to form an element. The substrate is a substrate, and the other thick silicon substrate is a semiconductor substrate for a support.
【０００４】そしてウェハー状態で素子形成用半導体基
板に電極配線を含む必要な素子を形成した後、ダイシン
グ領域で切断することにより個々のＳＯＩ型ペレットが
得られる。[0004] After necessary elements including electrode wirings are formed on a semiconductor substrate for element formation in a wafer state, individual SOI type pellets are obtained by cutting in a dicing region.
【０００５】図７は従来技術のＳＯＩ型ペレットをパッ
ケージに搭載した状態を示す図であり、（Ａ）がアイラ
ンドを有するリードフレームに搭載した断面図、（Ｂ）
がＬＯＣパッケージに搭載した断面図、（Ｃ）がＴＣＰ
パッケージに搭載した断面図である。FIGS. 7A and 7B are diagrams showing a state in which a conventional SOI type pellet is mounted on a package. FIG. 7A is a cross-sectional view in which the pellet is mounted on a lead frame having an island, and FIG.
Is a cross-sectional view mounted on a LOC package, and (C) is TCP.
It is sectional drawing mounted in the package.
【０００６】それぞれのＳＯＩ型ペレットは、厚い支持
体用シリコン基板４１上にシリコン酸化膜４２を介して
薄い素子形成用シリコン基板４３が設けられており、薄
い素子形成用シリコン基板４３内に素子を構成する拡散
領域４４が設けられ、素子形成用シリコン基板に対する
基板電極４５及び拡散領域４４に対する電極４６がそれ
ぞれ形成されている。In each SOI type pellet, a thin device forming silicon substrate 43 is provided on a thick support silicon substrate 41 with a silicon oxide film 42 interposed therebetween. A diffusion region 44 is provided, and a substrate electrode 45 for the silicon substrate for element formation and an electrode 46 for the diffusion region 44 are formed.
【０００７】図７（Ａ）において、支持体用シリコン基
板４１はその裏面がリードフレームのアイランド４９に
固着され電気的にアイランドの接続されている。また、
素子形成用シリコン基板４３上の基板電極４５はアイラ
ンドに接続されているインナーリード４７とボンディン
グワイヤ５１により接続され、電極４６は他のインナー
リード４８と他のボンディングワイヤ５１により接続さ
れている。そして全体が封止樹脂によりモールドされ
る。In FIG. 7A, the back surface of a support silicon substrate 41 is fixed to an island 49 of a lead frame and is electrically connected to the island. Also,
The substrate electrode 45 on the element forming silicon substrate 43 is connected to an inner lead 47 connected to the island by a bonding wire 51, and the electrode 46 is connected to another inner lead 48 by another bonding wire 51. Then, the whole is molded with the sealing resin.
【０００８】このような図７（Ａ）では、支持体用シリ
コン基板４１の電位が素子形成用シリコン基板４３の電
位と同電位となるから半導体装置の動作が安定になる。In FIG. 7A, the operation of the semiconductor device is stabilized because the potential of the silicon substrate 41 for the support is the same as the potential of the silicon substrate 43 for element formation.
【０００９】これに対して、図７（Ｂ）のＬＯＣパッケ
ージに搭載した場合は、素子形成用シリコン基板４３上
の基板電極４５はインナーリード５２に接続され、電極
４６はインナーリード５３と接続されている。On the other hand, when mounted on the LOC package of FIG. 7B, the substrate electrode 45 on the element forming silicon substrate 43 is connected to the inner lead 52, and the electrode 46 is connected to the inner lead 53. ing.
【００１０】また、図７（Ｃ）のＴＣＰパッケージに搭
載した場合は、素子形成用シリコン基板４３上の基板電
極４５はポリイミド膜５６上のインナーリード５４に接
続され、電極４６はポリイミド膜５６上のインナーリー
ド５５に接続さている。When the semiconductor device is mounted on the TCP package shown in FIG. 7C, the substrate electrode 45 on the element forming silicon substrate 43 is connected to the inner lead 54 on the polyimide film 56, and the electrode 46 is mounted on the polyimide film 56. Is connected to the inner lead 55.
【００１１】しかしながら図７（Ｂ）のＬＯＣパッケー
ジの場合も図７（Ｃ）のＴＣＰパッケージの場合も、支
持体用シリコン基板４１の裏面は露出しているか直接封
止樹脂により覆われるために、図７（Ａ）のような手法
によりコンタクトをとることが不可能となっている。However, in both the case of the LOC package of FIG. 7B and the case of the TCP package of FIG. 7C, the back surface of the support silicon substrate 41 is exposed or directly covered with the sealing resin. It is impossible to make contact by the method as shown in FIG.
【００１２】このために支持体用シリコン基板４１の電
位の安定化に関して問題を生じ、半導体装置の動作が不
安定になる。For this reason, a problem arises with respect to the stabilization of the potential of the silicon substrate 41 for a support, and the operation of the semiconductor device becomes unstable.
【００１３】[0013]
【発明が解決しようとする課題】以上説明したように従
来技術のＳＯＩ型ペレットでは、それをＬＯＣパッケー
ジやＴＣＰパッケージに搭載すると支持体用半導体基板
の電位を素子形成用半導体基板の電位と同電位にするこ
とができず、これにより動作が不安定となるという問題
点を有する。As described above, in the conventional SOI type pellet, when the pellet is mounted on a LOC package or a TCP package, the potential of the semiconductor substrate for the support is set to the same potential as the potential of the semiconductor substrate for the element formation. Therefore, there is a problem that the operation becomes unstable.
【００１４】したがって本発明の目的は、ＬＯＣパッケ
ージやＴＣＰパッケージに搭載した場合でも支持体用半
導体基板の電位を素子形成用半導体基板の電位と同電位
にすることができるＳＯＩ型ペレットを具備する有効な
半導体装置及びその製造方法を提供することである。Accordingly, an object of the present invention is to provide an SOI type pellet which can make the potential of a semiconductor substrate for a support the same as the potential of a semiconductor substrate for element formation even when mounted on a LOC package or a TCP package. And a method of manufacturing the same.
【００１５】[0015]
【課題を解決するための手段】本発明の特徴は、支持体
用半導体基板上に絶縁膜を介して素子を形成する素子形
成用半導体基板を設けたＳＯＩ型ペレットを具備する半
導体装置において、前記ＳＯＩ型ペレットの側面に形成
されたコンタクト層により前記素子形成用半導体基板と
前記支持体用半導体基板とがたがいに電気的に接続して
いる半導体装置にある。According to the present invention, there is provided a semiconductor device having an SOI type pellet in which an element forming semiconductor substrate for forming an element is provided on a supporting semiconductor substrate via an insulating film. In the semiconductor device, the semiconductor substrate for element formation and the semiconductor substrate for support are electrically connected to each other by a contact layer formed on a side surface of the SOI type pellet.
【００１６】ここで前記コンタクト層は前記ペレットを
取り囲んで形成されていることが好ましい。Here, it is preferable that the contact layer is formed so as to surround the pellet.
【００１７】あるいは本発明の特徴は、支持体用半導体
基板上に絶縁膜を介して素子を形成する素子形成用半導
体基板を設けたＳＯＩ型ペレットを具備する半導体装置
において、前記素子形成用半導体基板の表面から該素子
形成用半導体基板及び前記絶縁膜を貫通して前記支持体
用半導体基板に至るコンタクトホールを形成し、このコ
ンタクトホールを充填する導電材料により前記素子形成
用半導体基板と前記支持体用半導体基板とがたがいに電
気的に接続している半導体装置にある。Another feature of the present invention is a semiconductor device comprising an SOI type pellet provided with a semiconductor substrate for element formation on a semiconductor substrate for a support via an insulating film, wherein the semiconductor substrate for element formation is provided. Forming a contact hole extending from the surface of the device forming semiconductor substrate and the insulating film to the support semiconductor substrate, and using a conductive material filling the contact hole to form the device forming semiconductor substrate and the support Semiconductor device that is electrically connected to the semiconductor substrate.
【００１８】ここで前記素子形成用半導体基板に絶縁分
離領域が形成されており、この絶縁分離領域により囲ま
れた前記素子形成用半導体基板の部分に前記コンタクト
ホールが設けられていることができる。Here, an insulating isolation region may be formed in the semiconductor substrate for element formation, and the contact hole may be provided in a portion of the semiconductor substrate for element formation surrounded by the insulating isolation region.
【００１９】もしくは本発明の特徴は、支持体用半導体
基板上に絶縁膜を介して素子を形成する素子形成用半導
体基板を設けたＳＯＩ型ペレットを具備する半導体装置
において、前記ＳＯＩ型ペレットの側面に導電層が形成
され、且つ前記素子形成用半導体基板の表面から該素子
形成用半導体基板及び前記絶縁膜を貫通して前記支持体
用半導体基板に至るコンタクトホールに導電材料が充填
されている半導体装置または本発明の特徴は、上記した
いずれかのＳＯＩ型ペレットをＬＯＣパッケージに搭載
した半導体装置にある。Another feature of the present invention is a semiconductor device including an SOI-type pellet in which an element-forming semiconductor substrate for forming an element on a support-use semiconductor substrate via an insulating film is provided. A conductive layer is formed on the semiconductor substrate, and a contact hole extending from the surface of the semiconductor substrate for element formation to the semiconductor substrate for support through the semiconductor substrate for element formation and the insulating film is filled with a conductive material. A feature of the device or the present invention resides in a semiconductor device in which any of the above-described SOI type pellets is mounted on a LOC package.
【００２０】あるいは本発明の特徴は、上記したいずれ
かのＳＯＩ型ペレットをＴＣＰパッケージに搭載した半
導体装置にある。Another feature of the present invention resides in a semiconductor device in which any of the SOI pellets described above is mounted on a TCP package.
【００２１】本発明の他の特徴は、支持体用半導体基板
上に絶縁膜を介して素子を形成する素子形成用半導体基
板を設け、該素子形成用半導体基板に必要な素子を形成
したＳＯＩ型ウェハーのダイシング領域に、前記素子形
成用半導体基板の表面から前記支持体用半導体基板の内
部に達する溝を形成する工程と、全体に導電膜を被着す
る工程と、前記導電膜をパターニングすることにより溝
の内側面上に前記導電膜から成るコンタクト層を形成す
る工程と、前記溝の幅よりも狭い幅で前記溝の底部の前
記素子形成用半導体基板の部分を切断することにより個
々のＳＯＩ型ペレットを得る工程とを有する半導体装置
の製造方法にある。Another feature of the present invention is that an SOI type semiconductor device is provided in which an element forming semiconductor substrate for forming an element is provided on a semiconductor substrate for a support via an insulating film, and an element necessary for the element forming semiconductor substrate is formed. Forming a groove extending from the surface of the semiconductor substrate for element formation to the inside of the semiconductor substrate for support in the dicing region of the wafer, applying a conductive film to the entire surface, and patterning the conductive film. Forming a contact layer made of the conductive film on the inner surface of the groove by cutting the portion of the semiconductor substrate for element formation at the bottom of the groove with a width smaller than the width of the groove. And a step of obtaining a mold pellet.
【００２２】このような本発明によれば、コンタクト層
もしくは導電材料あるいはこれらの両者により支持体用
半導体基板と素子形成用半導体基板とが電気的に接続さ
れているから、このＳＯＩ型ペレットをＬＯＣパッケー
ジやＴＣＰパッケージに搭載した場合でも支持体用半導
体基板の電位と素子形成用半導体基板の電位とが同電位
になり、これにより安定な動作の半導体装置が得られ
る。According to the present invention, since the semiconductor substrate for the support and the semiconductor substrate for the element formation are electrically connected by the contact layer and / or the conductive material, the SOI type pellets are Even when the semiconductor device is mounted on a package or a TCP package, the potential of the semiconductor substrate for support and the potential of the semiconductor substrate for element formation are the same, whereby a semiconductor device with stable operation can be obtained.
【００２３】[0023]
【発明の実施の形態】以下図面を参照して本発明を説明
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings.
【００２４】本発明の第１の実施の形態の半導体装置に
おけるＳＯＩ型ペレットを示す図であり、（Ａ）は平面
図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図である。FIGS. 3A and 3B are views showing an SOI type pellet in the semiconductor device according to the first embodiment of the present invention, wherein FIG. 3A is a plan view and FIG. 3B is a cross-sectional view taken along the line BB of FIG.
【００２５】厚い支持体用シリコン基板１１上にシリコ
ン酸化膜１２を介して例えば厚さが１０〜３０μｍの薄
い素子形成用シリコン基板１３が設けられている。A thin silicon substrate 13 for forming an element having a thickness of, for example, 10 to 30 μm is provided on a thick silicon substrate 11 for a support with a silicon oxide film 12 interposed therebetween.
【００２６】支持体用シリコン基板１１及び素子形成用
シリコン基板１３はＰ型もしくはＮ型である。The silicon substrate 11 for support and the silicon substrate 13 for element formation are P-type or N-type.
【００２７】素子形成用シリコン基板１３にはその表面
から素子を構成する拡散領域１４が形成されている。素
子形成用シリコン基板１３がＰ型の場合は拡散領域１４
はＮ型であり、素子形成用シリコン基板１３がＮ型の場
合は拡散領域１４はＰ型である。A diffusion region 14 constituting an element is formed from the surface of the element forming silicon substrate 13. If the element forming silicon substrate 13 is a P-type, the diffusion region 14
Is N-type, and when the element forming silicon substrate 13 is N-type, the diffusion region 14 is P-type.
【００２８】また、素子形成用シリコン基板１３の表面
には基板電位を印加する基板電極１５が形成され、拡散
領域１４の表面にはこの領域に所定の電位を印加する電
極が形成されている。A substrate electrode 15 for applying a substrate potential is formed on the surface of the element-forming silicon substrate 13, and an electrode for applying a predetermined potential to this region is formed on the surface of the diffusion region 14.
【００２９】さらにペレットの側面にはこのペレット取
り囲んで導電膜からなるコンタクト層１０が形成されて
いる。尚、コンタクト層１０の形状・位置を明確にする
ために、平面図（Ａ）でも断面図（Ｂ）と同様にコンタ
クト層１０には右上がりのハッチングを付してある。Further, a contact layer 10 made of a conductive film is formed on the side surface of the pellet so as to surround the pellet. In order to clarify the shape and position of the contact layer 10, the contact layer 10 is hatched in the plan view (A) in the same manner as the cross-sectional view (B).
【００３０】このコンタクト層１０により、支持体用シ
リコン基板１１の電位が素子形成用シリコン基板１３の
電位と同電位になる。The contact layer 10 makes the potential of the support silicon substrate 11 the same as the potential of the element formation silicon substrate 13.
【００３１】さらにこの実施の形態では、コンタクト層
１０により素子形成用シリコン基板１３の全側面を被覆
しているから、汚染物質から素子形成用シリコン基板１
３を保護することも可能となる。Further, in this embodiment, since the entire side surface of the element forming silicon substrate 13 is covered with the contact layer 10, the element forming silicon substrate 1
3 can also be protected.
【００３２】図２は図１のＳＯＩ型ペレットをパッケー
ジに搭載した状態を示す図であり、（Ａ）がＬＯＣパッ
ケージに搭載した断面図、（Ｂ）がＴＣＰパッケージに
搭載した断面図である。FIGS. 2A and 2B are diagrams showing a state in which the SOI type pellet of FIG. 1 is mounted on a package, wherein FIG. 2A is a cross-sectional view mounted on a LOC package, and FIG. 2B is a cross-sectional view mounted on a TCP package.
【００３３】図２（Ａ）のＬＯＣパッケージに搭載した
場合は、素子形成用シリコン基板１３上の基板電極１５
はインナーリード３１に接続され、拡散領域１４に対す
る電極１６はインナーリード３２と接続されている。When the semiconductor device is mounted on the LOC package shown in FIG.
Is connected to the inner lead 31, and the electrode 16 for the diffusion region 14 is connected to the inner lead 32.
【００３４】また、図２（Ｂ）のＴＣＰパッケージに搭
載した場合は、素子形成用シリコン基板１３上の基板電
極１５はポリイミド膜３７上のインナーリード３５に接
続され、拡散領域１４に対する電極１６はポリイミド膜
３７上のインナーリード３６に接続さている。When the semiconductor device is mounted on the TCP package shown in FIG. 2B, the substrate electrode 15 on the element forming silicon substrate 13 is connected to the inner lead 35 on the polyimide film 37, and the electrode 16 for the diffusion region 14 is It is connected to the inner lead 36 on the polyimide film 37.
【００３５】いずれの場合もインナーリード３１又は３
５から素子形成用シリコン基板１３の基板電位が基板電
極１５に印加され、この電位がコンタクト層１０により
支持体用シリコン基板１１に印加される。In each case, the inner leads 31 or 3
From 5, the substrate potential of the element formation silicon substrate 13 is applied to the substrate electrode 15, and this potential is applied to the support silicon substrate 11 by the contact layer 10.
【００３６】したがって、このＳＯＩ型ペレットをＬＯ
ＣパッケージやＴＣＰパッケージに搭載して支持体用シ
リコン基板１１の裏面が露出しているか直接封止樹脂に
より覆われていても、支持体用シリコン基板１１の電位
は常に素子形成用シリコン基板１３の電位と同電位とな
り、安定な動作が保証される。Therefore, this SOI-type pellet is
Even if the back surface of the support silicon substrate 11 is mounted on a C package or a TCP package, or is directly covered with a sealing resin, the potential of the support silicon substrate 11 is always the potential of the element formation silicon substrate 13. The potential becomes the same as the potential, and stable operation is guaranteed.
【００３７】図３は図１のＳＯＩ型ペレットの製造方法
を工程順に示す断面図である。FIG. 3 is a sectional view showing a method of manufacturing the SOI type pellet of FIG. 1 in the order of steps.
【００３８】先ず、シリコン基板の主面にシリコン酸化
膜１２を形成して、このシリコン酸化膜１２上に別のシ
リコン基板を当接させ、シリコン酸化膜１２を接着膜と
して２枚のシリコン基板をたがいに貼り付ける。そして
一方のシリコン基板を表面から研磨して厚さが１０〜３
０μｍの薄い素子形成用シリコン基板１３とし、他方の
厚い状態のシリコン基板を支持体用シリコン基板１１に
する。First, a silicon oxide film 12 is formed on the main surface of a silicon substrate, another silicon substrate is brought into contact with the silicon oxide film 12, and two silicon substrates are formed using the silicon oxide film 12 as an adhesive film. Paste on each other. Then, one of the silicon substrates is polished from the surface to have a thickness of 10 to 3
The silicon substrate 13 for forming a thin element having a thickness of 0 μm is used, and the other silicon substrate in a thick state is used as the silicon substrate 11 for a support.
【００３９】このようなＳＯＩ型ウェハーの素子形成用
シリコン基板１３に拡散領域１４等の素子を形成した
後、それぞれのＳＯＩ型ペレット形成領域の外側、すな
わちダイシング領域に開口２２を形成したマスク膜２１
を形成する。この状態を図３（Ａ）に示す。After forming devices such as the diffusion region 14 on the device forming silicon substrate 13 of such an SOI type wafer, a mask film 21 having an opening 22 formed outside each SOI type pellet forming region, that is, in a dicing region.
To form This state is shown in FIG.
【００４０】次ぎに図３（Ｂ）に示すように、マスク膜
２１をマスクにしたエッチングにより開口２２下に素子
形成用シリコン基板１３の表面から素子形成用シリコン
基板１３及びシリコン酸化膜１２を貫通して支持体用シ
リコン基板の内部に達する溝２３を形成して、マスク膜
２１を除去する。この溝２３は機械的にダイシングによ
り形成することもできる。Next, as shown in FIG. 3B, the silicon film 13 for element formation and the silicon oxide film 12 penetrate from the surface of the silicon substrate 13 for element formation below the opening 22 by etching using the mask film 21 as a mask. Then, a groove 23 reaching the inside of the silicon substrate for support is formed, and the mask film 21 is removed. This groove 23 can also be formed mechanically by dicing.
【００４１】次ぎに図３（Ｃ）に示すように、アルミ等
の導電膜をスパッタリング等により全体に被着したあ
と、これをパターニングすることにより溝２３の内側面
上にアルミ等の導電膜のコンタクト層１０を形成し、同
時に素子形成用シリコン基板１３上の基板電極１５及び
電極１６を形成する。Next, as shown in FIG. 3C, a conductive film of aluminum or the like is deposited on the entire surface by sputtering or the like, and then patterned to form a conductive film of aluminum or the like on the inner surface of the groove 23. The contact layer 10 is formed, and at the same time, the substrate electrode 15 and the electrode 16 on the element forming silicon substrate 13 are formed.
【００４２】その後、ダイシングブレードを用いて、溝
２３の幅よりも狭い幅で溝２３の底部の素子形成用シリ
コン基板の部分を切断することにより個々の図１に示す
ＳＯＩ型ペレットを得る。Thereafter, the portion of the silicon substrate for element formation at the bottom of the groove 23 is cut with a dicing blade with a width smaller than the width of the groove 23 to obtain individual SOI type pellets shown in FIG.
【００４３】図４は本発明の第２の実施の形態の半導体
装置におけるＳＯＩ型ペレットを示す図であり、（Ａ）
は平面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図である。
図４において図１と同一もしくは類似の箇所は同じ符号
を付してあるから重複する説明は省略する。FIG. 4 is a view showing an SOI type pellet in a semiconductor device according to a second embodiment of the present invention, and FIG.
Is a plan view, and (B) is a cross-sectional view taken along the line BB of (A).
In FIG. 4, the same or similar portions as those in FIG. 1 are denoted by the same reference numerals, and the duplicate description will be omitted.
【００４４】図４のＳＯＩ型ペレットでは、素子形成用
シリコン基板１３の特定箇所が絶縁材料を充填したトレ
ンチ又はＰＮ接合分離による絶縁分離領域１９により囲
まれており、その中に拡散領域１４が形成されている。In the SOI type pellet shown in FIG. 4, a specific portion of the element forming silicon substrate 13 is surrounded by a trench filled with an insulating material or an insulating isolation region 19 by PN junction isolation, and a diffusion region 14 is formed therein. Have been.
【００４５】このような場合、拡散領域１４が形成され
ている素子形成用シリコン基板１３の箇所の基板電位と
支持体用シリコン基板１１の電位を同じにするために、
絶縁分離領域１９により囲まれた所定箇所（図では３箇
所）に、素子形成用シリコン基板１３の表面からこの素
子形成用シリコン基板１３及びシリコン酸化膜１２を貫
通して支持体用シリコン基板に至るコンタクトホール１
８を形成し、このコンタクトホール１８を充填する、例
えばモリブデンやタングステン等の高融点金属の導電材
料２０により素子形成用シリコン基板基板と支持体用シ
リコン基板とがたがいに電気的に接続している尚、コン
タクトホール１０及びそこに充填する導電材料２０の形
状・位置を明確にするために、平面図（Ａ）でも断面図
（Ｂ）と同様に右上がりのハッチングを付してある。In such a case, to make the substrate potential of the element forming silicon substrate 13 where the diffusion region 14 is formed and the potential of the support silicon substrate 11 the same,
At a predetermined position (three positions in the figure) surrounded by the insulating isolation region 19, the surface of the element forming silicon substrate 13 passes through the element forming silicon substrate 13 and the silicon oxide film 12 to reach the support silicon substrate. Contact hole 1
The element forming silicon substrate and the support silicon substrate are electrically connected to each other by a conductive material 20 of a high melting point metal such as molybdenum or tungsten which fills the contact hole 18. Note that, in order to clarify the shape and position of the contact hole 10 and the conductive material 20 to be filled therein, the plan view (A) is hatched to the right as in the cross-sectional view (B).
【００４６】この第２の実施の形態の場合では、インナ
ーリードから素子形成用シリコン基板１３の基板電位が
基板電極１５に印加され、この電位がコンタクトホール
１８内の導電材料２０により支持体用シリコン基板１１
に印加される。In the case of the second embodiment, the substrate potential of the element forming silicon substrate 13 is applied to the substrate electrode 15 from the inner leads, and this potential is applied by the conductive material 20 in the contact hole 18 to the support silicon silicon. Substrate 11
Is applied to
【００４７】したがって、この第２の実施の形態のＳＯ
Ｉ型ペレットをＬＯＣパッケージやＴＣＰパッケージに
搭載して支持体用シリコン基板１１の裏面が露出してい
るか直接封止樹脂により覆われていても、支持体用シリ
コン基板１１の電位は常に素子形成用シリコン基板１３
の電位と同電位となり、第１の実施の形態と同様に安定
な動作が保証される。Therefore, the SO of the second embodiment
Even if the I-type pellet is mounted on a LOC package or a TCP package and the back surface of the support silicon substrate 11 is exposed or directly covered with the sealing resin, the potential of the support silicon substrate 11 is always used for element formation. Silicon substrate 13
, And a stable operation is assured as in the first embodiment.
【００４８】図５は本発明の第３の実施の形態の半導体
装置におけるＳＯＩ型ペレットを示す断面図であり、基
板電極とコンタクトホールの位置関係が図４と異なる。FIG. 5 is a sectional view showing an SOI type pellet in a semiconductor device according to a third embodiment of the present invention. The positional relationship between a substrate electrode and a contact hole is different from FIG.
【００４９】すなわち図４はコンタクトホール１８が基
板電極１５とは別の箇所に位置しているから、基板電極
１５下に素子や他の配線が形成されているときにも適用
することができる。That is, since FIG. 4 shows that the contact hole 18 is located at a position different from the substrate electrode 15, the present invention can be applied even when an element or another wiring is formed under the substrate electrode 15.
【００５０】一方、この図５に示す第３に実施の形態で
は、基板電極１５の下にコンタクトホール１８が形成さ
れているから、全体の集積度を向上させることができ
る。On the other hand, in the third embodiment shown in FIG. 5, since the contact hole 18 is formed below the substrate electrode 15, the overall integration can be improved.
【００５１】図６は本発明の第４の実施の形態の半導体
装置におけるＳＯＩ型ペレットを示す断面図であり、上
記したの実施の形態を組み合わせたものである。FIG. 6 is a sectional view showing an SOI type pellet in a semiconductor device according to a fourth embodiment of the present invention, which is a combination of the above-described embodiments.
【００５２】すなわち、素子形成用シリコン基板１３の
絶縁分離領域１９により囲まれた箇所はコンタクトホー
ル１８内に充填する導電材料により支持体用シリコン基
板１１と電気的に接続し、その外側の箇所はコンタクト
層１０により支持体用シリコン基板１１と電気的に接続
しており、これにより素子形成用シリコン基板１３の全
ての箇所と支持体用シリコン基板１１が同一電位にな
る。また、素子形成用シリコン基板１３の全側面を覆う
コンタクト層１０により汚染物質の侵入を防止すること
もできる。That is, the portion surrounded by the insulating isolation region 19 of the element formation silicon substrate 13 is electrically connected to the support silicon substrate 11 by the conductive material filling the contact hole 18, and the portion outside the portion is surrounded by the conductive material. The contact layer 10 is electrically connected to the silicon substrate 11 for the support, so that all portions of the silicon substrate 13 for element formation and the silicon substrate 11 for the support have the same potential. In addition, the contact layer 10 covering all side surfaces of the silicon substrate 13 for element formation can prevent intrusion of contaminants.
【００５３】上記した実施の形態では、半導体基板とし
てシリコン基板を例示したが化合物基板に本発明を適用
することも可能である。また、２枚の基板の貼り合わせ
及び研磨によるＳＯＩ型ウェハーを説明したが、支持基
板上の絶縁膜の上に非晶質半導体層を生成してこれをア
ニールにより単結晶化して素子形成用半導体基板とした
ＳＯＩ型ウェハーを本発明を適用することも可能であ
る。さらに、コンタクト層としてアルミ系導電膜を用
い、コンタクトホールに充填する導電材料として高融点
金属を例示したが、コンタクト層として高融点金属や不
純物含有の多結晶シリコンを用いることもでき、また、
コンタクトホールに充填する導電物質としてアルミ系金
属や不純物含有の多結晶シリコンを用いることもでき
る。In the above embodiment, a silicon substrate is exemplified as a semiconductor substrate, but the present invention can be applied to a compound substrate. Also, an SOI wafer formed by bonding and polishing two substrates has been described. However, an amorphous semiconductor layer is formed on an insulating film on a supporting substrate, and this is monocrystallized by annealing to form a semiconductor for element formation. It is also possible to apply the present invention to an SOI type wafer as a substrate. Furthermore, although an aluminum-based conductive film was used as the contact layer and a high-melting-point metal was exemplified as the conductive material filling the contact hole, a high-melting-point metal or polycrystalline silicon containing impurities can be used as the contact layer.
Aluminum-based metal or polycrystalline silicon containing impurities can also be used as the conductive material to fill the contact hole.
【００５４】[0054]
【発明の効果】以上説明したように本発明によれば、Ｓ
ＯＩ型ペレットの側面に形成されたコンタクト層によ
り、或いはＳＯＩ型ペレットに形成されたコンタクトホ
ール内の導電材料により、素子形成用半導体基板と支持
体用半導体基板が電気的に接続しているから、このＳＯ
Ｉ型ペレットをＬＯＣパッケージやＴＣＰパッケージに
搭載して支持体用半導体基板の裏面が露出しているか直
接封止樹脂により覆われていても、支持体用半導体基板
の電位は常に素子形成用半導体基板の電位と同電位とな
り、これにより安定な動作が保証される。As described above, according to the present invention, S
Since the semiconductor substrate for element formation and the semiconductor substrate for support are electrically connected to each other by a contact layer formed on a side surface of the OI type pellet or by a conductive material in a contact hole formed in the SOI type pellet, This SO
Even if the I-type pellet is mounted on a LOC package or a TCP package and the back surface of the semiconductor substrate for support is exposed or directly covered with the sealing resin, the potential of the semiconductor substrate for support is always the semiconductor substrate for element formation. , Which ensures a stable operation.
【図１】本発明の第１の実施の形態の半導体装置におけ
るＳＯＩ型ペレットを示す図であり、（Ａ）は平面図、
（Ｂ）は（Ａ）のＢ−Ｂ部の断面図である。FIG. 1 is a diagram showing an SOI type pellet in a semiconductor device according to a first embodiment of the present invention, wherein FIG.
(B) is a sectional view of a BB portion of (A).
【図２】図１のＳＯＩ型ペレットをパッケージに搭載し
た状態を示す図であり、（Ａ）がＬＯＣパッケージに搭
載した断面図、（Ｂ）がＴＣＰパッケージに搭載した断
面図である。FIGS. 2A and 2B are diagrams showing a state where the SOI type pellet of FIG. 1 is mounted on a package, wherein FIG. 2A is a cross-sectional view mounted on a LOC package and FIG. 2B is a cross-sectional view mounted on a TCP package.
【図３】図１のＳＯＩ型ペレットを製造する方法を工程
順に示す断面図である。FIG. 3 is a cross-sectional view showing a method of manufacturing the SOI type pellet of FIG. 1 in the order of steps.
【図４】本発明の第２の実施の形態の半導体装置におけ
るＳＯＩ型ペレットを示す図であり、（Ａ）は平面図、
（Ｂ）は（Ａ）のＢ−Ｂ部の断面図である。FIG. 4 is a diagram showing an SOI type pellet in a semiconductor device according to a second embodiment of the present invention, wherein (A) is a plan view,
(B) is a sectional view of a BB portion of (A).
【図５】本発明の第３の実施の形態の半導体装置におけ
るＳＯＩ型ペレットを示す断面図である。FIG. 5 is a sectional view showing an SOI type pellet in a semiconductor device according to a third embodiment of the present invention.
【図６】本発明の第４の実施の形態の半導体装置におけ
るＳＯＩ型ペレットを示す断面図である。FIG. 6 is a sectional view showing an SOI type pellet in a semiconductor device according to a fourth embodiment of the present invention.
【図７】従来技術のＳＯＩ型ペレットをパッケージに搭
載した状態を示す図であり、（Ａ）がアイランドを有す
るリードフレームに搭載した断面図、（Ｂ）がＬＯＣパ
ッケージに搭載した断面図、（Ｃ）がＴＣＰパッケージ
に搭載した断面図である。FIGS. 7A and 7B are diagrams showing a state in which a conventional SOI type pellet is mounted on a package, wherein FIG. 7A is a cross-sectional view of mounting on a lead frame having an island, FIG. (C) is a sectional view mounted on a TCP package.
１０ コンタクト層 １１ 支持体用シリコン基板 １２ シリコン酸化膜 １３ 素子形成用シリコン基板 １４ 拡散領域 １５ 基板電極 １６ 電極 １８ コンタクトホール １９ 絶縁分離領域 ２０ コンタクトホールを充填する導電材料 ２１ マスク膜 ２２ 開口 ２３ 溝 ３１，３２ ＬＯＣパッケージのインナーリード ３５，３６ ＴＣＰパッケージのインナーリード ３７ ＴＣＰパッケージのポリイミド膜 ４１ 支持体用シリコン基板 ４２ シリコン酸化膜 ４３ 素子形成用シリコン基板 ４４ 拡散領域 ４５ 基板電極 ４６ 電極 ４７，４８ インナーリード ４９ アイランド ５１ ボンディングワイヤ ５２，５３ ＬＯＣパッケージのインナーリード ５４，５５ ＴＣＰパッケージのインナーリード ５６ ポリイミド膜 DESCRIPTION OF SYMBOLS 10 Contact layer 11 Silicon substrate for a support 12 Silicon oxide film 13 Silicon substrate for element formation 14 Diffusion area 15 Substrate electrode 16 Electrode 18 Contact hole 19 Insulation separation area 20 Conductive material filling contact hole 21 Mask film 22 Opening 23 Groove 31 , 32 Inner lead of LOC package 35, 36 Inner lead of TCP package 37 Polyimide film of TCP package 41 Silicon substrate for support 42 Silicon oxide film 43 Silicon substrate for element formation 44 Diffusion region 45 Substrate electrode 46 Electrode 47, 48 Inner lead 49 Island 51 Bonding wire 52,53 Inner lead of LOC package 54,55 Inner lead of TCP package 56 Polyimide film
Claims (8)
素子を形成する素子形成用半導体基板を設けたＳＯＩ型
ペレットを具備する半導体装置において、前記ＳＯＩ型
ペレットの側面に形成されたコンタクト層により前記素
子形成用半導体基板と前記支持体用半導体基板とが電気
的に接続していることを特徴とする半導体装置。1. A semiconductor device comprising an SOI type pellet in which an element forming semiconductor substrate for forming an element on a support semiconductor substrate via an insulating film is provided, and a contact formed on a side surface of the SOI type pellet. A semiconductor device, wherein the semiconductor substrate for element formation and the semiconductor substrate for support are electrically connected by a layer.
囲んで形成されていることを特徴とする請求項１記載の
半導体装置。2. The semiconductor device according to claim 1, wherein said contact layer is formed so as to surround said pellet.
素子を形成する素子形成用半導体基板を設けたＳＯＩ型
ペレットを具備する半導体装置において、前記素子形成
用半導体基板の表面から該素子形成用半導体基板及び前
記絶縁膜を貫通して前記支持体用半導体基板に至るコン
タクトホールを形成し、このコンタクトホールを充填す
る導電材料により前記素子形成用半導体基板と前記支持
体用半導体基板とを電気的に接続していることを特徴と
する半導体装置。3. A semiconductor device comprising an SOI type pellet provided with an element forming semiconductor substrate on which an element is formed on a support semiconductor substrate via an insulating film, wherein the element is formed from a surface of the element forming semiconductor substrate. A contact hole penetrating the formation semiconductor substrate and the insulating film and reaching the support semiconductor substrate is formed, and the element formation semiconductor substrate and the support semiconductor substrate are formed by a conductive material filling the contact hole. A semiconductor device which is electrically connected.
域が形成されており、こ絶縁分離領域により囲まれた前
記素子形成用半導体基板の部分に前記コンタクトホール
が設けられていることを特徴とする請求項３記載の半導
体装置。4. An element according to claim 1, wherein an insulating isolation region is formed in said element forming semiconductor substrate, and said contact hole is provided in a portion of said element forming semiconductor substrate surrounded by said insulating separating region. 4. The semiconductor device according to claim 3, wherein:
素子を形成する素子形成用半導体基板を設けたＳＯＩ型
ペレットを具備する半導体装置において、前記ＳＯＩ型
ペレットの側面に導電層が形成され、且つ前記素子形成
用半導体基板の表面から該素子形成用半導体基板及び前
記絶縁膜を貫通して前記支持体用半導体基板に至るコン
タクトホールに導電材料が充填されていることを特徴と
する半導体装置。5. A semiconductor device comprising an SOI-type pellet in which an element-forming semiconductor substrate is formed on a support-use semiconductor substrate via an insulating film, wherein a conductive layer is formed on a side surface of the SOI-type pellet. And a conductive material is filled in a contact hole extending from a surface of the semiconductor substrate for element formation to the semiconductor substrate for support through the semiconductor substrate for element formation and the insulating film. apparatus.
のＳＯＩ型ペレットをＬＯＣパッケージに搭載したこと
を特徴とする半導体装置。6. A semiconductor device comprising the SOI type pellet according to claim 1 mounted on a LOC package.
のＳＯＩ型ペレットをＴＣＰパッケージに搭載したこと
を特徴とする半導体装置。7. A semiconductor device comprising the SOI pellet according to claim 1 mounted on a TCP package.
素子を形成する素子形成用半導体基板を設け、該素子形
成用半導体基板に必要な素子を形成したＳＯＩ型ウェハ
ーのダイシング領域に、前記素子形成用半導体基板の表
面から前記支持体用半導体基板の内部に達する溝を形成
する工程と、全体に導電膜を被着する工程と、前記導電
膜をパターニングすることにより溝の内側面上に前記導
電膜から成るコンタクト層を形成する工程と、前記溝の
幅よりも狭い幅で前記溝の底部の前記素子形成用半導体
基板の部分を切断することにより個々のＳＯＩ型ペレッ
トを得る工程とを有することを特徴とする半導体装置の
製造方法。8. An element forming semiconductor substrate on which an element is formed on a semiconductor substrate for a support with an insulating film interposed therebetween, and a dicing region of an SOI wafer in which elements required for the element forming semiconductor substrate are formed is provided. Forming a groove extending from the surface of the element forming semiconductor substrate to the inside of the support semiconductor substrate, applying a conductive film over the entire surface, and patterning the conductive film on the inner surface of the groove. Forming a contact layer made of the conductive film, and cutting the portion of the semiconductor substrate for element formation at the bottom of the groove with a width smaller than the width of the groove to obtain individual SOI type pellets. A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17489299A JP2001007316A (en) | 1999-06-22 | 1999-06-22 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
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| JP17489299A JP2001007316A (en) | 1999-06-22 | 1999-06-22 | Semiconductor device and its manufacture |
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| Publication Number | Publication Date |
|---|---|
| JP2001007316A true JP2001007316A (en) | 2001-01-12 |
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|---|---|
| JP (1) | JP2001007316A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006332133A (en) * | 2005-05-23 | 2006-12-07 | Renesas Technology Corp | Semiconductor device and manufacturing method thereof |
| JP2014090117A (en) * | 2012-10-31 | 2014-05-15 | Rohm Co Ltd | Semiconductor device, semiconductor device mounting structure and semiconductor device manufacturing method |
-
1999
- 1999-06-22 JP JP17489299A patent/JP2001007316A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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