JPWO2007077814A1 - 半導体装置及びその製造方法 - Google Patents

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Abstract

均一な組成からなるゲート電極とすることによって仕事関数のずれを防止し、Ｖｔｈを効果的に制御して動作特性に優れた半導体装置を得る。ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有し、ゲート絶縁膜はＨｆを含む高誘電率絶縁膜を有し、ライン状電極はシリサイド領域（Ａ）とシリサイド領域（Ｂ）とからなり、シリサイド領域（Ａ）とシリサイド領域（Ｂ）のうち、一方のシリサイド領域はシリサイド化反応において拡散種となる金属Ｍのシリサイド（ａ）を含み、他方のシリサイド領域はゲート絶縁膜に接するようにシリサイド層（Ｃ）を有し、シリサイド層（Ｃ）はシリサイド（ａ）より金属Ｍの原子組成比が小さな金属Ｍのシリサイド（ｂ）と、シリサイド（ｂ）中の金属Ｍの拡散を実質的に防止する不純物とを含むことを特徴とする半導体装置。

Description

本発明は、Ｎ型電界効果型トランジスタ及びＰ型電界効果型トランジスタを有する半導体装置並びにその製造方法に関する。
近年、シリサイド化した金属など合金材料からなるメタルゲート電極を用いた電界効果型トランジスタが注目されている。このメタルゲート電極を用いた電界効果型トランジスタは、ゲート電極の空乏化消失による合成容量の低減、仕事関数の制御によるＶｔｈ（しきい値電圧）の制御が容易になるといった利点を有する。
従来から、Ｎ型電界効果型トランジスタ（以下、「ＮＭＯＳトランジスタ」と記載。）とＰ型電界効果型トランジスタ（以下、「ＰＭＯＳトランジスタ」と記載。）を有し、これらのＭＯＳトランジスタのゲート電極を連結して一本のライン状電極とした半導体装置が用いられている。この半導体装置においては、ライン状電極のうち半導体基板内に設けられたＮ型領域及びＰ型領域上の部分が、それぞれ各ＭＯＳトランジスタのゲート電極に相当する。
上記半導体装置においては、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとでは、それぞれに最適なＶｔｈが得られるゲート電極の構成材料の仕事関数が異なる場合がある。このため、このタイプの半導体装置においては、一本のライン状電極中の各ＭＯＳトランジスタのゲート電極に相当する部分をそれぞれ別の材料から形成し、各ゲート電極の構成材料の仕事関数を制御して、各ＭＯＳトランジスタのＶｔｈを個別に最適化する必要がある。そこで、従来からＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲート電極の構成材料の仕事関数をそれぞれ個別に制御する技術が検討されてきた。
ゲート電極の構成材料の仕事関数を制御する方法としては、（１）ＮＭＯＳトランジスタのゲート電極（以下、「ＮＭＯＳ用ゲート電極」と記載。）とＰＭＯＳトランジスタのゲート電極（以下、「ＰＭＯＳ用ゲート電極」と記載。）を互いに異なる元素の材料から構成する方法、（２）ＮＭＯＳ用ゲート電極とＰＭＯＳ用ゲート電極を互いに同一の元素で組成（原子組成比）の異なる材料から構成する方法、（３）ＮＭＯＳ用ゲート電極及びＰＭＯＳ用ゲート電極の双方に不純物元素を注入する方法、が挙げられる。
例えば、上記（２）および（３）に該当する方法として特開２００５−１２９５５１号公報には、Ｎｉ／（Ｎｉ＋Ｓｉ）組成比が４０−７０原子％でＰ型不純物を含むＮｉフルシリサイド電極を有するＰＭＯＳトランジスタと、Ｎｉ／（Ｎｉ＋Ｓｉ）組成比が３０−６０原子％でＮ型不純物を含むＮｉフルシリサイド電極を有するＮＭＯＳトランジスタが開示されている。この半導体装置では、双方のゲート電極へのＰ型不純物・Ｎ型不純物の注入と、酸化シリコンゲート絶縁膜上のＮｉシリサイドの組成比を最適な範囲に設定する。そして、これによって仕事関数の変調幅を拡大し、各ＭＯＳ用ゲート電極のＶｔｈを所望の値に制御できるとしている。
しかしながら、上記従来技術にはそれぞれ以下のような問題点があった。
まず、上記（１）の方法では、ＮＭＯＳ用ゲート電極とＰＭＯＳ用ゲート電極の仕事関数の変調幅を大きくできるものの、ＮＭＯＳ用ゲート電極とＰＭＯＳ用ゲート電極が互いに異なる材料から構成されていると共に連通して一つのライン状電極を構成している。このため、ゲート電極の形成時に各ＭＯＳ用ゲート電極の構成材料間で相互拡散が起こり、各ＭＯＳ用ゲート電極を組成が均一なゲート電極とならず、各ＭＯＳ用ゲート電極の仕事関数が所望の値からずれてしまっていた。
また、上記（２）の方法では、ＮＭＯＳ用ゲート電極とＰＭＯＳ用ゲート電極の仕事関数の変調幅が小さくなっていた。この上、上記（１）の方法程ではないもののゲート電極の形成時に各ＭＯＳ用ゲート電極の構成材料間で相互拡散が起こり、各ＭＯＳ用ゲート電極の仕事関数が、所望の値からずれてしまっていた。
更に、上記（３）の方法では、ＮＭＯＳ用ゲート電極とＰＭＯＳ用ゲート電極のシリサイドの組成が同一であるため、Ｈｆを含む高誘電率ゲート絶縁膜上ではゲート電極の構成材料の仕事関数を変調できないという問題が生じていた。
そこで、本発明者は鋭意検討した結果、（ａ）ゲート絶縁膜としてＨｆを含む高誘電率絶縁膜を備え、（ｂ）ＮＭＯＳ用ゲート電極とＰＭＯＳ用ゲート電極を同一元素からなり組成の異なるシリサイドとすることにより、ゲート電極の仕事関数の変調幅を拡大して仕事関数（Ｖｔｈ）の制御を容易にし、（ｃ）ＮＭＯＳ用ゲート電極とＰＭＯＳ用ゲート電極のうち、金属の原子組成比の小さなゲート電極のゲート絶縁膜側に不純物元素を含有するシリサイド層（Ｃ）を設けることにより、金属の原子組成比の大きなゲート電極から金属の原子組成比の小さなゲート電極中への金属元素の拡散を防止できること、を発見した。
すなわち、本発明は上記課題に鑑みてなされたものであり、ＮＭＯＳ用ゲート電極とＰＭＯＳ用ゲート電極とが連通したライン状電極を構成する半導体装置において、上記（ａ）〜（ｃ）の構成を有することにより、ゲート電極の構成材料の仕事関数を制御し、所望のＶｔｈを達成できる半導体装置を得ることを目的とするものである。さらに簡素化され、再現性に優れた上記半導体装置の製造方法を提供することを目的としている。
上記課題を解決するため、本発明は以下の構成を有することを特徴とする。
１．半導体基板内に素子分離領域によって素子分離されるように設けられたＮ型領域及びＰ型領域と、
前記Ｎ型領域上から素子分離領域上を経由して前記Ｐ型領域上まで延在して設けられたライン状電極と、
前記Ｎ型領域上の前記ライン状電極で構成される第１ゲート電極と、前記第１ゲート電極と前記半導体基板間に設けられたゲート絶縁膜と、を有するＰＭＯＳトランジスタと、
前記Ｐ型領域上の前記ライン状電極で構成される第２ゲート電極と、前記第２ゲート電極と前記半導体基板間に設けられたゲート絶縁膜と、を有するＮＭＯＳトランジスタと、
を有し、
前記ゲート絶縁膜は、少なくとも前記第１ゲート電極及び第２ゲート電極に接するように設けられたＨｆを含む高誘電率絶縁膜を有し、
前記ライン状電極は、前記第１ゲート電極を有するシリサイド領域（Ａ）と、前記第２ゲート電極を有するシリサイド領域（Ｂ）とからなり、
前記シリサイド領域（Ａ）とシリサイド領域（Ｂ）のうち、一方のシリサイド領域はシリサイド化反応において拡散種となる金属Ｍのシリサイド（ａ）を含み、
他方のシリサイド領域は前記ゲート絶縁膜に接するようにシリサイド層（Ｃ）を有し、前記シリサイド層（Ｃ）は前記シリサイド（ａ）より前記金属Ｍの原子組成比が小さな金属Ｍのシリサイド（ｂ）と、前記シリサイド（ｂ）中の金属Ｍの拡散を実質的に防止する不純物とを含むことを特徴とする半導体装置。
２．前記金属ＭがＮｉであり、
前記シリサイド領域（Ａ）が前記一方のシリサイド領域であり、前記シリサイド（ａ）としてＮｉの原子組成比が６０％以上のＮｉシリサイドを含み、
前記シリサイド領域（Ｂ）が前記他方のシリサイド領域であり、前記シリサイド層（Ｃ）中に、前記シリサイド（ｂ）としてＮｉの原子組成比が６０％未満のＮｉシリサイドを含むことを特徴とする上記１に記載の半導体装置。
３．前記シリサイド（ａ）であるＮｉシリサイドが、Ｎｉ３Ｓｉ結晶相又はＮｉ２Ｓｉ結晶相であることを特徴とする上記２に記載の半導体装置。
４．前記シリサイド（ｂ）であるＮｉシリサイドが、ＮｉＳｉ結晶相又はＮｉＳｉ２結晶相であることを特徴とする上記２又は３に記載の半導体装置。
５．前記シリサイド層（Ｃ）が、前記不純物としてＢ，Ａｓ，Ｃ，Ｆ及びＮからなる群から選択された少なくとも一種の元素（Ｄ）を含み、
前記シリサイド層（Ｃ）中における全ての前記元素（Ｄ）の濃度が１×１０２０ｃｍ−３以上であることを特徴とする上記２〜４の何れか１項に記載の半導体装置。
６．前記シリサイド層（Ｃ）が、前記不純物としてＢ，Ａｓ，Ｃ，Ｆ及びＮからなる群から選択された少なくとも一種の元素（Ｄ）を含み、
前記シリサイド層（Ｃ）中における全ての前記元素（Ｄ）の濃度が３×１０２０ｃｍ−３以上であることを特徴とする上記２〜４の何れか１項に記載の半導体装置。
７．前記ゲート絶縁膜が多層からなり、
前記Ｈｆを含む高誘電率絶縁膜の下部に更に、シリコン酸化物層及びシリコン酸窒化物層のうち少なくとも一方の層を有することを特徴とする上記１〜６の何れか１項に記載の半導体装置。
８．前記Ｈｆを含む高誘電率絶縁膜が、ＨｆＳｉＯＮ層であることを特徴とする上記１〜７の何れか１項に記載の半導体装置。
９．前記ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが、ＣＭＯＳトランジスタを構成することを特徴とする上記１〜８の何れか１項に記載の半導体装置。
１０．素子分離領域によって素子分離されたＮ型領域及びＰ型領域を有する半導体基板を準備する工程と、
前記半導体基板上に、少なくとも最上面にＨｆを含む高誘電率絶縁膜を有するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にシリコン層を形成する工程と、
前記Ｐ型領域及びＮ型領域上のシリコン層のうち何れか一方のシリコン層にのみ不純物を注入する不純物注入工程と、
前記シリコン層に加工処理を行って、前記Ｎ型領域上から素子分離領域上を経由して前記Ｐ型領域上まで延在するシリコン領域からなるゲートパターンを形成する工程と、
前記ゲートパターンの側壁にゲートサイドウォールを形成する工程と、
前記ゲートパターン及びゲートサイドウォールをマスクに用いて、前記半導体基板内に不純物を注入する工程と、
熱処理を行うことにより、前記シリコン領域及び前記半導体基板内の不純物を活性化する工程と、
前記ゲートパターン上に層間絶縁膜を設ける工程と、
前記層間絶縁膜を除去することにより前記ゲートパターンを露出させる工程と、
前記露出させたゲートパターン上にシリサイドを形成可能な金属Ｍの層を堆積させる工程と、
熱処理を行うことにより前記金属Ｍと前記ゲートパターンを構成するシリコンとを反応させて、前記Ｎ型領域上及びＰ型領域上のシリコン領域からなるゲートパターンのうち、前記不純物注入工程において前記不純物を注入した部分を前記他方のシリサイド領域とし、前記不純物を注入していない部分を前記一方のシリサイド領域とするライン状電極の形成工程と、
前記ライン状電極の形成工程において、前記シリコンと反応しなかった金属Ｍの層を除去する工程と、
を有することを特徴とする上記１に記載の半導体装置の製造方法。
１１．素子分離領域によって素子分離されたＮ型領域及びＰ型領域を有する半導体基板を準備する工程と、
前記半導体基板上に、少なくとも最上面にＨｆを含む高誘電率絶縁膜を有するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にシリコン層を形成する工程と、
前記Ｐ型領域及びＮ型領域上のシリコン層のうち何れか一方のシリコン層にのみ不純物を注入する不純物注入工程と、
前記シリコン層上に不純物注入防止層を形成する工程と、
前記シリコン層及び不純物注入防止層に加工処理を行って、前記Ｎ型領域上から素子分離領域上を経由して前記Ｐ型領域上まで延在するシリコン領域からなるゲートパターン及び前記ゲートパターン上に不純物注入防止用マスクを形成する工程と、
前記ゲートパターンの側壁にゲートサイドウォールを形成する工程と、
前記ゲートパターン及び不純物注入防止用マスクをマスクに用いて、前記半導体基板内に不純物を注入する工程と、
熱処理を行うことにより、前記シリコン領域及び前記半導体基板内の不純物を活性化する工程と、
前記不純物注入防止用マスク上に層間絶縁膜を設ける工程と、
前記層間絶縁膜及び不純物注入防止用マスクを除去することにより前記ゲートパターンを露出させる工程と、
前記露出させたゲートパターン上にシリサイドを形成可能な金属Ｍの層を堆積させる工程と、
熱処理を行うことにより前記金属Ｍと前記ゲートパターンを構成するシリコンとを反応させて、前記Ｎ型領域上及びＰ型領域上のシリコン領域からなるゲートパターンのうち、前記不純物注入工程において前記不純物を注入した部分を前記他方のシリサイド領域とし、前記不純物を注入していない部分を前記一方のシリサイド領域とするライン状電極の形成工程と、
前記ライン状電極の形成工程において、前記シリコンと反応しなかった金属Ｍの層を除去する工程と、
を有することを特徴とする上記１に記載の半導体装置の製造方法。
１２．前記金属ＭがＮｉであり、
前記金属Ｍの層を堆積させる工程において、堆積させる前記金属Ｍの層の膜厚ＴＭと前記シリコン領域の膜厚ＴＳｉとの比ＴＭ／ＴＳｉを１．６５以上とし、
前記ライン状電極の形成工程において、前記熱処理を３３０℃以上４５０℃以下の温度で行い、前記一方のシリサイド領域に含まれるシリサイド（ａ）をＮｉ３Ｓｉ結晶相とすることを特徴とする上記１０又は１１に記載の半導体装置の製造方法。
１３．前記金属ＭがＮｉであり、
前記金属Ｍの層を堆積させる工程において、堆積させる前記金属Ｍの層の膜厚ＴＭと前記シリコン領域の膜厚ＴＳｉとの比ＴＭ／ＴＳｉを１．１以上とし、
前記ライン状電極の形成工程において、前記熱処理を２４０℃以上３２０℃未満の温度で行い、前記一方のシリサイド領域に含まれるシリサイド（ａ）をＮｉ２Ｓｉ結晶相とすることを特徴とする上記１０又は１１に記載の半導体装置の製造方法。
１４．前記金属ＭがＮｉであり、
前記ライン状電極の形成工程において、前記他方のシリサイド領域に含まれるシリサイド（ｂ）をＮｉＳｉ２結晶相又はＮｉＳｉ結晶相とすることを特徴とする上記１０〜１３の何れか１項に記載の半導体装置の製造方法。
「金属Ｍの拡散を実質的に防止する」とは、金属Ｍの原子組成比が小さな金属Ｍのシリサイド領域と金属Ｍの原子組成比が大きな金属Ｍのシリサイド領域とが接している場合において、本発明の半導体装置の製造工程においてプロセス上、考えうる温度・時間の熱処理を行っても、拡散種である金属Ｍが、金属Ｍの原子組成比が大きな金属Ｍのシリサイド領域から金属Ｍの原子組成比が小さな金属Ｍのシリサイド領域まで、拡散しないこと（金属Ｍの原子組成比が小さな金属Ｍのシリサイド（ｂ）中を金属Ｍが拡散しないこと）を表す。この金属Ｍの原子組成比が小さな金属Ｍのシリサイド領域中への金属Ｍの拡散の有無は、上記熱処理後の金属Ｍの原子組成比が小さな金属Ｍのシリサイド領域中の金属Ｍの濃度分布をＥＤＸ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｍｉｃｒｏ Ａｎａｌｙｚｅｒ：エネルギー分散型Ｘ線分析法）により調べることによって確認できる。具体的には、ＥＤＸによる分析によって、熱処理後の他方のシリサイド領域中の、一方のシリサイド領域との界面側からライン状電極の延在方向に向かって金属Ｍの原子組成比が大きなシリサイド（例えば、シリサイド（ａ））の領域が存在しないかどうかを調べることにより確認することができる。
なお、後述する実施形態で確認しているように、シリサイド層（Ｃ）を均一な組成と仮定した場合に予測される実効仕事関数と、実際に測定した実効仕事関数が一致するか否かによっても確認することができる。
「拡散種となる金属Ｍ」とは、シリコン層と金属Ｍの層とが接している場合において熱処理を行ったときに（シリコンと金属Ｍとの間で相互拡散を行わせたときに；シリサイド化を行わせたときに）、金属Ｍの方がシリコンよりも拡散係数が大きいことを表す。本発明では、シリサイド（ａ）及び（ｂ）は、互いに金属Ｍの原子組成比の異なる金属Ｍのシリサイドを含有する。また、金属Ｍはシリサイド化反応において、シリコンよりも拡散係数が高く拡散種となっている。従って、一方のシリサイド領域と他方のシリサイド領域間においては金属Ｍの拡散のみを考慮すれば良いこととなる。また、他方のシリサイド領域は一方のシリサイド領域よりも金属Ｍの原子組成比が小さいため、一方のシリサイド領域から他方のシリサイド領域への金属Ｍの拡散のみを考慮すれば良いこととなる。ここで、本発明では、他方のシリサイド領域のシリサイド層（Ｃ）中に金属Ｍの拡散を実質的に防止する不純物を含むため、各ＭＯＳ用ゲート電極の組成を均一にすると共に、ゲート電極を構成するシリコンとゲート絶縁膜との相互作用により、所望のＶｔｈを再現性良く得ることができる。
また、本明細書において、「１×１０２０ｃｍ−３以上」、「３×１０２０ｃｍ−３以上」などのシリサイド層（Ｃ）中の不純物濃度は、後述するＳＩＭＳによる測定においてシリサイド層（Ｃ）の厚み方向の全ての領域にわたって上記濃度を達成していることを意味する。また、不純物が複数種からなる場合、全ての不純物について合算したものの濃度が上記「１×１０２０ｃｍ−３以上」又は「３×１０２０ｃｍ−３以上」であることを表す。
本発明の半導体装置は、Ｈｆを含む高誘電率絶縁膜を備えたゲート絶縁膜を有し、ＮＭＯＳ用ゲート電極とＰＭＯＳ用ゲート電極が連通したライン状電極を構成する。これによって、各ＭＯＳ用ゲート電極の組成を均一にすると共に、ゲート電極を構成するシリコンとゲート絶縁膜材料（Ｈｆを含む高誘電率絶縁膜）との相互作用により、所望のＶｔｈを再現性良く得ることが可能な半導体装置を得ることができる。
また、ＴＭ及びＴＳｉはそれぞれ例えば、図４（ｂ）、７（ｄ）、９（ｄ）で示されている部分の厚さとなる。
本発明の半導体装置の一例を説明する図である。 図２（ａ）は、ＨｆＳｉＯＮゲート絶縁膜上のＮｉ組成と実効仕事関数との関係を表す図である。図２（ｂ）は、ＳｉＯ２ゲート絶縁膜上のＮｉ組成と仕事関数との関係を表す図である。 組成の異なるシリサイド電極が隣接して存在する場合の問題点を示した図である。 本発明のＣＭＯＳトランジスタの製造方法の一例を説明する図である。 本発明のシリサイドゲート電極内の不純物プロファイルを示した図である。 本発明のシリサイドゲート電極内の構造を示した図である。 本発明のシリサイドゲート電極の第一実施形態を説明する図である。 本発明のシリサイドゲート電極の第一実施形態を説明する図である。 本発明のシリサイドゲート電極の第三実施形態を説明する図である。 本発明のライン状電極の一例を表す図である。
符号の説明
１ ＮＭＯＳトランジスタ
２ ＰＭＯＳトランジスタ
３ 半導体基板
４ａ 第１ゲート電極
４ｂ 第２ゲート電極
５ ソース／ドレイン領域
６ａ 金属の原子組成比が大きなシリサイド領域
６ｂ 金属の原子組成比が小さなシリサイド領域
６ｃ 遷移領域
７ 組成の異なるシリサイド領域の界面
８ Ｎｉの拡散方向
１０ ライン状電極
１２ 不純物が注入されていないゲートパターン部分
１３ 不純物が注入されたゲートパターン部分
１４ａ ソース・ドレイン形成時の不純物のみが注入されたゲートパターン部分
１４ｂ ゲート加工前及びソース・ドレイン形成時の不純物が注入されたゲートパターン部分
１５ ゲートサイドウォール
１６ 素子分離領域
１７ ゲート絶縁膜
１８ Ｎ型領域
１９ Ｐ型領域
２０ ハードマスク
２１ 層間絶縁膜
２２ シリサイド
２４ Ｎｉ層
２５ 金属の原子組成比の大きなシリサイドゲート電極
２６ 金属の原子組成比の小さなシリサイドゲート電極
２７ Ｎｉ３Ｓｉ結晶相を有するＮｉシリサイド
２８ ＮｉＳｉ２相を有するＮｉシリサイド
２９ ＮｉＳｉ結晶相を有するＮｉシリサイド
３１ ライン状電極の延在方向
４６ 半導体基板の法線方向
５１ シリサイド領域（Ａ）
５２ シリサイド電極（Ｂ）
５３ ライン状電極
５５ シリサイド領域（Ｃ）
５６ 高濃度不純物層
１．半導体装置
図１に本発明の半導体装置の一例を示す。図１（ａ）は半導体装置の上面図、図１（ｂ）は図１（ａ）の半導体装置のＡ−Ａ’断面図、図１（ｃ）は図１（ａ）の半導体装置を構成するＮＭＯＳトランジスタのＢ−Ｂ’断面図，ＰＭＯＳトランジスタのＣ−Ｃ’断面図を表したものである。なお、図１（ｃ）はＮＭＯＳトランジスタとＰＭＯＳトランジスタをそれぞれ異なる断面から見たものをつなぎ合わせた図であり、本発明の半導体装置を同一の断面から見たものではない（図１（ｃ）中の点線は、各ＭＯＳトランジスタが異なる断面から見たものであることを表している。以下、図４、７〜９の点線も同様に各ＭＯＳトランジスタが異なる断面から見たものであることを表す）。
図１に示されるように本発明の半導体装置は、ＮＭＯＳトランジスタ１とＰＭＯＳトランジスタ２を備えた半導体装置から構成されている。この半導体装置では、半導体基板３内に素子分離領域１６により素子分離されたＮ型領域（Ｎ型半導体領域；Ｎウェル）１８及びＰ型領域（Ｐ型半導体領域；Ｐウェル）１９が設けられている。また、このＮ型領域１８及びＰ型領域１９上には、それぞれ第１ゲート絶縁膜及び第２ゲート絶縁膜１７が設けられている。この第１ゲート絶縁膜及び第２ゲート絶縁膜１７は、それぞれ少なくともゲート電極と接するようにＨｆを含む高誘電率絶縁膜を有する。このゲート絶縁膜は多層であっても単層であっても良い。また、第１ゲート絶縁膜及び第２ゲート絶縁膜は、それぞれ互いに異なる材料から構成されていても同一の材料から構成されていても良い。
Ｎ型領域１８上から素子分離領域１６上を経由してＰ型領域１９上までは、矢印３１の方向に延在するように一つのライン状電極５３が形成されている。このライン状電極５３のうち、Ｎ型領域１８上の部分（図１中の斜線部分）はＰＭＯＳトランジスタ用のゲート電極である第１ゲート電極４ａ、Ｐ型領域１９上の部分（図１中の斜線部分）はＮＭＯＳトランジスタ用のゲート電極である第２ゲート電極４ｂを構成している。また、ライン状電極の側面にはゲートサイドウォール１５が設けられている。半導体基板内には、第１ゲート電極４ａ及び第２ゲート電極４ｂを挟むように、それぞれソース／ドレイン領域５が設けられている。
このＮ型領域１８、第１ゲート絶縁膜１７、第１ゲート電極４ａ、ソース／ドレイン領域５、ゲートサイドウォール１５とからＰＭＯＳトランジスタ２が構成されている。また、Ｐ型領域１９、第２ゲート絶縁膜１７、第２ゲート電極４ｂ、ソース／ドレイン領域５、ゲートサイドウォール１５とからＮＭＯＳトランジスタ１が構成されている。
ライン状電極５３は、第１ゲート電極４ａを有するシリサイド領域（Ａ）５１と第２ゲート電極４ｂを有するシリサイド領域（Ｂ）５２の２つの領域からなり、このシリサイド領域（Ａ）５１と（Ｂ）５２は素子分離領域１６上で接している。本発明においては、これらのシリサイド領域のうち何れか一方のシリサイド領域が金属Ｍの原子組成比（金属Ｍのシリサイド中の原子数基準の金属Ｍの含量）が大きな金属Ｍのシリサイド（ａ）を含んでいる。また、他方のシリサイド領域は、ゲート絶縁膜に接する面上にシリサイド層（Ｃ）を有しており、シリサイド層（Ｃ）は金属Ｍの原子組成比が小さな金属Ｍのシリサイド（ｂ）と、該他方のシリサイド領域中の金属Ｍの拡散を防止するような濃度・種類の不純物元素を含む。
また、本発明の半導体装置は、このＮＭＯＳトランジスタ１とＰＭＯＳトランジスタ２とからＣＭＯＳトランジスタ（相補型ＭＯＳ）を構成しても良い。
図１０は、このライン状電極の一例を模式的に表したものである。このライン状電極では、シリサイド領域（Ａ）５１がシリサイド（ｂ）及び不純物元素を含むシリサイド層（Ｃ）５５（図中の斜線部分）を有しており、シリサイド領域（Ｂ）５２がシリサイド（ａ）を含んでいる。なお、製造工程・条件によっては、シリサイド層（Ｃ）５５とゲート絶縁膜１７との間にシリサイド層（Ｃ）５５よりも不純物濃度が高い薄い層５６が形成される場合がある。しかし、この層５６は厚さが非常に薄いため（典型的には１−２原子層）ゲート電極構成材料の仕事関数に対する影響力は小さく、実効的にはその上に存在するシリサイド層（Ｃ）が仕事関数を決定する上で支配的となる。従って、本発明のシリサイド層（Ｃ）にはこのような層５６は含まれず、このような層５６がゲート絶縁膜１７上に存在する場合であっても、本明細書においてはゲート絶縁膜１７上に接するようにシリサイド層（Ｃ）５５が存在するものとする。なお、このシリサイド層（Ｃ）５５及び層５６は、後述するようにＳＩＭＳ（二次イオン質量分析法）によって判定することができる。
更に本発明においては、シリサイド領域（Ａ）が上記一方のシリサイド領域に該当し、シリサイド領域（Ｂ）が上記シリサイド層（Ｃ）を有する他方のシリサイド領域であっても良い。また、シリサイド領域（Ａ）が上記シリサイド層（Ｃ）を有する他方のシリサイド領域に該当し、シリサイド領域（Ｂ）が上記一方のシリサイド領域に該当しても良い。更に、シリサイド層（Ｃ）中に注入される、シリサイド（ｂ）中の金属Ｍの拡散を実質的に防止する不純物の導電型は問わない（Ｎ型、Ｐ型、電荷を発生させない中性型の何れの不純物であっても良い）。また、シリサイド層（Ｃ）中にＮ型不純物、Ｐ型不純物及び中性不純物からなる群から選択された少なくとも一種の不純物が存在していても良い。
シリサイド層（Ｃ）はシリサイド領域（Ａ）又は（Ｂ）中の全ての部分を構成しても、一部の部分を構成しても良いが、少なくともシリサイド領域（Ａ）又は（Ｂ）のゲート絶縁膜に接する部分に存在している必要がある。また、少なくともシリサイド層（Ｃ）中に不純物元素が含まれている必要があるが、本発明の効果を損なわない範囲でシリサイド層（Ｃ）以外のシリサイド領域（上記一方のシリサイド領域中、上記他方のシリサイド領域が一部にシリサイド層（Ｃ）を含む場合の他方のシリサイド領域中のシリサイド層（Ｃ）以外の部分）中に不純物元素を含んでいても良い。また、シリサイド層（Ｃ）中には本発明の効果を損なわない範囲で、上記金属Ｍの拡散を実質的に防止する不純物以外の不純物元素を含んでいても良い。例えば、ソース／ドレイン領域形成時に、ゲートパターン上にソース／ドレイン領域用の不純物注入時にマスクとなる層を設けない場合、該不純物注入時にゲートパターン中に不純物元素が注入される。
本発明の半導体装置においては、シリサイド層（Ｃ）はゲート絶縁膜を構成するＨｆを含む高誘電率絶縁膜との相互作用により、ゲート電極の実効仕事関数を広範囲に変調可能とできる。更に、シリサイド層（Ｃ）は特定の不純物元素を所定の濃度で含み、ゲート電極の形成時などの熱処理時に、一方のシリサイド領域からシリサイド層（Ｃ）への金属Ｍの拡散を防止するようになっている。ここで、シリサイド層（Ｃ）中の金属Ｍの拡散係数は温度（シリサイド化時の温度など）の影響を大きく受けるが、不純物元素の種類と濃度を適当なものに選択することにより、プロセス上、考えうるどのような温度であってもシリサイド層（Ｃ）中の金属Ｍの拡散を防止することができる（シリサイド層（Ｃ）中の金属Ｍの拡散係数を実質上、０とすることができる）。
なお、本発明においては、シリサイド層（Ｃ）がシリサイド領域（Ａ）又は（Ｂ）（他方のシリサイド領域）の一部を構成するに過ぎない場合であっても、本発明の効果を奏することができる。この理由は、Ｖｔｈの制御性及びフェルミレベルピニングはゲート電極のゲート絶縁膜直上に存在する部分が最も大きく影響し、ゲート絶縁膜に接するゲート電極部分の組成が均一であれば、本発明の効果を奏することができるためである。このため、シリサイド層（Ｃ）がゲート絶縁膜上に存在していればその厚さ（半導体基板の法線方向の長さ：例えば、図１０では矢印４６の方向の長さ）は特に限定されないが、極端に薄い場合は仕事関数に対する影響力が弱くなるため、１０ｎｍ以上が好ましい。
また、一方のシリサイド領域は金属Ｍのシリサイド（ａ）からなり、他方のシリサイド領域は金属Ｍのシリサイド（ｂ）とシリサイド（ｂ）中の金属Ｍの拡散を実質的に防止する不純物とからなっていても良い。
（作用効果）
本発明の半導体装置は、（ａ）ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲート絶縁膜がゲート電極に接する層としてＨｆを含む高誘電率絶縁膜を有すること、（ｂ）ＮＭＯＳ用ゲート電極とＰＭＯＳ用ゲート電極が互いに同一元素で組成が異なるシリサイドから構成されること、（ｃ）ＮＭＯＳ用ゲート電極とＰＭＯＳ用ゲート電極のうち、金属原子Ｍの組成比が小さなシリサイドのゲート電極中のシリサイド層（Ｃ）が不純物を含み、一方のゲート電極からの金属Ｍの拡散を防止する、点に特徴を有する。
本発明の半導体装置ではこれらの特徴が相乗的に作用することによって、各ＭＯＳトランジスタ用ゲート電極の組成が均一で、所望の仕事関数への制御が容易な半導体装置とすることができる。以下、上記各特徴の作用効果について説明する。
（ａ）、（ｂ）の作用効果
構成材料としてシリコンを含むゲート電極及びＨｆを含む高誘電率ゲート絶縁膜を用いた場合、このゲート電極中のシリコンと高誘電率ゲート絶縁膜とが接していることによってフェルミレベルピニングという現象が引き起こされる。フェルミレベルピニングとは、シリコンを含むゲート電極とＨｆを含む高誘電率ゲート絶縁膜の界面での、ゲート電極中のシリコンとゲート絶縁膜中のＨｆとの相互作用によりフェルミレベルが一定のエネルギー準位にピニングされる現象である。
例えば、ゲート電極がポリシリコンで、高誘電率ゲート絶縁膜がＨｆＳｉＯＮである場合、ゲート電極の構成材料の仕事関数の値は、４．３ｅＶ付近となる。一方、ゲート電極が、金属とシリコンからなるシリサイドである場合の実効仕事関数の値は、シリサイドを構成する金属元素自身の仕事関数の値とシリコンゲート電極の場合の仕事関数の値である４．３ｅＶとの間の値となる。そして、ゲート電極中に含まれるＳｉ組成比が大きくなるほど４．３ｅＶに近づき、逆に金属組成比が大きくなるほど金属元素の仕事関数値に近づく。これはフェルミレベルピニングの強度が、ゲート電極中のＳｉ組成比によって変化することに基づくものと考えられ、このようにＮＭＯＳ用ゲート電極とＰＭＯＳ用ゲート電極とで、シリコンの組成比を制御することにより所望の仕事関数に制御することが可能となる。
金属ＭがＮｉの場合を元にして、より具体的に説明する。高誘電率ゲート絶縁膜がＨｆＳｉＯＮのとき、ＮＭＯＳ用ゲート電極及びＰＭＯＳ用ゲート電極が、Ｎｉ金属の場合の仕事関数は５．０ｅＶ、ポリシリコンの場合の仕事関数は４．３ｅＶとなる。また、Ｎｉシリサイドのうち組成の異なるＮｉ３Ｓｉ（Ｎｉ原子組成比７５％）、ＮｉＳｉ（Ｎｉ原子組成比５０％）、ＮｉＳｉ２（Ｎｉ原子組成比３３％）の３種類の実効仕事関数は、図２（ａ）に示すようにそれぞれ、４．８ｅＶ、４．５ｅＶ、４．４ｅＶとなり、Ｓｉ組成比が大きいほど４．３ｅＶ（ポリシリコンの実効仕事関数）に近づき、逆にＮｉ組成比が大きいほどＮｉの仕事関数５．０ｅＶ（Ｎｉ金属の仕事関数）に近づくことが分かる。また、これら３種類のＮｉシリサイドの実効仕事関数の変化は、（最大値）−（最小値）で４．８ｅＶ−４．４ｅＶ＝０．４ｅＶ、であり、ゲート電極の構成材料の組成の変化に応じて実効仕事関数が大きく変化していることが分かる。
なお、ここで用いている「実効仕事関数」とは、ゲート電極とゲート絶縁膜の構成材料との相互作用によるフェルミレベルピニングの影響を受けた仕事関数を表すものであり、ゲート電極を構成する材料固有の仕事関数（真の仕事関数）とは異なる（ただし、ゲート絶縁膜の構成材料によってはフェルミレベルピニングの影響が小さく、実質上、実効仕事関数が真の仕事関数と同じものとみなせる場合もある）。
これに対して、ゲート絶縁膜としてＳｉＯ２を用いたとき、ゲート電極がＮｉ３Ｓｉ（Ｎｉ原子組成比７５％）、ＮｉＳｉ（Ｎｉ原子組成比５０％）、ＮｉＳｉ２（Ｎｉ原子組成比３３％）から構成される場合の仕事関数（フェルミレベルピニングがない系での仕事関数であり、材料固有の真の仕事関数を示す）は、図２（ｂ）に示すように、それぞれ４．６５ｅＶ、４．６ｅＶ、４．５７ｅＶである。これら３種類のＮｉシリサイドの仕事関数の変化は、（最大値）−（最小値）で４．６５ｅＶ−４．５７ｅＶ＝０．０８ｅＶ、とＨｆＳｉＯＮをゲート絶縁膜に用いた場合の０．４ｅＶと比べて、ゲート電極の構成材料の組成の変化に対する仕事関数の変化幅が著しく小さいことが分かる。
このように、シリサイドゲート電極の実効仕事関数は、ゲート絶縁膜としてＨｆを含む高誘電率絶縁膜を用い、シリサイド電極中の金属の組成比を制御することによって、フェルミレベルピニングによりゲート電極の構成材料の仕事関数の変調幅を大きくできる。この結果、ゲート電極の構成材料の仕事関数を所望の値に制御することが可能となる。
（ｃ）の作用効果
上記のような、ＮＭＯＳ用ゲート電極とＰＭＯＳ用ゲート電極とで、互いに同一元素で組成の異なるシリサイドを用いた半導体装置の場合、各ＭＯＳ用ゲート電極のシリサイド組成の均一性がトランジスタのＶｔｈの均一性に直接、影響を与える（シリサイド組成が不均一となるとトランジスタのＶｔｈも不均一となる。）。なお、この組成の均一性のＶｔｈ均一性への影響は、フェルミレベルピニングを起こす高誘電率ゲート絶縁膜を用いた場合により顕著となる。このため、シリサイド組成比を所望の値に正確に制御する技術が非常に重要となる。
この組成比制御に関して第一の有効な方法は、シリサイドが持つ固有の結晶相を利用する方法であり、これらの結晶相を再現性および均一性の点において精度良く得ることでシリサイド組成を結晶相のストイキオメトリ組成に制御することができる。例えば、Ｎｉシリサイドでは、固有の結晶相としてＮｉ３Ｓｉ結晶相、Ｎｉ２Ｓｉ結晶相、ＮｉＳｉ結晶相、ＮｉＳｉ２結晶相などが存在し、作製条件の設定によってこれらを作り分けることが可能であるため、組成制御に非常に有効な手法である。
ところが、このようなシリサイド組成の異なるＮＭＯＳ用ゲート電極およびＰＭＯＳ用ゲート電極を、前述したライン状電極内で互いに隣接させて作製する場合、各ＭＯＳ用ゲート電極を作製する工程および作製後の熱処理工程での、各ゲート電極の構成材料間の相互拡散が大きな問題となる。
例えば、ライン状電極用のゲートパターンをｐｏｌｙ−Ｓｉ（ポリシリコン）で形成しておき、ＮＭＯＳ用ゲート電極とＰＭＯＳ用ゲート電極とで異なる組成のＮｉシリサイドとするため、ＮＭＯＳ用ゲート電極となるｐｏｌｙ−Ｓｉ上には薄いＮｉ層を、ＰＭＯＳ用ゲート電極となるｐｏｌｙ−Ｓｉ上には厚いＮｉ層を積層する。次に、適切な温度でシンターすることにより、ＮＭＯＳ用ゲート電極およびＰＭＯＳ用ゲート電極としてＮｉＳｉとＮｉ３Ｓｉを得ることができる。このＮｉシリサイドの場合には、シリサイド化時の主な拡散元素はＮｉであるため、ｐｏｌｙ−Ｓｉ内部にＮｉが拡散することによってシリサイド化が進行する。
この際、理想的にはライン状電極は、ＮＭＯＳ用ゲート電極の構成材料６ｂとＰＭＯＳ用ゲート電極の構成材料６ａとがそれぞれ素子分離領域上まで均一に形成され、これらのＭＯＳ用ゲート電極の構成材料が素子分離領域上で急峻な界面７を形成するのが良い。そして、この界面７を介してＮＭＯＳ用ゲート電極の材料組成からＰＭＯＳ用ゲート電極の材料組成に劇的に変化しているのが良い（図３（ａ））。しかし、実際にはＮＭＯＳ用ゲート電極の構成材料とＰＭＯＳ用ゲート電極の構成材料とがライン状電極内で互いに隣接しているため、通常は各ＭＯＳ用ゲート電極の構成材料間で相互拡散が起こり、ライン状電極内に各ＭＯＳ用ゲート電極の構成材料とは異なる組成の遷移領域６ｃが形成される。具体的には、ＮｉＳｉからなるゲート電極とＮｉ３Ｓｉからなるゲート電極が接触するライン状電極内の界面ではＮｉ組成比に勾配が生じ、ＮｉＳｉ側（矢印８の方向）にＮｉが拡散してＮｉＳｉの一部がＮｉＳｉよりもＮｉ組成比の大きい組成に変化した遷移層６ｃが形成される（図３（ｂ））。
また、仮にこの工程で一方から他方のゲート電極材料中へのＮｉの拡散が素子分離領域上のライン状電極内に収まっていたとしても（遷移層６ｃが素子分離領域上にのみ形成されていたとしても）、後続の熱処理工程（フォーミングガスアニール等）で同じようなＮｉ拡散が起こることとなる。この結果、ＮｉＳｉ（Ｎｉの原子組成比が小さなシリサイド）からなるＭＯＳ用ゲート電極の一部が、よりＮｉの原子組成比が大きな組成に変化してしまう恐れがある。
上述の例は、ＮｉＳｉとＮｉ３Ｓｉを同時に形成した場合を示したものである。これに加えて、ＮＭＯＳ用ゲート電極にＮｉＳｉを形成してから、ＰＭＯＳ用ゲート電極にＮｉ３Ｓｉを形成するといったようにＮＭＯＳ用ゲート電極とＰＭＯＳ用ゲート電極をそれぞれ別の工程で製造するプロセスであっても同様に、Ｎｉの原子組成比が小さなシリサイド中へのＮｉ拡散は起こりうる。
このような課題に対して本発明者は様々な検討を行った結果、隣接する、組成の異なるシリサイドゲート電極を有するシリサイド領域間の相互拡散を、金属Ｍの原子組成比の小さなシリサイド領域中に不純物を含ませることによって効果的に抑制できることを見出した。
この不純物によるゲート電極構成材料の相互拡散の抑制現象は、シリサイド中に不純物が存在すると、シリサイド中に拡散した金属と不純物とが置き換わる反応が進行しにくくなるためであると考えられる。
以下、Ｂを含むＮｉＳｉ結晶相中に拡散種であるＮｉが拡散する例により説明する。この場合、ＢはＮｉＳｉ結晶相内の格子点上に存在している。ここで、このＮｉＳｉ結晶相内にＮｉが拡散すると、格子点上に存在していたＢが拡散してきたＮｉに置き換わり、押し出されたＢが不純物掃き出し効果によってＮｉが拡散してきた方向と反対側のＮｉＳｉ側に押し出されることとなる。この際、ＮｉＳｉ中のＢの拡散係数はｐｏｌｙ−Ｓｉ中のそれと比べて非常に遅いため、結果的に界面に掃き出されたＢがＮｉ拡散を抑制するものと考えられる。
この効果を利用すると、金属Ｍの原子組成比が小さなシリサイド領域と、金属Ｍの原子組成比が大きなシリサイド領域とが隣接するライン状電極から構成される半導体装置において、金属Ｍの原子組成比が小さなシリサイド領域中に不純物を含有させることで、金属Ｍの原子組成比が大きなシリサイド領域からの金属Ｍの拡散を防止し、金属Ｍの原子組成比が小さなシリサイドの組成が変化することを防ぐことができる。
なお、ゲート電極の構成材料の組成不均一性によるＶｔｈのずれへの影響は、ゲート電極のゲート絶縁膜と接する界面近傍の組成が最も大きくなる。このため、この不純物による金属Ｍの拡散防止効果は、ゲート電極のうちゲート絶縁膜に接する界面上の部分（シリサイド層（Ｃ））中に不純物を含むことにより、最も効果的となる。
このような拡散抑制効果は、掃き出される不純物が多くなればより効果的に機能する。このため、金属Ｍの原子組成比が小さなシリサイド領域中に存在している不純物濃度があるレベルを超えると拡散抑制効果が顕著に現れるようになる。この拡散抑制効果が顕著に現れるようになる不純物濃度は、シリサイドを構成する金属Ｍの種類・金属Ｍを拡散させるときの温度や不純物元素の種類に依存して変化する。
すなわち、不純物が金属Ｍの拡散抑制効果を有するか否かは、金属Ｍの原子組成比が大きな金属Ｍのシリサイド（ａ）及び金属Ｍの原子組成比が小さな金属Ｍのシリサイド（ｂ）の組成・構造（非晶質か結晶か）、シリサイド化時の温度、不純物元素の種類・濃度に依存する。具体的には、シリサイド（ｂ）の組成・構造と不純物元素の種類によって、上記シリサイド（ｂ）中に不純物元素が束縛されやすいか否か（シリサイド（ａ）から拡散してきた金属Ｍに置換されやすいか否か）が決定できる。また、シリサイド（ａ）及び（ｂ）の組成・構造によって、シリサイド化時にどの範囲の温度処理を行うのかが決定できる。従って、本発明では、これらシリサイド（ａ）及び（ｂ）の組成並びにシリサイド化において考えうる温度範囲に合わせて適当な種類の不純物元素を、適当な濃度範囲でシリサイド（ｂ）中に含有させることで、金属Ｍの拡散抑制効果を発現させることができる。このため、本明細書において、「金属Ｍの拡散を実質的に防止する不純物を含む」とは、上記のように金属Ｍの拡散を防止する種類及び濃度の不純物をシリサイド層（Ｃ）中に含むことを表す。
より具体的には、Ｎｉシリサイドの場合には、シリサイド化工程およびそれ以降のトランジスタ形成工程で一般的に用いられる温度領域では、ＮｉＳｉ結晶相（シリサイド層（Ｃ））中に濃度１×１０２０ｃｍ−３の不純物元素が存在することが好ましい。この範囲の濃度で不純物が存在することにより、シリサイド層（Ｃ）は十分な拡散防止効果を有することができると共に、実用上、許容できる速度でシリサイド化を行わせることができる。また、シリサイド層（Ｃ）中に濃度３×１０２０ｃｍ−３以上の不純物元素が存在することがより好ましい。この範囲の濃度で不純物が存在することにより、シリサイド層（Ｃ）となるゲートパターンのシリサイド化速度を効果的に低下させることができる。この結果、一方と他方のシリサイド領域を同時に形成した場合であっても、一方のシリサイド領域と、シリサイド層（Ｃ）を構成する金属Ｍのシリサイドを、互いに組成が異なる金属Ｍのシリサイドに効果的に作り分けることが可能となる。
また、このような拡散抑制効果は金属Ｍによって掃き出される不純物元素によって異なるが、本発明者が検討した結果、Ｂ、Ａｓ、Ｆ、Ｃ、Ｎが特に抑制効果が高いことが判明した。この理由は、これらの元素が格子点に束縛されやすく、拡散してきた金属Ｍに置換されにくいためであると考えられる。このため、本発明では拡散抑制効果を有する不純物元素として、Ｂ、Ａｓ、Ｆ、Ｃ及びＮからなる群から選択された少なくとも一種の元素を用いることができる。
なお、不純物元素としてはＮ型不純物、Ｐ型不純物、中性不純物を同時に又は単独で用いることができる。例えば、不純物元素としてＢのみ、Ａｓのみ、又はＦ、Ｃ及びＮからなる群から選択された少なくとも一種を用いることができる。
例えば、ＮｉシリサイドをＮＭＯＳ用ゲート電極及びＰＭＯＳ用ゲート電極の構成材料とした場合、上記不純物元素が３×１０２０ｃｍ−３以上の濃度のとき、一方から他方のゲート電極材料へのＮｉの拡散が起こらず十分な効果が認められる。
なお、本発明において注目すべきは、不純物元素による金属元素の拡散抑制効果はシリサイド中に添加する不純物の導電型（Ｎ型不純物、Ｐ型不純物、電荷を発生させない中性不純物）には依存しないということである。すなわち、本発明では、ＮＭＯＳ用ゲート電極をシリサイド（ａ）、ＰＭＯＳ用ゲート電極をシリサイド（ｂ）から構成した場合、ＰＭＯＳ用ゲート電極のシリサイド層（Ｃ）中にＮ型、Ｐ型又は中性の何れのタイプの不純物を注入しても、ＰＭＯＳ用ゲート電極中への金属の拡散抑制効果を有することができる。また、ＮＭＯＳ用ゲート電極をシリサイド（ｂ）、ＰＭＯＳ用ゲート電極をシリサイド（ａ）から構成した場合、ＮＭＯＳ用ゲート電極のシリサイド層（Ｃ）中にＮ型、Ｐ型又は中性の何れのタイプの不純物を注入しても、ＮＭＯＳ用ゲート電極中への金属の拡散抑制効果を有することができる。
上記の結果はすべてＮｉＳｉ結晶相中の不純物によるＮｉ拡散抑制効果についてであるが、ＮｉＳｉ２結晶相中でも同様の効果が期待できる。また、金属が主な拡散種であるＰｔシリサイド、Ｃｏシリサイド、Ｐｄシリサイド等でも同様の効果が期待できる。
本発明ではシリサイド領域（Ａ）が一方のシリサイド領域であり、一方のシリサイド領域に含まれるシリサイド（ａ）がＮｉの原子組成比が６０％以上のＮｉシリサイドであることが好ましい。また、シリサイド領域（Ｂ）が他方のシリサイド領域であり、他方のシリサイド領域のシリサイド層（Ｃ）中に含まれるシリサイド（ｂ）がＮｉの原子組成比が６０％未満のＮｉシリサイドであることが好ましい。より好ましくは、シリサイド（ａ）がＮｉ３Ｓｉ結晶相又はＮｉ２Ｓｉ結晶相から構成され、シリサイド（ｂ）がＮｉＳｉ結晶相又はＮｉＳｉ２結晶相から構成されるのが良い。このようにシリサイド（ａ）及び（ｂ）がＮｉの原子組成比の異なる所定のＮｉシリサイドから構成されることによって、ＮＭＯＳ用ゲート電極及びＰＭＯＳ用ゲート電極の構成材料の仕事関数及びＶｔｈを容易に所望の値に制御することが可能となる。
本発明のゲート絶縁膜では、少なくともゲート電極と接する部分にＨｆを含む高誘電率絶縁膜が存在していることが必要である。ここで、高誘電率絶縁膜（Ｈｉｇｈ−Ｋ膜）とは、シリコン酸化膜より誘電率の高い絶縁膜のことを表す。Ｈｆを含む高誘電率絶縁膜とシリサイドとを組み合わせて用いることにより、高誘電率絶縁膜とシリサイドの相互作用（フェルミレベルピニング）により仕事関数を広い範囲で制御できるようになる。
Ｈｆを含む高誘電率絶縁膜としては例えば、ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＨｆＡｌＯ，ＨｆＡｌＯＮ，ＨｆＺｒＡｌＯ，ＨｆＺｒＡｌＯＮなどを用いることができる。また、Ｈｆを含む高誘電率絶縁膜がＨｆを含まないゲート絶縁膜と積層構造をなしていても良いが、その場合には少なくともゲート電極と接する部分にＨｆを含む高誘電率絶縁膜を含むようにゲート絶縁膜が存在していなければならない。
２．半導体装置の製造方法
以下、本発明の半導体装置の製造方法の一例について、各工程を詳細に説明する。
シリサイドゲート電極の母体となるゲートパターンの構成材料としては、例えば、ポリシリコン層又は非晶質シリコン層を用いることができる。以下では、ゲートパターンの構成材料としてポリシリコン層を用いた場合を例に説明する。
まず、素子分離領域によって素子分離されたＮ型領域及びＰ型領域を有する半導体基板を準備する。次に、半導体基板上に最上面層（半導体基板の法線方向の最も上方にある層；半導体基板と接する側と反対側の層）としてＨｆを含む高誘電率絶縁膜を備えたゲート絶縁膜を形成した後、このゲート絶縁膜上にポリシリコン層を形成し、金属の原子組成比が小さいシリサイドゲート電極としたい部分にのみ、金属の拡散抑制用の不純物を注入する。不純物の注入方法としてはイオン注入法を用いることができる。
ここで、後のゲート電極形成時のシリサイド化が進行する際の不純物掃き出し効果によって、ゲート電極のシリサイド層（Ｃ）中の不純物濃度は、部分によっては予め注入したポリシリコン層中の不純物濃度よりも低くなる場合がある。このため、この不純物の注入時には、ゲート電極形成時のこの不純物濃度の変化を見越して、シリサイド化後のゲート電極のシリサイド層（Ｃ）中の不純物濃度が３×１０２０ｃｍ−３よりも高い濃度となるような注入量に設定することが好ましい。
この注入後に、ソース／ドレイン領域を形成するための不純物注入時にポリシリコン層への不純物注入のマスクとなる不純物注入防止層をポリシリコン層上に形成する。次に、ポリシリコン層及び不純物注入防止層にリソグラフィー技術を用いて加工処理を行い、ポリシリコン領域と、ポリシリコン領域上に設けられた不純物注入防止用マスクからなるゲートパターンを形成する。この後、ゲートサイドウォールの形成工程とソース／ドレイン領域を形成するための不純物注入工程を経て、注入不純物の活性化のための熱処理を行う。この際、ゲートパターン中に注入された金属の拡散抑制用の不純物等とソース／ドレイン領域用に注入された不純物が熱処理を受け、活性化される（図４（ａ））。
次に、露出したソース・ドレイン領域上にシリサイド２２を形成し、素子全面を覆うように層間絶縁膜２１を形成した後、ポリシリコン１２および１３のゲートパターン上の不純物注入防止用マスクが露出するように層間絶縁膜２１をＣＭＰによって除去する。
次に、ゲートパターン上の不純物注入防止用マスクを除去して、ゲートパターンを構成するポリシリコンの上部を露出させ、その上部にシリサイドを形成可能な金属Ｍの層を成膜する。この際、典型的には金属Ｍの層厚はＮ型領域上のゲートパターン上とＰ型領域上のゲートパターン上とで変える必要はなく、何れか一方のゲートパターンを金属の原子組成比が大きいシリサイド組成とするのに必要な膜厚を１回の工程で成膜する（図４（ｂ））。
このように、金属の原子組成比を高くしたいゲートパターン上と、金属の原子組成比を低くしたいゲートパターン上とで、堆積する金属Ｍの膜厚を同じにした場合であっても、金属の原子組成比を低くしたいゲートパターン中には予め注入したＮｉ拡散防止用の不純物が存在している。そして、このシリサイド化時にＮｉによる置換をさせにくくなっている。このため、この不純物はシリサイド化反応速度を遅らせる作用があり、ゲートパターンのシリサイド化の際にもシリサイド化の進行を抑制する機能を果たす。
別の言い方をすれば、Ｎｉ拡散防止用の不純物が注入されていないゲートパターンの方が、この不純物が注入されているゲートパターンと比べて、一定時間中にＳｉ中に拡散する金属の量が多い。このため、不純物が注入されていないゲートパターンは、不純物が注入されているゲートパターンよりも金属の原子組成比が大きなシリサイドとなる。従って、適当なシンター温度と時間を選べば、不純物が注入されていないゲートパターン（金属の原子組成比を高くするゲートパターン）中に金属の原子組成比が大きなシリサイドゲート電極が、不純物が注入されたゲートパターン（金属の原子組成比を低くするゲートパターン）中に金属の原子組成比が小さなシリサイドゲート電極が、同時に形成される（図４（ｃ））。また、この際、拡散種となるＮｉの８の方向の拡散が防止され、素子分離領域上にシリサイド領域（Ａ）と（Ｂ）間の界面７が形成される。
なお、不純物が注入されたゲートパターンは、シリサイド化時にその厚み方向に不純物の濃度分布が生じる。このため、シリサイド化時の条件、不純物元素の種類・注入量によっては製造後のゲート電極は均一な金属Ｍのシリサイドの組成とはならずに、その厚み方向で金属Ｍのシリサイドの組成が変わる場合もある。このように厚み方向に金属Ｍのシリサイドの組成及び不純物濃度が変わる場合であっても、本明細書では一方のシリサイド領域（Ａ）よりも金属Ｍの原子組成比が小さい金属Ｍのシリサイド（ｂ）と、金属Ｍの拡散を実質的に防止する不純物とを含み、かつゲート絶縁膜に接する領域であればシリサイド層（Ｃ）と定義する。
ここで、従来の製造方法においてシリサイド化される領域が不純物を含有する場合、シリサイド化と共に不純物がゲート電極のゲート絶縁膜側の界面に掃き出される。このため、ゲート電極を構成するシリサイド中の不純物濃度は、ゲート絶縁膜側の界面を除いて不純物注入時の濃度よりも低いのが通例である。従って、このような従来のゲート電極の製造方法では、図４（ｃ）の状態になった後も更に熱処理が続いたり後続の別工程で熱処理プロセスを経験したりすると、図４（ｄ）のように金属の原子組成比の大きなシリサイド領域から金属の原子組成比の小さなシリサイド領域へ金属Ｍが拡散し、ゲート電極中にシリサイド組成の不均一な部分が形成されてしまう。
これに対して、本発明の場合には、予めゲートパターン中に高濃度の不純物を注入しているため、Ｓｉリッチなシリサイドゲート電極中には不純物が掃き出された後でも高濃度の不純物が、少なくともシリサイド層（Ｃ）中に残留している。このため、図４（ｃ）の状態になった後に更に熱処理が続いても、金属の原子組成比が小さなシリサイド中への金属の拡散が抑制され、図４（ｃ）の状態が維持される。
シリサイド化後のゲート電極中の注入不純物プロファイルの典型例を図５に示す。図５は，シリサイド化後の金属の原子組成比が小さなシリサイドを含む他方のシリサイド領域中の不純物元素の厚み方向（半導体基板の法線方向；例えば、図１（ｂ）の矢印４６の方向）の不純物元素の濃度分布を表したものであり、ＳＩＭＳ（二次イオン質量分析法）によって測定したものである。不純物としてはＡｓを用いた。このＳＩＭＳによる測定は、半導体基板側から試料をエッチングしながら１次イオンを入射させてＮＭＯＳトランジスタの厚み方向の分析を行ったものであり、1次イオンとしてはＣｓを用いた。
図５中の横軸の深さ０ｎｍの部分はゲート電極の金属Ｍの層を堆積した側の面（ゲート絶縁膜と接する側の面と反対側の面）を表す。すなわち、図５では、金属Ｍの層を堆積した側の面（ゲート電極のゲート絶縁膜側と反対側の最上面
が深さ０ｎｍとなるようにデータの処理を行っている）。図５（ａ）〜（ｃ）の何れの場合も、グラフの右側端部に不純物濃度が高いピークＡ’が認められる。また、これら図５（ａ）〜（ｃ）の半導体装置はゲート電極がピークＡ’の最右端の深さに相当する厚みを有している（グラフの最右端がゲート電極のゲート絶縁膜と接する部分を表している）。
このように図５（ａ）〜（ｃ）の各グラフによってゲート電極の厚みが異なるのは以下の理由によるものである。すなわち、図５（ａ）〜（ｃ）は順に、ゲート電極中の不純物の注入量を多くしたものを表している。上述のようにゲート電極中の不純物濃度が高くなるほどシリサイド化は起こりにくくなり、ゲート電極はより金属の原子組成比の小さなシリサイドから構成されやすくなる。この結果、シリサイド化時のゲート電極の膨張の程度は小さくなり、ゲート電極の厚みも小さくなる。一方、ゲート電極中の不純物濃度が低いとシリサイド化は起こり易くなり、ゲート電極はより金属の原子組成比の大きなシリサイドから構成されやすくなる。この結果、シリサイド化時のゲート電極の膨張の程度は大きくなり、ゲート電極の厚みは大きくなる。このようにゲート電極中の不純物濃度によって形成後のゲート電極の厚みが異なるのは、不純物濃度によってシリサイド化速度及び金属Ｍのシリサイドの組成が影響を受けるためである。
図５（ａ）〜（ｃ）のピークＡ’より、シリサイド化後にはゲート電極中のゲート絶縁膜界面に掃き出された不純物がパイルアップ（偏在）していることが分かる。また、ゲート電極表面側（深さ０ｎｍの部分近傍）にも不純物濃度が高い部分が存在することが分かる。
ここで、ゲート電極の仕事関数制御によるＶｔｈ制御において、重要となるのはゲート電極中のゲート絶縁膜に接する部分であり、この部分がゲート電極のＶｔｈに最も大きく影響する。従って、Ｖｔｈ制御のためには少なくともこのゲート電極中のゲート絶縁膜に接する部分の組成を均一とする必要がある。しかしながら、図５（ａ）〜（ｃ）におけるピークＡ’はＶｔｈ制御には影響せず、本発明においては考慮しなくても良い。この理由は、ゲート絶縁膜界面に掃き出された不純物の厚みは非常に薄く（典型的には１−２原子層）、この層の不純物濃度が高くても、ゲート電極形成時のシリサイドの組成比には実質的に影響を与えないためである。従って、以下では、ゲート電極のうちピークＡ’で表される層上の領域の不純物濃度に着目する。また、本明細書では、たとえゲート絶縁膜上にピークＡ’で表される層が存在していてもこの層については考慮しないこととし、ゲート絶縁膜上にシリサイド層（Ｃ）が接して存在しているものとする。
図５の半導体装置では、そのＮＭＯＳ用ゲート電極及びＰＭＯＳ用ゲート電極の組成並びに不純物元素の種類から、不純物としてＡｓを用いた場合には不純物濃度が３×１０２０ｃｍ−３以上のとき、十分な金属Ｍの拡散防止効果を有することが確認されている。このため、図５のＳＩＭＳ測定の結果からは不純物濃度が３×１０２０ｃｍ−３以上の部分を少なくともシリサイド層（Ｃ）と判定することができる。
例えば、図５（ａ）の場合では、ゲート電極のピークＡ’の部分以外の全領域で不純物濃度が３×１０２０ｃｍ−３未満である。このため、金属元素の拡散を抑制しきれずに、金属Ｍの原子組成比の小さなゲート電極中では金属組成が増大してしまう場合がある。なお、図５（ａ）ではゲート電極のゲート絶縁膜との界面でのパイルアップによる不純物濃度は３×１０２０ｃｍ−３以上であるが、実際にはこの領域は通常であれば１ｎｍ程度の非常に薄い領域である。このため、本発明の効果に寄与せず、たとえこの層が存在しても金属元素の拡散を抑制しきれない（図６（ａ））。このため、本発明においてはこの層の不純物濃度については考慮しない。
これに対して、図５（ｃ）の場合には、ゲート電極とゲート絶縁膜との界面を含めた全領域Ｂ’で不純物濃度が３×１０２０ｃｍ−３以上である（図５（ｃ）中のピークＡ’右端の右下がりの部分はゲート絶縁膜と接している部分であるが、本発明では考慮しなくても良い）。このため、この全領域（不純物濃度が３×１０２０ｃｍ−３以上の部分）がシリサイド層（Ｃ）（グラフ中のＢ’で表される部分）となり、不純物によって金属元素の拡散を抑制でき、金属の原子組成比が小さなシリサイド組成を均一に維持できる（図６（ｃ））。
図５（ｂ）の場合では、ゲート電極の金属Ｍの層を堆積した側の面近傍（ゲート電極のゲート絶縁膜と接する側と反対側の面）では不純物濃度が３×１０２０ｃｍ−３未満の部分があり、不純物濃度は金属元素の拡散を抑制するには足りないものとなる場合がある。しかしながら、ゲート電極のゲート絶縁膜との界面側では３×１０２０ｃｍ−３以上の領域が存在しており、この領域（グラフ中のＢ’で表される部分）が少なくともシリサイド層（Ｃ）となる。このため、このシリサイド層（Ｃ）によって金属の原子組成比が小さなシリサイド組成を均一に維持できる（図６（ｂ））。
このように図５（ｂ）の場合では、ゲート電極中の全領域がシリサイド層（Ｃ）とはなっていない可能性があるが、少なくともゲート電極中のゲート絶縁膜に接する部分がシリサイド層（Ｃ）となっており、この部分が金属の原子組成比が小さなシリサイド組成に維持される。このため、実効仕事関数に着目すれば図５（ｂ）の場合でも図５（ｃ）と同等の効果が得られる。
なお、上記の製造方法では、ポリシリコンゲートパターン中に不純物を注入後、ポリシリコンゲートパターン上にソース／ドレイン領域への不純物を注入する際のマスクとなる、不純物注入防止用マスクを形成した例を述べた。このように不純物注入防止用マスクを設ける主な理由は、ソース／ドレイン領域への不純物注入時に金属Ｍの原子組成比を大きくするゲートパターン中にも不純物が注入されてしまい、シリサイド化の反応速度が遅くなって所望の金属Ｍの原子組成比の大きなシリサイドが得られない可能性があるためである。
しかしながら、本発明者が検討した結果、図６（ａ）に示したように、シリサイド形成後の不純物濃度が１×１０２０ｃｍ−３未満であれば、たとえ金属Ｍの原子組成比を大きくするゲートパターン中に所定濃度の不純物が存在していても、所望の組成のシリサイドを形成できることが見出された。従って、ソース／ドレイン領域形成時の不純物注入量を制御してシリサイド形成後のゲート電極中の不純物濃度を１×１０２０ｃｍ−３未満にすれば良い。この場合、ゲートパターン上に不純物注入防止用マスクを形成せず、ソース／ドレイン領域への不純物注入時にゲートパターン中に不純物が注入されても、本発明の所望の金属Ｍの原子組成比の大きなシリサイドを含むゲート電極を形成することが可能である。
以下、本発明の各実施形態について更に詳細に説明する。
（第一実施形態）
図７および図８を用いて本発明の第一実施形態を説明する。まず、表面領域にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）素子分離領域１６により素子分離されたＮ型領域（Ｎウェル）１８及びＰ型領域（Ｐウェル）１９を形成したシリコン基板３を準備する。
次に、熱酸化法によりシリコン基板３表面にシリコン酸化膜からなる膜を形成した後、更にＨｆＳｉＯ膜をＭＯＣＶＤ法で堆積し、その後、ＮＨ３雰囲気中９００℃、１０分の窒化アニールを行うことにより、２ｎｍのＨｆＳｉＯＮ膜からなるゲート絶縁膜１７（１７ａ、１７ｂ）を得た。なお、ゲート絶縁膜としてはＨｆＳｉＯＮ膜に限定されず、ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＨｆＡｌＯ，ＨｆＡｌＯＮ，ＨｆＺｒＡｌＯ，ＨｆＺｒＡｌＯＮなどＨｆを含む高誘電率絶縁膜のいずれかを用いることができる。
この後、ゲート絶縁膜１７上に厚さ６０ｎｍのポリシリコン層を形成する。このポリシリコン層のＮ型領域（Ｎウェル）上にある部分１２にレジストマスクを形成し、Ｐ型領域（Ｐウェル）１９上にある部分１３にのみ１×１０１６ｃｍ−２の注入面密度でＢイオンを注入した。レジストマスクを除去した後、更にポリシリコン層上に厚さ４０ｎｍのシリコン酸化膜を積層した。この後、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いて加工することにより、Ｎ型領域上から素子分離領域上を経由してＰ型領域上まで延在するポリシリコンからなるゲートパターン１２および１３とハードマスク（不純物注入防止用マスク）２０を形成した。
次に、ゲートパターン１２および１３とハードマスク２０をマスクに用いて不純物のイオン注入を行い、エクステンション拡散層領域を自己整合的に形成した。更に、シリコン酸化膜を堆積し、その後、エッチバックを行うことによってポリシリコン層の側壁にゲートサイドウォール１５を形成した。この状態で再度、ソース・ドレイン領域５となる半導体基板の領域にイオン注入を行った（図７（ａ））。この時、ハードマスク２０が存在するため、ポリシリコンゲートパターンに対するイオンの注入はブロックされる。従って、Ｐ型領域（Ｐウェル）１９上にあるポリシリコンゲートパターン１３中には、ゲートパターン加工前に注入されたＢが存在する。次に、活性化アニールを行うことによって、ゲートパターン中のＢとソース・ドレイン領域用不純物の拡散による濃度均一化と活性化がなされる。一方、Ｎ型領域（Ｎウェル）１８（ＰＭＯＳ領域）上のポリシリコンゲートパターン１２中には、金属の拡散防止用に注入された不純物は存在していない。
この後、金属膜をスパッタリングにより全面に堆積し、サリサイド技術により、ゲートサイドウォール１５及びＳＴＩ１６をマスクとして、ソース・ドレイン領域上のみにシリサイド層２２を形成した（図７（ｂ））。このシリサイド層２２はコンタクト抵抗を最も低くすることができるＮｉモノシリサイド（ＮｉＳｉ）とした。なお、シリサイド層としては、Ｎｉシリサイドの代わりにＣｏシリサイドやＴｉシリサイドを用いてもよい。
さらに、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン酸化膜からなる層間絶縁膜２１を形成した。この層間絶縁膜２１およびゲートパターン上のハードマスクをＣＭＰ技術によって平坦化し、ポリシリコンゲートパターン１２および１３の上部を露出させた（図７（ｃ））。次に、スパッタリング法により全面に厚さ１２０ｎｍのＮｉ層２４を堆積した（図７（ｄ））。
次に、このＮｉ層２４とポリシリコンゲートパターン１２および１３とをＮ２雰囲気中で３７０℃で５分間反応させる。この時、Ｐ型領域（Ｐウェル）１９上に存在するポリシリコンゲートパターン１３は、注入された不純物Ｂの影響でシリサイド化の進行が遅くなり全体がＮｉＳｉ２結晶相２８を有するＮｉシリサイドが形成される。
一方、不純物が注入されていないＮ型領域（Ｎウェル）１８上のポリシリコンゲートパターン１２には、通常のシリサイド化が進行し全体がＮｉ３Ｓｉ結晶相２７を有するＮｉシリサイドが形成される（図８（ａ））。また、この際、拡散種となるＮｉの８の方向の拡散が防止され、素子分離領域上にシリサイド領域（Ａ）と（Ｂ）間の界面７が形成される。
これは、Ｂを注入することにより、シリサイド化反応の進行を抑制する機能と、シリサイド化後のゲート電極内部に一定濃度以上のＢが残留することによるＮｉＳｉ２結晶相のＮｉリッチ組成化を抑制する機能によるものである。この時、ＮｉＳｉ２結晶相のシリサイド領域内の不純物濃度をＳＩＭＳによって測定したところ、最小値で３．５×１０２０ｃｍ−３であった。
なお、ニッケルをシリサイド化させる際に、得られるニッケルシリサイドの組成はポリシリコン上に堆積させるＮｉ層の膜厚及びシリサイド化の温度、ポリシリコンゲートパターン中のＢ濃度によって変わる。本実施形態ではＰ型領域（Ｐウェル）１９上のゲート電極とゲート絶縁膜との界面側においてＮｉＳｉ２結晶相が、Ｎ型領域（Ｎウェル）１８上のゲート電極全体にＮｉ３Ｓｉ結晶相が形成されるようなＮｉ層の膜厚及びシリサイド化の温度を選択した。このニッケルのシリサイド化の反応温度は、具体的には３３０℃以上４５０℃以下が好ましい。また、ポリシリコン上に堆積されるＮｉ層の膜厚ＴＭは、Ｎ型領域（Ｎウェル）１８上にてＮｉ３Ｓｉ結晶相が形成されるために十分な厚さ（ゲートパターンを構成するポリシリコンの厚さＴＳｉの１．６５倍以上：ＴＭ／ＴＳｉ≧１．６５）が好ましい。
このようにして形成された、ゲート絶縁膜近傍のＮｉＳｉ２結晶相から構成されるＮＭＯＳ用ゲート電極と、Ｎｉ３Ｓｉ結晶相から構成されるＰＭＯＳ用ゲート電極を有するトランジスタのそれぞれのＶｔｈを測定したところ、ＮＭＯＳ用ゲート電極では０．３５Ｖ、ＰＭＯＳ用ゲート電極では−０．３５Ｖと測定された。これらの値は実効仕事関数が、それぞれ４．４ｅＶ（ＮｉＳｉ２結晶相の実効仕事関数）と４．８ｅＶ（Ｎｉ３Ｓｉ結晶相の実効仕事関数）と仮定した場合のＶｔｈと一致した。
ここで、ＮＭＯＳ用ゲート電極とＰＭＯＳ用ゲート電極間でゲート電極形成時に相互拡散が起こっている場合には、その組成から予想されるＶｔｈからのずれが生じる。しかしながら、本発明ではこれらのずれが生じていない。このため、隣接するゲート電極を構成するＮｉＳｉ２結晶相とＮｉ３Ｓｉ結晶相との間で相互拡散が起こっていないことが電気特性上確認された。また、上記のようにして製造した半導体装置に対して４５０℃、１０分のＮ２中アニールを行った後で同じ測定をしたところ、Ｖｔｈに変化は見られなかった。従って、本実施例で形成されたＮｉＳｉ２結晶相とＮｉ３Ｓｉ結晶相が隣接するゲート電極はトランジスタ形成後の４５０℃以下の熱処理に対してゲート電極の構成材料間の相互拡散が起こっていないことが確認された。
なお、Ｐ型領域（Ｐウェル）１９上のＮｉシリサイド結晶相は、ゲート電極に注入される不純物濃度とシリサイド化の反応温度に密接に関係し、同じ反応温度でも不純物の注入量が大きいほど金属の原子組成比の小さな組成になりやすい。また、同じ不純物注入量でもシリサイド化時の反応温度が低いほど金属の原子組成比の小さな組成になりやすい。
例えば、ＮＭＯＳ用ゲート電極全体をＮｉＳｉ結晶相とする場合（図８（ｂ））、ゲート電極へのＢ注入量を５×１０１５ｃｍ−２に低減する、又はゲート電極のシリサイド化温度を４２０℃にする、のどちらかに設定することにより形成することができる。
さらに、ＮＭＯＳ用ゲート電極のうち、ゲート絶縁膜１７に接する側の部分にのみＮｉＳｉ２結晶相を形成し、残りはＮｉ３Ｓｉ結晶相を形成する場合（図８（ｃ））でも所望の実効仕事関数の制御が可能（図６（ｂ）に相当）である。例えば、ゲート電極へのＢ注入量を７×１０１５ｃｍ−２に低減することでこのようなゲート電極の形成が可能である。
また、Ｐ型領域（Ｐウェル）１９上のゲート電極は、ＮｉＳｉ２結晶相よりもＳｉリッチ組成で特定の結晶相を有さないＮｉ−Ｓｉ合金であってもよい。このような領域での実効仕事関数は、図２から明らかなように４．３ｅＶ〜４．４ｅＶであり、ゲート電極の構成材料が結晶相でない場合であっても、実効仕事関数のばらつきは小さいため実用上、問題ない。このような金属の原子組成比の小さなＮｉ−Ｓｉ合金を形成するためには、例えばゲート電極のシリサイド化温度を３３０℃に低下すれば良い。
また、Ｎ型領域（Ｎウェル）１８上のＮｉシリサイド結晶相はシリサイド化の反応温度に関係し、主に３２０℃未満ではＮｉ２Ｓｉ結晶相が形成され、３２０℃以上６５０℃以下ではＮｉ３Ｓｉ結晶相が形成される。Ｎｉ２Ｓｉ結晶相を形成する場合は、例えば、シリサイド化の反応温度を２４０℃以上３２０℃未満とすることで形成できる。また、ゲートパターン上に形成するＮｉ層の膜厚ＴＭは、ゲートパターンを構成するポリシリコンの厚さＴＳｉの１．１倍以上（ＴＭ／ＴＳｉ≧１．１）が好ましい。
また、本実施形態の変形例としてゲートパターンとして設けるポリシリコンのＰ型領域（Ｐウェル）１９上のゲートパターンに注入する不純物元素をＡｓとした場合でも、６０ｎｍのポリシリコンゲートパターンに対して、１×１０１６ｃｍ−２の面密度で注入を行うことによりＢを注入した場合とほぼ同等の効果を得ることができる。
（第二実施形態）
本発明の第二実施形態は第一実施形態の変形例であり、ポリシリコンのＰ型領域（Ｐウェル）１９上のゲートパターン１３に対して、６×１０１５ｃｍ−２の不純物元素Ｆを注入した点が第一実施形態と異なる。
まず、第一実施形態と同様の方法によりゲートパターンを設ける。次に、スパッタリング法により全面に厚さ１２０ｎｍのＮｉ層を堆積した後、このＮｉとポリシリコンとをＮ２雰囲気中で３７０℃で５分間反応させる。この時、Ｐ型領域（Ｐウェル）上にあるポリシリコンゲートパターン１３は、注入されたＦの影響でゲート絶縁膜に接する側にＮｉＳｉ２結晶相を有し、その上部にＮｉＳｉ結晶相を有するＮｉシリサイドが形成される。また、不純物が注入されていないＮ型領域（Ｎウェル）上のゲートパターン１２では、全体がＮｉ３Ｓｉ結晶相を有するＮｉシリサイドが形成される。このように不純物としてＦを用いた場合であっても、Ｂと同様なシリサイド化反応の進行を抑制する機能と、シリサイド化後のＮｉＳｉ２結晶相のＮｉリッチ組成化を抑制する機能を有することが確認された。なお、不純物としてＦを注入した場合には、Ｂを注入した場合よりも不純物濃度が小さくても同等の効果が得られるのは、ＦがＢよりもシリサイド界面に掃き出されにくく（ＦがＢよりも格子点上に束縛される度合いが強く）、少ない注入量で同等のシリサイド中の残留濃度を得られるためであると考えられる。
また、このＮｉＳｉ２結晶相とＮｉ３Ｓｉ結晶相が隣接するゲート電極を有するトランジスタのそれぞれのＶｔｈを測定したところ、ＮＭＯＳ用ゲート電極では０．３５Ｖ、ＰＭＯＳ用ゲート電極では−０．３５Ｖと測定され、実効仕事関数がそれぞれ４．４ｅＶ（ＮｉＳｉ２結晶相の実効仕事関数）と４．８ｅＶ（Ｎｉ３Ｓｉ結晶相の実効仕事関数）と仮定した場合のＶｔｈと一致した。従って、隣接するＮｉＳｉ２結晶相とＮｉ３Ｓｉ結晶相との間で相互拡散が起こっていないことが電気特性上確認された。また、この半導体装置に対して５００℃、１０分のＮ２中アニールを行った後で同じ測定をしたところ、Ｖｔｈに変化は見られなかった。従って、本実施例で形成されたＮｉＳｉ２結晶相とＮｉ３Ｓｉ結晶相が隣接するゲート電極はトランジスタ形成後の５００℃以下の熱処理に対しても不純物の存在によりゲート電極の組成が変わらないことが確認された。また、この熱処理温度は、不純物としてＦを注入した方がＢを注入した場合と比べてやや高いことが確認された。
また、本実施形態の変形例として、ゲートパターンとして設けるポリシリコンのＰ型領域（Ｐウェル）１９上のゲートパターンに注入する不純物元素をＣ、Ｎとした場合であっても、Ｆを注入した場合とほぼ同様な効果が得られることが判明した。ただし、各元素によってシリサイド化後に、ゲート電極のゲート絶縁膜との界面上に残留する不純物濃度が異なる。このため、シリサイド中に残留する不純物濃度を３×１０２０ｃｍ−３以上にするためには予めゲートパターンに注入する不純物量をそれぞれの元素で最適化する必要がある。
（第三実施形態）
本発明の第三実施形態は第一実施形態の変形例であり、ゲートパターンとして設けるポリシリコン上にハードマスク（不純物注入防止用マスク）の酸化膜を形成しない点が第一実施形態と異なる。図９を用いて本実施形態を説明する。また、ゲート絶縁膜形成工程までは第一実施形態と同様の方法により形成する。
この後、ゲート絶縁膜１７上に厚さ６０ｎｍのポリシリコン層を形成する。このポリシリコン層のＮ型領域（Ｎウェル）上の部分１２にレジストマスクを形成し、ポリシリコン層のＰ型領域（Ｐウェル）上にある部分１３にのみ７×１０１５ｃｍ−２の注入面密度でＡｓイオンを注入した。この後、シリコン酸化膜を形成せずに、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いて加工することにより、ゲート絶縁膜上にポリシリコンからなるゲートパターン１４ａおよび１４ｂを形成した。
次に、ゲートパターン１４ａおよび１４ｂをマスクに用いてイオン注入を行い、エクステンション拡散層領域を自己整合的に形成した。エクステンション拡散層領域となる部分への不純物の注入面密度は、Ｐ型領域（Ｐウェル）１９（ＮＭＯＳトランジスタ）で７×１０１４ｃｍ−２のＡｓ、Ｎ型領域（Ｎウェル）１８（ＰＭＯＳトランジスタ）で７×１０１４ｃｍ−２のＢである。更に、シリコン酸化膜を堆積し、その後、エッチバックを行うことによってポリシリコン層の側壁にゲートサイドウォール１５を形成した。この状態で再度、イオン注入を行い活性化アニールを行うことによってソース・ドレイン領域５を形成した（図９（ａ））。なお、ソース・ドレイン領域となる領域への不純物の注入面密度は、Ｐ型領域（Ｐウェル）１９（ＮＭＯＳトランジスタ）で２×１０１５ｃｍ−２のＡｓ、Ｎ型領域（Ｎウェル）１８（ＰＭＯＳトランジスタ）で３×１０１５ｃｍ−２のＢとした。
この時、ゲートパターンを構成するポリシリコン上にはハードマスクが存在しないため、エクステンション拡散層領域及びソース・ドレイン領域形成時にポリシリコン中にも不純物が注入される。従って、Ｐ型領域（Ｐウェル）１９（ＮＭＯＳトランジスタ）上にあるポリシリコンゲートパターン中１４ｂには、ゲートパターン加工前に注入されたＡｓに加えてエクステンション拡散層領域およびソース・ドレイン領域形成時のＡｓが注入されており、合計で９．７×１０１５ｃｍ−２の不純物注入量となっている。一方、Ｎ型領域（Ｎウェル）１８（ＰＭＯＳトランジスタ）にあるポリシリコンゲートパターン中１４ａでは、エクステンション拡散層領域およびソース・ドレイン領域形成時のＢが合計で３．７×１０１５ｃｍ−２の面密度で注入されている。
この後、Ｎｉ膜をスパッタリングにより全面に堆積し、サリサイド技術により、半導体領域及びゲートサイドウォール１５、ＳＴＩ１６をマスクとして、ソース・ドレイン領域上のみにＮｉシリサイド層２２を形成した（図９（ｂ））。このシリサイド層２２はコンタクト抵抗を最も低くすることができるＮｉモノシリサイド（ＮｉＳｉ）とした。なお、シリサイド層としては、Ｎｉシリサイドの代わりにＣｏシリサイドやＴｉシリサイドを用いてもよい。
さらに、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン酸化膜からなる層間絶縁膜２１を形成した。この層間絶縁膜２１およびゲートパターン上のＮｉシリサイドをＣＭＰ技術によって除去平坦化し、ポリシリコンゲートパターン１４ａおよび１４ｂの上部を露出させた（図９（ｃ））。次に、スパッタリング法により全面に厚さ１２０ｎｍのＮｉ層２４を堆積した（図９（ｄ））。
次に、このＮｉとポリシリコンとをＮ２雰囲気中で３７０℃で５分間、反応させる。この時、Ｐ型領域（Ｐウェル）１９（ＮＭＯＳトランジスタ）上にあるポリシリコンゲートパターン１４ｂは、注入されたＡｓの影響でＮｉＳｉ２結晶相を有するＮｉシリサイドが形成された。これは、Ａｓを注入することにより得られるシリサイド化反応の進行を抑制する機能と、シリサイド化後のゲート電極内部にも一定濃度以上のＡｓが残留することによるＮｉＳｉ２結晶相のＮｉリッチ組成化を抑制する機能によるものである。なお、シリサイド中に含まれるＡｓの濃度は最低部分で４．０×１０２０ｃｍ−３であった。
一方、Ｂが注入されているＮ型領域（Ｎウェル）１８（ＰＭＯＳ領域）上にあるポリシリコンゲートパターン１４ａには、全体がＮｉ３Ｓｉ結晶相を有するＮｉシリサイドが形成された（図９（ｅ））。これは注入されたＢの面密度が小さく（最大濃度で５．７×１０１９ｃｍ−３）、シリサイド化後のシリサイドゲート電極中にＢが１×１０２０ｃｍ−３以上の濃度では残留しなかったため、実質上、シリサイド化反応を遅らせる効果がなかったためである。また、この際、拡散種となるＮｉの８の方向の拡散が防止され、素子分離領域上にシリサイド領域（Ａ）と（Ｂ）間の界面７が形成される。
このようにして形成されたＮｉＳｉ２結晶相とＮｉ３Ｓｉ結晶相が隣接するゲート電極を有するトランジスタのそれぞれのＶｔｈを測定したところ、ＮＭＯＳ領域では０．３５Ｖ、ＰＭＯＳ領域では−０．３５Ｖと測定され、実効仕事関数がそれぞれ４．４ｅＶ（ＮｉＳｉ２結晶相の実効仕事関数）と４．８ｅＶ（Ｎｉ３Ｓｉ結晶相の実効仕事関数）と仮定した場合のＶｔｈと一致した。従って、隣接するＮｉＳｉ２結晶相とＮｉ３Ｓｉ結晶相との間で相互拡散が起こっていないことが電気特性上、確認された。また、このトランジスタに対し４５０℃、１０分のＮ２中アニールを行った後で同じ測定をしたところ、Ｖｔｈに変化は見られなかった。従って、本実施例で形成されたＮｉＳｉ２結晶相とＮｉ３Ｓｉ結晶相が隣接するゲート電極はトランジスタ形成後の４５０℃以下の熱処理に対する耐熱性が存在することが確認された。
このように、原子組成比を大きくするゲートパターン中に不純物が注入されていてもその注入量が少なければ、シリサイド化反応を抑制する効果が小さく、またシリサイド化後のシリサイド中、残留不純物濃度も３×１０２０ｃｍ−３を下回るように設定できるため、金属の原子組成比の大きなゲート電極を形成することができる。

Claims (14)

  1. 半導体基板内に素子分離領域によって素子分離されるように設けられたＮ型領域及びＰ型領域と、
    前記Ｎ型領域上から素子分離領域上を経由して前記Ｐ型領域上まで延在して設けられたライン状電極と、
    前記Ｎ型領域上の前記ライン状電極で構成される第１ゲート電極と、前記第１ゲート電極と前記半導体基板間に設けられたゲート絶縁膜と、を有するＰＭＯＳトランジスタと、
    前記Ｐ型領域上の前記ライン状電極で構成される第２ゲート電極と、前記第２ゲート電極と前記半導体基板間に設けられたゲート絶縁膜と、を有するＮＭＯＳトランジスタと、
    を有し、
    前記ゲート絶縁膜は、少なくとも前記第１ゲート電極及び第２ゲート電極に接するように設けられたＨｆを含む高誘電率絶縁膜を有し、
    前記ライン状電極は、前記第１ゲート電極を有するシリサイド領域（Ａ）と、前記第２ゲート電極を有するシリサイド領域（Ｂ）とからなり、
    前記シリサイド領域（Ａ）とシリサイド領域（Ｂ）のうち、一方のシリサイド領域はシリサイド化反応において拡散種となる金属Ｍのシリサイド（ａ）を含み、
    他方のシリサイド領域は前記ゲート絶縁膜に接するようにシリサイド層（Ｃ）を有し、前記シリサイド層（Ｃ）は前記シリサイド（ａ）より前記金属Ｍの原子組成比が小さな金属Ｍのシリサイド（ｂ）と、前記シリサイド（ｂ）中の金属Ｍの拡散を実質的に防止する不純物とを含むことを特徴とする半導体装置。
  2. 前記金属ＭがＮｉであり、
    前記シリサイド領域（Ａ）が前記一方のシリサイド領域であり、前記シリサイド（ａ）としてＮｉの原子組成比が６０％以上のＮｉシリサイドを含み、
    前記シリサイド領域（Ｂ）が前記他方のシリサイド領域であり、前記シリサイド層（Ｃ）中に、前記シリサイド（ｂ）としてＮｉの原子組成比が６０％未満のＮｉシリサイドを含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記シリサイド（ａ）であるＮｉシリサイドが、Ｎｉ３Ｓｉ結晶相又はＮｉ２Ｓｉ結晶相であることを特徴とする請求項２に記載の半導体装置。
  4. 前記シリサイド（ｂ）であるＮｉシリサイドが、ＮｉＳｉ結晶相又はＮｉＳｉ２結晶相であることを特徴とする請求項２又は３に記載の半導体装置。
  5. 前記シリサイド層（Ｃ）が、前記不純物としてＢ，Ａｓ，Ｃ，Ｆ及びＮからなる群から選択された少なくとも一種の元素（Ｄ）を含み、
    前記シリサイド層（Ｃ）中における全ての前記元素（Ｄ）の濃度が１×１０２０ｃｍ−３以上であることを特徴とする請求項２〜４の何れか１項に記載の半導体装置。
  6. 前記シリサイド層（Ｃ）が、前記不純物としてＢ，Ａｓ，Ｃ，Ｆ及びＮからなる群から選択された少なくとも一種の元素（Ｄ）を含み、
    前記シリサイド層（Ｃ）中における全ての前記元素（Ｄ）の濃度が３×１０２０ｃｍ−３以上であることを特徴とする請求項２〜４の何れか１項に記載の半導体装置。
  7. 前記ゲート絶縁膜が多層からなり、
    前記Ｈｆを含む高誘電率絶縁膜の下部に更に、シリコン酸化物層及びシリコン酸窒化物層のうち少なくとも一方の層を有することを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
  8. 前記Ｈｆを含む高誘電率絶縁膜が、ＨｆＳｉＯＮ層であることを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
  9. 前記ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが、ＣＭＯＳトランジスタを構成することを特徴とする請求項１〜８の何れか１項に記載の半導体装置。
  10. 素子分離領域によって素子分離されたＮ型領域及びＰ型領域を有する半導体基板を準備する工程と、
    前記半導体基板上に、少なくとも最上面にＨｆを含む高誘電率絶縁膜を有するゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にシリコン層を形成する工程と、
    前記Ｐ型領域及びＮ型領域上のシリコン層のうち何れか一方のシリコン層にのみ不純物を注入する不純物注入工程と、
    前記シリコン層に加工処理を行って、前記Ｎ型領域上から素子分離領域上を経由して前記Ｐ型領域上まで延在するシリコン領域からなるゲートパターンを形成する工程と、
    前記ゲートパターンの側壁にゲートサイドウォールを形成する工程と、
    前記ゲートパターン及びゲートサイドウォールをマスクに用いて、前記半導体基板内に不純物を注入する工程と、
    熱処理を行うことにより、前記シリコン領域及び前記半導体基板内の不純物を活性化する工程と、
    前記ゲートパターン上に層間絶縁膜を設ける工程と、
    前記層間絶縁膜を除去することにより前記ゲートパターンを露出させる工程と、
    前記露出させたゲートパターン上にシリサイドを形成可能な金属Ｍの層を堆積させる工程と、
    熱処理を行うことにより前記金属Ｍと前記ゲートパターンを構成するシリコンとを反応させて、前記Ｎ型領域上及びＰ型領域上のシリコン領域からなるゲートパターンのうち、前記不純物注入工程において前記不純物を注入した部分を前記他方のシリサイド領域とし、前記不純物を注入していない部分を前記一方のシリサイド領域とするライン状電極の形成工程と、
    前記ライン状電極の形成工程において、前記シリコンと反応しなかった金属Ｍの層を除去する工程と、
    を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  11. 素子分離領域によって素子分離されたＮ型領域及びＰ型領域を有する半導体基板を準備する工程と、
    前記半導体基板上に、少なくとも最上面にＨｆを含む高誘電率絶縁膜を有するゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にシリコン層を形成する工程と、
    前記Ｐ型領域及びＮ型領域上のシリコン層のうち何れか一方のシリコン層にのみ不純物を注入する不純物注入工程と、
    前記シリコン層上に不純物注入防止層を形成する工程と、
    前記シリコン層及び不純物注入防止層に加工処理を行って、前記Ｎ型領域上から素子分離領域上を経由して前記Ｐ型領域上まで延在するシリコン領域からなるゲートパターン及び前記ゲートパターン上に不純物注入防止用マスクを形成する工程と、
    前記ゲートパターンの側壁にゲートサイドウォールを形成する工程と、
    前記ゲートパターン及び不純物注入防止用マスクをマスクに用いて、前記半導体基板内に不純物を注入する工程と、
    熱処理を行うことにより、前記シリコン領域及び前記半導体基板内の不純物を活性化する工程と、
    前記不純物注入防止用マスク上に層間絶縁膜を設ける工程と、
    前記層間絶縁膜及び不純物注入防止用マスクを除去することにより前記ゲートパターンを露出させる工程と、
    前記露出させたゲートパターン上にシリサイドを形成可能な金属Ｍの層を堆積させる工程と、
    熱処理を行うことにより前記金属Ｍと前記ゲートパターンを構成するシリコンとを反応させて、前記Ｎ型領域上及びＰ型領域上のシリコン領域からなるゲートパターンのうち、前記不純物注入工程において前記不純物を注入した部分を前記他方のシリサイド領域とし、前記不純物を注入していない部分を前記一方のシリサイド領域とするライン状電極の形成工程と、
    前記ライン状電極の形成工程において、前記シリコンと反応しなかった金属Ｍの層を除去する工程と、
    を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  12. 前記金属ＭがＮｉであり、
    前記金属Ｍの層を堆積させる工程において、堆積させる前記金属Ｍの層の膜厚ＴＭと前記シリコン領域の膜厚ＴＳｉとの比ＴＭ／ＴＳｉを１．６５以上とし、
    前記ライン状電極の形成工程において、前記熱処理を３３０℃以上４５０℃以下の温度で行い、前記一方のシリサイド領域に含まれるシリサイド（ａ）をＮｉ３Ｓｉ結晶相とすることを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
  13. 前記金属ＭがＮｉであり、
    前記金属Ｍの層を堆積させる工程において、堆積させる前記金属Ｍの層の膜厚ＴＭと前記シリコン領域の膜厚ＴＳｉとの比ＴＭ／ＴＳｉを１．１以上とし、
    前記ライン状電極の形成工程において、前記熱処理を２４０℃以上３２０℃未満の温度で行い、前記一方のシリサイド領域に含まれるシリサイド（ａ）をＮｉ２Ｓｉ結晶相とすることを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
  14. 前記金属ＭがＮｉであり、
    前記ライン状電極の形成工程において、前記他方のシリサイド領域に含まれるシリサイド（ｂ）をＮｉＳｉ２結晶相又はＮｉＳｉ結晶相とすることを特徴とする請求項１０〜１３の何れか１項に記載の半導体装置の製造方法。
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