JP2006302953A - 半導体集積回路装置の製造方法 - Google Patents
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Abstract
【課題】
回路機能モジュール内のMOSトランジスタのチャネル長ばらつきを小さくすること。
【解決手段】
コア領域10において基板バイアス制御する複数のCMOS回路モジュール領域CCM11〜CCM22が形成され、かつ、基板上にゲート絶縁膜が形成され当該ゲート絶縁膜上にゲート電極材料膜が形成され当該ゲート電極材料膜上にフォトレジスト膜が膜付けされた半導体集積回路装置1を有するウェハ基板をステップ・アンド・スキャン式投影露光装置により露光する際に、前記CMOS回路モジュール領域CCM11〜CCM22の長手方向と同じ方向にスキャンする。
【選択図】
図1
回路機能モジュール内のMOSトランジスタのチャネル長ばらつきを小さくすること。
【解決手段】
コア領域10において基板バイアス制御する複数のCMOS回路モジュール領域CCM11〜CCM22が形成され、かつ、基板上にゲート絶縁膜が形成され当該ゲート絶縁膜上にゲート電極材料膜が形成され当該ゲート電極材料膜上にフォトレジスト膜が膜付けされた半導体集積回路装置1を有するウェハ基板をステップ・アンド・スキャン式投影露光装置により露光する際に、前記CMOS回路モジュール領域CCM11〜CCM22の長手方向と同じ方向にスキャンする。
【選択図】
図1
Description
本発明は、半導体集積回路装置の製造方法に関し、特に、コア領域を複数のCMOS回路モジュール領域に分割し、各CMOS回路モジュール領域の基板バイアスを制御するようにした半導体集積回路装置の製造方法に関する。
近年、半導体集積回路装置におけるMOSトランジスタの微細化とチップ面積の大規模化に伴い、チップ内のMOSトランジスタの特性ばらつきにより生じる遅延ばらつきが増大し、タイミング制約条件を厳しくする一因となっている。この遅延ばらつきを低減するために、半導体集積回路装置のコア領域を複数のCMOS回路モジュール領域に分割し、CMOS回路モジュール領域ごとにMOSトランジスタの基板バイアスを制御して、各CMOS回路モジュール領域間およびチップ間のMOSトランジスタの特性のばらつきを軽減する技術が開発されている。
また、各CMOS回路モジュール領域内のMOSトランジスタのチャネル長ばらつきが大きいと、基板バイアス効果のチャネル長依存性により生じるCMOS回路モジュール領域内の特性のばらつきが増大するという問題がある。そのため、各CMOS回路モジュール領域内のMOSトランジスタのチャネル長ばらつきを低減するための技術が望まれている。
ここで、コア領域を複数のCMOS回路モジュール領域に分割し、CMOS回路モジュール領域ごとにMOSトランジスタの基板バイアスを制御するようにした従来の半導体集積回路装置について図面を用いて説明する。図6は、従来の半導体集積回路装置の構成の一例を模式的に示した平面図である。図7は、従来の半導体集積回路装置におけるCMOS回路モジュール領域の構成の一例を模式的に示したブロック図である。
半導体集積回路装置1は、コア領域10と、入出力領域11と、を有する(図6参照)。コア領域10は、複数のCMOS回路モジュール領域CCM11〜CCM22を有する領域である。入出力領域11は、データを入出力するための領域である。
各CMOS回路モジュール領域CCM11〜CCM22は、平面の法線方向(図面に対する垂直方向;Z軸方向)から見て、X軸方向を長手方向とし、かつ、Y軸方向を短手方向とした矩形状をなし、図6ではコア領域10において6行2列に整列している。各CMOS回路モジュール領域CCM11〜CCM22は、その領域内にてNウェル又はPウェル(図示せず)が形成されており、境界部分にてフィールド酸化膜(図示せず)で電気的に分離されている。各CMOS回路モジュール領域CCM11〜CCM22の長手方向(X軸方向)は、スキャン方向(ステップ・アンド・スキャン式投影露光装置によるスキャン方向;Y軸方向)と直交する。
CMOS回路モジュール領域CCM11には、回路機能モジュールCFM11と、性能測定回路PMC11と、記憶テーブル回路MTC11と、クロック周波数制御回路CFC11と、電源電圧制御回路SVC11と、基板バイアス制御回路BBC11と、が形成される(図7参照)。CMOS回路モジュール領域CCM12〜CCM22についても、CMOS回路モジュール領域CCM11と同様に形成される。
回路機能モジュールCFM11は、クロック信号clk11、電源電圧vdd11、PMOSトランジスタ用基板バイアスvbp11、NMOSトランジスタ用基板バイアスvbn11、および、測定命令信号mescmd11が入力され、測定結果信号mesres11を出力する。性能測定回路PMC11は、測定命令信号mescmd11、mescmd12を出力し、測定結果信号mesres11が入力され、測定結果信号mesres11に対応する結果を性能データ信号pfdat11として出力する。記憶テーブル回路MTC11は、測定命令信号mescmd12および性能データ信号pfdat11が入力され、動作制御信号opcnt11、opcnt12、opcnt13を出力する。クロック周波数制御回路CFC11は、動作制御信号opcnt11を入力し、クロック信号clk11を出力する。電源電圧制御回路SVC11は、動作制御信号opcnt12が入力され、電源電圧vdd11を出力する。基板バイアス制御回路BBC11は、動作制御信号opcnt13が入力され、PMOSトランジスタ用基板バイアスvbp11およびNMOSトランジスタ用基板バイアスvbn11を出力する。
なお、回路機能モジュールCFM11のデータ処理速度(または動作速度)、あるいは消費電力といった性能は、回路機能モジュールCFM11に供給するクロック信号clk11の周波数、電源電圧vdd11の電圧、および基板バイアスvbp11、vbn11の電圧によって変化する。また、回路機能モジュールCFM11の動作速度/消費電力の比を最大とし、かつ、クロック信号clk11、電源電圧vdd11、基板バイアスvbp11、vbn11の最適制御を実現するために、クロック周波数制御回路CFC11、電源電圧制御回路SVC11、基板バイアス制御回路BBC11が生成できるクロック信号clk11の周波数、電源電圧vdd11の電圧、基板バイアスvbp11およびvbn11の電圧の全ての組合せにおいて性能測定を行い、最適条件を決定する。
また、上記半導体集積回路装置の製造プロセスについて、従来、ステップ・アンド・スキャン式投影露光装置を用いてゲートポリ露光(ゲート形成用のマスクパターンをウェハ基板上に露光)する際、特に、そのスキャン方向は意識せず、例えば、図6のY軸方向にスキャンしていた。
しかしながら、回路機能モジュールCFM11〜CFM22の基板バイアスを制御すると、回路機能モジュールCFM11〜CFM22内のMOSトランジスタのチャネル長ばらつきに起因して、MOSトランジスタの基板バイアス効果にばらつきが生じ、MOSトランジスタの特性ばらつきが増大し、回路機能モジュールCFM11〜CFM22の回路性能(動作速度)が劣化してしまう。その理由は、MOSトランジスタの基板バイアス効果にチャネル長依存性があるからである。
また、この回路性能(動作速度)の劣化は、回路機能モジュールCFM11〜CFM22内のMOSトランジスタのチャネル長ばらつきが大きいほど顕著になる。そのため、回路機能モジュールCFM11〜CFM22の設計において、このばらつきの増分に相当するタイミングマージンを考慮する必要がある。
本発明の主な課題は、回路機能モジュール内のMOSトランジスタのチャネル長ばらつきを小さくすることである。
上記課題を解決するにあたって、従来の半導体集積回路装置において、回路機能モジュールCFM11〜CFM22(図7参照)内のMOSトランジスタのチャネル長ばらつきの大きさが、回路機能モジュールCFM11〜CFM22の形状と、ステップ・アンド・スキャン式投影露光装置によるゲートポリ露光(ゲート形成用のマスクパターンを基板上に露光)する際のスキャン方向に依存することが、発明者によって見出された。以下、図面を参照して、その相関関係を説明する。図4は、ステップ・アンド・スキャン式投影露光装置の構成を示した模式図である。図5は、ステップ・アンド・スキャン式投影露光装置における照明光のスキャン方法を示した模式図である。図8は、ステップ・アンド・スキャン式投影露光装置で露光した半導体集積回路装置におけるMOSトランジスタのIon特性の例を示す等高線図であり、(A)はNチャネル型MOSトランジスタ、(B)はPチャネル型MOSトランジスタに関するものである。
ステップ・アンド・スキャン式投影露光装置2は、マスクパターンの一部を投影光学系によりウェハ基板上に投影し、投影露光系に対し相対的にマスクとウェハを同期操作することによりマスクパターン全体を露光する装置であり、ウェハステージをステップ動作させる機構を有し、マスクパターンを繰り返し基板上に露光できるようにした露光装置である(図4参照)。ステップ・アンド・スキャン式投影露光装置2は、照明光学系20において、水銀灯(図示せず)からi線を平行光に変換してから出射し、この光をスリット21を介してフォトマスク・ステージ23上のフォトマスク22に通過させ、該フォトマスク22のパターンを投影光学系24を介してウェハステージ28上のウェハ基板25に縮小投影する。なお、ウェハ基板25は、図6のように、半導体集積回路装置1のコア領域10において基板バイアス制御する複数のCMOS回路モジュール領域CCM11〜CCM22が形成されており、基板上にゲート絶縁膜(図示せず)が形成され当該ゲート絶縁膜上にゲート電極材料膜(図示せず)が形成され当該ゲート電極材料膜上にフォトレジスト膜(図示せず)が膜付けされたものである。
ステップ・アンド・スキャン式投影露光装置2において、照明光学系20、スリット21、投影光学系24が固定されているのに対し、フォトマスク・ステージ23およびウェハステージ28が図4においてはスキャン方向であるY軸方向に同期して移動可能となっている。
フォトマスク22は、ゲート形成用のフォトマスクであり、ゲートパターンの長手方向がX軸方向と平行になるように開口している。スリット21の開口部21aは、X軸方向(紙面に垂直方向)にはフォトマスク22のX軸方向の寸法より多少大きい幅(図示せず)にて開口しているのに対し、Y軸方向にはフォトマスク22のY軸方向の寸法よりも狭い幅w(図5参照)にて開口している(図4参照)。このため、フォトマスク・ステージ23を駆動してフォトマスク22を図4のY軸プラス(+)方向へ移動させると、スリット21を通過した幅wの照明光L(図5参照)は、フォトマスク22上を図4のY軸マイナス(−)方向へスキャンすることとなる。
ウェハステージ28は、ウェハ基板25をXY面内で移動させるためのXYステージ27と、Z軸方向へ移動させるためのZステージ26と、から構成され、両ステージ26、27の動作の組合せにより、該ウェハ基板25を指定された位置へ3次元的に移動させることを可能としている(図4参照)。
スリット21を通過した幅wの照明光Lは、フォトマスク22と投影光学系24を通過してウェハ基板25上に露光されるが、幅wはフォトマスク22のX軸方向の寸法より通常は狭いため、ウェハ基板25上に露光された像は、スキャン方向(Y軸方向)よりもスキャンと垂直な方向(X軸方向)において、投影光学系24のレンズの収差の影響を受けやすい。このレンズの収差の影響により、MOSトランジスタのチャネル長ばらつきは、スキャン方向と平行(Y軸方向)な成分よりも、スキャン方向と垂直(X軸方向)な成分の方が大きくなる。
図8を参照すると、(A)Nチャネル型MOSトランジスタ及び(B)Pチャネル型MOSトランジスタのどちらもチャネル長ばらつきが、スキャン方向と平行(Y軸方向)な成分よりも、スキャン方向と垂直(X軸方向)な成分の方が大きくなることに起因して、Ion特性ばらつきもスキャン方向と平行(Y軸方向)な成分よりも、スキャン方向と垂直(X軸方向)な成分の方が大きくなっていることが確認できる。
このため、図6に示した従来の半導体集積回路装置1において、CMOS回路モジュール領域CCM11〜CCM22がX軸方向に横長なため、その構成要素である回路機能モジュールCFM11〜CFM22(図7参照)に係るゲートパターンもX軸方向に横長となるのに対し、ゲートポリ露光(ゲート形成用のマスクパターンを基板上に露光)する際に図6のY軸方向にスキャンすると、回路機能モジュールCFM11〜CFM22内のMOSトランジスタのチャネル長ばらつきが、CFM11〜CFM22をY軸方向に縦長に形成した場合に比較して大きくなり、回路性能(動作速度)が劣化してしまう。以下、上記課題を解決するための手段を示す。
本発明の第1の視点においては、半導体集積回路装置の製造方法において、コア領域において基板バイアス制御する複数のCMOS回路モジュール領域が形成され、かつ、基板上にゲート絶縁膜が形成され当該ゲート絶縁膜上にゲート電極材料膜が形成され当該ゲート電極材料膜上にフォトレジスト膜が膜付けされた半導体集積回路装置を有するウェハ基板をステップ・アンド・スキャン式投影露光装置により露光する際に、前記コア領域における前記CMOS回路モジュール領域の長手方向と同じ方向にスキャンすることを特徴とする。
本発明の前記半導体集積回路装置の製造方法において、前記ステップ・アンド・スキャン式投影露光装置による露光の際に用いるフォトマスクは前記コア領域における前記CMOS回路モジュール領域の回路機能モジュールに係るゲートパターンが形成され、当該ゲートパターンの長手方向は前記ステップ・アンド・スキャン式投影露光装置のスキャン方向と同じ方向に配されることが好ましい。
本発明の第2の視点においては、半導体集積回路装置の製造方法において、入出力領域において基板バイアス制御する複数のCMOS回路モジュール領域が形成され、かつ、基板上にゲート絶縁膜が形成され当該ゲート絶縁膜上にゲート電極材料膜が形成され当該ゲート電極材料膜上にフォトレジスト膜が膜付けされた半導体集積回路装置を有するウェハ基板をステップ・アンド・スキャン式投影露光装置により露光する際に、前記入出力領域において隣り合う前記CMOS回路モジュール領域間の境界線方向と同じ方向にスキャンすることを特徴とする。
本発明の前記半導体集積回路装置の製造方法において、前記ステップ・アンド・スキャン式投影露光装置による露光の際に用いるフォトマスクは前記入出力領域における前記CMOS回路モジュール領域の回路機能モジュールに係るゲートパターンが形成され、当該ゲートパターンの長手方向は前記ステップ・アンド・スキャン式投影露光装置のスキャン方向と同じ方向に配されることが好ましい。
本発明(請求項1−4)によれば、MOSトランジスタのチャネル長ばらつきに関し、スキャン方向と平行な方向のばらつき成分が、垂直な方向のばらつき成分に比較して小さくなるので、回路機能モジュール内のMOSトランジスタの特性ばらつきが小さくなることにより、回路機能モジュールの回路性能(動作速度)が向上する。
(実施形態1)
本発明の実施形態1に係る半導体集積回路装置の製造方法について図面を用いて説明する。図1は、本発明の実施形態1に係る半導体集積回路装置の製造方法により製造した半導体集積回路装置の構成を模式的に示した平面図である。
本発明の実施形態1に係る半導体集積回路装置の製造方法について図面を用いて説明する。図1は、本発明の実施形態1に係る半導体集積回路装置の製造方法により製造した半導体集積回路装置の構成を模式的に示した平面図である。
実施形態1に係る半導体集積回路装置の製造方法により製造した半導体集積回路装置1は、コア領域10と、入出力領域11と、を有する(図1参照)。コア領域10は、複数のCMOS回路モジュール領域CCM11〜CCM22を有する領域である。入出力領域11は、データを入出力するための領域である。
各CMOS回路モジュール領域CCM11〜CCM22は、平面の法線方向(図面に対する垂直方向;Z軸方向)から見て、Y軸方向を長手方向とし、かつ、X軸方向を短手方向とした矩形状をなし、図1ではコア領域10において2行6列に整列している。各CMOS回路モジュール領域CCM11〜CCM22は、その領域内にてNウェル又はPウェル(図示せず)が形成されており、境界部分にてフィールド酸化膜(図示せず)で電気的に分離されている。各CMOS回路モジュール領域CCM11〜CCM22の長手方向(Y軸方向)は、スキャン方向(ステップ・アンド・スキャン式投影露光装置2によるスキャン方向;Y軸方向)と平行である。各CMOS回路モジュール領域CCM11〜CCM22上に形成される回路機能モジュールCFM11〜CFM22に係るゲートパターンの長手方向は、ステップ・アンド・スキャン式投影露光装置2のスキャン方向と同じ方向である。その他の点については、図6、7に示す従来の半導体集積回路装置の構成と同様であるので、上記[背景技術]の欄の説明を参照されたい。
実施形態1に係る半導体集積回路装置の製造方法では、ステップ・アンド・スキャン式投影露光装置2を用いて、ウェハ基板25を露光することにより、ゲートパターン形成用のフォトレジスト(図示せず)を形成する(図4参照)。ステップ・アンド・スキャン式投影露光装置2の構成、動作については、上記[課題を解決するための手段]の欄の説明、図4、図5を参照されたい。
ここで、ウェハ基板25は、コア領域10において基板バイアス制御する複数のCMOS回路モジュール領域CCM11〜CCM22が形成され、基板上にゲート絶縁膜(図示せず)が形成され当該ゲート絶縁膜上にゲート電極材料膜(図示せず)が形成され当該ゲート電極材料膜上にフォトレジスト膜(図示せず)が膜付けされている。ウェハ基板25は、CMOS回路モジュール領域CCM11〜CCM22の長手方向と、ステップ・アンド・スキャン式投影露光装置2のスキャン方向と、が同じ方向になるように、ウェハステージ28上に設置される。
また、フォトマスク22は回路機能モジュール(図7のCFM11〜CFM22)に係るゲートパターン(図示せず)を有し、当該ゲートパターンの長手方向はステップ・アンド・スキャン式投影露光装置のスキャン方向と同じ方向に配される。
ステップ・アンド・スキャン式投影露光装置2により、ウェハ基板25を露光する際に、フォトマスク22をマスクとして、CMOS回路モジュール領域(図1のCCM11〜CCM22)の長手方向(Y軸方向)にスキャンする。この後、現像を行い、フォトレジスト(図示せず)を硬化させる。この後、硬化したフォトレジストをマスクとして、露出するゲート電極材料膜(及びゲート絶縁膜)を選択的にエッチング除去することによりゲートを形成し、フォトレジストを除去し、その後、通常のプロセスにより半導体集積回路を製造することになる。
実施形態1によれば、形成するMOSトランジスタのチャネル長ばらつきに関し、X軸方向に比較してY軸方向(スキャン方向)のばらつき成分が小さくなるため、従来例と比較して個々のCMOS回路モジュール領域CCM11〜CCM22内のMOSトランジスタの特性ばらつきは小さくなり、CMOS回路モジュール領域CCM11〜CCM22の構成要素である回路機能モジュールCFM11〜CFM22の回路性能(動作速度)が向上する。
(実施形態2)
次に、本発明の実施形態2に係る半導体集積回路の製造方法について図面を用いて説明する。図2は、本発明の実施形態2に係る半導体集積回路装置の製造方法により製造した半導体集積回路装置の構成を模式的に示した平面図である。図3は、本発明の実施形態2に係る半導体集積回路装置の製造方法により製造した半導体集積回路装置におけるCMOS回路モジュール領域の構成の一例を模式的に示したブロック図である。
次に、本発明の実施形態2に係る半導体集積回路の製造方法について図面を用いて説明する。図2は、本発明の実施形態2に係る半導体集積回路装置の製造方法により製造した半導体集積回路装置の構成を模式的に示した平面図である。図3は、本発明の実施形態2に係る半導体集積回路装置の製造方法により製造した半導体集積回路装置におけるCMOS回路モジュール領域の構成の一例を模式的に示したブロック図である。
実施形態2に係る半導体集積回路装置の製造方法により製造した半導体集積回路装置1の入出力領域11は、複数のCMOS回路モジュール領域CCMIO11〜CCMIO24を有する領域である(図2参照)。CMOS回路モジュール領域CCMIO11〜16、CCMIO19〜24は、平面の法線方向(図面に対する垂直方向;Z軸方向)から見て、コア領域11のY軸方向の両端部に配された入出力領域11にてY軸方向に複数に分割されており、図2では1行6列に整列している。CMOS回路モジュール領域CCMIO17、18は、コア領域10のX軸方向の両端部に配されている。各CMOS回路モジュール領域CCMIO11〜CCM24は、その領域内にてNウェル又はPウェル(図示せず)が形成されており、境界部分にてフィールド酸化膜(図示せず)で電気的に分離されている。隣り合うCMOS回路モジュール領域CCMIO11〜16、CCMIO19〜24間の境界線方向(Y軸方向)は、スキャン方向(ステップ・アンド・スキャン式投影露光装置によるスキャン方向;Y軸方向)と平行である。コア領域10については、実施形態1のコア領域(図1の10)と同様である。その他の点については、図6、7に示す従来の半導体集積回路装置の構成と同様であるので、上記[背景技術]の欄の説明を参照されたい。
CMOS回路モジュール領域CCMIO11には、回路機能モジュールCFMIO11と、性能測定回路PMC11と、記憶テーブル回路MTC11と、基板バイアス制御回路BBC11と、が形成される(図3参照)。CMOS回路モジュール領域CCMIO12〜CCMIO24についても、CMOS回路モジュール領域CCMIO11と同様に形成される。
回路機能モジュールCFMIO11は、1又は複数のI/OバッファBUF1〜BUFnで構成され、PMOSトランジスタ用基板バイアスvbp11、NMOSトランジスタ用基板バイアスvbn11、測定命令信号mescmd11が入力され、測定結果信号mesres11を出力する。性能測定回路PMC11は、測定命令信号mescmd11、mescmd12を出力し、測定結果信号mesres11が入力され、その結果を性能データ信号pfdat11として出力する。記憶テーブル回路MTC11は、測定命令信号mescmd12および性能データ信号pfdat11が入力され、動作制御信号opcnt13を出力する。基板バイアス制御回路BBC11は、動作制御信号opcnt13が入力され、PMOSトランジスタ用基板バイアスvbp11およびNMOSトランジスタ用基板バイアスvbn11を出力する。
回路機能モジュールCFMIO11の動作速度、あるいは消費電力といった性能は、回路機能モジュールCFMIO11に供給する基板バイアスvbp11、vbn11の電圧によって変化する。この回路機能モジュールCFMIO11の動作速度/消費電力の比を最大とする、基板バイアスvbp11、vbn11の最適制御を実現するために、基板バイアス制御回路BBC11が生成できる基板バイアスvbp11およびvbn11の電圧の全ての組合せにおいて性能測定を実施し、最適条件を決定する。
実施形態2に係る半導体集積回路装置の製造方法では、ステップ・アンド・スキャン式投影露光装置2を用いて、ウェハ基板25を露光することにより、ゲートパターン形成用のフォトレジスト(図示せず)を形成する(図4参照)。ステップ・アンド・スキャン式投影露光装置2の構成については、上記[課題を解決するための手段]の欄の説明を参照されたい。
ここで、ウェハ基板25は、入出力領域11において基板バイアス制御する複数のCMOS回路モジュール領域CCMIO11〜CCMIO24が形成され、基板上にゲート絶縁膜(図示せず)が形成され当該ゲート絶縁膜上にゲート電極材料膜(図示せず)が形成され当該ゲート電極材料膜上にフォトレジスト膜(図示せず)が膜付けされている。ウェハ基板25は、CMOS回路モジュール領域CCMIO11〜16、CCMIO19〜24間の境界線と、ステップ・アンド・スキャン式投影露光装置2のスキャン方向と、が同じ方向になるように、ウェハステージ28上に設置される。
また、フォトマスク22は回路機能モジュール(図3のCFMIO11〜CFMIO24)に係るゲートパターン(図示せず)を有し、当該ゲートパターンの長手方向はステップ・アンド・スキャン式投影露光装置のスキャン方向と同じ方向に配される。
ステップ・アンド・スキャン式投影露光装置2により、ウェハ基板25を露光する際に、フォトマスク22をマスクとして、CMOS回路モジュール領域CCMIO11〜16、CCMIO19〜24間の境界線方向(Y軸方向)にスキャンする。この後、現像を行い、フォトレジスト(図示せず)を硬化させる。この後、硬化したフォトレジストをマスクとして、露出するゲート電極材料膜(及びゲート絶縁膜)を選択的にエッチング除去することによりゲートを形成し、フォトレジストを除去し、その後、通常のプロセスにより半導体集積回路を製造することになる。
実施形態2によれば、形成されるMOSトランジスタのチャネル長ばらつきに関し、X軸方向に比較してY軸方向のばらつき成分が小さくなるため、個々のCMOS回路モジュール領域CCMIO11〜CCMIO24内のMOSトランジスタの特性ばらつきは小さくなり、CMOS回路モジュール領域CCMIO11〜CCMIO24の構成要素である回路機能モジュールCFMIO11〜CFMIO24の回路性能(動作速度)が向上する。また、複数の回路機能モジュールCFMIO11〜CFMIO24において基板バイアス制御のみを実施することにより、チップ面内のI/Oバッファの遅延ばらつきを低減することが可能となる。
1 半導体集積回路装置
2 ステップ・アンド・スキャン式投影露光装置
10 コア領域
11 入出力領域
20 照明光学系
21 スリット
21a スリットの開口部
22 フォトマスク
23 フォトマスク・ステージ
24 投影光学系
25 ウェハ基板
26 Zステージ
27 XYステージ
28 ウェハステージ
29 フォトマスク制御系
30 Z制御系
31 XY制御系
32 コンピュータ
CCM11〜CCM22 CMOS回路モジュール領域
CCMIO11〜CCMIO24 CMOS回路モジュール領域
CFM11〜CFM22 回路機能モジュール
CFMIO11〜CFMIO24 回路機能モジュール
PMC11〜PMC24 性能測定回路
MTC11〜MTC24 記憶テーブル回路
CFC11〜CFC22 クロック周波数制御回路
SVC11〜SVC22 電源電圧制御回路
BBC11〜BBC24 基板バイアス制御回路
BUF1〜BUFn I/Oバッファ
clk11 クロック信号
vdd11 電源電圧
vbp11 PMOSトランジスタ用基板バイアス
vbn11 NMOSトランジスタ用基板バイアス
mescmd11、mescmd12 測定命令信号
mesres11 測定結果信号
pfdat11 性能データ信号
opcnt11〜opcnt13 動作制御信号
2 ステップ・アンド・スキャン式投影露光装置
10 コア領域
11 入出力領域
20 照明光学系
21 スリット
21a スリットの開口部
22 フォトマスク
23 フォトマスク・ステージ
24 投影光学系
25 ウェハ基板
26 Zステージ
27 XYステージ
28 ウェハステージ
29 フォトマスク制御系
30 Z制御系
31 XY制御系
32 コンピュータ
CCM11〜CCM22 CMOS回路モジュール領域
CCMIO11〜CCMIO24 CMOS回路モジュール領域
CFM11〜CFM22 回路機能モジュール
CFMIO11〜CFMIO24 回路機能モジュール
PMC11〜PMC24 性能測定回路
MTC11〜MTC24 記憶テーブル回路
CFC11〜CFC22 クロック周波数制御回路
SVC11〜SVC22 電源電圧制御回路
BBC11〜BBC24 基板バイアス制御回路
BUF1〜BUFn I/Oバッファ
clk11 クロック信号
vdd11 電源電圧
vbp11 PMOSトランジスタ用基板バイアス
vbn11 NMOSトランジスタ用基板バイアス
mescmd11、mescmd12 測定命令信号
mesres11 測定結果信号
pfdat11 性能データ信号
opcnt11〜opcnt13 動作制御信号
Claims (4)
- コア領域において基板バイアス制御する複数のCMOS回路モジュール領域が形成され、かつ、基板上にゲート絶縁膜が形成され当該ゲート絶縁膜上にゲート電極材料膜が形成され当該ゲート電極材料膜上にフォトレジスト膜が膜付けされた半導体集積回路装置を有するウェハ基板をステップ・アンド・スキャン式投影露光装置により露光する際に、前記コア領域における前記CMOS回路モジュール領域の長手方向と同じ方向にスキャンすることを特徴とする半導体集積回路装置の製造方法。
- 前記ステップ・アンド・スキャン式投影露光装置による露光の際に用いるフォトマスクは前記コア領域における前記CMOS回路モジュール領域の回路機能モジュールに係るゲートパターンが形成され、当該ゲートパターンの長手方向は前記ステップ・アンド・スキャン式投影露光装置のスキャン方向と同じ方向に配されることを特徴とする請求項1記載の半導体集積回路装置の製造方法。
- 入出力領域において基板バイアス制御する複数のCMOS回路モジュール領域が形成され、かつ、基板上にゲート絶縁膜が形成され当該ゲート絶縁膜上にゲート電極材料膜が形成され当該ゲート電極材料膜上にフォトレジスト膜が膜付けされた半導体集積回路装置を有するウェハ基板をステップ・アンド・スキャン式投影露光装置により露光する際に、前記入出力領域において隣り合う前記CMOS回路モジュール領域間の境界線方向と同じ方向にスキャンすることを特徴とする半導体集積回路装置の製造方法。
- 前記ステップ・アンド・スキャン式投影露光装置による露光の際に用いるフォトマスクは前記入出力領域における前記CMOS回路モジュール領域の回路機能モジュールに係るゲートパターンが形成され、当該ゲートパターンの長手方向は前記ステップ・アンド・スキャン式投影露光装置のスキャン方向と同じ方向に配されることを特徴とする請求項3記載の半導体集積回路装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005118522A JP2006302953A (ja) | 2005-04-15 | 2005-04-15 | 半導体集積回路装置の製造方法 |
US11/402,862 US7285451B2 (en) | 2005-04-15 | 2006-04-13 | Semiconductor integrated circuit device manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005118522A JP2006302953A (ja) | 2005-04-15 | 2005-04-15 | 半導体集積回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006302953A true JP2006302953A (ja) | 2006-11-02 |
Family
ID=37107903
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005118522A Pending JP2006302953A (ja) | 2005-04-15 | 2005-04-15 | 半導体集積回路装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7285451B2 (ja) |
JP (1) | JP2006302953A (ja) |
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2005
- 2005-04-15 JP JP2005118522A patent/JP2006302953A/ja active Pending
-
2006
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Also Published As
Publication number | Publication date |
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US7285451B2 (en) | 2007-10-23 |
US20060232300A1 (en) | 2006-10-19 |
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